JPH09116096A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH09116096A
JPH09116096A JP7267287A JP26728795A JPH09116096A JP H09116096 A JPH09116096 A JP H09116096A JP 7267287 A JP7267287 A JP 7267287A JP 26728795 A JP26728795 A JP 26728795A JP H09116096 A JPH09116096 A JP H09116096A
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terminal pad
integrated circuit
semiconductor integrated
terminal
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Takashi Ueda
孝史 上田
Toshio Hanada
俊雄 花田
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Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Abstract

(57)【要約】 【課題】 プリント基板などに搭載した状態で機能チェ
ックを容易に行え、しかもその後に入力インピーダンス
の高いテスト用の端子パッドを接地するなどの処理を施
さなくても正常に機能する半導体集積回路を提供する。 【解決手段】 入力インピーダンスの高いテスト用の端
子パッドであるアドレス用端子パッド７，８およびテス
ト用端子パッド９を有する半導体集積回路において、ア
ドレス用端子パッド７，８およびテスト用端子パッド９
の入力インピーダンスを低下させるインピーダンス低減
回路としての電界効果トランジスタＦＥＴ１〜ＦＥＴ３
を内蔵した。

Description

【発明の詳細な説明】
【０００１】
【技術分野】本願発明は、入力インピーダンスの高いテ
スト用の端子パッドを有する半導体集積回路に関する。
【０００２】
【従来技術】たとえば、Ｉ2 Ｃバスインターフェイス方
式を採用した汎用のＥ2 ＰＲＯＭチップなどのように、
入力インピーダンスの高いテスト用の端子パッドを有す
る半導体集積回路が存在する。このような半導体集積回
路を用いて、簡易な情報記憶デバイスを構成するには、
プリント基板上に上記Ｅ2 ＰＲＯＭチップを搭載する。
【０００３】ところが従来は、上記情報記憶デバイスの
製造過程において、プリント基板上に搭載された上記Ｅ
2 ＰＲＯＭチップが正常に機能するかどうかのチェック
を簡便に行うことが困難となっていた。すなわち、複数
のテスト用の端子パッドをプリント配線などを介してグ
ランド用端子に接続していたので、テスト用の端子パッ
ドを利用した機能チェックを簡便に行うことが困難であ
った。
【０００４】これは、テスト用の端子パッドの入力イン
ピーダンスが高いので、これらをグランド用端子に接続
しなければ、Ｅ2 ＰＲＯＭチップの動作が不安定にな
り、正常に動作しないためである。
【０００５】この問題を解決するために、情報記憶用デ
バイスの製造過程において、プリント基板上にＥ2 ＰＲ
ＯＭチップを搭載し、Ｅ2 ＰＲＯＭチップの機能チェッ
クを行った後に、ジャンパ線を介してテスト用の端子パ
ッドをグランド用端子に接続することが考えられる。
【０００６】この方法について図６を用いて具体的に説
明する。Ｉ2 Ｃバスインターフェイス方式を採用した汎
用のＥ2 ＰＲＯＭチップ１０１は、プリント基板１０２
上に搭載されている。Ｅ2 ＰＲＯＭチップ１０１には、
グランド用端子パッド１０３、ロジック電源用端子パッ
ド１０４、クロック信号用端子パッド１０５、データイ
ン・アウト用端子パッド１０６、複数のアドレス用端子
パッド１０７，１０８、およびテスト用端子パッド１０
９が設けられており、プリント基板１０２上には、外部
接続用端子として、グランド用端子１１１、ロジック電
源用端子１１２、クロック信号用端子１１３、およびデ
ータイン・アウト用端子１１４が設けられ、さらに、内
部端子として、複数のアドレス用端子１１５，１１６お
よびテスト用端子１１７が設けられている。
【０００７】グランド用端子パッド１０３とグランド用
端子１１１とは、ワイヤーボンディング用のワイヤー１
２１とプリント配線１２２とを介して接続されており、
ロジック電源用端子パッド１０４とロジック電源用端子
１１２とは、ワイヤーボンディング用のワイヤー１２３
とプリント配線１２４とを介して接続されている。クロ
ック信号用端子パッド１０５とクロック信号用端子１１
３とは、ワイヤーボンディング用のワイヤー１２５とプ
リント配線１２６とを介して接続されており、データイ
ン・アウト用端子パッド１０６とデータイン・アウト用
端子１１４とは、ワイヤーボンディング用のワイヤー１
２７とプリント配線１２８とを介して接続されている。
アドレス用端子パッド１０７とアドレス用端子１１５と
は、ワイヤーボンディング用のワイヤー１２９とプリン
ト配線１３０とを介して接続されており、アドレス用端
子パッド１０８とアドレス用端子１１６とは、ワイヤー
ボンディング用のワイヤー１３１とプリント配線１３２
とを介して接続されている。テスト用端子パッド１０９
とテスト用端子１１７とは、ワイヤーボンディング用の
ワイヤー１３３とプリント配線１３４とを介して接続さ
れている。
【０００８】アドレス用端子１１５は、プリント配線１
４１とジャンパ線１４２とを介してプリント配線１２２
に接続されており、アドレス用端子１１６は、プリント
配線１４３とジャンパ線１４４とを介してプリント配線
１２２に接続されている。テスト用端子１１７は、プリ
ント配線１４５とジャンパ線１４６とを介してプリント
配線１２２に接続されている。
【０００９】すなわち、プリント基板１０２上にＥ2 Ｐ
ＲＯＭチップ１０１を搭載し、Ｅ2ＰＲＯＭチップ１０
１の各端子パッドとプリント基板１０２上の各プリント
配線のボンディング部とをワイヤーボンディングにより
接続した後、テスト用の端子パッドであるアドレス用端
子パッド１０７，１０８およびテスト用端子パッド１０
９に接続されたアドレス用端子１１５，１１６およびテ
スト用端子１１７を用いてＥ2 ＰＲＯＭチップ１０１の
機能チェックを行い、その後にプリント配線１４１，１
４３，１４５のボンディング部とプリント配線１２２の
ボンディング部とをジャンパ線１４２，１４４，１４６
により接続するのである。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな方法では、ジャンパ線１４２，１４４，１４６自体
のコストが余計に必要であるばかりか、ジャンパ線１４
２，１４４，１４６の両端部をプリント配線１４１，１
４３，１４５のボンディング部およびプリント配線１２
２のボンディング部に半田接続したり、その接続の良否
を検査するための工程が余計に必要になり、このために
製造コストが大幅に増加するという課題があった。しか
も、ジャンパ線１４２，１４４，１４６の劣化などによ
り、製造後に特性が変化する可能性があった。
【００１１】本願発明は、上記のような事情のもとで考
え出されたものであって、プリント基板などに搭載した
状態で機能チェックを容易に行え、しかもその後に入力
インピーダンスの高いテスト用の端子パッドを接地する
などの処理を施さなくても正常に機能する半導体集積回
路を提供することをその課題としている。
【００１２】
【発明の開示】上記の課題を解決するため、本願発明で
は、次の技術的手段を講じている。
【００１３】すなわち、本願発明の第１の側面によって
提供される半導体集積回路は、入力インピーダンスの高
いテスト用の端子パッドを有する半導体集積回路であっ
て、テスト用の端子パッドの入力インピーダンスを低下
させるインピーダンス低減回路を内蔵したことを特徴と
している。
【００１４】この半導体集積回路によれば、テスト用の
端子パッドの入力インピーダンスを低下させるインピー
ダンス低減回路を内蔵したので、プリント基板などに搭
載した状態で機能チェックを容易に行え、しかもその後
に入力インピーダンスの高いテスト用の端子パッドを接
地するなどの処理を施さなくても正常に機能する。すな
わち、インピーダンス低減回路を適切に設計することに
より、テスト用の端子パッドの入力インピーダンスを、
機能チェックが可能でしかも半導体集積回路の通常動作
に悪影響を及ぼさない範囲に調節でき、このようにする
ことによって、機能チェック後の処理が不要になる。
【００１５】好ましい実施態様では、インピーダンス低
減回路が、電界効果トランジスタからなるプルダウン回
路である。
【００１６】すなわち、電界効果トランジスタを抵抗と
して用いることにより、半導体集積回路のチップ上にお
けるインピーダンス低減回路の占有面積を小さくでき
る。
【００１７】また、別の好ましい実施態様では、インピ
ーダンス低減回路が、抵抗からなるプルダウン回路であ
る。
【００１８】また、別の好ましい実施態様では、インピ
ーダンス低減回路が、電界効果トランジスタからなるプ
ルアップ回路である。
【００１９】すなわち、半導体集積回路の回路構成によ
っては、機能チェック後にテスト用の端子パッドをプル
アップすることにより、正常動作を確保できる場合があ
り、このような場合にはインピーダンス低減回路として
プルアップ回路を用いる。
【００２０】また、別の好ましい実施態様では、インピ
ーダンス低減回路が、抵抗からなるプルアップ回路であ
る。
【００２１】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細な説明によって明らか
となろう。
【００２２】
【発明の実施の形態】図２は、本願発明の半導体集積回
路を用いた情報記憶デバイスの平面図であって、この実
施形態では、半導体集積回路としてＩ2 Ｃバスインター
フェイス方式を採用したＥ2 ＰＲＯＭチップを用いてい
る。
【００２３】Ｉ2 Ｃバスインターフェイス方式を採用し
たＥ2 ＰＲＯＭチップ１は、プリント基板２上に搭載さ
れている。Ｅ2 ＰＲＯＭチップ１には、グランド用端子
パッド３、ロジック電源用端子パッド４、クロック信号
用端子パッド５、データイン・アウト用端子パッド６、
複数のアドレス用端子パッド７，８、およびテスト用端
子パッド９が設けられており、プリント基板２上には、
外部接続用端子として、グランド用端子１１、ロジック
電源用端子１２、クロック信号用端子１３、およびデー
タイン・アウト用端子１４が設けられ、さらに、内部端
子として、複数のアドレス用端子１５，１６およびテス
ト用端子１７が設けられている。
【００２４】グランド用端子パッド３とグランド用端子
１１とは、ワイヤーボンディング用のワイヤー２１とプ
リント配線２２とを介して接続されており、ロジック電
源用端子パッド４とロジック電源用端子１２とは、ワイ
ヤーボンディング用のワイヤー２３とプリント配線２４
とを介して接続されている。クロック信号用端子パッド
５とクロック信号用端子１３とは、ワイヤーボンディン
グ用のワイヤー２５とプリント配線２６とを介して接続
されており、データイン・アウト用端子パッド６とデー
タイン・アウト用端子１４とは、ワイヤーボンディング
用のワイヤー２７とプリント配線２８とを介して接続さ
れている。アドレス用端子パッド７とアドレス用端子１
５とは、ワイヤーボンディング用のワイヤー２９とプリ
ント配線３０とを介して接続されており、アドレス用端
子パッド８とアドレス用端子１６とは、ワイヤーボンデ
ィング用のワイヤー３１とプリント配線３２とを介して
接続されている。テスト用端子パッド９とテスト用端子
１７とは、ワイヤーボンディング用のワイヤー３３とプ
リント配線３４とを介して接続されている。
【００２５】ワイヤー２１は、一端をグランド用端子パ
ッド３にボンディングされ、他端をプリント配線２２の
ボンディング部２２ａにボンディングされている。ワイ
ヤー２３は、一端をロジック電源用端子パッド４にボン
ディングされ、他端をプリント配線２４のボンディング
部２４ａにボンディングされている。ワイヤー２５は、
一端をクロック信号用端子パッド５にボンディングさ
れ、他端をプリント配線２６のボンディング部２６ａに
ボンディングされている。ワイヤー２７は、一端をデー
タイン・アウト用端子パッド６にボンディングされ、他
端をプリント配線２８のボンディング部２８ａにボンデ
ィングされている。ワイヤー２９は、一端をアドレス用
端子パッド７にボンディングされ、他端をプリント配線
３０のボンディング部３０ａにボンディングされてい
る。ワイヤー３１は、一端をアドレス用端子パッド８に
ボンディングされ、他端をプリント配線３２のボンディ
ング部３２ａにボンディングされている。ワイヤー３３
は、一端をテスト用端子パッド９にボンディングされ、
他端をプリント配線３４のボンディング部３４ａにボン
ディングされている。
【００２６】図１は、本願発明の半導体集積回路の要部
の回路図であって、回路本体部４１は、従来から存在す
るＩ2 Ｃバスインターフェイス方式を採用した汎用のＥ
2 ＰＲＯＭチップと同様である。この半導体集積回路の
特徴は、アドレス用端子パッド７と回路本体部４１とを
接続する回路配線４２に、電界効果トランジスタＦＥＴ
１のドレインが接続され、アドレス用端子パッド８と回
路本体部４１とを接続する回路配線４３に、電界効果ト
ランジスタＦＥＴ２のドレインが接続され、テスト用端
子パッド９と回路本体部４１とを接続する回路配線４４
に、電界効果トランジスタＦＥＴ３のドレインが接続さ
れていることである。電界効果トランジスタＦＥＴ１，
ＦＥＴ２，ＦＥＴ３のソースはグランド用端子パッド３
に接続されることにより接地されており、電界効果トラ
ンジスタＦＥＴ１，ＦＥＴ２，ＦＥＴ３のゲートはロジ
ック電源用端子パッド４に接続されることによりロジッ
ク電源ＶDDが供給されている。これら電界効果トランジ
スタＦＥＴ１，ＦＥＴ２，ＦＥＴ３は、ＭＯＳ型のＮチ
ャンネル電界効果トランジスタであり、チャンネル長を
長く形成されている。
【００２７】すなわち、電界効果トランジスタＦＥＴ
１，ＦＥＴ２，ＦＥＴ３は、抵抗として機能しており、
アドレス用端子パッド７，８およびテスト用端子パッド
９の入力インピーダンスを低下させるインピーダンス低
減回路の一例としてのプルダウン回路を構成している。
したがって、チャンネル長を長く形成することにより、
通常の電界効果トランジスタよりも抵抗値を高くしてい
るのである。これら電界効果トランジスタＦＥＴ１，Ｆ
ＥＴ２，ＦＥＴ３による抵抗値は、回路本体部４１の機
能チェックを良好に行え、しかも、機能チェックの後に
アドレス用端子パッド７，８およびテスト用端子パッド
９を接地するなどの処理を施さなくても回路本体部４１
が正常に通常動作を行う程度に、アドレス用端子パッド
７，８およびテスト用端子パッド９の入力インピーダン
スを低下させる範囲に設定されている。
【００２８】次に動作を説明する。図２に示す情報記憶
デバイスの製造に際しては、プリント基板２上の所定箇
所にＥ2 ＰＲＯＭチップ１をダイボンディングし、所要
箇所にワイヤーボンディングを行う。以上の工程によ
り、図２に示す情報記憶デバイスが得られる。次に、ア
ドレス用端子１５，１６およびテスト用端子１７を用い
て、Ｅ2 ＰＲＯＭチップ１の機能チェックを行う。以上
の工程で情報記憶デバイスの製造が終了し、アドレス用
端子１５，１６およびテスト用端子１７をジャンパー線
などによりプリント配線２２に接続して接地する工程は
不要である。すなわち、図１に示すように、Ｅ2 ＰＲＯ
Ｍチップ１の内部に電界効果トランジスタＦＥＴ１，Ｆ
ＥＴ２，ＦＥＴ３が設けられているので、アドレス用端
子パッド７，８およびテスト用端子パッド９の入力イン
ピーダンスが低下していることから、アドレス用端子１
５，１６およびテスト用端子１７を接地せずに放置して
おいても、Ｅ2 ＰＲＯＭチップ１の通常動作に支障はな
いのである。
【００２９】このように、テスト用の端子パッドである
アドレス用端子パッド７，８およびテスト用端子パッド
９の入力インピーダンスを低下させるインピーダンス低
減回路として機能するプルダウン回路を構成する電界効
果トランジスタＦＥＴ１，ＦＥＴ２，ＦＥＴ３を内蔵し
たので、プリント基板２に搭載した状態でＥ2 ＰＲＯＭ
チップ１の機能チェックを容易に行え、しかもその後に
アドレス用端子パッド７，８およびテスト用端子パッド
９を接地するなどの処理を施さなくてもＥ2 ＰＲＯＭチ
ップ１が正常に機能する。すなわち、電界効果トランジ
スタＦＥＴ１，ＦＥＴ２，ＦＥＴ３の抵抗値を適切に設
定することにより、アドレス用端子パッド７，８および
テスト用端子パッド９の入力インピーダンスを、Ｅ2 Ｐ
ＲＯＭチップ１の機能チェックが可能でしかもＥ2 ＰＲ
ＯＭチップ１の通常動作に悪影響を及ぼさない範囲に調
節でき、このようにすることによって、機能チェック後
の処理が不要になる。
【００３０】図３に示すように、インピーダンス低減回
路として機能するプルダウン回路として、電界効果トラ
ンジスタＦＥＴ１，ＦＥＴ２，ＦＥＴ３の代わりに抵抗
Ｒ１，Ｒ２，Ｒ３を用いてもよい。すなわち、アドレス
用端子パッド７と回路本体部４１とを接続する回路配線
４２に抵抗Ｒ１の一端を接続し、アドレス用端子パッド
８と回路本体部４１とを接続する回路配線４３に抵抗Ｒ
２の一端を接続し、テスト用端子パッド９と回路本体部
４１とを接続する回路配線４４に抵抗Ｒ３の一端を接続
して、抵抗Ｒ１，Ｒ２，Ｒ３の他端をグランド用端子パ
ッド３に導通させることにより接地する。もちろん、抵
抗Ｒ１，Ｒ２，Ｒ３の抵抗値は、回路本体部４１の機能
チェックを良好に行え、しかも、機能チェックの後にア
ドレス用端子パッド７，８およびテスト用端子パッド９
を接地するなどの処理を施さなくても回路本体部４１が
正常に通常動作を行う程度に、アドレス用端子パッド
７，８およびテスト用端子パッド９の入力インピーダン
スを低下させる範囲に設定している。
【００３１】このようにしても、インピーダンス低減回
路として機能するプルダウン回路として電界効果トラン
ジスタＦＥＴ１，ＦＥＴ２，ＦＥＴ３を用いた場合と同
様の効果が得られる。ただし、抵抗Ｒ１，Ｒ２，Ｒ３よ
りも電界効果トランジスタＦＥＴ１，ＦＥＴ２，ＦＥＴ
３の方が、Ｅ2 ＰＲＯＭチップ１における占有面積を小
さくできるので、その点では電界効果トランジスタＦＥ
Ｔ１，ＦＥＴ２，ＦＥＴ３を用いるのが好ましい。
【００３２】また、回路本体部４１の回路構成によって
は、機能チェック後にテスト用の端子パッドであるアド
レス用端子パッド７，８およびテスト用端子パッド９を
プルアップすることにより、正常動作を確保できる場合
があり、このような場合には、インピーダンス低減回路
として、たとえば図４に示すような電界効果トランジス
タＦＥＴ４，ＦＥＴ５，ＦＥＴ６からなるプルアップ回
路や、図５に示すような抵抗Ｒ４，Ｒ５，Ｒ６からなる
プルアップ回路を用いればよい。もちろん、電界効果ト
ランジスタＦＥＴ４，ＦＥＴ５，ＦＥＴ６あるいは抵抗
Ｒ４，Ｒ５，Ｒ６の抵抗値は、回路本体部４１の機能チ
ェックを良好に行え、しかも、機能チェックの後にアド
レス用端子パッド７，８およびテスト用端子パッド９を
接地するなどの処理を施さなくても回路本体部４１が正
常に通常動作を行う程度に、アドレス用端子パッド７，
８およびテスト用端子パッド９の入力インピーダンスを
低下させる範囲に設定している。
【００３３】図４においては、アドレス用端子パッド７
と回路本体部４１とを接続する回路配線４２に、電界効
果トランジスタＦＥＴ４のドレインが接続され、アドレ
ス用端子パッド８と回路本体部４１とを接続する回路配
線４３に、電界効果トランジスタＦＥＴ５のドレインが
接続され、テスト用端子パッド９と回路本体部４１とを
接続する回路配線４４に、電界効果トランジスタＦＥＴ
６のドレインが接続されている。電界効果トランジスタ
ＦＥＴ４，ＦＥＴ５，ＦＥＴ６のゲートはグランド用端
子パッド３に接続されることにより接地されており、電
界効果トランジスタＦＥＴ４，ＦＥＴ５，ＦＥＴ６のソ
ースはロジック電源用端子パッド４に接続されることに
よりロジック電源ＶDDが供給されている。これら電界効
果トランジスタＦＥＴ４，ＦＥＴ５，ＦＥＴ６は、ＭＯ
Ｓ型のＰチャンネル電界効果トランジスタであり、チャ
ンネル長を長く形成されている。
【００３４】図５においては、アドレス用端子パッド７
と回路本体部４１とを接続する回路配線４２に抵抗Ｒ４
の一端を接続し、アドレス用端子パッド８と回路本体部
４１とを接続する回路配線４３に抵抗Ｒ５の一端を接続
し、テスト用端子パッド９と回路本体部４１とを接続す
る回路配線４４に抵抗Ｒ６の一端を接続して、抵抗Ｒ
４，Ｒ５，Ｒ６の他端をロジック電源用端子パッド４に
導通させることにより電源ＶDDを供給している。
【００３５】なお、インピーダンス低減回路の具体的回
路構成は上記各実施形態のように限定されるものではな
く、各種の回路構成を採用できる。
【図面の簡単な説明】
【図１】本願発明の半導体集積回路の要部の回路図であ
る。
【図２】本願発明の半導体集積回路の一例としてのＥ2
ＰＲＯＭチップを用いた情報記憶デバイスの平面図であ
る。
【図３】他の実施形態における半導体集積回路の要部の
回路図である。
【図４】さらに別の実施形態における半導体集積回路の
要部の回路図である。
【図５】さらに別の実施形態における半導体集積回路の
要部の回路図である。
【図６】従来の半導体集積回路の一例としてのＥ2 ＰＲ
ＯＭチップを用いた情報記憶デバイスの平面図である。
【符号の説明】
１ Ｅ2 ＰＲＯＭチップ ７ アドレス用端子パッド ８ アドレス用端子パッド ９ テスト用端子パッド ＦＥＴ１〜ＦＥＴ６ 電界効果トランジスタ Ｒ１〜Ｒ６ 抵抗

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 入力インピーダンスの高いテスト用の端
    子パッドを有する半導体集積回路において、 前記テスト用の端子パッドの入力インピーダンスを低下
    させるインピーダンス低減回路を内蔵したことを特徴と
    する、半導体集積回路。
  2. 【請求項２】 前記インピーダンス低減回路は、電界効
    果トランジスタからなるプルダウン回路であることを特
    徴とする、請求項１に記載の半導体集積回路。
  3. 【請求項３】 前記インピーダンス低減回路は、抵抗か
    らなるプルダウン回路であることを特徴とする、請求項
    １に記載の半導体集積回路。
  4. 【請求項４】 前記インピーダンス低減回路は、電界効
    果トランジスタからなるプルアップ回路であることを特
    徴とする、請求項１に記載の半導体集積回路。
  5. 【請求項５】 前記インピーダンス低減回路は、抵抗か
    らなるプルアップ回路であることを特徴とする、請求項
    １に記載の半導体集積回路。
JP7267287A 1995-10-16 1995-10-16 半導体集積回路 Pending JPH09116096A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324359A (ja) * 2005-05-17 2006-11-30 Elpida Memory Inc 半導体チップ及び半導体装置
CN102250179A (zh) * 2010-01-18 2011-11-23 刘力 稳定的蛋白激酶激活剂及其制备方法和用途

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JP2006324359A (ja) * 2005-05-17 2006-11-30 Elpida Memory Inc 半導体チップ及び半導体装置
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