JPH0583113A - 半導体集積回路装置とマイクロプロセツサ及びマイクロコンピユータ - Google Patents
半導体集積回路装置とマイクロプロセツサ及びマイクロコンピユータInfo
- Publication number
- JPH0583113A JPH0583113A JP3238151A JP23815191A JPH0583113A JP H0583113 A JPH0583113 A JP H0583113A JP 3238151 A JP3238151 A JP 3238151A JP 23815191 A JP23815191 A JP 23815191A JP H0583113 A JPH0583113 A JP H0583113A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clamp circuit
- input
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Microcomputers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 信号のレベルによらず信号入力端子と信号伝
送路との間のインピーダンス整合を取ることができるこ
と。 【構成】 入力信号を正の設定値にクランプする第１ク
ランプ回路１２と、入力信号負の設定値にクランプする
第２クランプ回路１４を備え、各クランプ回路１２，１
４を信号入力端子１０５と入力バッファ１０２とを結ぶ
回路と電源端子との間に挿入したもの。
送路との間のインピーダンス整合を取ることができるこ
と。 【構成】 入力信号を正の設定値にクランプする第１ク
ランプ回路１２と、入力信号負の設定値にクランプする
第２クランプ回路１４を備え、各クランプ回路１２，１
４を信号入力端子１０５と入力バッファ１０２とを結ぶ
回路と電源端子との間に挿入したもの。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に係
り、特に、入出力インタフェースを介して信号の授受を
行なう際に各入出力インタフェース間のインピーダンス
整合を計るに好適な半導体集積回路装置とこの装置を用
いたマイクロプロセッサ及びマイクロコンピュータに関
する。
り、特に、入出力インタフェースを介して信号の授受を
行なう際に各入出力インタフェース間のインピーダンス
整合を計るに好適な半導体集積回路装置とこの装置を用
いたマイクロプロセッサ及びマイクロコンピュータに関
する。
【０００２】
【従来の技術】一般的に、論理素子やＬＳＩ同士間で論
理信号の授受を行なう際には、論理素子の出力インピー
ダンス及び信号伝送路の特性インピーダンスの差異によ
ってインピーダンス不整合が生じると、信号の反射及び
歪みが生じる。これらの不都合を防止するために、従来
の装置では、出力バッファ及び入力バッファにそれぞれ
インピーダンス整合用の抵抗を外付けすることが行なわ
れている。ところがインピーダンス整合用の抵抗を入出
力バッファとは別に外付けする方法では基板の実装密度
が低下したり生産コストが高くなったりしたりする。
理信号の授受を行なう際には、論理素子の出力インピー
ダンス及び信号伝送路の特性インピーダンスの差異によ
ってインピーダンス不整合が生じると、信号の反射及び
歪みが生じる。これらの不都合を防止するために、従来
の装置では、出力バッファ及び入力バッファにそれぞれ
インピーダンス整合用の抵抗を外付けすることが行なわ
れている。ところがインピーダンス整合用の抵抗を入出
力バッファとは別に外付けする方法では基板の実装密度
が低下したり生産コストが高くなったりしたりする。
【０００３】そこで、特開昭６３−４６００９号公報に
記載されているように、入出力バッファ用ＩＣにインピ
ーダンス整合用の抵抗を内蔵したものが提案されてい
る。このＩＣは入力バッファと出力バッファ及びインピ
ーダンス整合用抵抗が一体化されて構成されており、入
力、出力の仕様に応じて入出力バッファのうち一方のバ
ッファを用いるように構成されている。
記載されているように、入出力バッファ用ＩＣにインピ
ーダンス整合用の抵抗を内蔵したものが提案されてい
る。このＩＣは入力バッファと出力バッファ及びインピ
ーダンス整合用抵抗が一体化されて構成されており、入
力、出力の仕様に応じて入出力バッファのうち一方のバ
ッファを用いるように構成されている。
【０００４】しかしながら、入出力バッファとしてイン
ピーダンス整合用の終端回路を内蔵したＩＣを用いたと
しても、信号のレベルによっては反射波が生じることが
ある。このため、終端回路を内蔵した入出力バッファを
用いる場合には、特開昭５８−１８２３２２号公報に記
載されているように、入力端子にクランプ回路を設けれ
ば、反射波をクランプすることができる。すなわちこの
クランプ回路は入力端子のレベルが０レベル以下のとき
には信号伝送路の特性インピーダンスに等しく、０レベ
ル以上では高インピーダンスを示すようになっている。
ピーダンス整合用の終端回路を内蔵したＩＣを用いたと
しても、信号のレベルによっては反射波が生じることが
ある。このため、終端回路を内蔵した入出力バッファを
用いる場合には、特開昭５８−１８２３２２号公報に記
載されているように、入力端子にクランプ回路を設けれ
ば、反射波をクランプすることができる。すなわちこの
クランプ回路は入力端子のレベルが０レベル以下のとき
には信号伝送路の特性インピーダンスに等しく、０レベ
ル以上では高インピーダンスを示すようになっている。
【０００５】
【発明が解決しようとする課題】しかし、上記従来技術
では、入力端子のレベルが０レベル以上のときにはクラ
ンプ回路によっては整合を充分に取れず反射が生じるこ
とがある。
では、入力端子のレベルが０レベル以上のときにはクラ
ンプ回路によっては整合を充分に取れず反射が生じるこ
とがある。
【０００６】本発明の目的は、信号のレベルによらず信
号入力端子と信号伝送路との間のインピーダンス整合を
取ることができる半導体集積回路装置とこの装置を用い
たマイクロプロセッサ及びマイクロコンピュータを提供
することにある。
号入力端子と信号伝送路との間のインピーダンス整合を
取ることができる半導体集積回路装置とこの装置を用い
たマイクロプロセッサ及びマイクロコンピュータを提供
することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、第１の装置として、信号入力端子に入力
バッファが接続されている半導体集積回路装置におい
て、信号入力端子から入力された信号のレベルが正の設
定値を超えたときに入力信号を設定値にクランプする第
１クランプ回路と、信号入力端子から入力された信号の
レベルが負の設定値を超えたときに入力信号を設定値に
クランプする第２クランプ回路を、信号入力端子と入力
バッファとを結ぶ回路と電源端子との間に挿入してなる
ことを特徴とする半導体集積回路装置を構成したもので
ある。
に、本発明は、第１の装置として、信号入力端子に入力
バッファが接続されている半導体集積回路装置におい
て、信号入力端子から入力された信号のレベルが正の設
定値を超えたときに入力信号を設定値にクランプする第
１クランプ回路と、信号入力端子から入力された信号の
レベルが負の設定値を超えたときに入力信号を設定値に
クランプする第２クランプ回路を、信号入力端子と入力
バッファとを結ぶ回路と電源端子との間に挿入してなる
ことを特徴とする半導体集積回路装置を構成したもので
ある。
【０００８】第１の装置を含む第２の装置として、第１
クランプ回路と第２クランプ回路は、Ｐ−Ｎ拡散層の接
合ダイオード、コレクタ電極とベース電極とが接続され
たバイポーラトランジスタまたはゲート電極とドレイン
電極とが接続されたＭＯＳトランジスタのうちいづれか
一つの半導体素子を含んで構成されている半導体集積回
路装置を構成したものである。
クランプ回路と第２クランプ回路は、Ｐ−Ｎ拡散層の接
合ダイオード、コレクタ電極とベース電極とが接続され
たバイポーラトランジスタまたはゲート電極とドレイン
電極とが接続されたＭＯＳトランジスタのうちいづれか
一つの半導体素子を含んで構成されている半導体集積回
路装置を構成したものである。
【０００９】第１の装置を含む第３の装置として、第１
クランプ回路と第２クランプ回路は、Ｐ−Ｎ拡散層の接
合ダイオード、コレクタ電極とベース電極とが接続され
たバイポーラトランジスタまたはゲート電極とドレイン
電極とが接続されたＭＯＳトランジスタのうちいづれか
一つの半導体素子と抵抗素子とを直列接続して構成され
ている半導体集積回路装置を構成したものである。
クランプ回路と第２クランプ回路は、Ｐ−Ｎ拡散層の接
合ダイオード、コレクタ電極とベース電極とが接続され
たバイポーラトランジスタまたはゲート電極とドレイン
電極とが接続されたＭＯＳトランジスタのうちいづれか
一つの半導体素子と抵抗素子とを直列接続して構成され
ている半導体集積回路装置を構成したものである。
【００１０】第１の装置を含む第４の装置として、第１
クランプ回路と第２クランプ回路は、Ｐ−Ｎ拡散層の接
合ダイオード、コレクタ電極とベース電極とが接続され
たバイポーラトランジスタまたはゲート電極とドレイン
電極とが接続されたＭＯＳトランジスタのうちいづれか
一つの半導体素子を複数個直列接続して構成されている
半導体集積回路装置を構成したものである。
クランプ回路と第２クランプ回路は、Ｐ−Ｎ拡散層の接
合ダイオード、コレクタ電極とベース電極とが接続され
たバイポーラトランジスタまたはゲート電極とドレイン
電極とが接続されたＭＯＳトランジスタのうちいづれか
一つの半導体素子を複数個直列接続して構成されている
半導体集積回路装置を構成したものである。
【００１１】第１の装置を含む第５の装置として、第１
クランプ回路と第２クランプ回路は、スイッチング素子
と抵抗素子とを直列接続して構成され、各スイッチング
素子は、信号入力端子に信号が入力されるときにスイッ
チング用制御信号を受けてオンしてなる半導体集積回路
装置を構成したものである。
クランプ回路と第２クランプ回路は、スイッチング素子
と抵抗素子とを直列接続して構成され、各スイッチング
素子は、信号入力端子に信号が入力されるときにスイッ
チング用制御信号を受けてオンしてなる半導体集積回路
装置を構成したものである。
【００１２】第１の装置を含む第６の装置として、第１
クランプ回路はスイッチング素子と抵抗素子とを直列接
続して構成され、第２クランプ回路はスイッチング素子
と抵抗素子とを直列接続するとともにスイッチング素子
のゲートにインバータ素子を接続して構成され、第１ク
ランプ回路のスイッチング素子は、リード／ライト信号
のうちライト信号を受けてオンしてなり、第２クランプ
回路のスイッチング素子は、リード／ライト信号のうち
ライト信号がインバータ素子に入力されたときにオンと
なる半導体集積回路装置を構成したものである。
クランプ回路はスイッチング素子と抵抗素子とを直列接
続して構成され、第２クランプ回路はスイッチング素子
と抵抗素子とを直列接続するとともにスイッチング素子
のゲートにインバータ素子を接続して構成され、第１ク
ランプ回路のスイッチング素子は、リード／ライト信号
のうちライト信号を受けてオンしてなり、第２クランプ
回路のスイッチング素子は、リード／ライト信号のうち
ライト信号がインバータ素子に入力されたときにオンと
なる半導体集積回路装置を構成したものである。
【００１３】第１の装置を含む第７の装置として、第１
クランプ回路はスイッチング素子と抵抗素子とを直列接
続して構成され、第２クランプ回路はスイッチング素子
と抵抗素子とを直列接続するとともにスイッチング素子
のゲートにインバータ素子を接続して構成され、第１ク
ランプ回路のスイッチング素子と第２クランプ回路のイ
ンバータはそれぞれ２入力ＮＡＮＤゲートに接続され、
２入力ＮＡＮＤゲートはリード／ライト信号入力端子に
接続されていると共にインバータを介してチップセレク
ト信号入力端子に接続されており、第１クランプ回路の
スイッチング素子は、チップセレクト信号のレベルによ
らずリード／ライト信号端子にローレベルのライト信号
が入力されたときにオンしてなり、第２クランプ回路の
スイッチング素子は、チップセレクト信号のレベルによ
らずリード／ライト信号端子にローレベルのライト信号
が入力されたときにオンしてなる半導体集積回路装置を
構成したものである。
クランプ回路はスイッチング素子と抵抗素子とを直列接
続して構成され、第２クランプ回路はスイッチング素子
と抵抗素子とを直列接続するとともにスイッチング素子
のゲートにインバータ素子を接続して構成され、第１ク
ランプ回路のスイッチング素子と第２クランプ回路のイ
ンバータはそれぞれ２入力ＮＡＮＤゲートに接続され、
２入力ＮＡＮＤゲートはリード／ライト信号入力端子に
接続されていると共にインバータを介してチップセレク
ト信号入力端子に接続されており、第１クランプ回路の
スイッチング素子は、チップセレクト信号のレベルによ
らずリード／ライト信号端子にローレベルのライト信号
が入力されたときにオンしてなり、第２クランプ回路の
スイッチング素子は、チップセレクト信号のレベルによ
らずリード／ライト信号端子にローレベルのライト信号
が入力されたときにオンしてなる半導体集積回路装置を
構成したものである。
【００１４】第１乃至第７の装置のうちいずれか一つの
装置を含む第８の装置として、第１クランプ回路と第２
クランプ回路のクランプ時のインピーダンスは、信号入
力端子に接続される外部信号伝送路の特性インピーダン
スに近似した値に設定されている半導体集積回路装置を
構成したものである。
装置を含む第８の装置として、第１クランプ回路と第２
クランプ回路のクランプ時のインピーダンスは、信号入
力端子に接続される外部信号伝送路の特性インピーダン
スに近似した値に設定されている半導体集積回路装置を
構成したものである。
【００１５】第３，第６または第７の装置を含む第９の
装置として、抵抗素子は、直列接続された抵抗素子群の
うち各抵抗素子の両端に接続された抵抗値チューニング
用配線の除去されたもので構成されている半導体集積回
路装置を構成したものである。
装置として、抵抗素子は、直列接続された抵抗素子群の
うち各抵抗素子の両端に接続された抵抗値チューニング
用配線の除去されたもので構成されている半導体集積回
路装置を構成したものである。
【００１６】入出力インタフェースとして、第１乃至第
９の装置のうちいずれか一つの装置を含むマイクロプロ
セッサを構成したものである。
９の装置のうちいずれか一つの装置を含むマイクロプロ
セッサを構成したものである。
【００１７】入出力インタフェースとして、第１乃至第
９の装置のうちいずれか一つの装置を含むマイクロコン
ピュータを構成したものである。
９の装置のうちいずれか一つの装置を含むマイクロコン
ピュータを構成したものである。
【００１８】
【作用】信号入力端子に入力された信号のレベルが正の
設定値を超えたときには入力信号が第１クランプ回路に
よって設定値にクランプされる。一方、信号入力端子に
入力された信号のレベルが負の設定値を超えたときには
入力信号が第２クランプ回路によって設定値にクランプ
される。そして第１クランプ回路と第２クランプ回路の
クランプ時のインピーダンスは信号入力端子に接続され
る信号伝送路の特性インピーダンスに近似した値に設定
されているため、信号入力端子と信号伝送路との間のイ
ンピーダンス整合を取ることができ、反射波の発生を未
然に防止することができる。
設定値を超えたときには入力信号が第１クランプ回路に
よって設定値にクランプされる。一方、信号入力端子に
入力された信号のレベルが負の設定値を超えたときには
入力信号が第２クランプ回路によって設定値にクランプ
される。そして第１クランプ回路と第２クランプ回路の
クランプ時のインピーダンスは信号入力端子に接続され
る信号伝送路の特性インピーダンスに近似した値に設定
されているため、信号入力端子と信号伝送路との間のイ
ンピーダンス整合を取ることができ、反射波の発生を未
然に防止することができる。
【００１９】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１において、半導体集積回路装置１０は各種
回路素子と共に外部信号入力端子１０５と入力バッファ
１０２を備えており、外部信号入力端子１０５と入力バ
ッファ１０２の入力側とを結ぶ回路中に第１クランプ回
路１２と第２クランプ回路１４を備えて構成されてい
る。第１クランプ回路１２はダイオード接続されたＮＰ
Ｎバイポーラトランジスタ１００、抵抗１０３から構成
されており、第２クランプ回路１４はダイオード接続さ
れたＮＰＮバイポーラトランジスタ１０１、抵抗１０４
から構成されている。トランジスタ１００，１０１はそ
れぞれベース電極とコレクタ電極が接続されてダイオー
ドとして機能するようになっており、トランジスタ１０
０が抵抗１０３を介して電圧源Ｖｃｃに接続され、トラ
ンジスタ１０１が抵抗１０４を介してグランドＧＤに接
続されている。
明する。図１において、半導体集積回路装置１０は各種
回路素子と共に外部信号入力端子１０５と入力バッファ
１０２を備えており、外部信号入力端子１０５と入力バ
ッファ１０２の入力側とを結ぶ回路中に第１クランプ回
路１２と第２クランプ回路１４を備えて構成されてい
る。第１クランプ回路１２はダイオード接続されたＮＰ
Ｎバイポーラトランジスタ１００、抵抗１０３から構成
されており、第２クランプ回路１４はダイオード接続さ
れたＮＰＮバイポーラトランジスタ１０１、抵抗１０４
から構成されている。トランジスタ１００，１０１はそ
れぞれベース電極とコレクタ電極が接続されてダイオー
ドとして機能するようになっており、トランジスタ１０
０が抵抗１０３を介して電圧源Ｖｃｃに接続され、トラ
ンジスタ１０１が抵抗１０４を介してグランドＧＤに接
続されている。
【００２０】上記構成において、外部信号入力端子１０
５にＨレベルの信号が入力されたときには、トランジス
タ１００がダイオードとして機能するため、入力信号の
レベルは、Ｖｃｃ＋（ダイオードの順方向電圧）に抑制
される。逆に、外部信号入力端子１０５にＬレベルの信
号が入力されたときには、トランジスタ１０１がダイオ
ードとして機能するため、入力信号のレベルはＶｃｃ−
（ダイオードの順方向電圧）に抑制される。そして第１
クランプ回路１２と第２クランプ回路１４のクランプ時
におけるインピーダンスは外部信号入力端子１０５に接
続される信号伝送路の特性インピーダンスに近似した値
に設定されている。このため外部信号入力端子１０５に
入力された信号によって第１クランプ回路１２または第
２クランプ回路１４がクランプされたときに信号伝送路
に反射波が生じるのを防止することができる。なお、ト
ランジスタ１００，１０１の換わりにＰ−Ｎ拡散層の接
合ダイオードを用いることも可能である。
５にＨレベルの信号が入力されたときには、トランジス
タ１００がダイオードとして機能するため、入力信号の
レベルは、Ｖｃｃ＋（ダイオードの順方向電圧）に抑制
される。逆に、外部信号入力端子１０５にＬレベルの信
号が入力されたときには、トランジスタ１０１がダイオ
ードとして機能するため、入力信号のレベルはＶｃｃ−
（ダイオードの順方向電圧）に抑制される。そして第１
クランプ回路１２と第２クランプ回路１４のクランプ時
におけるインピーダンスは外部信号入力端子１０５に接
続される信号伝送路の特性インピーダンスに近似した値
に設定されている。このため外部信号入力端子１０５に
入力された信号によって第１クランプ回路１２または第
２クランプ回路１４がクランプされたときに信号伝送路
に反射波が生じるのを防止することができる。なお、ト
ランジスタ１００，１０１の換わりにＰ−Ｎ拡散層の接
合ダイオードを用いることも可能である。
【００２１】次に、本発明の第２実施例を図２に従って
説明する。本実施例は、第１クランプ回路１２を抵抗１
０３とＰチャンネルＭＯＳトランジスタ１１０で構成
し、第２クランプ回路１４を抵抗１０４とＮチャンネル
ＭＯＳトランジスタ１１１で構成し、外部信号入力端子
１０５と入力バッファ１０２との間に過電圧保護抵抗１
１２を挿入したものである。
説明する。本実施例は、第１クランプ回路１２を抵抗１
０３とＰチャンネルＭＯＳトランジスタ１１０で構成
し、第２クランプ回路１４を抵抗１０４とＮチャンネル
ＭＯＳトランジスタ１１１で構成し、外部信号入力端子
１０５と入力バッファ１０２との間に過電圧保護抵抗１
１２を挿入したものである。
【００２２】ＭＯＳトランジスタ１１０，１１１はそれ
ぞれゲート電極とドレイン電極が互いに接続されてダイ
オードとして機能するようになっている。そしてトラン
ジスタ１１０は、外部信号入力端子１０５に入力された
信号のレベルがＶｃｃ＋しきい値電圧＋ΔＶｋより高く
なったとき導通するようになっている。ここでΔＶｋは
基板効果による電圧分であり、しきい値電圧とΔＶｋの
総和は０．７〜１．０Ｖ程度である。また、外部信号入
力端子１０５に入力された信号のレベルが、Ｖｃｃ−
（しきい値電圧＋ΔＶｋ）より低下したときにトランジ
スタ１１１が導通するようになっている。
ぞれゲート電極とドレイン電極が互いに接続されてダイ
オードとして機能するようになっている。そしてトラン
ジスタ１１０は、外部信号入力端子１０５に入力された
信号のレベルがＶｃｃ＋しきい値電圧＋ΔＶｋより高く
なったとき導通するようになっている。ここでΔＶｋは
基板効果による電圧分であり、しきい値電圧とΔＶｋの
総和は０．７〜１．０Ｖ程度である。また、外部信号入
力端子１０５に入力された信号のレベルが、Ｖｃｃ−
（しきい値電圧＋ΔＶｋ）より低下したときにトランジ
スタ１１１が導通するようになっている。
【００２３】このように、本実施例においても、トラン
ジスタ１１０，１１１がダイオードとして機能している
ため、前記実施例と同様に、各クランプ回路１２，１４
のクランプ時のインピーダンスが信号伝送路の特性イン
ピーダンスに近似した値に設定されているため、信号の
レベルによらず信号伝送路に反射波が生じるのを防止す
ることができる。
ジスタ１１０，１１１がダイオードとして機能している
ため、前記実施例と同様に、各クランプ回路１２，１４
のクランプ時のインピーダンスが信号伝送路の特性イン
ピーダンスに近似した値に設定されているため、信号の
レベルによらず信号伝送路に反射波が生じるのを防止す
ることができる。
【００２４】次に、本発明の第３実施例を第３図に従っ
て説明する。本実施例は、第１クランプ回路をＰチャン
ネルＭＯＳトランジスタ１１５，１１６で構成し、第２
クランプ回路１４をＮチャンネルＭＯＳトランジスタ１
１７，１１８で構成し、外部信号入力端子１０５と入力
バッファ１０２との間に保護抵抗１１２を挿入したもの
である。
て説明する。本実施例は、第１クランプ回路をＰチャン
ネルＭＯＳトランジスタ１１５，１１６で構成し、第２
クランプ回路１４をＮチャンネルＭＯＳトランジスタ１
１７，１１８で構成し、外部信号入力端子１０５と入力
バッファ１０２との間に保護抵抗１１２を挿入したもの
である。
【００２５】本実施例では、各トランジスタ１１５〜１
１８をマッチング用抵抗素子として用いるために、各ト
ランジスタのゲート電極とドレイン電極を互いに接続す
ると共に各トランジスタを縦属接続するようにしてい
る。そして各トランジスタによる抵抗値の設定は各トラ
ンジスタのチャンネル幅とチャンネル値を調整すること
によって行なうこととしている。また本実施例では各ク
ランプ回路のトランジスタとしてトランジスタを二段縦
属接続したものについて述べたが、信号伝送路の特性イ
ンピーダンスに合わせてトランジスタを複数段縦属接続
することも可能である。
１８をマッチング用抵抗素子として用いるために、各ト
ランジスタのゲート電極とドレイン電極を互いに接続す
ると共に各トランジスタを縦属接続するようにしてい
る。そして各トランジスタによる抵抗値の設定は各トラ
ンジスタのチャンネル幅とチャンネル値を調整すること
によって行なうこととしている。また本実施例では各ク
ランプ回路のトランジスタとしてトランジスタを二段縦
属接続したものについて述べたが、信号伝送路の特性イ
ンピーダンスに合わせてトランジスタを複数段縦属接続
することも可能である。
【００２６】本実施例によれば、トランジスタのみによ
ってクランプ回路を構成することができる。また前記各
実施例において抵抗を構成するに際しては、抵抗素子を
複数個直列接続すると共に各抵抗素子の両端に抵抗値チ
ューニング用配線を接続し、抵抗値に合わせて抵抗値チ
ューニング用配線を除去すれば、指定の抵抗値の抵抗素
子を構成することができる。
ってクランプ回路を構成することができる。また前記各
実施例において抵抗を構成するに際しては、抵抗素子を
複数個直列接続すると共に各抵抗素子の両端に抵抗値チ
ューニング用配線を接続し、抵抗値に合わせて抵抗値チ
ューニング用配線を除去すれば、指定の抵抗値の抵抗素
子を構成することができる。
【００２７】次に、クランプ回路を備えた入出力バッフ
ァの応用例として、３ステート機能付き入出力バッファ
の実施例を図４に従って説明する。本実施例における半
導体集積回路装置はＬＳＩ４４として構成されており、
ＬＳＩ４４は各種論理素子と共に外部信号入出力端子Ｐ
１、外部信号入力端子Ｐ２、第１クランプ回路１２、第
２クランプ回路１４、３ステート機能付き出力バッファ
１６、入力バッファ１８を備えて構成されている。
ァの応用例として、３ステート機能付き入出力バッファ
の実施例を図４に従って説明する。本実施例における半
導体集積回路装置はＬＳＩ４４として構成されており、
ＬＳＩ４４は各種論理素子と共に外部信号入出力端子Ｐ
１、外部信号入力端子Ｐ２、第１クランプ回路１２、第
２クランプ回路１４、３ステート機能付き出力バッファ
１６、入力バッファ１８を備えて構成されている。
【００２８】第１クランプ回路１２は抵抗３３とＰチャ
ンネルＭＯＳトランジスタ２８から構成され、第２クラ
ンプ回路１４は抵抗３４とＮチャンネルＭＯＳトランジ
スタ２９、インバータ２５とトランジスタ２８のゲート
がそれぞれ外部信号入力端子Ｐ２に接続されている。信
号入力端子Ｐ２にはリードライト制御信号が入力される
ようになっており、各トランジスタ２８，２９はリード
時に信号入力端子がＨレベルとなったときに共にオフ状
態となり、ライト時に信号入力端子Ｐ２がＬレベルとな
ったときに共にオンになって信号伝送路３５を伝送する
信号をクランプするようになっている。そして各クラン
プ回路１２，１４のクランプ時におけるインピーダンス
は信号入出力端子Ｐ１に接続される信号伝送路の特性イ
ンピーダンスに近似した値に設定されている。
ンネルＭＯＳトランジスタ２８から構成され、第２クラ
ンプ回路１４は抵抗３４とＮチャンネルＭＯＳトランジ
スタ２９、インバータ２５とトランジスタ２８のゲート
がそれぞれ外部信号入力端子Ｐ２に接続されている。信
号入力端子Ｐ２にはリードライト制御信号が入力される
ようになっており、各トランジスタ２８，２９はリード
時に信号入力端子がＨレベルとなったときに共にオフ状
態となり、ライト時に信号入力端子Ｐ２がＬレベルとな
ったときに共にオンになって信号伝送路３５を伝送する
信号をクランプするようになっている。そして各クラン
プ回路１２，１４のクランプ時におけるインピーダンス
は信号入出力端子Ｐ１に接続される信号伝送路の特性イ
ンピーダンスに近似した値に設定されている。
【００２９】出力バッファ１６は２入力ＮＯＲゲート２
０、２入力ＮＡＮＤゲート２１、インバータゲート２
３，２４、ＰＭＯＳトランジスタ２６、ＮＭＯＳトラン
ジスタ２７、保護抵抗３２から構成されており、ノード
３６が信号入力端子Ｐ２に接続され、ノード３８にデー
タが入力されるようになっている。そしてノード３６の
レベルがＬのときにはノード３８のレベルに応じた信号
を出力し、ノード３６のレベルがＨのときには出力がハ
イインピーダンスとなるように構成されている。すなわ
ち外部からのデータを読み込むライト時にはリードライ
ト制御信号によってノード３６のレベルがＬになるとト
ランジスタ２６，２７が共にオフとなり、高インピーダ
ンスを示し、逆に外部へデータを読み出すためのリード
時にリードライト制御信号によってノード３６がＨレベ
ルになるとトランジスタ２６，２７が共にオンとなりノ
ード３８からのデータを入出力端子Ｐ１を介して出力す
るようになっている。
０、２入力ＮＡＮＤゲート２１、インバータゲート２
３，２４、ＰＭＯＳトランジスタ２６、ＮＭＯＳトラン
ジスタ２７、保護抵抗３２から構成されており、ノード
３６が信号入力端子Ｐ２に接続され、ノード３８にデー
タが入力されるようになっている。そしてノード３６の
レベルがＬのときにはノード３８のレベルに応じた信号
を出力し、ノード３６のレベルがＨのときには出力がハ
イインピーダンスとなるように構成されている。すなわ
ち外部からのデータを読み込むライト時にはリードライ
ト制御信号によってノード３６のレベルがＬになるとト
ランジスタ２６，２７が共にオフとなり、高インピーダ
ンスを示し、逆に外部へデータを読み出すためのリード
時にリードライト制御信号によってノード３６がＨレベ
ルになるとトランジスタ２６，２７が共にオンとなりノ
ード３８からのデータを入出力端子Ｐ１を介して出力す
るようになっている。
【００３０】一方、入力バッファ１８はＰＭＯＳトラン
ジスタ３０、ＭＯＳトランジスタ３１から構成されてお
り、各ゲートが信号伝送路３５に接続されている。この
入力バッファ１８はインバータとして機能しており、信
号伝送路３５のレベルがＬレベルのときにはＨレベルの
信号を出力し、逆にＨレベルの信号が入力されたときに
はＬレベルの信号を出力するようになっている。
ジスタ３０、ＭＯＳトランジスタ３１から構成されてお
り、各ゲートが信号伝送路３５に接続されている。この
入力バッファ１８はインバータとして機能しており、信
号伝送路３５のレベルがＬレベルのときにはＨレベルの
信号を出力し、逆にＨレベルの信号が入力されたときに
はＬレベルの信号を出力するようになっている。
【００３１】上記構成において、リードライト制御信号
によってノード３６のレベルがＨとなると、図５に示さ
れるように、トランジスタ２６，２７が共にオンとなり
ノード３８からのデータが信号入出力端子Ｐ１を介して
出力される。このとき第１クランプ回路１２と第２クラ
ンプ回路１４は共に非クランプ状態にある。
によってノード３６のレベルがＨとなると、図５に示さ
れるように、トランジスタ２６，２７が共にオンとなり
ノード３８からのデータが信号入出力端子Ｐ１を介して
出力される。このとき第１クランプ回路１２と第２クラ
ンプ回路１４は共に非クランプ状態にある。
【００３２】次に、リードライト制御信号によってノー
ド３６のレベルがＬレベルとなると、トランジスタ２
６，２７が共にオフとなり、トランジスタ２８，２９が
共にオンとなる。すなわち第１クランプ回路１２と第２
クランプ回路１４が共にクランプ状態となる。この状態
で信号入出力端子Ｐ１に入力されたデータは順次入力バ
ッファ１８に読み込まれることになる。
ド３６のレベルがＬレベルとなると、トランジスタ２
６，２７が共にオフとなり、トランジスタ２８，２９が
共にオンとなる。すなわち第１クランプ回路１２と第２
クランプ回路１４が共にクランプ状態となる。この状態
で信号入出力端子Ｐ１に入力されたデータは順次入力バ
ッファ１８に読み込まれることになる。
【００３３】このように、本実施例によれば、リード時
には抵抗３３，３４を信号伝送路３５から切り離し、ラ
イト時には抵抗３３または抵抗３４を信号伝送路３５に
接続するようにしたため、マッチング用抵抗３３，３４
の着脱をスムーズに行なうことができると共にリードラ
イト時に信号伝送路に反射波が生じるのを防止すること
ができる。
には抵抗３３，３４を信号伝送路３５から切り離し、ラ
イト時には抵抗３３または抵抗３４を信号伝送路３５に
接続するようにしたため、マッチング用抵抗３３，３４
の着脱をスムーズに行なうことができると共にリードラ
イト時に信号伝送路に反射波が生じるのを防止すること
ができる。
【００３４】次に本発明の他の応用例を図６に従って説
明する。本実施例は、インバータ２５と外部信号入出力
端子Ｐ２との間に２入力ＮＡＮＤゲート４５を設け、こ
のゲート４５とチップセレクト信号入力端子Ｐ３との間
にインバータゲート４６を設け、入出力モード信号４２
によって３ステート制御信号４３を生成するために、２
入力ＡＮＤ−ＮＯＲゲート３９、インバータゲート４
０，４１を設けたものであり、他の構成は図４のものと
同様であるので、図４のものと同一のものには同一符号
を付してそれらの説明は省略する。
明する。本実施例は、インバータ２５と外部信号入出力
端子Ｐ２との間に２入力ＮＡＮＤゲート４５を設け、こ
のゲート４５とチップセレクト信号入力端子Ｐ３との間
にインバータゲート４６を設け、入出力モード信号４２
によって３ステート制御信号４３を生成するために、２
入力ＡＮＤ−ＮＯＲゲート３９、インバータゲート４
０，４１を設けたものであり、他の構成は図４のものと
同様であるので、図４のものと同一のものには同一符号
を付してそれらの説明は省略する。
【００３５】チップセレクト信号入力端子Ｐ３にはロー
アクティブのチップセレクト信号が入力されるようにな
っており、２入力ＮＡＮＤゲート４５は信号入力端子Ｐ
２のレベルがＬレベル、すなわちライト時には常にＨレ
ベルの信号を出力するようになっている。一方、２入力
ＡＮＤ−ＮＯＲゲート３９はマスタスレーブ信号に従っ
て入力モード信号４２またはリードライト制御信号を選
択するようになっている。すなわちＨレベルのマスター
信号が入力されたときには入力モード信号４２を選択し
てインバータゲート４１から出力し、逆にＬレベルのス
レーブ信号を入力したときにはリードライト制御信号を
選択してインバータゲート４１から出力するようになっ
ている。
アクティブのチップセレクト信号が入力されるようにな
っており、２入力ＮＡＮＤゲート４５は信号入力端子Ｐ
２のレベルがＬレベル、すなわちライト時には常にＨレ
ベルの信号を出力するようになっている。一方、２入力
ＡＮＤ−ＮＯＲゲート３９はマスタスレーブ信号に従っ
て入力モード信号４２またはリードライト制御信号を選
択するようになっている。すなわちＨレベルのマスター
信号が入力されたときには入力モード信号４２を選択し
てインバータゲート４１から出力し、逆にＬレベルのス
レーブ信号を入力したときにはリードライト制御信号を
選択してインバータゲート４１から出力するようになっ
ている。
【００３６】本実施例においては、マッチング抵抗着脱
制御信号３６の論理は次の式で表わされるようになって
いる。
制御信号３６の論理は次の式で表わされるようになって
いる。
【００３７】
【数１】
【００３８】図５に示されるように、リード期間以外は
トランジスタ２８，２９が共にオンとなり、抵抗３３，
３４が信号伝送路３５に接続された状態にある。このた
め、本実施例では３ステートの状態はなくなり、反射波
波形歪みによる影響によってデータが誤って読み込まれ
るのを防止することができる。
トランジスタ２８，２９が共にオンとなり、抵抗３３，
３４が信号伝送路３５に接続された状態にある。このた
め、本実施例では３ステートの状態はなくなり、反射波
波形歪みによる影響によってデータが誤って読み込まれ
るのを防止することができる。
【００３９】前記各実施例においては、半導体集積回路
装置について述べたが各装置を用いてマイクロプロセッ
サ及びマイクロコンピータを構成すれば、これらの装置
においても前記実施例と同様な効果を得ることができ
る。
装置について述べたが各装置を用いてマイクロプロセッ
サ及びマイクロコンピータを構成すれば、これらの装置
においても前記実施例と同様な効果を得ることができ
る。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
入力信号のレベルが正の設定値を超えたときには第１ク
ランプ回路によって入力信号を設定値にクランプし、入
力信号のレベルがこの設定値を超えたときには第２クラ
ンプ回路によって入力信号を設定値にクランプするよう
にしたため、信号入力端子に入力される信号のレベルに
よらず入力信号を設定値にクランプすることができる。
そして各クランプ回路のクランプ時のインピーダンスを
信号伝送路の特性インピーダンスに近似した値に設定し
たため、入力信号のレベルによらず信号伝送路に反射波
が生じるのを防止することができる。
入力信号のレベルが正の設定値を超えたときには第１ク
ランプ回路によって入力信号を設定値にクランプし、入
力信号のレベルがこの設定値を超えたときには第２クラ
ンプ回路によって入力信号を設定値にクランプするよう
にしたため、信号入力端子に入力される信号のレベルに
よらず入力信号を設定値にクランプすることができる。
そして各クランプ回路のクランプ時のインピーダンスを
信号伝送路の特性インピーダンスに近似した値に設定し
たため、入力信号のレベルによらず信号伝送路に反射波
が生じるのを防止することができる。
【図１】本発明の第１実施例を示す構成図である。
【図２】本発明の第２実施例を示す構成図である。
【図３】本発明の第３実施例を示す構成図である。
【図４】本発明の第１応用例を示す構成図である。
【図５】図４の作用を説明するためのタイムチャートで
ある。
ある。
【図６】本発明の第２応用例を示す構成図である。
１０ 半導体集積回路装置 １２ 第１クランプ回路 １４ 第２クランプ回路 １６ ３ステート機能付き出力バッファ １８ 入力バッファ １００，１０１ バイポーラトランジスタ １０２ 入力バッファ １０３，１０４ 抵抗 １０５ 外部信号入力端子 １１０ ＰＭＯＳトランジスタ １１１ ＮＭＯＳトランジスタ １１５，１１６ ＰＭＯＳトランジスタ １１７，１１８ ＮＭＯＳトランジスタ
Claims (11)
- 【請求項１】 信号入力端子に入力バッファが接続され
ている半導体集積回路装置において、信号入力端子から
入力された信号のレベルが正の設定値を超えたときに入
力信号を設定値にクランプする第１クランプ回路と、信
号入力端子から入力された信号のレベルが負の設定値を
超えたときに入力信号を設定値にクランプする第２クラ
ンプ回路を、信号入力端子と入力バッファとを結ぶ回路
と電源端子との間に挿入してなることを特徴とする半導
体集積回路装置。 - 【請求項２】 第１クランプ回路と第２クランプ回路
は、Ｐ−Ｎ拡散層の接合ダイオード、コレクタ電極とベ
ース電極とが接続されたバイポーラトランジスタまたは
ゲート電極とドレイン電極とが接続されたＭＯＳトラン
ジスタのうちいづれか一つの半導体素子を含んで構成さ
れている請求項１記載の半導体集積回路装置。 - 【請求項３】 第１クランプ回路と第２クランプ回路
は、Ｐ−Ｎ拡散層の接合ダイオード、コレクタ電極とベ
ース電極とが接続されたバイポーラトランジスタまたは
ゲート電極とドレイン電極とが接続されたＭＯＳトラン
ジスタのうちいづれか一つの半導体素子と抵抗素子とを
直列接続して構成されている請求項１記載の半導体集積
回路装置。 - 【請求項４】 第１クランプ回路と第２クランプ回路
は、Ｐ−Ｎ拡散層の接合ダイオード、コレクタ電極とベ
ース電極とが接続されたバイポーラトランジスタまたは
ゲート電極とドレイン電極とが接続されたＭＯＳトラン
ジスタのうちいづれか一つの半導体素子を複数個直列接
続して構成されている請求項１記載の半導体集積回路装
置。 - 【請求項５】 第１クランプ回路と第２クランプ回路
は、スイッチング素子と抵抗素子とを直列接続して構成
され、各スイッチング素子は、信号入力端子に信号が入
力されるときにスイッチング用制御信号を受けてオンし
てなる請求項１記載の半導体集積回路装置。 - 【請求項６】 第１クランプ回路はスイッチング素子と
抵抗素子とを直列接続して構成され、第２クランプ回路
はスイッチング素子と抵抗素子とを直列接続するととも
にスイッチング素子のゲートにインバータ素子を接続し
て構成され、第１クランプ回路のスイッチング素子は、
リード／ライト信号のうちライト信号を受けてオンして
なり、第２クランプ回路のスイッチング素子は、リード
／ライト信号のうちライト信号がインバータ素子に入力
されたときにオンとなる請求項１記載の半導体集積回路
装置。 - 【請求項７】 第１クランプ回路はスイッチング素子と
抵抗素子とを直列接続して構成され、第２クランプ回路
はスイッチング素子と抵抗素子とを直列接続するととも
にスイッチング素子のゲートにインバータ素子を接続し
て構成され、第１クランプ回路のスイッチング素子と第
２クランプ回路のインバータはそれぞれ２入力ＮＡＮＤ
ゲートに接続され、２入力ＮＡＮＤゲートはリード／ラ
イト信号入力端子に接続されていると共にインバータを
介してチップセレクト信号入力端子に接続されており、
第１クランプ回路のスイッチング素子は、チップセレク
ト信号のレベルによらずリード／ライト信号端子にロー
レベルのライト信号が入力されたときにオンしてなり、
第２クランプ回路のスイッチング素子は、チップセレク
ト信号のレベルによらずリード／ライト信号端子にロー
レベルのライト信号が入力されたときにオンしてなる請
求項１記載の半導体集積回路装置。 - 【請求項８】 第１クランプ回路と第２クランプ回路の
クランプ時のインピーダンスは、信号入力端子に接続さ
れる外部信号伝送路の特性インピーダンスに近似した値
に設定されている請求項１、２、３、４、５、６または
７記載の半導体集積回路装置。 - 【請求項９】 抵抗素子は、直列接続された抵抗素子群
のうち各抵抗素子の両端に接続された抵抗値チューニン
グ用配線の除去されたもので構成されている請求項３、
６または７記載の半導体集積回路装置。 - 【請求項１０】 入出力インタフェースとして、請求項
１乃至９のうちいずれか一項に記載の半導体集積回路装
置を含むマイクロプロセッサ。 - 【請求項１１】 入出力インタフェースとして、請求項
１乃至９のうちいずれか一項に記載の半導体集積回路装
置を含むマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3238151A JPH0583113A (ja) | 1991-09-18 | 1991-09-18 | 半導体集積回路装置とマイクロプロセツサ及びマイクロコンピユータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3238151A JPH0583113A (ja) | 1991-09-18 | 1991-09-18 | 半導体集積回路装置とマイクロプロセツサ及びマイクロコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583113A true JPH0583113A (ja) | 1993-04-02 |
Family
ID=17025953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3238151A Pending JPH0583113A (ja) | 1991-09-18 | 1991-09-18 | 半導体集積回路装置とマイクロプロセツサ及びマイクロコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583113A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6286065B1 (en) | 1997-11-18 | 2001-09-04 | Nec Corporation | Microcomputer having a built-in A/D converter with a resistor between an external terminal and an I/O circuit |
| JP2004179747A (ja) * | 2002-11-25 | 2004-06-24 | Denso Corp | クランプ回路 |
| JP2009260919A (ja) * | 2008-03-17 | 2009-11-05 | Nippon Soken Inc | 受信装置 |
| JP5590215B2 (ja) * | 2011-03-16 | 2014-09-17 | 富士通株式会社 | 終端回路、半導体装置および試験システム |
-
1991
- 1991-09-18 JP JP3238151A patent/JPH0583113A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6286065B1 (en) | 1997-11-18 | 2001-09-04 | Nec Corporation | Microcomputer having a built-in A/D converter with a resistor between an external terminal and an I/O circuit |
| JP2004179747A (ja) * | 2002-11-25 | 2004-06-24 | Denso Corp | クランプ回路 |
| JP2009260919A (ja) * | 2008-03-17 | 2009-11-05 | Nippon Soken Inc | 受信装置 |
| US8160531B2 (en) | 2008-03-17 | 2012-04-17 | Nippon Soken, Inc. | Receiving device for adjusting energy of a received signal sent over a transmission line |
| JP5590215B2 (ja) * | 2011-03-16 | 2014-09-17 | 富士通株式会社 | 終端回路、半導体装置および試験システム |
| US9069043B2 (en) | 2011-03-16 | 2015-06-30 | Fujitsu Limited | Termination circuit, semiconductor device, and test system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6690191B2 (en) | Bi-directional output buffer | |
| CA2199902C (en) | Interface circuit and method for transmitting binary logic signals with reduced power dissipation | |
| US5019724A (en) | Noise tolerant input buffer | |
| KR19990067849A (ko) | 허용 전압 출력 버퍼 | |
| CA2113987A1 (en) | Very low voltage inter-chip cmos logic signaling for large numbers of high-speed output lines each associated with large capacitive loads | |
| US6127840A (en) | Dynamic line termination clamping circuit | |
| US4943740A (en) | Ultra fast logic | |
| US7400164B2 (en) | Integrated circuit and method of improving signal integrity | |
| US6281702B1 (en) | CMOS small signal terminated hysteresis receiver | |
| US6442009B1 (en) | Semiconductor device having protective and test circuits | |
| US7157931B2 (en) | Termination circuits having pull-down and pull-up circuits and related methods | |
| JPH0583113A (ja) | 半導体集積回路装置とマイクロプロセツサ及びマイクロコンピユータ | |
| US6373276B1 (en) | CMOS small signal switchable impedence and voltage adjustable terminator with hysteresis receiver network | |
| US20060119380A1 (en) | Integrated circuit input/output signal termination with reduced power dissipation | |
| US5852372A (en) | Apparatus and method for signal handling on GTL-type buses | |
| US6262591B1 (en) | SOI small signal terminated receiver | |
| US6154058A (en) | Output buffer | |
| US6323702B1 (en) | Integrated circuit devices having circuits therein for driving large signal line loads | |
| US6167321A (en) | Interface module with protection circuit and method of protecting an interface | |
| US6335632B1 (en) | CMOS small signal switchable terminator network | |
| US6541998B2 (en) | Active termination circuit with an enable/disable | |
| US6259269B1 (en) | Soi small signal terminated hysteresis receiver | |
| US6359464B1 (en) | Method of use with a terminator and network | |
| US11632103B2 (en) | High-speed voltage clamp for unterminated transmission lines | |
| US6420897B1 (en) | SOI small signal terminator and network |