JPH0583113A - 半導体集積回路装置とマイクロプロセツサ及びマイクロコンピユータ - Google Patents
半導体集積回路装置とマイクロプロセツサ及びマイクロコンピユータInfo
- Publication number
- JPH0583113A JPH0583113A JP3238151A JP23815191A JPH0583113A JP H0583113 A JPH0583113 A JP H0583113A JP 3238151 A JP3238151 A JP 3238151A JP 23815191 A JP23815191 A JP 23815191A JP H0583113 A JPH0583113 A JP H0583113A
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- JP
- Japan
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- signal
- clamp circuit
- input
- semiconductor integrated
- integrated circuit
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Abstract
(57)【要約】
【目的】 信号のレベルによらず信号入力端子と信号伝
送路との間のインピーダンス整合を取ることができるこ
と。 【構成】 入力信号を正の設定値にクランプする第1ク
ランプ回路12と、入力信号負の設定値にクランプする
第2クランプ回路14を備え、各クランプ回路12,1
4を信号入力端子105と入力バッファ102とを結ぶ
回路と電源端子との間に挿入したもの。
送路との間のインピーダンス整合を取ることができるこ
と。 【構成】 入力信号を正の設定値にクランプする第1ク
ランプ回路12と、入力信号負の設定値にクランプする
第2クランプ回路14を備え、各クランプ回路12,1
4を信号入力端子105と入力バッファ102とを結ぶ
回路と電源端子との間に挿入したもの。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路装置に係
り、特に、入出力インタフェースを介して信号の授受を
行なう際に各入出力インタフェース間のインピーダンス
整合を計るに好適な半導体集積回路装置とこの装置を用
いたマイクロプロセッサ及びマイクロコンピュータに関
する。
り、特に、入出力インタフェースを介して信号の授受を
行なう際に各入出力インタフェース間のインピーダンス
整合を計るに好適な半導体集積回路装置とこの装置を用
いたマイクロプロセッサ及びマイクロコンピュータに関
する。
【0002】
【従来の技術】一般的に、論理素子やLSI同士間で論
理信号の授受を行なう際には、論理素子の出力インピー
ダンス及び信号伝送路の特性インピーダンスの差異によ
ってインピーダンス不整合が生じると、信号の反射及び
歪みが生じる。これらの不都合を防止するために、従来
の装置では、出力バッファ及び入力バッファにそれぞれ
インピーダンス整合用の抵抗を外付けすることが行なわ
れている。ところがインピーダンス整合用の抵抗を入出
力バッファとは別に外付けする方法では基板の実装密度
が低下したり生産コストが高くなったりしたりする。
理信号の授受を行なう際には、論理素子の出力インピー
ダンス及び信号伝送路の特性インピーダンスの差異によ
ってインピーダンス不整合が生じると、信号の反射及び
歪みが生じる。これらの不都合を防止するために、従来
の装置では、出力バッファ及び入力バッファにそれぞれ
インピーダンス整合用の抵抗を外付けすることが行なわ
れている。ところがインピーダンス整合用の抵抗を入出
力バッファとは別に外付けする方法では基板の実装密度
が低下したり生産コストが高くなったりしたりする。
【0003】そこで、特開昭63−46009号公報に
記載されているように、入出力バッファ用ICにインピ
ーダンス整合用の抵抗を内蔵したものが提案されてい
る。このICは入力バッファと出力バッファ及びインピ
ーダンス整合用抵抗が一体化されて構成されており、入
力、出力の仕様に応じて入出力バッファのうち一方のバ
ッファを用いるように構成されている。
記載されているように、入出力バッファ用ICにインピ
ーダンス整合用の抵抗を内蔵したものが提案されてい
る。このICは入力バッファと出力バッファ及びインピ
ーダンス整合用抵抗が一体化されて構成されており、入
力、出力の仕様に応じて入出力バッファのうち一方のバ
ッファを用いるように構成されている。
【0004】しかしながら、入出力バッファとしてイン
ピーダンス整合用の終端回路を内蔵したICを用いたと
しても、信号のレベルによっては反射波が生じることが
ある。このため、終端回路を内蔵した入出力バッファを
用いる場合には、特開昭58−182322号公報に記
載されているように、入力端子にクランプ回路を設けれ
ば、反射波をクランプすることができる。すなわちこの
クランプ回路は入力端子のレベルが0レベル以下のとき
には信号伝送路の特性インピーダンスに等しく、0レベ
ル以上では高インピーダンスを示すようになっている。
ピーダンス整合用の終端回路を内蔵したICを用いたと
しても、信号のレベルによっては反射波が生じることが
ある。このため、終端回路を内蔵した入出力バッファを
用いる場合には、特開昭58−182322号公報に記
載されているように、入力端子にクランプ回路を設けれ
ば、反射波をクランプすることができる。すなわちこの
クランプ回路は入力端子のレベルが0レベル以下のとき
には信号伝送路の特性インピーダンスに等しく、0レベ
ル以上では高インピーダンスを示すようになっている。
【0005】
【発明が解決しようとする課題】しかし、上記従来技術
では、入力端子のレベルが0レベル以上のときにはクラ
ンプ回路によっては整合を充分に取れず反射が生じるこ
とがある。
では、入力端子のレベルが0レベル以上のときにはクラ
ンプ回路によっては整合を充分に取れず反射が生じるこ
とがある。
【0006】本発明の目的は、信号のレベルによらず信
号入力端子と信号伝送路との間のインピーダンス整合を
取ることができる半導体集積回路装置とこの装置を用い
たマイクロプロセッサ及びマイクロコンピュータを提供
することにある。
号入力端子と信号伝送路との間のインピーダンス整合を
取ることができる半導体集積回路装置とこの装置を用い
たマイクロプロセッサ及びマイクロコンピュータを提供
することにある。
【0007】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、第1の装置として、信号入力端子に入力
バッファが接続されている半導体集積回路装置におい
て、信号入力端子から入力された信号のレベルが正の設
定値を超えたときに入力信号を設定値にクランプする第
1クランプ回路と、信号入力端子から入力された信号の
レベルが負の設定値を超えたときに入力信号を設定値に
クランプする第2クランプ回路を、信号入力端子と入力
バッファとを結ぶ回路と電源端子との間に挿入してなる
ことを特徴とする半導体集積回路装置を構成したもので
ある。
に、本発明は、第1の装置として、信号入力端子に入力
バッファが接続されている半導体集積回路装置におい
て、信号入力端子から入力された信号のレベルが正の設
定値を超えたときに入力信号を設定値にクランプする第
1クランプ回路と、信号入力端子から入力された信号の
レベルが負の設定値を超えたときに入力信号を設定値に
クランプする第2クランプ回路を、信号入力端子と入力
バッファとを結ぶ回路と電源端子との間に挿入してなる
ことを特徴とする半導体集積回路装置を構成したもので
ある。
【0008】第1の装置を含む第2の装置として、第1
クランプ回路と第2クランプ回路は、P−N拡散層の接
合ダイオード、コレクタ電極とベース電極とが接続され
たバイポーラトランジスタまたはゲート電極とドレイン
電極とが接続されたMOSトランジスタのうちいづれか
一つの半導体素子を含んで構成されている半導体集積回
路装置を構成したものである。
クランプ回路と第2クランプ回路は、P−N拡散層の接
合ダイオード、コレクタ電極とベース電極とが接続され
たバイポーラトランジスタまたはゲート電極とドレイン
電極とが接続されたMOSトランジスタのうちいづれか
一つの半導体素子を含んで構成されている半導体集積回
路装置を構成したものである。
【0009】第1の装置を含む第3の装置として、第1
クランプ回路と第2クランプ回路は、P−N拡散層の接
合ダイオード、コレクタ電極とベース電極とが接続され
たバイポーラトランジスタまたはゲート電極とドレイン
電極とが接続されたMOSトランジスタのうちいづれか
一つの半導体素子と抵抗素子とを直列接続して構成され
ている半導体集積回路装置を構成したものである。
クランプ回路と第2クランプ回路は、P−N拡散層の接
合ダイオード、コレクタ電極とベース電極とが接続され
たバイポーラトランジスタまたはゲート電極とドレイン
電極とが接続されたMOSトランジスタのうちいづれか
一つの半導体素子と抵抗素子とを直列接続して構成され
ている半導体集積回路装置を構成したものである。
【0010】第1の装置を含む第4の装置として、第1
クランプ回路と第2クランプ回路は、P−N拡散層の接
合ダイオード、コレクタ電極とベース電極とが接続され
たバイポーラトランジスタまたはゲート電極とドレイン
電極とが接続されたMOSトランジスタのうちいづれか
一つの半導体素子を複数個直列接続して構成されている
半導体集積回路装置を構成したものである。
クランプ回路と第2クランプ回路は、P−N拡散層の接
合ダイオード、コレクタ電極とベース電極とが接続され
たバイポーラトランジスタまたはゲート電極とドレイン
電極とが接続されたMOSトランジスタのうちいづれか
一つの半導体素子を複数個直列接続して構成されている
半導体集積回路装置を構成したものである。
【0011】第1の装置を含む第5の装置として、第1
クランプ回路と第2クランプ回路は、スイッチング素子
と抵抗素子とを直列接続して構成され、各スイッチング
素子は、信号入力端子に信号が入力されるときにスイッ
チング用制御信号を受けてオンしてなる半導体集積回路
装置を構成したものである。
クランプ回路と第2クランプ回路は、スイッチング素子
と抵抗素子とを直列接続して構成され、各スイッチング
素子は、信号入力端子に信号が入力されるときにスイッ
チング用制御信号を受けてオンしてなる半導体集積回路
装置を構成したものである。
【0012】第1の装置を含む第6の装置として、第1
クランプ回路はスイッチング素子と抵抗素子とを直列接
続して構成され、第2クランプ回路はスイッチング素子
と抵抗素子とを直列接続するとともにスイッチング素子
のゲートにインバータ素子を接続して構成され、第1ク
ランプ回路のスイッチング素子は、リード/ライト信号
のうちライト信号を受けてオンしてなり、第2クランプ
回路のスイッチング素子は、リード/ライト信号のうち
ライト信号がインバータ素子に入力されたときにオンと
なる半導体集積回路装置を構成したものである。
クランプ回路はスイッチング素子と抵抗素子とを直列接
続して構成され、第2クランプ回路はスイッチング素子
と抵抗素子とを直列接続するとともにスイッチング素子
のゲートにインバータ素子を接続して構成され、第1ク
ランプ回路のスイッチング素子は、リード/ライト信号
のうちライト信号を受けてオンしてなり、第2クランプ
回路のスイッチング素子は、リード/ライト信号のうち
ライト信号がインバータ素子に入力されたときにオンと
なる半導体集積回路装置を構成したものである。
【0013】第1の装置を含む第7の装置として、第1
クランプ回路はスイッチング素子と抵抗素子とを直列接
続して構成され、第2クランプ回路はスイッチング素子
と抵抗素子とを直列接続するとともにスイッチング素子
のゲートにインバータ素子を接続して構成され、第1ク
ランプ回路のスイッチング素子と第2クランプ回路のイ
ンバータはそれぞれ2入力NANDゲートに接続され、
2入力NANDゲートはリード/ライト信号入力端子に
接続されていると共にインバータを介してチップセレク
ト信号入力端子に接続されており、第1クランプ回路の
スイッチング素子は、チップセレクト信号のレベルによ
らずリード/ライト信号端子にローレベルのライト信号
が入力されたときにオンしてなり、第2クランプ回路の
スイッチング素子は、チップセレクト信号のレベルによ
らずリード/ライト信号端子にローレベルのライト信号
が入力されたときにオンしてなる半導体集積回路装置を
構成したものである。
クランプ回路はスイッチング素子と抵抗素子とを直列接
続して構成され、第2クランプ回路はスイッチング素子
と抵抗素子とを直列接続するとともにスイッチング素子
のゲートにインバータ素子を接続して構成され、第1ク
ランプ回路のスイッチング素子と第2クランプ回路のイ
ンバータはそれぞれ2入力NANDゲートに接続され、
2入力NANDゲートはリード/ライト信号入力端子に
接続されていると共にインバータを介してチップセレク
ト信号入力端子に接続されており、第1クランプ回路の
スイッチング素子は、チップセレクト信号のレベルによ
らずリード/ライト信号端子にローレベルのライト信号
が入力されたときにオンしてなり、第2クランプ回路の
スイッチング素子は、チップセレクト信号のレベルによ
らずリード/ライト信号端子にローレベルのライト信号
が入力されたときにオンしてなる半導体集積回路装置を
構成したものである。
【0014】第1乃至第7の装置のうちいずれか一つの
装置を含む第8の装置として、第1クランプ回路と第2
クランプ回路のクランプ時のインピーダンスは、信号入
力端子に接続される外部信号伝送路の特性インピーダン
スに近似した値に設定されている半導体集積回路装置を
構成したものである。
装置を含む第8の装置として、第1クランプ回路と第2
クランプ回路のクランプ時のインピーダンスは、信号入
力端子に接続される外部信号伝送路の特性インピーダン
スに近似した値に設定されている半導体集積回路装置を
構成したものである。
【0015】第3,第6または第7の装置を含む第9の
装置として、抵抗素子は、直列接続された抵抗素子群の
うち各抵抗素子の両端に接続された抵抗値チューニング
用配線の除去されたもので構成されている半導体集積回
路装置を構成したものである。
装置として、抵抗素子は、直列接続された抵抗素子群の
うち各抵抗素子の両端に接続された抵抗値チューニング
用配線の除去されたもので構成されている半導体集積回
路装置を構成したものである。
【0016】入出力インタフェースとして、第1乃至第
9の装置のうちいずれか一つの装置を含むマイクロプロ
セッサを構成したものである。
9の装置のうちいずれか一つの装置を含むマイクロプロ
セッサを構成したものである。
【0017】入出力インタフェースとして、第1乃至第
9の装置のうちいずれか一つの装置を含むマイクロコン
ピュータを構成したものである。
9の装置のうちいずれか一つの装置を含むマイクロコン
ピュータを構成したものである。
【0018】
【作用】信号入力端子に入力された信号のレベルが正の
設定値を超えたときには入力信号が第1クランプ回路に
よって設定値にクランプされる。一方、信号入力端子に
入力された信号のレベルが負の設定値を超えたときには
入力信号が第2クランプ回路によって設定値にクランプ
される。そして第1クランプ回路と第2クランプ回路の
クランプ時のインピーダンスは信号入力端子に接続され
る信号伝送路の特性インピーダンスに近似した値に設定
されているため、信号入力端子と信号伝送路との間のイ
ンピーダンス整合を取ることができ、反射波の発生を未
然に防止することができる。
設定値を超えたときには入力信号が第1クランプ回路に
よって設定値にクランプされる。一方、信号入力端子に
入力された信号のレベルが負の設定値を超えたときには
入力信号が第2クランプ回路によって設定値にクランプ
される。そして第1クランプ回路と第2クランプ回路の
クランプ時のインピーダンスは信号入力端子に接続され
る信号伝送路の特性インピーダンスに近似した値に設定
されているため、信号入力端子と信号伝送路との間のイ
ンピーダンス整合を取ることができ、反射波の発生を未
然に防止することができる。
【0019】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図1において、半導体集積回路装置10は各種
回路素子と共に外部信号入力端子105と入力バッファ
102を備えており、外部信号入力端子105と入力バ
ッファ102の入力側とを結ぶ回路中に第1クランプ回
路12と第2クランプ回路14を備えて構成されてい
る。第1クランプ回路12はダイオード接続されたNP
Nバイポーラトランジスタ100、抵抗103から構成
されており、第2クランプ回路14はダイオード接続さ
れたNPNバイポーラトランジスタ101、抵抗104
から構成されている。トランジスタ100,101はそ
れぞれベース電極とコレクタ電極が接続されてダイオー
ドとして機能するようになっており、トランジスタ10
0が抵抗103を介して電圧源Vccに接続され、トラ
ンジスタ101が抵抗104を介してグランドGDに接
続されている。
明する。図1において、半導体集積回路装置10は各種
回路素子と共に外部信号入力端子105と入力バッファ
102を備えており、外部信号入力端子105と入力バ
ッファ102の入力側とを結ぶ回路中に第1クランプ回
路12と第2クランプ回路14を備えて構成されてい
る。第1クランプ回路12はダイオード接続されたNP
Nバイポーラトランジスタ100、抵抗103から構成
されており、第2クランプ回路14はダイオード接続さ
れたNPNバイポーラトランジスタ101、抵抗104
から構成されている。トランジスタ100,101はそ
れぞれベース電極とコレクタ電極が接続されてダイオー
ドとして機能するようになっており、トランジスタ10
0が抵抗103を介して電圧源Vccに接続され、トラ
ンジスタ101が抵抗104を介してグランドGDに接
続されている。
【0020】上記構成において、外部信号入力端子10
5にHレベルの信号が入力されたときには、トランジス
タ100がダイオードとして機能するため、入力信号の
レベルは、Vcc+(ダイオードの順方向電圧)に抑制
される。逆に、外部信号入力端子105にLレベルの信
号が入力されたときには、トランジスタ101がダイオ
ードとして機能するため、入力信号のレベルはVcc−
(ダイオードの順方向電圧)に抑制される。そして第1
クランプ回路12と第2クランプ回路14のクランプ時
におけるインピーダンスは外部信号入力端子105に接
続される信号伝送路の特性インピーダンスに近似した値
に設定されている。このため外部信号入力端子105に
入力された信号によって第1クランプ回路12または第
2クランプ回路14がクランプされたときに信号伝送路
に反射波が生じるのを防止することができる。なお、ト
ランジスタ100,101の換わりにP−N拡散層の接
合ダイオードを用いることも可能である。
5にHレベルの信号が入力されたときには、トランジス
タ100がダイオードとして機能するため、入力信号の
レベルは、Vcc+(ダイオードの順方向電圧)に抑制
される。逆に、外部信号入力端子105にLレベルの信
号が入力されたときには、トランジスタ101がダイオ
ードとして機能するため、入力信号のレベルはVcc−
(ダイオードの順方向電圧)に抑制される。そして第1
クランプ回路12と第2クランプ回路14のクランプ時
におけるインピーダンスは外部信号入力端子105に接
続される信号伝送路の特性インピーダンスに近似した値
に設定されている。このため外部信号入力端子105に
入力された信号によって第1クランプ回路12または第
2クランプ回路14がクランプされたときに信号伝送路
に反射波が生じるのを防止することができる。なお、ト
ランジスタ100,101の換わりにP−N拡散層の接
合ダイオードを用いることも可能である。
【0021】次に、本発明の第2実施例を図2に従って
説明する。本実施例は、第1クランプ回路12を抵抗1
03とPチャンネルMOSトランジスタ110で構成
し、第2クランプ回路14を抵抗104とNチャンネル
MOSトランジスタ111で構成し、外部信号入力端子
105と入力バッファ102との間に過電圧保護抵抗1
12を挿入したものである。
説明する。本実施例は、第1クランプ回路12を抵抗1
03とPチャンネルMOSトランジスタ110で構成
し、第2クランプ回路14を抵抗104とNチャンネル
MOSトランジスタ111で構成し、外部信号入力端子
105と入力バッファ102との間に過電圧保護抵抗1
12を挿入したものである。
【0022】MOSトランジスタ110,111はそれ
ぞれゲート電極とドレイン電極が互いに接続されてダイ
オードとして機能するようになっている。そしてトラン
ジスタ110は、外部信号入力端子105に入力された
信号のレベルがVcc+しきい値電圧+ΔVkより高く
なったとき導通するようになっている。ここでΔVkは
基板効果による電圧分であり、しきい値電圧とΔVkの
総和は0.7〜1.0V程度である。また、外部信号入
力端子105に入力された信号のレベルが、Vcc−
(しきい値電圧+ΔVk)より低下したときにトランジ
スタ111が導通するようになっている。
ぞれゲート電極とドレイン電極が互いに接続されてダイ
オードとして機能するようになっている。そしてトラン
ジスタ110は、外部信号入力端子105に入力された
信号のレベルがVcc+しきい値電圧+ΔVkより高く
なったとき導通するようになっている。ここでΔVkは
基板効果による電圧分であり、しきい値電圧とΔVkの
総和は0.7〜1.0V程度である。また、外部信号入
力端子105に入力された信号のレベルが、Vcc−
(しきい値電圧+ΔVk)より低下したときにトランジ
スタ111が導通するようになっている。
【0023】このように、本実施例においても、トラン
ジスタ110,111がダイオードとして機能している
ため、前記実施例と同様に、各クランプ回路12,14
のクランプ時のインピーダンスが信号伝送路の特性イン
ピーダンスに近似した値に設定されているため、信号の
レベルによらず信号伝送路に反射波が生じるのを防止す
ることができる。
ジスタ110,111がダイオードとして機能している
ため、前記実施例と同様に、各クランプ回路12,14
のクランプ時のインピーダンスが信号伝送路の特性イン
ピーダンスに近似した値に設定されているため、信号の
レベルによらず信号伝送路に反射波が生じるのを防止す
ることができる。
【0024】次に、本発明の第3実施例を第3図に従っ
て説明する。本実施例は、第1クランプ回路をPチャン
ネルMOSトランジスタ115,116で構成し、第2
クランプ回路14をNチャンネルMOSトランジスタ1
17,118で構成し、外部信号入力端子105と入力
バッファ102との間に保護抵抗112を挿入したもの
である。
て説明する。本実施例は、第1クランプ回路をPチャン
ネルMOSトランジスタ115,116で構成し、第2
クランプ回路14をNチャンネルMOSトランジスタ1
17,118で構成し、外部信号入力端子105と入力
バッファ102との間に保護抵抗112を挿入したもの
である。
【0025】本実施例では、各トランジスタ115〜1
18をマッチング用抵抗素子として用いるために、各ト
ランジスタのゲート電極とドレイン電極を互いに接続す
ると共に各トランジスタを縦属接続するようにしてい
る。そして各トランジスタによる抵抗値の設定は各トラ
ンジスタのチャンネル幅とチャンネル値を調整すること
によって行なうこととしている。また本実施例では各ク
ランプ回路のトランジスタとしてトランジスタを二段縦
属接続したものについて述べたが、信号伝送路の特性イ
ンピーダンスに合わせてトランジスタを複数段縦属接続
することも可能である。
18をマッチング用抵抗素子として用いるために、各ト
ランジスタのゲート電極とドレイン電極を互いに接続す
ると共に各トランジスタを縦属接続するようにしてい
る。そして各トランジスタによる抵抗値の設定は各トラ
ンジスタのチャンネル幅とチャンネル値を調整すること
によって行なうこととしている。また本実施例では各ク
ランプ回路のトランジスタとしてトランジスタを二段縦
属接続したものについて述べたが、信号伝送路の特性イ
ンピーダンスに合わせてトランジスタを複数段縦属接続
することも可能である。
【0026】本実施例によれば、トランジスタのみによ
ってクランプ回路を構成することができる。また前記各
実施例において抵抗を構成するに際しては、抵抗素子を
複数個直列接続すると共に各抵抗素子の両端に抵抗値チ
ューニング用配線を接続し、抵抗値に合わせて抵抗値チ
ューニング用配線を除去すれば、指定の抵抗値の抵抗素
子を構成することができる。
ってクランプ回路を構成することができる。また前記各
実施例において抵抗を構成するに際しては、抵抗素子を
複数個直列接続すると共に各抵抗素子の両端に抵抗値チ
ューニング用配線を接続し、抵抗値に合わせて抵抗値チ
ューニング用配線を除去すれば、指定の抵抗値の抵抗素
子を構成することができる。
【0027】次に、クランプ回路を備えた入出力バッフ
ァの応用例として、3ステート機能付き入出力バッファ
の実施例を図4に従って説明する。本実施例における半
導体集積回路装置はLSI44として構成されており、
LSI44は各種論理素子と共に外部信号入出力端子P
1、外部信号入力端子P2、第1クランプ回路12、第
2クランプ回路14、3ステート機能付き出力バッファ
16、入力バッファ18を備えて構成されている。
ァの応用例として、3ステート機能付き入出力バッファ
の実施例を図4に従って説明する。本実施例における半
導体集積回路装置はLSI44として構成されており、
LSI44は各種論理素子と共に外部信号入出力端子P
1、外部信号入力端子P2、第1クランプ回路12、第
2クランプ回路14、3ステート機能付き出力バッファ
16、入力バッファ18を備えて構成されている。
【0028】第1クランプ回路12は抵抗33とPチャ
ンネルMOSトランジスタ28から構成され、第2クラ
ンプ回路14は抵抗34とNチャンネルMOSトランジ
スタ29、インバータ25とトランジスタ28のゲート
がそれぞれ外部信号入力端子P2に接続されている。信
号入力端子P2にはリードライト制御信号が入力される
ようになっており、各トランジスタ28,29はリード
時に信号入力端子がHレベルとなったときに共にオフ状
態となり、ライト時に信号入力端子P2がLレベルとな
ったときに共にオンになって信号伝送路35を伝送する
信号をクランプするようになっている。そして各クラン
プ回路12,14のクランプ時におけるインピーダンス
は信号入出力端子P1に接続される信号伝送路の特性イ
ンピーダンスに近似した値に設定されている。
ンネルMOSトランジスタ28から構成され、第2クラ
ンプ回路14は抵抗34とNチャンネルMOSトランジ
スタ29、インバータ25とトランジスタ28のゲート
がそれぞれ外部信号入力端子P2に接続されている。信
号入力端子P2にはリードライト制御信号が入力される
ようになっており、各トランジスタ28,29はリード
時に信号入力端子がHレベルとなったときに共にオフ状
態となり、ライト時に信号入力端子P2がLレベルとな
ったときに共にオンになって信号伝送路35を伝送する
信号をクランプするようになっている。そして各クラン
プ回路12,14のクランプ時におけるインピーダンス
は信号入出力端子P1に接続される信号伝送路の特性イ
ンピーダンスに近似した値に設定されている。
【0029】出力バッファ16は2入力NORゲート2
0、2入力NANDゲート21、インバータゲート2
3,24、PMOSトランジスタ26、NMOSトラン
ジスタ27、保護抵抗32から構成されており、ノード
36が信号入力端子P2に接続され、ノード38にデー
タが入力されるようになっている。そしてノード36の
レベルがLのときにはノード38のレベルに応じた信号
を出力し、ノード36のレベルがHのときには出力がハ
イインピーダンスとなるように構成されている。すなわ
ち外部からのデータを読み込むライト時にはリードライ
ト制御信号によってノード36のレベルがLになるとト
ランジスタ26,27が共にオフとなり、高インピーダ
ンスを示し、逆に外部へデータを読み出すためのリード
時にリードライト制御信号によってノード36がHレベ
ルになるとトランジスタ26,27が共にオンとなりノ
ード38からのデータを入出力端子P1を介して出力す
るようになっている。
0、2入力NANDゲート21、インバータゲート2
3,24、PMOSトランジスタ26、NMOSトラン
ジスタ27、保護抵抗32から構成されており、ノード
36が信号入力端子P2に接続され、ノード38にデー
タが入力されるようになっている。そしてノード36の
レベルがLのときにはノード38のレベルに応じた信号
を出力し、ノード36のレベルがHのときには出力がハ
イインピーダンスとなるように構成されている。すなわ
ち外部からのデータを読み込むライト時にはリードライ
ト制御信号によってノード36のレベルがLになるとト
ランジスタ26,27が共にオフとなり、高インピーダ
ンスを示し、逆に外部へデータを読み出すためのリード
時にリードライト制御信号によってノード36がHレベ
ルになるとトランジスタ26,27が共にオンとなりノ
ード38からのデータを入出力端子P1を介して出力す
るようになっている。
【0030】一方、入力バッファ18はPMOSトラン
ジスタ30、MOSトランジスタ31から構成されてお
り、各ゲートが信号伝送路35に接続されている。この
入力バッファ18はインバータとして機能しており、信
号伝送路35のレベルがLレベルのときにはHレベルの
信号を出力し、逆にHレベルの信号が入力されたときに
はLレベルの信号を出力するようになっている。
ジスタ30、MOSトランジスタ31から構成されてお
り、各ゲートが信号伝送路35に接続されている。この
入力バッファ18はインバータとして機能しており、信
号伝送路35のレベルがLレベルのときにはHレベルの
信号を出力し、逆にHレベルの信号が入力されたときに
はLレベルの信号を出力するようになっている。
【0031】上記構成において、リードライト制御信号
によってノード36のレベルがHとなると、図5に示さ
れるように、トランジスタ26,27が共にオンとなり
ノード38からのデータが信号入出力端子P1を介して
出力される。このとき第1クランプ回路12と第2クラ
ンプ回路14は共に非クランプ状態にある。
によってノード36のレベルがHとなると、図5に示さ
れるように、トランジスタ26,27が共にオンとなり
ノード38からのデータが信号入出力端子P1を介して
出力される。このとき第1クランプ回路12と第2クラ
ンプ回路14は共に非クランプ状態にある。
【0032】次に、リードライト制御信号によってノー
ド36のレベルがLレベルとなると、トランジスタ2
6,27が共にオフとなり、トランジスタ28,29が
共にオンとなる。すなわち第1クランプ回路12と第2
クランプ回路14が共にクランプ状態となる。この状態
で信号入出力端子P1に入力されたデータは順次入力バ
ッファ18に読み込まれることになる。
ド36のレベルがLレベルとなると、トランジスタ2
6,27が共にオフとなり、トランジスタ28,29が
共にオンとなる。すなわち第1クランプ回路12と第2
クランプ回路14が共にクランプ状態となる。この状態
で信号入出力端子P1に入力されたデータは順次入力バ
ッファ18に読み込まれることになる。
【0033】このように、本実施例によれば、リード時
には抵抗33,34を信号伝送路35から切り離し、ラ
イト時には抵抗33または抵抗34を信号伝送路35に
接続するようにしたため、マッチング用抵抗33,34
の着脱をスムーズに行なうことができると共にリードラ
イト時に信号伝送路に反射波が生じるのを防止すること
ができる。
には抵抗33,34を信号伝送路35から切り離し、ラ
イト時には抵抗33または抵抗34を信号伝送路35に
接続するようにしたため、マッチング用抵抗33,34
の着脱をスムーズに行なうことができると共にリードラ
イト時に信号伝送路に反射波が生じるのを防止すること
ができる。
【0034】次に本発明の他の応用例を図6に従って説
明する。本実施例は、インバータ25と外部信号入出力
端子P2との間に2入力NANDゲート45を設け、こ
のゲート45とチップセレクト信号入力端子P3との間
にインバータゲート46を設け、入出力モード信号42
によって3ステート制御信号43を生成するために、2
入力AND−NORゲート39、インバータゲート4
0,41を設けたものであり、他の構成は図4のものと
同様であるので、図4のものと同一のものには同一符号
を付してそれらの説明は省略する。
明する。本実施例は、インバータ25と外部信号入出力
端子P2との間に2入力NANDゲート45を設け、こ
のゲート45とチップセレクト信号入力端子P3との間
にインバータゲート46を設け、入出力モード信号42
によって3ステート制御信号43を生成するために、2
入力AND−NORゲート39、インバータゲート4
0,41を設けたものであり、他の構成は図4のものと
同様であるので、図4のものと同一のものには同一符号
を付してそれらの説明は省略する。
【0035】チップセレクト信号入力端子P3にはロー
アクティブのチップセレクト信号が入力されるようにな
っており、2入力NANDゲート45は信号入力端子P
2のレベルがLレベル、すなわちライト時には常にHレ
ベルの信号を出力するようになっている。一方、2入力
AND−NORゲート39はマスタスレーブ信号に従っ
て入力モード信号42またはリードライト制御信号を選
択するようになっている。すなわちHレベルのマスター
信号が入力されたときには入力モード信号42を選択し
てインバータゲート41から出力し、逆にLレベルのス
レーブ信号を入力したときにはリードライト制御信号を
選択してインバータゲート41から出力するようになっ
ている。
アクティブのチップセレクト信号が入力されるようにな
っており、2入力NANDゲート45は信号入力端子P
2のレベルがLレベル、すなわちライト時には常にHレ
ベルの信号を出力するようになっている。一方、2入力
AND−NORゲート39はマスタスレーブ信号に従っ
て入力モード信号42またはリードライト制御信号を選
択するようになっている。すなわちHレベルのマスター
信号が入力されたときには入力モード信号42を選択し
てインバータゲート41から出力し、逆にLレベルのス
レーブ信号を入力したときにはリードライト制御信号を
選択してインバータゲート41から出力するようになっ
ている。
【0036】本実施例においては、マッチング抵抗着脱
制御信号36の論理は次の式で表わされるようになって
いる。
制御信号36の論理は次の式で表わされるようになって
いる。
【0037】
【数1】
【0038】図5に示されるように、リード期間以外は
トランジスタ28,29が共にオンとなり、抵抗33,
34が信号伝送路35に接続された状態にある。このた
め、本実施例では3ステートの状態はなくなり、反射波
波形歪みによる影響によってデータが誤って読み込まれ
るのを防止することができる。
トランジスタ28,29が共にオンとなり、抵抗33,
34が信号伝送路35に接続された状態にある。このた
め、本実施例では3ステートの状態はなくなり、反射波
波形歪みによる影響によってデータが誤って読み込まれ
るのを防止することができる。
【0039】前記各実施例においては、半導体集積回路
装置について述べたが各装置を用いてマイクロプロセッ
サ及びマイクロコンピータを構成すれば、これらの装置
においても前記実施例と同様な効果を得ることができ
る。
装置について述べたが各装置を用いてマイクロプロセッ
サ及びマイクロコンピータを構成すれば、これらの装置
においても前記実施例と同様な効果を得ることができ
る。
【0040】
【発明の効果】以上説明したように、本発明によれば、
入力信号のレベルが正の設定値を超えたときには第1ク
ランプ回路によって入力信号を設定値にクランプし、入
力信号のレベルがこの設定値を超えたときには第2クラ
ンプ回路によって入力信号を設定値にクランプするよう
にしたため、信号入力端子に入力される信号のレベルに
よらず入力信号を設定値にクランプすることができる。
そして各クランプ回路のクランプ時のインピーダンスを
信号伝送路の特性インピーダンスに近似した値に設定し
たため、入力信号のレベルによらず信号伝送路に反射波
が生じるのを防止することができる。
入力信号のレベルが正の設定値を超えたときには第1ク
ランプ回路によって入力信号を設定値にクランプし、入
力信号のレベルがこの設定値を超えたときには第2クラ
ンプ回路によって入力信号を設定値にクランプするよう
にしたため、信号入力端子に入力される信号のレベルに
よらず入力信号を設定値にクランプすることができる。
そして各クランプ回路のクランプ時のインピーダンスを
信号伝送路の特性インピーダンスに近似した値に設定し
たため、入力信号のレベルによらず信号伝送路に反射波
が生じるのを防止することができる。
【図1】本発明の第1実施例を示す構成図である。
【図2】本発明の第2実施例を示す構成図である。
【図3】本発明の第3実施例を示す構成図である。
【図4】本発明の第1応用例を示す構成図である。
【図5】図4の作用を説明するためのタイムチャートで
ある。
ある。
【図6】本発明の第2応用例を示す構成図である。
10 半導体集積回路装置 12 第1クランプ回路 14 第2クランプ回路 16 3ステート機能付き出力バッファ 18 入力バッファ 100,101 バイポーラトランジスタ 102 入力バッファ 103,104 抵抗 105 外部信号入力端子 110 PMOSトランジスタ 111 NMOSトランジスタ 115,116 PMOSトランジスタ 117,118 NMOSトランジスタ
Claims (11)
- 【請求項1】 信号入力端子に入力バッファが接続され
ている半導体集積回路装置において、信号入力端子から
入力された信号のレベルが正の設定値を超えたときに入
力信号を設定値にクランプする第1クランプ回路と、信
号入力端子から入力された信号のレベルが負の設定値を
超えたときに入力信号を設定値にクランプする第2クラ
ンプ回路を、信号入力端子と入力バッファとを結ぶ回路
と電源端子との間に挿入してなることを特徴とする半導
体集積回路装置。 - 【請求項2】 第1クランプ回路と第2クランプ回路
は、P−N拡散層の接合ダイオード、コレクタ電極とベ
ース電極とが接続されたバイポーラトランジスタまたは
ゲート電極とドレイン電極とが接続されたMOSトラン
ジスタのうちいづれか一つの半導体素子を含んで構成さ
れている請求項1記載の半導体集積回路装置。 - 【請求項3】 第1クランプ回路と第2クランプ回路
は、P−N拡散層の接合ダイオード、コレクタ電極とベ
ース電極とが接続されたバイポーラトランジスタまたは
ゲート電極とドレイン電極とが接続されたMOSトラン
ジスタのうちいづれか一つの半導体素子と抵抗素子とを
直列接続して構成されている請求項1記載の半導体集積
回路装置。 - 【請求項4】 第1クランプ回路と第2クランプ回路
は、P−N拡散層の接合ダイオード、コレクタ電極とベ
ース電極とが接続されたバイポーラトランジスタまたは
ゲート電極とドレイン電極とが接続されたMOSトラン
ジスタのうちいづれか一つの半導体素子を複数個直列接
続して構成されている請求項1記載の半導体集積回路装
置。 - 【請求項5】 第1クランプ回路と第2クランプ回路
は、スイッチング素子と抵抗素子とを直列接続して構成
され、各スイッチング素子は、信号入力端子に信号が入
力されるときにスイッチング用制御信号を受けてオンし
てなる請求項1記載の半導体集積回路装置。 - 【請求項6】 第1クランプ回路はスイッチング素子と
抵抗素子とを直列接続して構成され、第2クランプ回路
はスイッチング素子と抵抗素子とを直列接続するととも
にスイッチング素子のゲートにインバータ素子を接続し
て構成され、第1クランプ回路のスイッチング素子は、
リード/ライト信号のうちライト信号を受けてオンして
なり、第2クランプ回路のスイッチング素子は、リード
/ライト信号のうちライト信号がインバータ素子に入力
されたときにオンとなる請求項1記載の半導体集積回路
装置。 - 【請求項7】 第1クランプ回路はスイッチング素子と
抵抗素子とを直列接続して構成され、第2クランプ回路
はスイッチング素子と抵抗素子とを直列接続するととも
にスイッチング素子のゲートにインバータ素子を接続し
て構成され、第1クランプ回路のスイッチング素子と第
2クランプ回路のインバータはそれぞれ2入力NAND
ゲートに接続され、2入力NANDゲートはリード/ラ
イト信号入力端子に接続されていると共にインバータを
介してチップセレクト信号入力端子に接続されており、
第1クランプ回路のスイッチング素子は、チップセレク
ト信号のレベルによらずリード/ライト信号端子にロー
レベルのライト信号が入力されたときにオンしてなり、
第2クランプ回路のスイッチング素子は、チップセレク
ト信号のレベルによらずリード/ライト信号端子にロー
レベルのライト信号が入力されたときにオンしてなる請
求項1記載の半導体集積回路装置。 - 【請求項8】 第1クランプ回路と第2クランプ回路の
クランプ時のインピーダンスは、信号入力端子に接続さ
れる外部信号伝送路の特性インピーダンスに近似した値
に設定されている請求項1、2、3、4、5、6または
7記載の半導体集積回路装置。 - 【請求項9】 抵抗素子は、直列接続された抵抗素子群
のうち各抵抗素子の両端に接続された抵抗値チューニン
グ用配線の除去されたもので構成されている請求項3、
6または7記載の半導体集積回路装置。 - 【請求項10】 入出力インタフェースとして、請求項
1乃至9のうちいずれか一項に記載の半導体集積回路装
置を含むマイクロプロセッサ。 - 【請求項11】 入出力インタフェースとして、請求項
1乃至9のうちいずれか一項に記載の半導体集積回路装
置を含むマイクロコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3238151A JPH0583113A (ja) | 1991-09-18 | 1991-09-18 | 半導体集積回路装置とマイクロプロセツサ及びマイクロコンピユータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3238151A JPH0583113A (ja) | 1991-09-18 | 1991-09-18 | 半導体集積回路装置とマイクロプロセツサ及びマイクロコンピユータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0583113A true JPH0583113A (ja) | 1993-04-02 |
Family
ID=17025953
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3238151A Pending JPH0583113A (ja) | 1991-09-18 | 1991-09-18 | 半導体集積回路装置とマイクロプロセツサ及びマイクロコンピユータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0583113A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6286065B1 (en) | 1997-11-18 | 2001-09-04 | Nec Corporation | Microcomputer having a built-in A/D converter with a resistor between an external terminal and an I/O circuit |
JP2004179747A (ja) * | 2002-11-25 | 2004-06-24 | Denso Corp | クランプ回路 |
JP2009260919A (ja) * | 2008-03-17 | 2009-11-05 | Nippon Soken Inc | 受信装置 |
JP5590215B2 (ja) * | 2011-03-16 | 2014-09-17 | 富士通株式会社 | 終端回路、半導体装置および試験システム |
-
1991
- 1991-09-18 JP JP3238151A patent/JPH0583113A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6286065B1 (en) | 1997-11-18 | 2001-09-04 | Nec Corporation | Microcomputer having a built-in A/D converter with a resistor between an external terminal and an I/O circuit |
JP2004179747A (ja) * | 2002-11-25 | 2004-06-24 | Denso Corp | クランプ回路 |
JP2009260919A (ja) * | 2008-03-17 | 2009-11-05 | Nippon Soken Inc | 受信装置 |
US8160531B2 (en) | 2008-03-17 | 2012-04-17 | Nippon Soken, Inc. | Receiving device for adjusting energy of a received signal sent over a transmission line |
JP5590215B2 (ja) * | 2011-03-16 | 2014-09-17 | 富士通株式会社 | 終端回路、半導体装置および試験システム |
US9069043B2 (en) | 2011-03-16 | 2015-06-30 | Fujitsu Limited | Termination circuit, semiconductor device, and test system |
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