JPH09116021A - Semiconductor integrated circuit and its manufacturing method - Google Patents
Semiconductor integrated circuit and its manufacturing methodInfo
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- JPH09116021A JPH09116021A JP7270204A JP27020495A JPH09116021A JP H09116021 A JPH09116021 A JP H09116021A JP 7270204 A JP7270204 A JP 7270204A JP 27020495 A JP27020495 A JP 27020495A JP H09116021 A JPH09116021 A JP H09116021A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、バイポーラ集積回
路の出力トランジスタ保護用のスパークキラーダイオー
ドを内蔵した半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit incorporating a spark killer diode for protecting an output transistor of a bipolar integrated circuit.
【０００２】[0002]
【従来の技術】２相あるいは３相モータドライバ用等の
バイポーラ集積回路では、その１相分として図６に示し
たように、２つのＮＰＮトランジスタ１、２を用い一方
のトランジスタ１のエミッタと他方のトランジスタ２の
コレクタとの接続点から出力端子３を取り出した回路が
多用されている。２つのトランジスタの１、２の一方が
ＯＮし他方がＯＦＦする事により、出力端子３に接続さ
れたモータ（図示せず）を正方向あるいは逆方向に回転
させるような電流を流すものである。2. Description of the Related Art In a bipolar integrated circuit for a two-phase or three-phase motor driver or the like, two NPN transistors 1 and 2 are used for one phase, as shown in FIG. The circuit in which the output terminal 3 is taken out from the connection point with the collector of the transistor 2 is frequently used. When one of the two transistors 1 and 2 is turned on and the other is turned off, a current is supplied to rotate a motor (not shown) connected to the output terminal 3 in the forward direction or the reverse direction.
【０００３】モータのような誘導性負荷の場合、モータ
の回転／停止に伴う正／逆方向の起電力が発生する。従
来は、ＩＣ化されたトランジスタ２のコレクタ・エミッ
タ間にショットキーバリアダイオード４を接続し、前記
逆方向起電力によって出力端子３がＧＮＤ電位より低く
又はＶＣＣ電位より高くなった際にダイオード４がＯＮ
する事で前記起電力を固定電位へ逃がし、出力トランジ
スタ２とＩＣ内部を保護していた。特にダイオード４に
数Ａもの大電流を流す場合は、ダイオード４として個別
部品を用いて構成していた。In the case of an inductive load such as a motor, forward / reverse electromotive force is generated as the motor rotates / stops. Conventionally, a Schottky barrier diode 4 is connected between the collector and the emitter of an IC-shaped transistor 2, and when the output terminal 3 becomes lower than the GND potential or higher than the VCC potential by the reverse electromotive force, the diode 4 is ON
By doing so, the electromotive force was released to a fixed potential and the output transistor 2 and the inside of the IC were protected. In particular, when a large current of several amperes is passed through the diode 4, the diode 4 is configured by using individual parts.
【０００４】ところで、ユーザ側からすれば、機器の部
品点数を減らす為にダイオード４もＩＣ化したいのは当
然の要求である。バイポーラＩＣにおいてダイオードを
構成する場合、多くはＮＰＮトランジスタのＰＮ接合を
利用して形成するのが通常である（例えば、特願平７ー
１４３０２号）。図７を参照して、ＮＰＮトランジスタ
５は、Ｐ基板６上のＮ型エピタキシャル層を分離して形
成した島領域７をコレクタとし、表面にＰ型のベース領
域８とＮ＋エミッタ領域９を形成して構成される。１０
はコレクタコンタクト領域、１１はＮ＋埋め込み層、１
２はＰ＋分離領域である。ダイオード１３は、ＮＰＮト
ランジスタ５のベース・コレクタ接合を利用する。つま
り島領域７をカソードとし、ベース拡散で形成した領域
をアノード領域１４とするのである。この場合エミッタ
は利用しない。他にダイオードを形成する例として、Ｎ
ＰＮトランジスタ５のエミッタ・ベース接合を用いる
例、島領域７基板６とのＰＮ接合を利用する例がある
が、前者は耐圧が数Ｖしかなく先の用途には不向きであ
り、後者はアノードが接地電位に固定され、且つ基板６
にＯＮ動作時の大電流を流すので、寄生効果防止の点か
ら望ましくない。[0004] By the way, from the user's point of view, it is a natural requirement that the diode 4 be also made into an IC in order to reduce the number of components of the device. When a diode is constructed in a bipolar IC, it is usually formed by utilizing a PN junction of an NPN transistor (for example, Japanese Patent Application No. 7-14302). Referring to FIG. 7, in NPN transistor 5, an island region 7 formed by separating an N type epitaxial layer on P substrate 6 is used as a collector, and P type base region 8 and N + emitter region 9 are formed on the surface. Consists of 10
Is a collector contact region, 11 is an N + buried layer, 1
2 is a P + isolation region. The diode 13 uses the base-collector junction of the NPN transistor 5. That is, the island region 7 serves as the cathode, and the region formed by base diffusion serves as the anode region 14. In this case, the emitter is not used. As another example of forming a diode, N
There are examples of using the emitter-base junction of the PN transistor 5 and examples of using the PN junction with the island region 7 substrate 6, but the former has a withstand voltage of only a few V and is not suitable for the previous application, and the latter has an anode. The substrate 6 is fixed to the ground potential
Since a large current flows during the ON operation, it is not desirable from the viewpoint of preventing parasitic effects.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、図７の
構成でも前記アノード領域１４と島領域７との接合面積
を増大することにより数Ａもの電流容量を確保すること
はできるものの、島領域７から基板６への漏れ電流ｉの
存在が無視できなくなる。例えばダイオード１３に１Ａ
の電流を流すと、基板６への漏れ電流ｉが数十ｍＡにも
なり、これが基板６の電位を上昇させて他の素子を誤動
作させたり、最悪の場合はラッチアップに陥ってＩＣの
破壊という事態を招く事になる。However, even in the configuration shown in FIG. 7, although the current capacity of several amperes can be secured by increasing the junction area between the anode region 14 and the island region 7, The existence of the leakage current i to the substrate 6 cannot be ignored. For example, 1A for diode 13
Current flows to the substrate 6 to reach several tens of mA, which raises the potential of the substrate 6 and causes other devices to malfunction, or in the worst case, latchup occurs and the IC is destroyed. That will lead to a situation.
【０００６】[0006]
【課題を解決するための手段】本発明は上記した従来の
欠点に鑑みなされたもので、ダイオードを構成するため
に縦型ＰＮＰトランジスタ構造を利用するものであり、
縦型ＰＮＰトランジスタのコレクタ埋め込み層、コレク
タ導出領域、およびエミッタ領域をアノードとし、縦型
ＰＮＰトランジスタのベースをカソードとし、且つコレ
クタ埋め込み層とコレクタ導出領域の周囲をＮ＋埋め込
み層とＮ＋導出領域とで囲み、Ｎ＋埋め込み層とＮ＋導
出領域にアノードと同じ電位あるいはアノードより高い
電位を与え、アノードと基板との間をＮ＋型の高濃度層
で分離することにより、アノードから基板への漏れ電流
を大幅に低減するものである。The present invention has been made in view of the above-mentioned conventional drawbacks, and utilizes a vertical PNP transistor structure to form a diode.
The collector buried layer, the collector derivation region, and the emitter region of the vertical PNP transistor are anodes, the base of the vertical PNP transistor is a cathode, and the periphery of the collector buried layer and the collector derivation region are N + buried layers and N + derivation regions. By enclosing the N + buried layer and the N + derivation region with the same potential as the anode or with a potential higher than that of the anode, and separating the anode and the substrate with a high-concentration N + type layer, the leakage current from the anode to the substrate is greatly increased. It will be reduced to.
【０００７】[0007]
【発明の実施の形態】以下に本発明の１実施例を詳細に
説明する。図１は本発明によって、第１、第２および第
３の島領域２１ａ、２３ｂ、２３ｃに各々ＮＰＮトラン
ジスタ２２、縦型ＰＮＰトランジスタ２３、およびダイ
オード２４を集積化したバイポーラＩＣを示す断面図で
ある。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described in detail below. FIG. 1 is a cross-sectional view showing a bipolar IC in which an NPN transistor 22, a vertical PNP transistor 23, and a diode 24 are integrated in the first, second, and third island regions 21a, 23b, and 23c according to the present invention. .
【０００８】同図において、２５はＰ型のシリコン半導
体基板、２６はＮ＋型の埋め込み層、２７ａ、２７ｂは
Ｐ＋分離領域、２８はＮＰＮトランジスタ２２のＰ型の
ベース領域、２９はＮＰＮトランジスタ２２のＮ＋型の
エミッタ領域、３０はＮＰＮトランジスタ２２のＮ＋型
のコレクタ導出領域、３１はＰ＋コレクタ埋め込み層、
３２はＰ＋コレクタ導出領域、３３はＮ型のウェル領
域、３４はＰ＋型のエミッタ領域、３５はＮ＋ベースコ
ンタクト領域、３６は縦型ＰＮＰトランジスタのＮ＋導
出領域、３７はＰ＋アノード埋め込み層、３８はＰ＋ア
ノード導出領域、３９はＰ＋アノード領域、４０はＮ＋
カソードコンタクト領域、４１はダイオード２４のＮ＋
導出領域、４２は酸化膜、４３は酸化膜４２に設けたコ
ンタクトホールを介して各拡散領域にコンタクトするア
ルミ電極である。In the figure, 25 is a P type silicon semiconductor substrate, 26 is an N + type buried layer, 27a and 27b are P + isolation regions, 28 is a P type base region of the NPN transistor 22, and 29 is an NPN transistor 22. An N + type emitter region, 30 is an N + type collector lead-out region of the NPN transistor 22, 31 is a P + collector buried layer,
32 is a P + collector lead region, 33 is an N-type well region, 34 is a P + type emitter region, 35 is an N + base contact region, 36 is an N + lead region of a vertical PNP transistor, 37 is a P + anode buried layer, and 38 is P + anode lead-out region, 39 P + anode region, 40 N +
Cathode contact region, 41 is N + of diode 24
The lead-out region, 42 is an oxide film, and 43 is an aluminum electrode that contacts each diffusion region through a contact hole provided in the oxide film 42.
【０００９】第１、第２、第３の島領域２１ａ、２１
ｂ、２１ｃは、基板２５の上に形成したエピタキシャル
層をＰ＋分離領域２８ａ、２９ｂで接合分離することに
より形成されている。ＮＰＮトランジスタ２２のコレク
タ導出領域３０は、第１の島領域２１ａの表面からＮ＋
埋め込み層２６に達し、ＮＰＮトランジスタ２２のコレ
クタ直列抵抗を減じる働きを有する。従ってこのトラン
ジスタは高耐圧、大電流型であり図６の用途に適してい
る。The first, second and third island regions 21a, 21
b and 21c are formed by junction-separating the epitaxial layer formed on the substrate 25 with P + isolation regions 28a and 29b. The collector lead-out region 30 of the NPN transistor 22 is N + from the surface of the first island region 21a.
It reaches the buried layer 26 and serves to reduce the collector series resistance of the NPN transistor 22. Therefore, this transistor is of high breakdown voltage and large current type, and is suitable for the use shown in FIG.
【００１０】縦型ＰＮＰトランジスタ２３は、基板２５
表面からＮ＋埋め込み層２６に重畳して設けたＰ＋コレ
クタ埋め込み層３１がコレクタとなり、コレクタ埋め込
み層２６に達するコレクタ導出領域３２で囲まれたＮ型
領域をベースとする。この例ではＮウェル領域３３を設
けて、電界加速による高ｈｆｅ化とベース幅減による高
ｆｔ化、および高耐圧化（ＶCEO）を図っている。コレ
クタ導出領域３２の外側にはＮ＋導出領域３６を設けて
これを囲み、図示せぬ電極により電源電位ＶＣＣあるい
はエミッタ領域３４の電位を印加している。これはコレ
クタ導出領域３２をエミッタ、島領域２１ｂをベース、
分離領域２７ａ、２７ｂをコレクタとする寄生ＰＮＰト
ランジスタの発生を抑制するためであり、この縦型ＰＮ
Ｐトランジスタを前記大電力ＮＰＮトランジスタと相補
対にできる大電力型のＰＮＰトランジスタとすることが
できる。The vertical PNP transistor 23 has a substrate 25.
The P + collector buried layer 31 provided so as to overlap the N + buried layer 26 from the surface serves as a collector, and the N type region surrounded by the collector lead-out region 32 reaching the collector buried layer 26 is used as a base. In this example, the N-well region 33 is provided to increase the hfe by accelerating the electric field, increase the ft by decreasing the base width, and increase the withstand voltage (VCEO). An N + lead-out region 36 is provided outside the collector lead-out region 32 to surround it, and the power supply potential VCC or the potential of the emitter region 34 is applied by an electrode (not shown). The collector lead-out region 32 is the emitter, the island region 21b is the base,
This is to suppress the generation of parasitic PNP transistors having the isolation regions 27a and 27b as collectors.
The P-transistor can be a high-power PNP transistor that can be a complementary pair with the high-power NPN transistor.
【００１１】ダイオード２４の構造は、基本的に縦型Ｐ
ＮＰトランジスタ２３と同様である。即ち、埋め込み層
２６に重畳して設けたＰ＋アノード埋め込み層３７、島
領域２１ｃ表面からアノード埋め込み層３７に達するＰ
＋アノード導出領域３８で囲まれた島領域のＮ型層４４
の表面に形成したアノード領域３９をアノードとし、前
記アノード導出領域３９で囲まれた島領域のＮ型層４４
をカソードとしてＰＮ接合ダイオードが構成される。但
しアノード領域３９とアノード導出領域３８とは電極４
３ａにより短絡する。これをＰＮＰトランジスタでいえ
ば、エミッタ・コレクタ間を短絡して形成したダイオー
ドということになる。また、前記囲まれたＮ型層４４に
はＮウェル領域３３を形成しない。これは高濃度接合に
なることによるＰＮ接合の逆方向リーク電流が増大する
ことを防止するものである。The structure of the diode 24 is basically a vertical P type.
It is similar to the NP transistor 23. That is, the P + anode burying layer 37 provided so as to overlap the burying layer 26 and the P reaching the anode burying layer 37 from the surface of the island region 21c.
+ N-type layer 44 in the island region surrounded by the anode lead-out region 38
The anode region 39 formed on the surface of the anode is used as an anode, and the N-type layer 44 in the island region surrounded by the anode lead-out region 39 is formed.
A PN junction diode is formed with the cathode as a cathode. However, the anode region 39 and the anode lead-out region 38 are connected to the electrode 4
It is short-circuited by 3a. If this is called a PNP transistor, it means a diode formed by short-circuiting the emitter and collector. Further, the N well region 33 is not formed in the surrounded N type layer 44. This prevents the reverse leakage current of the PN junction from increasing due to the high concentration junction.
【００１２】縦型ＰＮＰトランジスタ２３と同じく、ア
ノード埋め込み層３７とアノード導出領域３８を囲むよ
うに島領域２１ｃ表面から埋め込み層２６に達するＮ＋
型の導出領域４１が設けられ、電極４３によりアノード
領域３８と同じ電位あるいはアノード領域３８より高い
電位が与えられる。図２を参照して、図１のダイオード
部分の拡大断面図を図２（Ａ）、図７のダイオード部分
の拡大断面図を図２（Ｂ）に示す。図２（Ｂ）におい
て、ダイオードのＯＮ電流ｉの基板への漏れ電流は、ア
ノード領域１４をエミッタ、島領域７をベース、分離領
域をコレクタとする寄生ＰＮＰトランジスタ５０の電流
増幅率に依存するが、電流ｉが流れることは寄生ＰＮＰ
トランジスタ５０のベース・エミッタ接合がＯＮである
ことを意味するので、寄生ＰＮＰトランジスタは必ずＯ
Ｎ状態となり、基板２５への漏れ電流を止めることは不
可能である。Like the vertical PNP transistor 23, N + reaches the buried layer 26 from the surface of the island region 21c so as to surround the anode buried layer 37 and the anode lead-out region 38.
A mold lead-out region 41 is provided, and the same potential as the anode region 38 or a higher potential than the anode region 38 is applied by the electrode 43. Referring to FIG. 2, an enlarged sectional view of the diode portion of FIG. 1 is shown in FIG. 2 (A), and an enlarged sectional view of the diode portion of FIG. 7 is shown in FIG. 2 (B). In FIG. 2B, the leakage current of the ON current i of the diode to the substrate depends on the current amplification factor of the parasitic PNP transistor 50 having the anode region 14 as the emitter, the island region 7 as the base, and the isolation region as the collector. , The current i flows is a parasitic PNP
Since the base-emitter junction of the transistor 50 is ON, the parasitic PNP transistor must be O.
It becomes the N state, and it is impossible to stop the leakage current to the substrate 25.
【００１３】これに対し図２（Ａ）の構成では、アノー
ド領域３９からＮ型層４４およびアノード導出領域３８
からＮ型層４４へＯＮ電流ｉが流れ、このときの基板２
５への漏れ電流は、アノード埋め込み層３７をエミッ
タ。埋め込み層２６をベース、基板２５をコレクタとす
る寄生ＰＮＰトランジスタ５０の動作に依存する。本発
明では埋め込み層２６に導出領域４１を介してアノード
埋め込み層３７と同電位あるいはそれより高い電位を与
えているので、寄生ＰＮＰトランジスタ５０のベース・
エミッタ接合がＯＮする事がない。従って、寄生ＰＮＰ
トランジスタ５０はＯＮすることなく、基板２５への漏
れ電流を防止できる。On the other hand, in the structure of FIG. 2A, the N-type layer 44 and the anode lead-out region 38 are formed from the anode region 39.
The ON current i flows from the N-type layer 44 to the substrate 2 at this time.
Leakage current to the emitter emitter layer 37. It depends on the operation of the parasitic PNP transistor 50 whose base is the buried layer 26 and whose collector is the substrate 25. In the present invention, since the buried layer 26 is supplied with the same potential as or higher than that of the anode buried layer 37 via the lead-out region 41, the base of the parasitic PNP transistor 50.
The emitter junction never turns on. Therefore, the parasitic PNP
It is possible to prevent the leakage current to the substrate 25 without turning on the transistor 50.
【００１４】図３以降は上記の構造の製造方法を工程順
に示す断面図である。以下、図面に従って製造方法を詳
細に説明する。まず図３（Ａ）を参照して、基板となる
Ｐ型の単結晶シリコン半導体基板２５６を準備する。基
板２５の表面を熱酸化して酸化膜を形成し、該酸化膜の
上にレジストを塗布、露光、現像し該レジストパターン
をマスクとして前記酸化膜をエッチングすることにより
酸化膜パターンを形成する。前記レジストマスクの除去
後、前記酸化膜パターンをマスクとして基板２５表面に
アンチモンまたは砒素を初期拡散する。同様に、酸化膜
マスクまたはレジストマスクを用いてボロンを初期導入
し、Ｐ＋コレクタ埋め込み層３１、Ｐ＋アノード埋め込
み層３７、および分離領域２７ａを同時形成する。3A to 3D are sectional views showing a method of manufacturing the above structure in the order of steps. The manufacturing method will be described in detail below with reference to the drawings. First, referring to FIG. 3A, a P-type single crystal silicon semiconductor substrate 256 to be a substrate is prepared. The surface of the substrate 25 is thermally oxidized to form an oxide film, a resist is applied on the oxide film, exposed and developed, and the oxide film is etched using the resist pattern as a mask to form an oxide film pattern. After removing the resist mask, antimony or arsenic is initially diffused on the surface of the substrate 25 using the oxide film pattern as a mask. Similarly, boron is initially introduced using an oxide film mask or a resist mask to simultaneously form the P + collector buried layer 31, the P + anode buried layer 37, and the isolation region 27a.
【００１５】図３（Ｂ）を参照して、前記酸化膜を除去
して基板２５表面を露出した後、全面に気相成長法によ
り膜厚８〜１６μのエピタキシャル層５１を形成する。
エピタキシャル層５１表面に選択的にリンを初期拡散し
てＮ＋コレクタ導出領域、縦型ＰＮＰトランジスタ２３
のＮ＋導出領域３６、およびダイオード２４のＮ＋導出
領域４１を同時に形成する。Referring to FIG. 3B, after the oxide film is removed to expose the surface of the substrate 25, an epitaxial layer 51 having a film thickness of 8 to 16 μm is formed on the entire surface by vapor phase epitaxy.
Phosphorus is selectively diffused initially on the surface of the epitaxial layer 51 to form an N + collector lead-out region and a vertical PNP transistor 23.
The N + lead-out region 36 and the N + lead-out region 41 of the diode 24 are simultaneously formed.
【００１６】続いて縦型ＰＮＰトランジスタ２３のＮウ
ェル領域をイオン注入により形成する。図４（Ａ）を参
照して、縦型ＰＮＰトランジスタ２３のＮウェル領域３
３をイオン注入により形成し、基板２５全体に約１１０
０℃、３〜４時間の熱処理を加えることにより、Ｎ型ウ
ェル領域３３他を熱拡散する。Subsequently, the N well region of the vertical PNP transistor 23 is formed by ion implantation. Referring to FIG. 4A, the N well region 3 of the vertical PNP transistor 23.
3 is formed by ion implantation, and about 110 is formed on the entire substrate 25.
By heat treatment at 0 ° C. for 3 to 4 hours, the N-type well region 33 and others are thermally diffused.
【００１７】図４（Ｂ）を参照して、エピタキシャル層
５０Ｐ＋分離領域２７ｂを形成し、エピタキシャル層５
０を複数の島領域２１ａ、２１ｂ、２１ｃを形成する。
図５（Ａ）を参照して、第２のエピタキシャル層３８表
面からボロンを拡散することによりＮＰＮトランジスタ
２４のＰ型ベース領域２８を形成し、更にボロンをイオ
ン注入してＰ＋型のアノード領域３９、Ｐ＋エミッタ領
域３４を形成し、更にリン又は砒素を拡散してカソード
コンタクト領域４０、ベースコンタクト領域３５、エミ
ッタ領域２９を形成する。Referring to FIG. 4B, the epitaxial layer 50P + isolation region 27b is formed, and the epitaxial layer 5 is formed.
0 forms a plurality of island regions 21a, 21b, 21c.
Referring to FIG. 5A, the P type base region 28 of the NPN transistor 24 is formed by diffusing boron from the surface of the second epitaxial layer 38, and further boron is ion-implanted to form the P + type anode region 39. , P + emitter regions 34 are formed, and phosphorus or arsenic is further diffused to form cathode contact regions 40, base contact regions 35, and emitter regions 29.
【００１８】その後、集積回路の回路網を構成するため
にアルミ材料による電極配線（図示せず）を形成する。
この様に、縦型ＰＮＰトランジスタ２３の工程を共用す
ることにより、ダイオード２４を効率よく組み込むこと
ができる。After that, electrode wiring (not shown) made of an aluminum material is formed to form a circuit network of the integrated circuit.
In this way, the diode 24 can be efficiently incorporated by sharing the process of the vertical PNP transistor 23.
【００１９】[0019]
【発明の効果】以上に説明したとおり、本発明によれば
基板２５への漏れ電流を大幅に低減したダイオード素子
２４を集積化できる利点を有する。漏れ電流を低減する
ことで、集積回路における誤動作、ラッチアップの防止
を図ることができる。従って出力トランジスタのスパー
クキラーダイオードをも集積化できるので、電子機器の
小型化、高密度化に寄与できるものである。また、縦型
ＰＮＰトランジスタ２３の構造を利用できるので、工程
を複雑にすることなく、集積化できる利点を有する。As described above, according to the present invention, there is an advantage that the diode element 24 in which the leakage current to the substrate 25 is greatly reduced can be integrated. By reducing the leakage current, malfunction and latch-up in the integrated circuit can be prevented. Therefore, the spark killer diode of the output transistor can be integrated, which contributes to downsizing and high density of electronic equipment. Further, since the structure of the vertical PNP transistor 23 can be used, there is an advantage that it can be integrated without complicating the process.
【図１】本発明を説明する為の断面図である。FIG. 1 is a cross-sectional view for explaining the present invention.
【図２】本発明を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining the present invention.
【図３】本発明の製造方法を説明する断面図である。FIG. 3 is a cross-sectional view illustrating a manufacturing method of the present invention.
【図４】本発明の製造方法を説明する断面図である。FIG. 4 is a cross-sectional view illustrating a manufacturing method of the present invention.
【図５】本発明の製造方法を説明する断面図である。FIG. 5 is a cross-sectional view illustrating the manufacturing method of the present invention.
【図６】従来例を説明する回路図である。FIG. 6 is a circuit diagram illustrating a conventional example.
【図７】従来例を説明する断面図である。FIG. 7 is a cross-sectional view illustrating a conventional example.
Claims (5)
込み層と、 前記基板の上に形成した逆導電型のエピタキシャル層
を、前記埋め込み層の各々を囲むように分離することで
形成した少なくとも第１、第２、及び第３の島領域と、 前記第１の島領域に形成した、一導電型のベース領域、
及び前記一導電型のベース領域の表面に形成した逆導電
型のエミッタ領域と、 前記第１の島領域の表面から前記逆導電型の埋め込み層
に達するコレクタ低抵抗領域と、 前記第２の島領域の前記逆導電型の埋め込み層に接して
埋め込まれた、一導電型のコレクタ埋め込み層と、 前記第２の島領域の表面から前記コレクタ埋め込み層に
達する一導電型のコレクタ導出領域と、 前記コレクタ導出領域で囲まれた逆導電型のベース領域
と、 前記ベース領域の表面に形成した一導電型のエミッタ領
域と、 前記第３の島領域の前記逆導電型の埋め込み層に接して
埋め込まれた、一導電型のアノード埋め込み層と、 前記第３の島領域の表面から前記アノード埋め込み層に
達する一導電型のアノード導出領域と、 前記アノード導出領域で囲まれた逆導電型の領域の表面
に形成した、一導電型のアノード領域、および逆導電型
のカソードコンタクト領域と、 前記エピタキシャル層の表面から前記逆導電型の埋め込
み層に達し、前記アノード埋め込み層を囲む逆導電型の
導出領域と、 前記アノード領域と前記アノード導出領域とを短絡する
手段と、 前記逆導電型の導出領域に前記アノード領域と同じ電位
あるいは前記アノード領域の電位より高い電位を印加す
る手段とを具備することを特徴とする半導体集積回路。1. A semiconductor substrate of one conductivity type, a plurality of reverse conductivity type buried layers formed on a surface of the semiconductor substrate, and a reverse conductivity type epitaxial layer formed on the substrate, At least first, second, and third island regions formed by being separated so as to surround each, and a base region of one conductivity type formed in the first island region,
And a reverse conductivity type emitter region formed on the surface of the one conductivity type base region, a collector low resistance region reaching from the surface of the first island region to the reverse conductivity type buried layer, and the second island. A first conductivity type collector buried layer buried in contact with the reverse conductivity type buried layer in the region; a first conductivity type collector lead-out region reaching the collector buried layer from the surface of the second island region; A base region of opposite conductivity type surrounded by a collector lead-out region, an emitter region of one conductivity type formed on the surface of the base region, and a buried region of the opposite conductivity type of the third island region that is buried in contact with the buried layer. In addition, a one-conductivity-type anode buried layer, a one-conductivity-type anode lead-out region reaching the anode buried layer from the surface of the third island region, and a reverse-conductivity surrounded by the anode lead-out region. An anode region of one conductivity type and a cathode contact region of opposite conductivity type formed on the surface of the region, and a reverse conductivity type that reaches the buried layer of the opposite conductivity type from the surface of the epitaxial layer and surrounds the anode buried layer. And a means for short-circuiting the anode area and the anode lead area, and means for applying a potential equal to or higher than the potential of the anode area to the lead area of the opposite conductivity type. A semiconductor integrated circuit comprising:
域と、前記アノード領域が前記エミッタ領域に各々接続
され且つ前記コレクタ導出領域が出力端子に接続されて
いることを特徴とする請求項１記載の半導体集積回路。2. The semiconductor according to claim 1, wherein the cathode region is connected to the collector lead region, the anode region is connected to the emitter region, and the collector lead region is connected to an output terminal. Integrated circuit.
導電型の埋め込み層を形成する工程と、 前記埋め込み層に重畳する一導電型のコレクタ埋め込み
層とアノード埋め込み層を形成する工程と、 前記基板の上に逆導電型のエピタキシャル層を形成する
工程と、 前記エピタキシャル層を分離して少なくとも第１、第
２、及び第３の島領域を形成する工程と、 前記第１の島領域にその表面から前記埋め込み層に達す
る逆導電型のコレクタ低抵抗領域を形成し、同時に前記
第３の島領域にその表面から前記埋め込み層に達する逆
導電型の導出領域を形成する工程と、 前記第２の島領域の表面にその表面から前記コレクタ埋
め込み層に達する一導電型のコレクタ導出領域を形成
し、同時に前記第３の島領域にその表面から前記アノー
ド埋め込み層に達するアノード導出領域を形成する工程
と、 前記第１の島領域に一導電型のベース領域と逆導電型の
エミッタ領域を形成して前記第１の島領域をコレクタと
するトランジスタを形成する工程と、 前記第２の島領域の前記コレクタ導出領域で囲まれた領
域に一導電型のエミッタ領域を形成し、前記コレクタ導
出領域で囲まれた領域をベースとするトランジスタを構
成する工程と、 前記第３の島領域のアノード導出領域で囲まれた逆導電
型の領域に一導電型のアノード領域を形成し、前記囲ま
れた領域をカソードとするダイオードを形成する工程
と、を具備することを特徴とする半導体集積回路の製造
方法。3. A step of forming a plurality of buried layers of opposite conductivity type on a surface of a semiconductor substrate of one conductivity type, and a step of forming a collector buried layer and an anode buried layer of one conductivity type which overlap the buried layers. Forming an opposite conductivity type epitaxial layer on the substrate; separating the epitaxial layer to form at least first, second, and third island regions; And forming a reverse conductivity type collector low resistance region reaching from the surface to the buried layer, and at the same time forming a reverse conductivity type lead region reaching from the surface to the buried layer in the third island region, A one-conductivity-type collector lead-out region reaching the collector buried layer from the surface is formed on the surface of the second island region, and at the same time, the anode buried layer is formed from the surface on the third island region. Forming a reaching anode lead-out region, and forming a transistor having a base region of one conductivity type and an emitter region of an opposite conductivity type in the first island region to form a transistor having the first island region as a collector. Forming an emitter region of one conductivity type in a region of the second island region surrounded by the collector lead-out region and forming a transistor based on the region surrounded by the collector lead-out region; Forming an anode region of one conductivity type in a region of the opposite conductivity type surrounded by the anode lead-out region of the island region 3 and forming a diode having the enclosed region as a cathode. And method for manufacturing a semiconductor integrated circuit.
の下部分を形成し、前記コレクタ導出領域の形成と同時
に分離領域の上部分を形成し、前記下部分と上部分とを
連結する事で前記エピタキシャル層を分離することを特
徴とする請求項３記載の半導体集積回路の製造方法。4. The lower part of the separation region is formed at the same time as the collector lead-out region, the upper part of the separation region is formed at the same time as the collector lead-out region, and the lower part and the upper part are connected to each other. 4. The method of manufacturing a semiconductor integrated circuit according to claim 3, wherein the epitaxial layer is separated.
と前記第３の島領域のアノード領域とを同時に形成する
ことを特徴とする請求項３記載の半導体集積回路の製造
方法。5. The method of manufacturing a semiconductor integrated circuit according to claim 3, wherein the emitter region of the second island region and the anode region of the third island region are formed at the same time.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27020495A JP3249355B2 (en) | 1995-10-18 | 1995-10-18 | Semiconductor integrated circuit and manufacturing method thereof |
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| JP27020495A JP3249355B2 (en) | 1995-10-18 | 1995-10-18 | Semiconductor integrated circuit and manufacturing method thereof |
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| Publication Number | Publication Date |
|---|---|
| JPH09116021A true JPH09116021A (en) | 1997-05-02 |
| JP3249355B2 JP3249355B2 (en) | 2002-01-21 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP (1) | JP3249355B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003258216A (en) * | 2002-02-27 | 2003-09-12 | Sanyo Electric Co Ltd | Method for manufacturing optical semiconductor integrated circuit device |
| JP2006237079A (en) * | 2005-02-22 | 2006-09-07 | Mitsumi Electric Co Ltd | Semiconductor device and manufacturing method thereof |
-
1995
- 1995-10-18 JP JP27020495A patent/JP3249355B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2003258216A (en) * | 2002-02-27 | 2003-09-12 | Sanyo Electric Co Ltd | Method for manufacturing optical semiconductor integrated circuit device |
| JP2006237079A (en) * | 2005-02-22 | 2006-09-07 | Mitsumi Electric Co Ltd | Semiconductor device and manufacturing method thereof |
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| JP3249355B2 (en) | 2002-01-21 |
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