JPH09107073A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】この発明の目的は、静電放電時あるいはテスト
用の負電位入力（ＶIL）印加時に、基板電位が不安定に
なることを防止でき、入力保護回路部以外の基板電位を
使用しているトランジスタの破壊あるいは誤動作を防止
する。 【解決手段】半導体基板(11)に形成されたウェル領域(1
7)には、入力パッド(18)に接続された第１の半導体領域
(12)、接地電位Ｖssが印加された第２の半導体領域(13,
14) 、第１のバックゲートバイアス電位ＶBB1 が印加さ
れた第３の半導体領域(15)が形成されている。半導体基
板(11)には、第２のバックゲートバイアス電位ＶBB2 が
印加されている。入力パッド(18)と接地電位Ｖss及び第
１のバックゲートバイアス電位ＶBB1 の相互間には、寄
生トランジスタ(19)と寄生ダイオード(10)が形成され、
半導体基板(11)のトランジスタの破壊あるいは誤動作を
防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、大規模集積回路
（ＬＳＩ）などの半導体装置に係り、特に入力保護回路
部の素子構造に関する。

【０００２】

【従来の技術】一般に、ＬＳＩなどの半導体装置は、そ
の外部端子に偶発的に高電圧が印加されたり、人体など
に帯電した静電気が外部端子に放電される静電放電（El
ectroStatic Discharge；ＥＳＤ）が生じた時、チップ
内部の素子を破壊してしまう。その対策として、通常、
ＬＳＩ内部の素子を守るために入力保護回路が設けられ
ている。

【０００３】図１は、従来のＬＳＩ、例えば１Ｍビット
のダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）における入力保護回路部の素子構造の一例を示すも
のである。ここで、21はＰ型半導体基板、22は上記Ｐ型
基板21の表面領域の一部に形成され、外部信号が入力さ
れる入力パッド25に接続されているｎ+ 型の第１の半導
体領域（ｎ+ 拡散層）、23および24は上記Ｐ型基板21の
表面領域の一部に形成され、接地電位Ｖssが印加される
ｎ+ 型の第２の半導体領域（ｎ+ 拡散層）である。上記
入力パッド25にはＬＳＩの図示せぬ入力回路部が接続さ
れている。

【０００４】図２は、図１に示す入力保護回路部の等価
回路を示すものである。26は入力パッド25とｎ+ 拡散層
22との間の抵抗成分、27は前記ｎ+ 拡散層22と前記Ｐ型
基板21と前記ｎ+ 拡散層23,24 とにより形成される寄生
バイポーラトランジスタ（ＮＰＮトランジスタ）であ
る。この寄生バイポーラトランジスタ27のベース電位
は、基板21の電位であり、通常はバックゲートバイアス
電位ＶBBが与えられている。

【０００５】上記構成の入力保護回路部は、入力パッド
25に接続されている図示せぬ外部端子に偶発的に大電圧
が印加されたり、静電放電が生じた時、この入力パッド
25に接続されているｎ+ 拡散層22から近傍のｎ+ 拡散層
23,24 へ過剰な電流が流れてＬＳＩ内部の回路の素子な
どの破壊を防いでいる。

【０００６】

【発明が解決しようとする課題】しかし、前記寄生バイ
ポーラトランジスタ27のベース電位は、バックゲートバ
イアス電位ＶBBとなっている。このバックゲートバイア
ス電位ＶBBは、半導体基板21内に設けられている図示せ
ぬメモリセルアレイ部やセル周辺回路部のトランジスタ
で使用している。このため、静電放電により図示せぬ外
部端子から入力パッド25に過剰な電流が流れた時、半導
体基板21へ大量の電流が流れて基板電位が不安定にな
り、前記メモリセルアレイ部やセル周辺回路部のトラン
ジスタが破壊されるおそれがある。

【０００７】また、集積回路のテストに際して、前記入
力パッド25に接続されている図示せぬ外部端子には、所
定の負の電位（ＶIL）が印加される。すると、上記入力
パッド25に接続されているｎ+ 拡散層22から発生する少
数キャリアが半導体基板21へ流れ出てバックゲートバイ
アス電位ＶBBを不安定にさせる。このため、やはり入力
保護回路部以外で、バックゲートバイアス電位ＶBBを使
用しているトランジスタが誤動作を起こすことがある。

【０００８】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、外部から
信号が供給される入力パッドに、静電放電により過剰な
電流が流れた場合においても、基板電位を安定に保持で
き、入力保護回路部以外の回路で、基板電位を使用して
いるトランジスタの破壊を防止することができ、信頼性
の高い入力保護回路部を備えた半導体装置を提供しよう
とするものである。

【０００９】また、この発明の他の目的は、入力パッド
にテスト用の負の入力電位（ＶIL）を印加した場合にお
いても、基板電位を安定に保持でき、入力保護回路部以
外の回路で、基板電位を使用しているトランジスタの誤
動作を防止することができ、信頼性の高い入力保護回路
部を備えた半導体装置を提供しようとするものである。

【００１０】

【課題を解決するための手段】この発明は、上記課題を
解決するため、第１導電型の半導体基板と、この半導体
基板の表面領域の一部に形成された第２導電型のウェル
領域と、このウェル領域の表面領域の一部に形成され、
外部信号が入力される入力パッドに接続されている第１
導電型の第１の半導体領域と、前記ウェル領域の表面領
域に形成された第１導電型の第２の半導体領域と、前記
ウェル領域の表面領域で前記第２の半導体領域の前記第
１の半導体領域側とは反対側に形成された第２導電型の
第３の半導体領域とを有し、前記ウェル領域は、前記第
１，第２，第３半導体領域以外の半導体領域を含まず、
前記半導体基板内に設けられた他の半導体回路から独立
しており、前記第２の半導体領域には接地電位が印加さ
れ、前記第３の半導体領域には前記接地電位よりも低い
第１のバックゲートバイアス電位が印加され、前記半導
体基板の他の半導体回路には前記第１のバックゲートバ
イアス電位とは別の第２のバックゲートバイアス電位が
印加され、前記第１の半導体領域、ウェル領域及び第２
の半導体領域は寄生バイポーラトランジスタを形成し、
前記第１の半導体領域、ウェル領域及び第３の半導体領
域は前記寄生バイポーラトランジスタと並列接続された
寄生ダイオードを形成している。

【００１１】すなわち、この発明は、第１導電型の第１
の半導体領域の表面領域の一部に、半導体基板内に設け
られた他の半導体回路から独立した第２導電型のウェル
領域を形成し、このウェル領域の表面領域の一部に、外
部信号が入力される入力パッドに接続されている第１導
電型の第１の半導体領域と、接地電位が印加された第１
導電型の第２の半導体領域と、接地電位よりも低い第１
のバックゲートバイアス電位が印加された第２導電型の
第３の半導体領域とを設けることにより、入力パッドに
並列に寄生バイポーラトランジスタと寄生ダイオードを
形成している。このため、入力パッドに静電放電により
過剰な電流が流れた場合、寄生バイポーラトランジスタ
が導通し、過剰な電流を第１の半導体領域から第２の半
導体領域へ流すことができる。しかも、入力保護回路は
専用のウエル領域内に形成され、入力保護回路と他の回
路は分離され、さらに寄生バイポーラトランジスタのベ
ース電位、すなわち、ウエル領域の電位は第１のバック
ゲートバイアス電位であり、半導体基板の他の半導体回
路に印加される第２のバックゲートバイアス電位とは別
であるため、バイポーラトランジスタに過剰な電流が流
れた場合においても、内部回路の破壊を防止できる。

【００１２】また、第２の半導体領域に接地電位を供給
し、第３の半導体領域に第１のバックゲートバイアス電
位を供給し、半導体基板の他の半導体回路には第１のバ
ックゲートバイアス電位と異なる第２のバックゲートバ
イアス電位を供給している。したがって、第３の半導体
領域の電位を接地電位より低く設定できるため、テスト
用の負電位に対して寄生ダイオードを一層オンしにくく
できる。

【００１３】さらに、入力パッドにテスト用の負電位
（ＶILマイナス）が印加され、第１の半導体領域とウエ
ル領域が順方向にバイアスされ、第１の半導体領域から
少数キャリアが発生した場合においても、ウエル領域は
他の回路と独立し、しかも、ウエル領域と他の回路のバ
ックゲートバイアス電位が分離されているため、前記発
生したキャリアにより他の回路のバックゲートバイアス
が変動せず、内部回路のデータの破壊を防止できる。し
かも、寄生ダイオードはクランプ作用をするため、入力
アンダーシュート耐性を向上できる。

【００１４】また、入力保護回路を専用のウエルに配置
することにより、第２、第３の半導体領域、ウエル領
域、及び半導体基板に最適なバイアスを印加することが
可能となる利点を有している。

【００１５】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。図３、図４は、この発
明の実施の形態を示すものであり、ＬＳＩ、例えば１６
ＭビットのＤＲＡＭにおける入力保護回路部の素子構造
の一例を示している。

【００１６】図３、図４に示す入力保護回路部IPC にお
いて、Ｎ型半導体基板11の表面領域の一部には、Ｐ型の
ウェル領域（Ｐウェル）17が形成されている。このＰウ
ェル17の表面領域の一部には、ｎ+ 型の第１の半導体領
域（ｎ+ 拡散層）12が形成され、この第１の半導体領域
12には、外部信号が入力される入力パッド18が接続され
ている。この入力パッド18は、第１の半導体領域12の近
傍に設けられており、この入力パッド18は、例えばイン
バータ回路によって構成された集積回路の入力回路INに
接続されるとともに、外部から信号が印加される外部端
子16に接続されている。

【００１７】上記Ｐウェル17の表面領域の一部で、第１
の半導体領域12の両側には、ｎ+ 型の第２の半導体領域
（ｎ+ 拡散層）13、14が形成されている。これら第２の
半導体領域13、14には、一定電位例えば接地電位Ｖssが
それぞれ印加されている。上記Ｐウェル17の表面領域の
一部で、第２の半導体領域13、14の周囲には、ｐ+ 型の
第３の半導体領域（ｐ+ 拡散層）15が形成されている。
この第３の半導体領域15は、前記第２の半導体領域13に
沿った部分15a と、前記第２の半導体領域14に沿った部
分15b とを有している。この第３の半導体領域15には、
一定電位例えば第１のバックゲートバイアス電位ＶBB1
が印加されている。したがって、ウェル領域17の電位
は、第３の半導体領域15を介して第１のバックゲートバ
イアス電位ＶBB1 に設定されている。この第１のバック
ゲートバイアス電位ＶBB1 は例えば−２〜−３Ｖであ
り、ｎ+ 拡散層13,14 の電位Ｖss＝０Ｖよりも低くされ
ている。

【００１８】上記ウェル領域17は、前記第１，第２，第
３の半導体領域12,13,14,15 以外の半導体領域を含まな
い。つまり、図３に示すように、入力保護回路部は１つ
の独立したウェル領域17に設けられている。

【００１９】また、半導体基板11には第２のバックゲー
トバイアス電位ＶBB2 が供給されている。すなわち、図
５に示すように、半導体基板11中には入力保護回路部IP
C が設けられるとともに、周辺回路60、メモリセルアレ
イ部61が設けられている。さらに、半導体基板11には、
第１のバックゲートバイアス電位ＶBB1 を発生する第１
の電位発生回路62が設けられるとともに、第２のバック
ゲートバイアス電位ＶBB2 を発生する第２の電位発生回
路63が設けられている。前記入力保護回路部IPC には、
第１の電位発生回路62から第１のバックゲートバイアス
電位ＶBB1 が供給され、周辺回路60、メモリセルアレイ
部61には、第２の電位発生回路63から第２のバックゲー
トバイアス電位ＶBB2 が供給されている。第１、第２の
バックゲートバイアス電位ＶBB1 、ＶBB2 は同一電位で
あっても、異なった電位であっても良い。

【００２０】図６は、図３、図４に示す入力保護回路部
IPC の等価回路を示している。19は前記ｎ+ 拡散層12と
前記Ｐウェル17と前記ｎ+ 拡散層13,14 とにより形成さ
れる寄生トランジスタ（ＮＰＮトランジスタ）である。
10は前記ｎ+ 拡散層12と前記Ｐウェル17と前記ｐ+ 拡散
層15とにより形成される寄生ダイオードである。

【００２１】上記実施形によれば、入力パッド18に接続
されている外部端子16に偶発的に大電圧が印加された
り、外部端子16に静電放電が生じた時、入力パッド18に
接続されている寄生トランジスタ19に過剰な電流が流
れ、メモリセルアレイ部やセル周辺回路部の内部には流
れない。したがって、集積回路内部の回路素子の破壊を
防ぐことが可能である。この場合、過剰な電流が流れた
時にＰウェル領域17へかなりの量の電流が流れたとして
も、基板電位が不安定になることはなく、メモリセルア
レイ部やセル周辺回路部のトランジスタが破壊されるこ
とがない。

【００２２】また、周辺回路60、メモリセルアレイ部61
に供給するバックゲートバイアス電位と、入力保護回路
部IPC に供給するバックゲートバイアス電位を別にして
いる。したがって、集積回路のテストにおいて、入力パ
ッド18に負電位（ＶILマイナス）が入力されて、第１の
半導体領域とウエル領域が順方向にバイアスされ、第１
の半導体領域から少数キャリアが発生した場合において
も、ウエル領域は他の回路と独立し、且つ、ウエル領域
と他の回路のバックゲートバイアス電位が分離されてい
るため、前記発生したキャリアにより他の回路のバック
ゲートバイアスが変動せず、内部回路のデータの破壊を
防止できる。しかも、寄生ダイオードはクランプ作用を
するため、入力アンダーシュート耐性を向上できる。

【００２３】また、寄生ダイオード10に大電流が流れ、
ｐ+ 拡散層15a,15b を通じて第１の電位発生回路62の出
力電位が変動した場合においても、入力保護回路部IPC
はウェル領域17によって他の回路と隔離され、しかも、
第１の電位発生回路62の出力電位は入力保護回路部IPC
以外の回路に供給されていないため、前記大電流によっ
て発生するノイズにより、入力保護回路部IPC 以外の回
路が誤動作することがない。

【００２４】尚、上記実施の形態において、ｐ+ 拡散層
15はＰウェル17の必ずしも外周縁部に形成する必要はな
い。また、第1 のバックゲートバイアス電位は、抵抗を
介して供給してもよい。その他、この発明は上記実施の
形態に限定されるものではなく、発明の要旨を変えない
範囲において、種々変形実施可能なことは勿論である。

【００２５】

【発明の効果】以上、詳述したようにこの発明によれ
ば、静電放電時あるいはテスト用の負電位（ＶIL）印加
時に、基板電位が不安定になることを防止でき、入力保
護回路部以外の基板電位を使用しているトランジスタの
破壊あるいは誤動作を防止し得る信頼性の高い入力保護
回路部を備えた半導体装置を提供できる。

【図面の簡単な説明】

【図１】従来の半導体装置の入力保護回路部を示す断面
図。

【図２】図１に示す入力保護回路部の等価回路図。

【図３】この発明の実施の形態を示す断面図。

【図４】図３に示す入力保護回路部のパターンを示す平
面図。

【図５】図３、図４に示す回路を用いた半導体装置の回
路構成図。

【図６】図３に示す入力保護回路部の等価回路図。

【符号の説明】

10…寄生ダイオード、 11…Ｎ型半導体基板、 12…ｎ+ 型の第１の半導体領域（ｎ+ 拡散層）、 13、14…ｎ+ 型の第２の半導体領域（ｎ+ 拡散層）、 15、15a 、15b …ｐ+ 型の第３の半導体領域（ｐ+ 拡散
層）、 16…外部端子、 17…Ｐ型のウェル領域（Ｐウェル）、 18…入力パッド、 19…寄生トランジスタ（ＮＰＮトランジスタ）、 IPC …入力保護回路部、 IN…入力回路、 ＶBB1 、ＶBB2 …第１、第２のバックゲートバイアス電
位、 Ｖss…接地電位。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 沼田 健二 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 和田 政春 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板と、 この半導体基板の表面領域の一部に形成された第２導電
   型のウェル領域と、 このウェル領域の表面領域の一部に形成され、外部信号
   が入力される入力パッドに接続されている第１導電型の
   第１の半導体領域と、 前記ウェル領域の表面領域に形成された第１導電型の第
   ２の半導体領域と、 前記ウェル領域の表面領域で前記第２の半導体領域の前
   記第１の半導体領域側とは反対側に形成された第２導電
   型の第３の半導体領域とを有し、 前記ウェル領域は、前記第１，第２，第３半導体領域以
   外の半導体領域を含まず、前記半導体基板内に設けられ
   た他の半導体回路から独立しており、前記第２の半導体
   領域には接地電位が印加され、前記第３の半導体領域に
   は前記接地電位よりも低い第１のバックゲートバイアス
   電位が印加され、前記半導体基板の他の半導体回路には
   前記第１のバックゲートバイアス電位とは別の第２のバ
   ックゲートバイアス電位が印加され、前記第１の半導体
   領域、ウェル領域及び第２の半導体領域は寄生バイポー
   ラトランジスタを形成し、前記第１の半導体領域、ウェ
   ル領域及び第３の半導体領域は前記寄生バイポーラトラ
   ンジスタに並列接続された寄生ダイオードを形成するこ
   とを特徴とする半導体装置。
2. 【請求項２】 前記半導体基板には、前記第１、第２の
   バックゲートバイアス電位を発生する第１、第２の電位
   発生回路が設けられていることを特徴とする請求項１記
   載の半導体装置。
3. 【請求項３】 前記第１、第２のバックゲートバイアス
   電位は互いに異なる電位であることを特徴とする請求項
   ２記載の半導体装置。
4. 【請求項４】 前記第１、第２のバックゲートバイアス
   電位は同一電位であることを特徴とする請求項２記載の
   半導体装置。