JPH09102596A - 量子ドットの製造方法及び量子ドット装置 - Google Patents
量子ドットの製造方法及び量子ドット装置Info
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- JPH09102596A JPH09102596A JP25740995A JP25740995A JPH09102596A JP H09102596 A JPH09102596 A JP H09102596A JP 25740995 A JP25740995 A JP 25740995A JP 25740995 A JP25740995 A JP 25740995A JP H09102596 A JPH09102596 A JP H09102596A
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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Abstract
(57)【要約】
【課題】 量子ドットの製造方法及び量子ドット装置に
関し、簡単な製造工程によって短時間に量子ドットを安
定に形成すると共に、多層構造の量子ドット装置を容易
に作製する。 【解決手段】 化学気相成長法を用いて多結晶ＩＶ族半
導体薄膜の堆積初期過程におけるＩＶ族半導体核が形成
される時間だけ少なくとも堆積を行うことにより絶縁膜
１，５上にＩＶ族半導体量子ドット２を形成する。
関し、簡単な製造工程によって短時間に量子ドットを安
定に形成すると共に、多層構造の量子ドット装置を容易
に作製する。 【解決手段】 化学気相成長法を用いて多結晶ＩＶ族半
導体薄膜の堆積初期過程におけるＩＶ族半導体核が形成
される時間だけ少なくとも堆積を行うことにより絶縁膜
１，５上にＩＶ族半導体量子ドット２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は量子ドットの製造方
法及び量子ドット装置に関するものであり、特に、減圧
化学気相成長法（ＬＰＣＶＤ法）を用いた量子ドットの
製造方法、及び、その製造方法によって形成したホール
バーニングメモリ、発光素子、或いは、単電子メモリ素
子等のシリコン量子ドット装置に関するものである。
法及び量子ドット装置に関するものであり、特に、減圧
化学気相成長法（ＬＰＣＶＤ法）を用いた量子ドットの
製造方法、及び、その製造方法によって形成したホール
バーニングメモリ、発光素子、或いは、単電子メモリ素
子等のシリコン量子ドット装置に関するものである。
【０００２】
【従来の技術】近年、半導体装置の高機能化等の観点か
ら、量子閉じ込め効果を用いた各種の半導体量子井戸装
置が研究されているが、これらの量子井戸装置は主にII
I-Ｖ族化合物半導体を用いたものであった。
ら、量子閉じ込め効果を用いた各種の半導体量子井戸装
置が研究されているが、これらの量子井戸装置は主にII
I-Ｖ族化合物半導体を用いたものであった。
【０００３】しかし、最近、半導体装置における主流の
材料であるシリコン（ＩＶ族半導体）を用いて量子ドッ
トを形成する各種の方法が提案されており、これ等の各
種の方法は、４つの方法に大別することができる。
材料であるシリコン（ＩＶ族半導体）を用いて量子ドッ
トを形成する各種の方法が提案されており、これ等の各
種の方法は、４つの方法に大別することができる。
【０００４】まず、第１の方法はスパッタ法を用いるも
のであり、例えば、基板温度を１００℃程度の低温にし
て、反応性平板型マグネトロンスパッタ法を用いてナノ
メータサイズのシリコンドットを作製したものであり、
可視光の透過強度と発光測定から電子とホールの量子閉
じ込め効果を観測している（Ｓ．Ｆｕｒｕｋａｗａａｎ
ｄ Ｔ．Ｍｉｙａｓａｔｏ，Ｐｈｙｓ．Ｒｅｖ．，ｖｏ
ｌ．Ｂ３８，１９８８，ｐ．５７２６、及び、Ｓ．Ｆｕ
ｒｕｋａｗａ ａｎｄ Ｔ．Ｍｉｙａｓａｔｏ，Ｊｐ
ｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．２７，１９８
８，ｐ．Ｌ２２０７参照）。
のであり、例えば、基板温度を１００℃程度の低温にし
て、反応性平板型マグネトロンスパッタ法を用いてナノ
メータサイズのシリコンドットを作製したものであり、
可視光の透過強度と発光測定から電子とホールの量子閉
じ込め効果を観測している（Ｓ．Ｆｕｒｕｋａｗａａｎ
ｄ Ｔ．Ｍｉｙａｓａｔｏ，Ｐｈｙｓ．Ｒｅｖ．，ｖｏ
ｌ．Ｂ３８，１９８８，ｐ．５７２６、及び、Ｓ．Ｆｕ
ｒｕｋａｗａ ａｎｄ Ｔ．Ｍｉｙａｓａｔｏ，Ｊｐ
ｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．２７，１９８
８，ｐ．Ｌ２２０７参照）。
【０００５】第２の方法はプラズマＣＶＤ法を用いる方
法であり、例えば、Ｖｅｐｒｅｋ等は１９６８年にプラ
ズマＣＶＤ法を用いて最初にナノメータサイズのシリコ
ンドットを作製している（Ｓ．Ｖｅｐｒｅｋ ａｎｄ
Ｖ．Ｍａｒｅｃｅｋ，Ｓｏｌｉｄ−ｓｔ．Ｅｌｅｃｔｒ
ｏｎ．，ｖｏｌ．１１，１９６８，ｐ．６８３参照）。
法であり、例えば、Ｖｅｐｒｅｋ等は１９６８年にプラ
ズマＣＶＤ法を用いて最初にナノメータサイズのシリコ
ンドットを作製している（Ｓ．Ｖｅｐｒｅｋ ａｎｄ
Ｖ．Ｍａｒｅｃｅｋ，Ｓｏｌｉｄ−ｓｔ．Ｅｌｅｃｔｒ
ｏｎ．，ｖｏｌ．１１，１９６８，ｐ．６８３参照）。
【０００６】次いで、１９９０年にはＴａｋａｇｉ等
は、プラズマＣＶＤ法を用いてナノメータサイズのシリ
コンドットを作製し、発光測定を行うことによって電子
とホールの量子閉じ込め効果を観測している（Ｈ．Ｔａ
ｋａｇｉ，Ｈ．Ｏｇａｗａ，Ｙ．Ｙａｍａｚａｋｉ，
Ａ．Ｉｓｈｉｚａｋｉ，ａｎｄ Ｔ．Ｎａｋａｇｉｒ
ｉ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．５６，
１９９０，ｐ．２３７９参照）。
は、プラズマＣＶＤ法を用いてナノメータサイズのシリ
コンドットを作製し、発光測定を行うことによって電子
とホールの量子閉じ込め効果を観測している（Ｈ．Ｔａ
ｋａｇｉ，Ｈ．Ｏｇａｗａ，Ｙ．Ｙａｍａｚａｋｉ，
Ａ．Ｉｓｈｉｚａｋｉ，ａｎｄ Ｔ．Ｎａｋａｇｉｒ
ｉ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．５６，
１９９０，ｐ．２３７９参照）。
【０００７】第３の方法はガス蒸着法を用いる方法であ
り、例えば、１９９１年に、Ｍｏｒｉｓａｋｉ等は、ル
ツボに入れたシリコンを溶融・気化して基板に蒸着する
ガス蒸着法によりナノメータサイズのシリコンドットを
作製し、発光測定を行うことによって電子とホールの量
子閉じ込め効果を観測している（Ｈ．Ｍｏｒｉｓａｋ
ｉ，Ｆ．Ｗ．Ｐｉｎｇ，Ｈ．Ｏｎｏ，ａｎｄ Ｋ．Ｙａ
ｚａｗａ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．７０，
１９９１，ｐ．１８６９、及び、Ｈ．Ｍｏｒｉｓａｋ
ｉ，Ｈ．Ｈａｓｈｉｍｏｔｏ，Ｆ．Ｗ．Ｐｉｎｇ，Ｈ．
Ｎｏｚａｗａ，ａｎｄ Ｈ．Ｏｎｏ，Ｊ．Ａｐｐｌ．Ｐ
ｈｙｓ．，ｖｏｌ．７４，１９９３，ｐ．２９７７参
照）。
り、例えば、１９９１年に、Ｍｏｒｉｓａｋｉ等は、ル
ツボに入れたシリコンを溶融・気化して基板に蒸着する
ガス蒸着法によりナノメータサイズのシリコンドットを
作製し、発光測定を行うことによって電子とホールの量
子閉じ込め効果を観測している（Ｈ．Ｍｏｒｉｓａｋ
ｉ，Ｆ．Ｗ．Ｐｉｎｇ，Ｈ．Ｏｎｏ，ａｎｄ Ｋ．Ｙａ
ｚａｗａ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．７０，
１９９１，ｐ．１８６９、及び、Ｈ．Ｍｏｒｉｓａｋ
ｉ，Ｈ．Ｈａｓｈｉｍｏｔｏ，Ｆ．Ｗ．Ｐｉｎｇ，Ｈ．
Ｎｏｚａｗａ，ａｎｄ Ｈ．Ｏｎｏ，Ｊ．Ａｐｐｌ．Ｐ
ｈｙｓ．，ｖｏｌ．７４，１９９３，ｐ．２９７７参
照）。
【０００８】第４の方法は、陽極化成法を用いる方法で
あり、１９９０年にＣａｎｈａｍによって、陽極化成法
で作製した多孔質シリコンがナノメータサイズ構造を有
し、電子とホールの量子閉じ込め効果を持つことが指摘
されており（Ｌ．Ｔ．Ｃａｎｈａｍ，Ａｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．，ｖｏｌ．５７，１９９０，ｐ．１０４
６参照）、その後、本発明者等により、このナノメータ
サイズ構造がナノメータサイズのシリコンドット構造で
あることが確認されている（Ａ．Ｎａｋａｊｉｍａ，
Ｙ．Ｏｈｓｈｉｍａ，Ｔ．Ｉｔａｋｕｒａ，ａｎｄ
Ｙ．Ｇｏｔｏ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏ
ｌ．６２，１９９３，ｐ．２６３１参照）。
あり、１９９０年にＣａｎｈａｍによって、陽極化成法
で作製した多孔質シリコンがナノメータサイズ構造を有
し、電子とホールの量子閉じ込め効果を持つことが指摘
されており（Ｌ．Ｔ．Ｃａｎｈａｍ，Ａｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．，ｖｏｌ．５７，１９９０，ｐ．１０４
６参照）、その後、本発明者等により、このナノメータ
サイズ構造がナノメータサイズのシリコンドット構造で
あることが確認されている（Ａ．Ｎａｋａｊｉｍａ，
Ｙ．Ｏｈｓｈｉｍａ，Ｔ．Ｉｔａｋｕｒａ，ａｎｄ
Ｙ．Ｇｏｔｏ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏ
ｌ．６２，１９９３，ｐ．２６３１参照）。
【０００９】また、それ以外の方法として、最近、Ｓｉ
Ｏ2 膜中にＳｉ原子をイオン注入することによりナノメ
ータサイズのシリコンドットを形成することが報告され
ている（Ｔ．Ｓｈｉｍｉｚｕ−Ｉｗａｙａｍａ．Ｓ．Ｎ
ａｋａｏ，ａｎｄ Ｋ．Ｓａｉｔｏｈ，Ａｐｐｌ．Ｐｈ
ｙｓ．Ｌｅｔｔ．，ｖｏｌ．６５，１９９４，ｐ．１８
１４、及び、Ｐ．Ｍｕｔｔｉ，Ｇ．Ｇｈｉｓｌｏｔｔ
ｉ，Ｓ．Ｂｅｒｔｏｎｉ，Ｌ．Ｂｏｎｏｌｄｉ，Ｇ．
Ｆ．Ｃｅｒｏｆｏｌｉｎｉ，Ｌ．Ｍｅｄａ，Ｅ．Ｇｒｉ
ｌｌ，ａｎｄ Ｍ．Ｇｕｚｚｉ，Ａｐｐｌ．Ｐｈｙｓ．
Ｌｅｔｔ．，ｖｏｌ．６６，１９９５，ｐ．８５１参
照）。
Ｏ2 膜中にＳｉ原子をイオン注入することによりナノメ
ータサイズのシリコンドットを形成することが報告され
ている（Ｔ．Ｓｈｉｍｉｚｕ−Ｉｗａｙａｍａ．Ｓ．Ｎ
ａｋａｏ，ａｎｄ Ｋ．Ｓａｉｔｏｈ，Ａｐｐｌ．Ｐｈ
ｙｓ．Ｌｅｔｔ．，ｖｏｌ．６５，１９９４，ｐ．１８
１４、及び、Ｐ．Ｍｕｔｔｉ，Ｇ．Ｇｈｉｓｌｏｔｔ
ｉ，Ｓ．Ｂｅｒｔｏｎｉ，Ｌ．Ｂｏｎｏｌｄｉ，Ｇ．
Ｆ．Ｃｅｒｏｆｏｌｉｎｉ，Ｌ．Ｍｅｄａ，Ｅ．Ｇｒｉ
ｌｌ，ａｎｄ Ｍ．Ｇｕｚｚｉ，Ａｐｐｌ．Ｐｈｙｓ．
Ｌｅｔｔ．，ｖｏｌ．６６，１９９５，ｐ．８５１参
照）。
【００１０】また、ナノメータサイズのシリコンドット
構造をフォトリソグラフィー技術を用いて作製すること
も試みられており、例えば、１９９４年に、本発明者等
によって、電子ビーム露光とＲＩＥ（反応性イオンエッ
チング）の後に、ウェット・エッチングを施すことによ
って規則正しく配列した幅及び高さが約１０ｎｍのシリ
コンドットを作製することも提案されている（Ａ．Ｎａ
ｋａｊｉｍａ，Ｈ．Ａｏｙａｍａ，ａｎｄ Ｋ．Ｋａｗ
ａｍｕｒａ，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏ
ｌ．３３，１９９４，ｐ．Ｌ１７９６参照）。
構造をフォトリソグラフィー技術を用いて作製すること
も試みられており、例えば、１９９４年に、本発明者等
によって、電子ビーム露光とＲＩＥ（反応性イオンエッ
チング）の後に、ウェット・エッチングを施すことによ
って規則正しく配列した幅及び高さが約１０ｎｍのシリ
コンドットを作製することも提案されている（Ａ．Ｎａ
ｋａｊｉｍａ，Ｈ．Ａｏｙａｍａ，ａｎｄ Ｋ．Ｋａｗ
ａｍｕｒａ，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏ
ｌ．３３，１９９４，ｐ．Ｌ１７９６参照）。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
方法ではナノメータサイズのシリコンドット構造を簡単
に、或いは、再現性良く形成するのが困難であったり、
シリコンドット構造を膜厚方向に一層づつ堆積すること
が困難であるという問題があった。
方法ではナノメータサイズのシリコンドット構造を簡単
に、或いは、再現性良く形成するのが困難であったり、
シリコンドット構造を膜厚方向に一層づつ堆積すること
が困難であるという問題があった。
【００１２】即ち、スパッタ法を用いる第１の方法、或
いは、ガス蒸着法を用いる第３の方法の場合には、堆積
レートが大きいために薄い膜を制御性良く堆積させるこ
とが非常に難しく、膜厚がある程度厚いシリコンドット
膜しか作製できず、したがって、シリコンドットの薄膜
構造を再現性良く形成できないという問題がある。
いは、ガス蒸着法を用いる第３の方法の場合には、堆積
レートが大きいために薄い膜を制御性良く堆積させるこ
とが非常に難しく、膜厚がある程度厚いシリコンドット
膜しか作製できず、したがって、シリコンドットの薄膜
構造を再現性良く形成できないという問題がある。
【００１３】また、膜厚方向にシリコンドットを一層づ
つ堆積したい場合には、さらに困難性が増すことにな
り、例えば、フォトホールバーニングメモリの強度を高
めるためにシリコンドット構造を半導体及び金属薄膜な
らびに絶縁膜を介して多層化することが困難になる。
つ堆積したい場合には、さらに困難性が増すことにな
り、例えば、フォトホールバーニングメモリの強度を高
めるためにシリコンドット構造を半導体及び金属薄膜な
らびに絶縁膜を介して多層化することが困難になる。
【００１４】また、プラズマＣＶＤ法を用いる第２の方
法の場合には、やはり膜厚方向にシリコンドットを一層
づつ積層させた報告はなく、単に、基板上にアモルファ
スシリコン膜を堆積させたのちアニール処理することに
よって、アモルファスシリコン膜中に埋め込まれた結晶
性シリコンドットが得られること、及び、ドライ・エッ
チング法によってアモルファスシリコンを結晶性シリコ
ンに対して選択的に除去することができる旨が報告され
ているだけであり、依然として、多層化は困難であるも
のである。
法の場合には、やはり膜厚方向にシリコンドットを一層
づつ積層させた報告はなく、単に、基板上にアモルファ
スシリコン膜を堆積させたのちアニール処理することに
よって、アモルファスシリコン膜中に埋め込まれた結晶
性シリコンドットが得られること、及び、ドライ・エッ
チング法によってアモルファスシリコンを結晶性シリコ
ンに対して選択的に除去することができる旨が報告され
ているだけであり、依然として、多層化は困難であるも
のである。
【００１５】また、陽極化成法を用いる第４の方法の場
合には、多層化の困難性に加えて、シリコンドットのサ
イズの均一性が低いという問題もあり、他の方法に比べ
て実用可能性がかなり劣るものである。
合には、多層化の困難性に加えて、シリコンドットのサ
イズの均一性が低いという問題もあり、他の方法に比べ
て実用可能性がかなり劣るものである。
【００１６】また、イオン注入法を用いる方法は、制御
性の点で問題があり、さらに、フォトリソグラフィー技
術を用いる方法の場合には、面内方向及び膜厚方向での
シリコンドットの数、位置、及び、サイズの制御性は非
常に良好であるものの、フォトリソグラフィーの分解能
に依存するために、シリコンドットの密度を大きくする
ことができず、且つ、作製に非常に時間がかかるという
欠点があった。
性の点で問題があり、さらに、フォトリソグラフィー技
術を用いる方法の場合には、面内方向及び膜厚方向での
シリコンドットの数、位置、及び、サイズの制御性は非
常に良好であるものの、フォトリソグラフィーの分解能
に依存するために、シリコンドットの密度を大きくする
ことができず、且つ、作製に非常に時間がかかるという
欠点があった。
【００１７】したがって、本発明は、簡単な製造工程に
よって短時間に量子ドットを安定に再現性良く形成する
と共に、多層構造の量子ドット装置を容易に作製するこ
とを目的とする。
よって短時間に量子ドットを安定に再現性良く形成する
と共に、多層構造の量子ドット装置を容易に作製するこ
とを目的とする。
【００１８】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、量子ドットの製造方法において、化学
気相成長法（ＣＶＤ法）を用いて多結晶ＩＶ族半導体薄
膜の堆積初期過程におけるＩＶ族半導体核が形成される
時間だけ少なくとも堆積を行うことによりＩＶ族半導体
量子ドット２を形成したことを特徴とする。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、量子ドットの製造方法において、化学
気相成長法（ＣＶＤ法）を用いて多結晶ＩＶ族半導体薄
膜の堆積初期過程におけるＩＶ族半導体核が形成される
時間だけ少なくとも堆積を行うことによりＩＶ族半導体
量子ドット２を形成したことを特徴とする。
【００１９】この様に、ＩＶ族半導体量子ドット２を形
成する際に、ＣＶＤ法を用いて多結晶ＩＶ族半導体薄膜
の堆積初期過程におけるＩＶ族半導体核が形成される時
間という、従来の通常の堆積時間よりも非常に短い時間
（例えば、６０秒）だけ堆積を行うことにより孤立した
ＩＶ族半導体量子ドット２を均一に、且つ再現性良く形
成することができると共に、ＩＶ族半導体量子ドット２
の面密度を大きくすることができる。
成する際に、ＣＶＤ法を用いて多結晶ＩＶ族半導体薄膜
の堆積初期過程におけるＩＶ族半導体核が形成される時
間という、従来の通常の堆積時間よりも非常に短い時間
（例えば、６０秒）だけ堆積を行うことにより孤立した
ＩＶ族半導体量子ドット２を均一に、且つ再現性良く形
成することができると共に、ＩＶ族半導体量子ドット２
の面密度を大きくすることができる。
【００２０】（２）また、本発明は、上記（１）におい
て、ＩＶ族半導体量子ドット２の平均粒径及び粒径分布
を、堆積時間によって制御することを特徴とする。
て、ＩＶ族半導体量子ドット２の平均粒径及び粒径分布
を、堆積時間によって制御することを特徴とする。
【００２１】この様に、ＩＶ族半導体量子ドット２を形
成する際に、堆積時間を変化させることによって、ＩＶ
族半導体量子ドット２の平均粒径及び粒径分布を制御性
良く制御することができる。
成する際に、堆積時間を変化させることによって、ＩＶ
族半導体量子ドット２の平均粒径及び粒径分布を制御性
良く制御することができる。
【００２２】（３）また、本発明は、上記（１）におい
て、ＩＶ族半導体量子ドット２の平均粒径及び粒径分布
を、成長ガスの成分比、ガス圧、及び、堆積温度の内の
少なくとも一つを変化させることによって制御すること
を特徴とする。
て、ＩＶ族半導体量子ドット２の平均粒径及び粒径分布
を、成長ガスの成分比、ガス圧、及び、堆積温度の内の
少なくとも一つを変化させることによって制御すること
を特徴とする。
【００２３】この様に、ＩＶ族半導体量子ドット２を形
成する際に、成長ガスの成分比、ガス圧、及び、堆積温
度の内の少なくとも一つを変化させることによっても、
ＩＶ族半導体量子ドット２の平均粒径及び粒径分布を制
御性良く制御することができる。
成する際に、成長ガスの成分比、ガス圧、及び、堆積温
度の内の少なくとも一つを変化させることによっても、
ＩＶ族半導体量子ドット２の平均粒径及び粒径分布を制
御性良く制御することができる。
【００２４】（４）また、本発明は、上記（１）乃至
（３）のいずれかにおいて、ＩＶ族半導体量子ドット２
を絶縁膜１，５上に堆積させることによって、完全に孤
立したＩＶ族半導体量子ドット２を形成することを特徴
とする。
（３）のいずれかにおいて、ＩＶ族半導体量子ドット２
を絶縁膜１，５上に堆積させることによって、完全に孤
立したＩＶ族半導体量子ドット２を形成することを特徴
とする。
【００２５】この様に、ＩＶ族半導体量子ドット２を絶
縁膜１，５上に堆積させることによって、完全に孤立し
たＩＶ族半導体量子ドット２を再現性良く形成すること
ができる。
縁膜１，５上に堆積させることによって、完全に孤立し
たＩＶ族半導体量子ドット２を再現性良く形成すること
ができる。
【００２６】（５）また、本発明は、上記（４）におい
て、ＩＶ族半導体量子ドット２上に絶縁膜３を堆積させ
ることを特徴とする。
て、ＩＶ族半導体量子ドット２上に絶縁膜３を堆積させ
ることを特徴とする。
【００２７】この様に、ＩＶ族半導体量子ドット２上に
絶縁膜３を堆積させることによって、その上に、新たな
ＩＶ族半導体量子ドット、ＩＶ族半導体薄膜、或いは、
電極を形成して、各種の積層構造を形成することができ
るので、各種のデバイスを簡単に形成することが可能に
なる。
絶縁膜３を堆積させることによって、その上に、新たな
ＩＶ族半導体量子ドット、ＩＶ族半導体薄膜、或いは、
電極を形成して、各種の積層構造を形成することができ
るので、各種のデバイスを簡単に形成することが可能に
なる。
【００２８】（６）また、本発明は、上記（５）におい
て、ＩＶ族半導体量子ドット２を絶縁膜１，５上に堆積
させる工程、及び、次いで、ＩＶ族半導体量子ドット２
上に絶縁膜３を堆積させる工程を複数回繰り返して多層
構造を形成することを特徴とする。
て、ＩＶ族半導体量子ドット２を絶縁膜１，５上に堆積
させる工程、及び、次いで、ＩＶ族半導体量子ドット２
上に絶縁膜３を堆積させる工程を複数回繰り返して多層
構造を形成することを特徴とする。
【００２９】この様に、ＩＶ族半導体量子ドット２を絶
縁膜１，５上に堆積させる工程、及び、次いで、ＩＶ族
半導体量子ドット２上に絶縁膜３を堆積させる工程を複
数回繰り返して多層構造を形成することによって、各種
デバイスの出力を大きくすることができる。
縁膜１，５上に堆積させる工程、及び、次いで、ＩＶ族
半導体量子ドット２上に絶縁膜３を堆積させる工程を複
数回繰り返して多層構造を形成することによって、各種
デバイスの出力を大きくすることができる。
【００３０】（７）また、本発明は、上記（１）乃至
（６）において、ＩＶ族半導体が、Ｓｉ、Ｇｅ、及び、
Ｓｉ1-x Ｇｅx （但し、０＜ｘ＜１）の内のいずれかで
あることを特徴とする。
（６）において、ＩＶ族半導体が、Ｓｉ、Ｇｅ、及び、
Ｓｉ1-x Ｇｅx （但し、０＜ｘ＜１）の内のいずれかで
あることを特徴とする。
【００３１】この様に、ＩＶ族半導体として、Ｓｉ、Ｇ
ｅ、及び、Ｓｉ1-x Ｇｅx （但し、０＜ｘ＜１）の内の
いずれかを用いることによって、安価で実用に耐え得る
デバイスを構成することができ、さらに、シリコン半導
体集積回路装置との一体化が容易になる。
ｅ、及び、Ｓｉ1-x Ｇｅx （但し、０＜ｘ＜１）の内の
いずれかを用いることによって、安価で実用に耐え得る
デバイスを構成することができ、さらに、シリコン半導
体集積回路装置との一体化が容易になる。
【００３２】（８）また、本発明は、量子ドット装置に
おいて、絶縁基板１上に請求項１記載の製造方法を用い
てＩＶ族半導体量子ドット２を設けると共に、ＩＶ族半
導体量子ドット２上に絶縁膜３を介してＩＶ族半導体薄
膜４を設けてフォトホールバーニングメモリを構成した
ことを特徴とする。
おいて、絶縁基板１上に請求項１記載の製造方法を用い
てＩＶ族半導体量子ドット２を設けると共に、ＩＶ族半
導体量子ドット２上に絶縁膜３を介してＩＶ族半導体薄
膜４を設けてフォトホールバーニングメモリを構成した
ことを特徴とする。
【００３３】この様に、絶縁基板１上に請求項１記載の
製造方法を用いてＩＶ族半導体量子ドット２を設けると
共に、ＩＶ族半導体量子ドット２上に絶縁膜３を介して
ＩＶ族半導体薄膜４を設けることによって、完全に孤立
し、且つ、均一なＩＶ族半導体量子ドットを用いた検出
精度の優れたフォトホールバーニングメモリを構成する
ことができる。
製造方法を用いてＩＶ族半導体量子ドット２を設けると
共に、ＩＶ族半導体量子ドット２上に絶縁膜３を介して
ＩＶ族半導体薄膜４を設けることによって、完全に孤立
し、且つ、均一なＩＶ族半導体量子ドットを用いた検出
精度の優れたフォトホールバーニングメモリを構成する
ことができる。
【００３４】（９）また、本発明は、量子ドット装置に
おいて、一導電型ＩＶ族半導体基板上に絶縁膜を介して
請求項１記載の製造方法を用いてＩＶ族半導体量子ドッ
トを設けると共に、ＩＶ族半導体量子ドット上に絶縁膜
を介して電極を設けて発光素子を構成することを特徴と
する。
おいて、一導電型ＩＶ族半導体基板上に絶縁膜を介して
請求項１記載の製造方法を用いてＩＶ族半導体量子ドッ
トを設けると共に、ＩＶ族半導体量子ドット上に絶縁膜
を介して電極を設けて発光素子を構成することを特徴と
する。
【００３５】この様に、一導電型ＩＶ族半導体基板上に
絶縁膜を介して請求項１記載の製造方法を用いてＩＶ族
半導体量子ドットを設けると共に、ＩＶ族半導体量子ド
ット上に絶縁膜を介して電極を設けることによって、完
全に孤立し、且つ、均一なＩＶ族半導体量子ドットを用
いた発光素子を安価に提供することができる。
絶縁膜を介して請求項１記載の製造方法を用いてＩＶ族
半導体量子ドットを設けると共に、ＩＶ族半導体量子ド
ット上に絶縁膜を介して電極を設けることによって、完
全に孤立し、且つ、均一なＩＶ族半導体量子ドットを用
いた発光素子を安価に提供することができる。
【００３６】（１０）また、本発明は、量子ドット装置
において、絶縁膜上に設けたＩＶ族半導体狭チャネル領
域上に、ゲート絶縁膜を介して請求項１記載の製造方法
を用いてＩＶ族半導体量子ドットを設け、このＩＶ族半
導体量子ドットをフローティング量子ドットとして単電
子メモリ素子を構成したことを特徴とする。
において、絶縁膜上に設けたＩＶ族半導体狭チャネル領
域上に、ゲート絶縁膜を介して請求項１記載の製造方法
を用いてＩＶ族半導体量子ドットを設け、このＩＶ族半
導体量子ドットをフローティング量子ドットとして単電
子メモリ素子を構成したことを特徴とする。
【００３７】この様に、絶縁膜上に設けたＩＶ族半導体
狭チャネル領域上に、ゲート絶縁膜を介して請求項１記
載の製造方法を用いてＩＶ族半導体量子ドットを設ける
ことによって、完全に孤立し、且つ、均一なＩＶ族半導
体量子ドットをフローティング量子ドットとするので、
単電子メモリ動作を確実に行うことができる。
狭チャネル領域上に、ゲート絶縁膜を介して請求項１記
載の製造方法を用いてＩＶ族半導体量子ドットを設ける
ことによって、完全に孤立し、且つ、均一なＩＶ族半導
体量子ドットをフローティング量子ドットとするので、
単電子メモリ動作を確実に行うことができる。
【００３８】
【発明の実施の形態】図２乃至図４を参照して本発明の
製造方法に関する実施の形態を説明する。減圧化学気相
成長装置（ＬＰＣＶＤ装置）を用いて、反応室内にＳｉ
Ｈ4 を５０〜４００ｓｃｃｍ、好適には１００ｓｃｃ
ｍ、及び、Ｈｅを１００〜８００ｓｃｃｍ、好適には４
００ｓｃｃｍ流して、反応室内の気圧を０．１〜０．５
Ｔｏｒｒ、好適には０．２３Ｔｏｒｒとし、堆積温度を
５５０〜８５０℃、好適には６２０℃とした状態で、３
０〜１５０秒、好適には６０秒、７５秒、９０秒間堆積
を行うことによって、１〜２０ｎｍのナノサイズのシリ
コン量子ドットを石英ガラス基板上に形成する。
製造方法に関する実施の形態を説明する。減圧化学気相
成長装置（ＬＰＣＶＤ装置）を用いて、反応室内にＳｉ
Ｈ4 を５０〜４００ｓｃｃｍ、好適には１００ｓｃｃ
ｍ、及び、Ｈｅを１００〜８００ｓｃｃｍ、好適には４
００ｓｃｃｍ流して、反応室内の気圧を０．１〜０．５
Ｔｏｒｒ、好適には０．２３Ｔｏｒｒとし、堆積温度を
５５０〜８５０℃、好適には６２０℃とした状態で、３
０〜１５０秒、好適には６０秒、７５秒、９０秒間堆積
を行うことによって、１〜２０ｎｍのナノサイズのシリ
コン量子ドットを石英ガラス基板上に形成する。
【００３９】この場合の堆積時間は、通常の堆積時間に
比べて非常に短い時間であり、通常のシリコン薄膜の堆
積工程における堆積初期過程のシリコン核が形成される
時間であり、それ以上長い時間堆積させるとこのシリコ
ン核を成長核として多結晶シリコン薄膜が成長すること
になり量子ドットが形成されない。
比べて非常に短い時間であり、通常のシリコン薄膜の堆
積工程における堆積初期過程のシリコン核が形成される
時間であり、それ以上長い時間堆積させるとこのシリコ
ン核を成長核として多結晶シリコン薄膜が成長すること
になり量子ドットが形成されない。
【００４０】図２参照 図２は、この様にして６０秒間堆積させた場合のシリコ
ン量子ドットの透過顕微鏡写真を模写したものであり、
石英ガラス基板１１上に幅が数ｎｍ〜２０ｎｍ程度で高
さが２〜１０ｎｍ程度、即ち、ナノメータサイズのシリ
コン量子ドット１２がある程度の距離をおいて孤立して
形成されているのが確認される。
ン量子ドットの透過顕微鏡写真を模写したものであり、
石英ガラス基板１１上に幅が数ｎｍ〜２０ｎｍ程度で高
さが２〜１０ｎｍ程度、即ち、ナノメータサイズのシリ
コン量子ドット１２がある程度の距離をおいて孤立して
形成されているのが確認される。
【００４１】この場合、図には示していないものの、透
過顕微鏡写真の分解能を高めていくと、明確な格子像が
観測されるので、このナノメータサイズのシリコン量子
ドット１２が結晶状態になっているのが確認でき、さら
に、一つのシリコン量子ドット１２の中の格子像は結晶
方位が完全に一致している。
過顕微鏡写真の分解能を高めていくと、明確な格子像が
観測されるので、このナノメータサイズのシリコン量子
ドット１２が結晶状態になっているのが確認でき、さら
に、一つのシリコン量子ドット１２の中の格子像は結晶
方位が完全に一致している。
【００４２】図３参照 また、図３は、７５秒間堆積させた場合の低角Ｘ線回折
強度を示す図であり、回折強度における２θが略１８
°、３０°、及び、３５°の位置のピークが夫々△で示
すバルクＳｉの（１１１）、（２２０）、及び、（３１
１）に対応するものであるので、この低角Ｘ線回折強度
からも石英ガラス基板上に結晶状態のＳｉがナノメータ
サイズのシリコン量子ドットとして形成されているのが
わかる。なお、この場合の入射Ｘ線の波長は、１．００
０１Åである。
強度を示す図であり、回折強度における２θが略１８
°、３０°、及び、３５°の位置のピークが夫々△で示
すバルクＳｉの（１１１）、（２２０）、及び、（３１
１）に対応するものであるので、この低角Ｘ線回折強度
からも石英ガラス基板上に結晶状態のＳｉがナノメータ
サイズのシリコン量子ドットとして形成されているのが
わかる。なお、この場合の入射Ｘ線の波長は、１．００
０１Åである。
【００４３】図４参照 さらに、図４は、６０秒間、７５秒間、９０秒間、及
び、１２０秒間堆積させた場合の、１００ｎｍ〜８００
ｎｍの波長帯の可視光及び紫外光の透過強度、即ち、吸
収強度の測定結果を示すもので、１２０秒間堆積させた
場合には３００ｎｍ（４．１３ｅＶ）に強いバンド間吸
収が見られる。
び、１２０秒間堆積させた場合の、１００ｎｍ〜８００
ｎｍの波長帯の可視光及び紫外光の透過強度、即ち、吸
収強度の測定結果を示すもので、１２０秒間堆積させた
場合には３００ｎｍ（４．１３ｅＶ）に強いバンド間吸
収が見られる。
【００４４】また、９０秒間堆積させた場合には２８０
ｎｍ（４．４２ｅＶ）に強いバンド間吸収が見られ、吸
収ピークが０．２９ｅＶだけ短波長側に移動（ブルーシ
フト）しており、この０．２９ｅＶのブルーシフトは電
子の３次元閉じ込めによって説明でき、電子の有効質量
を０．１９とすると粒径５．２ｎｍの量子箱に閉じ込め
られたことに相当する。
ｎｍ（４．４２ｅＶ）に強いバンド間吸収が見られ、吸
収ピークが０．２９ｅＶだけ短波長側に移動（ブルーシ
フト）しており、この０．２９ｅＶのブルーシフトは電
子の３次元閉じ込めによって説明でき、電子の有効質量
を０．１９とすると粒径５．２ｎｍの量子箱に閉じ込め
られたことに相当する。
【００４５】即ち、１２０秒間堆積させた場合には、シ
リコンは１５ｎｍ程度の薄膜として堆積して１次元量子
構造である平面状の量子井戸を形成していると考えられ
るので、他の条件にもよるが、堆積時間が長すぎると量
子ドットが形成されないことになる。
リコンは１５ｎｍ程度の薄膜として堆積して１次元量子
構造である平面状の量子井戸を形成していると考えられ
るので、他の条件にもよるが、堆積時間が長すぎると量
子ドットが形成されないことになる。
【００４６】また、堆積時間をさらに短くすると、吸収
ピークはさらに短波長側にシフトし、例えば、６０秒間
堆積した場合には、吸収ピークは１９０ｎｍ程度とな
り、粒径２ｎｍ以下の量子箱に閉じ込められたことに相
当する。即ち、堆積時間により、シリコン量子ドット１
２の平均粒径及び粒径分布を制御することができる。
ピークはさらに短波長側にシフトし、例えば、６０秒間
堆積した場合には、吸収ピークは１９０ｎｍ程度とな
り、粒径２ｎｍ以下の量子箱に閉じ込められたことに相
当する。即ち、堆積時間により、シリコン量子ドット１
２の平均粒径及び粒径分布を制御することができる。
【００４７】以上の結果から、本発明の製造方法によっ
て、ナノメータサイズのシリコン量子ドットが形成され
ていることが確認された。
て、ナノメータサイズのシリコン量子ドットが形成され
ていることが確認された。
【００４８】また、上記の製造条件における、ＳｉＨ4
とＨｅの成分比、即ち、成長ガスの成分比を制御するこ
とによってもシリコン量子ドット１２の平均粒径及び粒
径分布を制御することができ、ＳｉＨ4 ／Ｈｅ比を大き
くするに連れてシリコン量子ドット１２の平均粒径は小
さくなり、また、粒径分布も大きくなる。
とＨｅの成分比、即ち、成長ガスの成分比を制御するこ
とによってもシリコン量子ドット１２の平均粒径及び粒
径分布を制御することができ、ＳｉＨ4 ／Ｈｅ比を大き
くするに連れてシリコン量子ドット１２の平均粒径は小
さくなり、また、粒径分布も大きくなる。
【００４９】また、成長室のガス圧を制御することによ
ってもシリコン量子ドット１２の平均粒径及び粒径分布
を制御することができ、ガス圧を低くするに連れてシリ
コン量子ドット１２の平均粒径は大きくなり、また、粒
径分布も小さくなる。
ってもシリコン量子ドット１２の平均粒径及び粒径分布
を制御することができ、ガス圧を低くするに連れてシリ
コン量子ドット１２の平均粒径は大きくなり、また、粒
径分布も小さくなる。
【００５０】また、堆積温度を制御することによっても
シリコン量子ドット１２の平均粒径及び粒径分布を制御
することができ、堆積温度を高くするに連れてシリコン
量子ドット１２の平均粒径は大きくなり、また、粒径分
布も大きくなる。
シリコン量子ドット１２の平均粒径及び粒径分布を制御
することができ、堆積温度を高くするに連れてシリコン
量子ドット１２の平均粒径は大きくなり、また、粒径分
布も大きくなる。
【００５１】さらに、量子ドットを構成する半導体は、
シリコンに限られるものではなく、例えば、ＧｅやＳｉ
1-x Ｇｅx （但し、０＜ｘ＜１）等の他のＩＶ族半導体
でも良いものであり、例えば、Ｇｅを用いる場合には、
ＳｉＨ4 の代わりにＧｅＨ4を用いれば良く、その他の
基本的条件は同様である。
シリコンに限られるものではなく、例えば、ＧｅやＳｉ
1-x Ｇｅx （但し、０＜ｘ＜１）等の他のＩＶ族半導体
でも良いものであり、例えば、Ｇｅを用いる場合には、
ＳｉＨ4 の代わりにＧｅＨ4を用いれば良く、その他の
基本的条件は同様である。
【００５２】次に、図５乃至図７を参照して、この製造
方法を用いて製造した量子ドット装置に関する第１乃至
第３の実施の形態を説明する。まず、図５を参照して、
本発明の量子ドット装置に関する第１の実施の形態であ
るフォトホールバーニングメモリを説明する。
方法を用いて製造した量子ドット装置に関する第１乃至
第３の実施の形態を説明する。まず、図５を参照して、
本発明の量子ドット装置に関する第１の実施の形態であ
るフォトホールバーニングメモリを説明する。
【００５３】図５参照 まず、ＬＰＣＶＤ装置を用いて、反応室内にＳｉＨ4 を
５０〜４００ｓｃｃｍ、好適には１００ｓｃｃｍ、及
び、Ｈｅを１００〜８００ｓｃｃｍ、好適には４００ｓ
ｃｃｍ流して、反応室内の気圧を０．１〜０．５Ｔｏｒ
ｒ、好適には０．２３Ｔｏｒｒとし、堆積温度を５５０
〜８５０℃、好適には６２０℃とした状態で、３０〜１
５０秒間、好適は６０秒間堆積を行うことによってシリ
コン量子ドット１２を石英ガラス基板１１上に形成す
る。この場合、各シリコン量子ドット１２は少しずつ粒
径が異なって、所定の粒径の範囲内で分布することにな
る。
５０〜４００ｓｃｃｍ、好適には１００ｓｃｃｍ、及
び、Ｈｅを１００〜８００ｓｃｃｍ、好適には４００ｓ
ｃｃｍ流して、反応室内の気圧を０．１〜０．５Ｔｏｒ
ｒ、好適には０．２３Ｔｏｒｒとし、堆積温度を５５０
〜８５０℃、好適には６２０℃とした状態で、３０〜１
５０秒間、好適は６０秒間堆積を行うことによってシリ
コン量子ドット１２を石英ガラス基板１１上に形成す
る。この場合、各シリコン量子ドット１２は少しずつ粒
径が異なって、所定の粒径の範囲内で分布することにな
る。
【００５４】次いで、同じＬＰＣＶＤ装置内にＳｉＨ4
及びＯ2 を流すことによって、シリコン量子ドット１２
を覆うように厚さ２〜４０ｎｍ、好適には５ｎｍのＳｉ
Ｏ2膜１３を堆積させたのち、再び、同じＬＰＣＶＤ装
置内にＳｉＨ4 とＨｅを流すことによって、厚さ５〜３
０ｎｍ、好適には１０ｎｍの多結晶シリコン薄膜１４を
堆積させる。
及びＯ2 を流すことによって、シリコン量子ドット１２
を覆うように厚さ２〜４０ｎｍ、好適には５ｎｍのＳｉ
Ｏ2膜１３を堆積させたのち、再び、同じＬＰＣＶＤ装
置内にＳｉＨ4 とＨｅを流すことによって、厚さ５〜３
０ｎｍ、好適には１０ｎｍの多結晶シリコン薄膜１４を
堆積させる。
【００５５】次いで、同じＬＰＣＶＤ装置内に再びＳｉ
Ｈ4 及びＯ2 を流すことによって、厚さ２〜４０ｎｍ、
好適には５ｎｍの下地ＳｉＯ2 膜１５を堆積させたの
ち、上記の工程を繰り返すことによって多層構造（図に
おいては３層構造）のフォトホールバーニングメモリが
完成する。
Ｈ4 及びＯ2 を流すことによって、厚さ２〜４０ｎｍ、
好適には５ｎｍの下地ＳｉＯ2 膜１５を堆積させたの
ち、上記の工程を繰り返すことによって多層構造（図に
おいては３層構造）のフォトホールバーニングメモリが
完成する。
【００５６】この場合、このフォトホールバーニングメ
モリに所定波長の光が照射されると、粒径に応じてその
波長に対応する吸収ピークを有するシリコン量子ドット
１２において、光が吸収されて電子−正孔対が生成さ
れ、生成された電子はＳｉＯ2膜１３をトンネルして多
結晶シリコン薄膜１４に移行し、シリコン量子ドット１
２に正孔が消滅しないで保持されることによって所定波
長の光が照射されたという情報が記憶される。
モリに所定波長の光が照射されると、粒径に応じてその
波長に対応する吸収ピークを有するシリコン量子ドット
１２において、光が吸収されて電子−正孔対が生成さ
れ、生成された電子はＳｉＯ2膜１３をトンネルして多
結晶シリコン薄膜１４に移行し、シリコン量子ドット１
２に正孔が消滅しないで保持されることによって所定波
長の光が照射されたという情報が記憶される。
【００５７】この所定の情報が記憶されたフォトホール
バーニングメモリに連続波長の光を照射した場合には、
以前に照射した所定の波長と同じ波長の光は最早吸収さ
れることがないので、吸収スペクトル中にピークが形成
され、以前に所定の波長の光が入射したという情報が検
出される。
バーニングメモリに連続波長の光を照射した場合には、
以前に照射した所定の波長と同じ波長の光は最早吸収さ
れることがないので、吸収スペクトル中にピークが形成
され、以前に所定の波長の光が入射したという情報が検
出される。
【００５８】この様に、本発明の方法を用いてシリコン
量子ドット１２を形成した場合には、孤立した量子ドッ
トを簡単に形成することができ、且つ、多層積層させる
ことも容易になる。
量子ドット１２を形成した場合には、孤立した量子ドッ
トを簡単に形成することができ、且つ、多層積層させる
ことも容易になる。
【００５９】次に、図６を参照して、本発明の量子ドッ
ト装置に関する第２の実施の形態である発光素子を説明
する。 図６参照 まず、ＬＰＣＶＤ装置を用いて、反応室内にＳｉＨ4 を
５０〜４００ｓｃｃｍ、好適には１００ｓｃｃｍ、及
び、Ｈｅを１００〜８００ｓｃｃｍ、好適には４００ｓ
ｃｃｍ流して、反応室内の気圧を０．１〜０．５Ｔｏｒ
ｒ、好適には０．２３Ｔｏｒｒとし、堆積温度を５５０
〜８５０℃、好適には６２０℃とした状態で、３０〜１
５０秒間、好適は６０秒間堆積を行うことによってｐ+
型シリコン基板１６上に設けた厚さ２〜４０ｎｍ、好適
には５ｎｍの熱酸化膜１７上にシリコン量子ドット１２
を堆積させる。
ト装置に関する第２の実施の形態である発光素子を説明
する。 図６参照 まず、ＬＰＣＶＤ装置を用いて、反応室内にＳｉＨ4 を
５０〜４００ｓｃｃｍ、好適には１００ｓｃｃｍ、及
び、Ｈｅを１００〜８００ｓｃｃｍ、好適には４００ｓ
ｃｃｍ流して、反応室内の気圧を０．１〜０．５Ｔｏｒ
ｒ、好適には０．２３Ｔｏｒｒとし、堆積温度を５５０
〜８５０℃、好適には６２０℃とした状態で、３０〜１
５０秒間、好適は６０秒間堆積を行うことによってｐ+
型シリコン基板１６上に設けた厚さ２〜４０ｎｍ、好適
には５ｎｍの熱酸化膜１７上にシリコン量子ドット１２
を堆積させる。
【００６０】次いで、同じＬＰＣＶＤ装置内にＳｉＨ4
及びＯ2 を流すことによって、シリコン量子ドット１２
を覆うように厚さ２〜４０ｎｍ、好適には５ｎｍのＳｉ
Ｏ2膜１８を堆積させたのち、ＳｉＯ2 膜１８上にＡｌ
電極１９を設けると共に、ｐ + 型シリコン基板１６の裏
面にオーミック電極２０を形成して発光素子が完成す
る。
及びＯ2 を流すことによって、シリコン量子ドット１２
を覆うように厚さ２〜４０ｎｍ、好適には５ｎｍのＳｉ
Ｏ2膜１８を堆積させたのち、ＳｉＯ2 膜１８上にＡｌ
電極１９を設けると共に、ｐ + 型シリコン基板１６の裏
面にオーミック電極２０を形成して発光素子が完成す
る。
【００６１】この発光素子に順バイアスを印加すること
によって、熱酸化膜１７を介してシリコン量子ドット１
２中に正孔が注入されてシリコン量子ドット１２中に形
成された量子準位を介して再結合発光することになる。
によって、熱酸化膜１７を介してシリコン量子ドット１
２中に正孔が注入されてシリコン量子ドット１２中に形
成された量子準位を介して再結合発光することになる。
【００６２】この場合、量子準位を介して再結合発光が
生ずるので、バルクのシリコンにおける発光よりも短波
長の発光が得られ、また、この発光波長はシリコン量子
ドット１２の大きさに依存するので、堆積時間、成長ガ
スの成分比、ガス圧、或いは、堆積温度を制御すること
によって中心発光波長を制御することができる。なお、
この場合も、シリコン量子ドット１２の大きさは所定範
囲内で分布するので、広がった波長範囲での発光が得ら
れる。
生ずるので、バルクのシリコンにおける発光よりも短波
長の発光が得られ、また、この発光波長はシリコン量子
ドット１２の大きさに依存するので、堆積時間、成長ガ
スの成分比、ガス圧、或いは、堆積温度を制御すること
によって中心発光波長を制御することができる。なお、
この場合も、シリコン量子ドット１２の大きさは所定範
囲内で分布するので、広がった波長範囲での発光が得ら
れる。
【００６３】次に、図７を参照して、本発明の量子ドッ
ト装置に関する第３の実施の形態である単電子メモリ素
子を説明する。 図７（ａ）及び（ｂ）参照 まず、下地ＳｉＯ2 膜２１上に堆積させた多結晶シリコ
ン層をパターニングしてソース領域２３、ドレイン領域
２４、及び、チャネル領域２５を形成し、次いで、少な
くともチャネル領域２５の表面にゲート酸化膜２７を形
成する。
ト装置に関する第３の実施の形態である単電子メモリ素
子を説明する。 図７（ａ）及び（ｂ）参照 まず、下地ＳｉＯ2 膜２１上に堆積させた多結晶シリコ
ン層をパターニングしてソース領域２３、ドレイン領域
２４、及び、チャネル領域２５を形成し、次いで、少な
くともチャネル領域２５の表面にゲート酸化膜２７を形
成する。
【００６４】次いで、ＬＰＣＶＤ装置を用いて、反応室
内にＳｉＨ4 を５０〜４００ｓｃｃｍ、好適には１００
ｓｃｃｍ、及び、Ｈｅを１００〜８００ｓｃｃｍ、好適
には４００ｓｃｃｍ流して、反応室内の気圧を０．１〜
０．５Ｔｏｒｒ、好適には０．２３Ｔｏｒｒとし、堆積
温度を５５０〜８５０℃、好適には６２０℃とした状態
で、３０〜１５０秒間、好適は６０秒間堆積を行うこと
によってゲート酸化膜２７を含む領域上にシリコン量子
ドット２２を堆積させる。
内にＳｉＨ4 を５０〜４００ｓｃｃｍ、好適には１００
ｓｃｃｍ、及び、Ｈｅを１００〜８００ｓｃｃｍ、好適
には４００ｓｃｃｍ流して、反応室内の気圧を０．１〜
０．５Ｔｏｒｒ、好適には０．２３Ｔｏｒｒとし、堆積
温度を５５０〜８５０℃、好適には６２０℃とした状態
で、３０〜１５０秒間、好適は６０秒間堆積を行うこと
によってゲート酸化膜２７を含む領域上にシリコン量子
ドット２２を堆積させる。
【００６５】次いで、同じＬＰＣＶＤ装置内にＳｉＨ4
及びＯ2 を流すことによって、シリコン量子ドット２２
を覆うように厚さ１０〜３００ｎｍ、好適には１００ｎ
ｍの第２ゲート絶縁膜２９を堆積させたのち、この第２
ゲート絶縁膜２９上にゲート電極２６を設けることによ
り、シリコン量子ドット２２をフローティング量子ドッ
ト２８とする単電子メモリ素子が完成する。
及びＯ2 を流すことによって、シリコン量子ドット２２
を覆うように厚さ１０〜３００ｎｍ、好適には１００ｎ
ｍの第２ゲート絶縁膜２９を堆積させたのち、この第２
ゲート絶縁膜２９上にゲート電極２６を設けることによ
り、シリコン量子ドット２２をフローティング量子ドッ
ト２８とする単電子メモリ素子が完成する。
【００６６】このフローティング量子ドット２８には、
ゲート酸化膜２７を介したトンネル注入によって一個の
電子のみが注入することが許されることになり、この一
個の電子の有無によって単電子メモリ素子のしきい値
（Ｖth）が変化することになり、メモリとして機能する
ことになる。
ゲート酸化膜２７を介したトンネル注入によって一個の
電子のみが注入することが許されることになり、この一
個の電子の有無によって単電子メモリ素子のしきい値
（Ｖth）が変化することになり、メモリとして機能する
ことになる。
【００６７】なお、これらの第１乃至第３の実施の形態
においても、使用する半導体はＳｉに限られるものでは
なく、ＧｅやＳｉＧｅ等の他のＩＶ族半導体を用いても
良く、これらの材料を用いた場合には、禁制帯幅の差に
より、光デバイスとして用いた場合には、吸収波長、発
光波長等がＳｉを用いた場合に比べて長波長側にシフト
することになり、また、単電子メモリ素子等の電子デバ
イスとして用いた場合には、移動度の差によりＳｉを用
いた場合に比べて動作速度が高速化する。
においても、使用する半導体はＳｉに限られるものでは
なく、ＧｅやＳｉＧｅ等の他のＩＶ族半導体を用いても
良く、これらの材料を用いた場合には、禁制帯幅の差に
より、光デバイスとして用いた場合には、吸収波長、発
光波長等がＳｉを用いた場合に比べて長波長側にシフト
することになり、また、単電子メモリ素子等の電子デバ
イスとして用いた場合には、移動度の差によりＳｉを用
いた場合に比べて動作速度が高速化する。
【００６８】
【発明の効果】本発明によれば、ＣＶＤ法を用いて多結
晶ＩＶ族半導体薄膜の堆積初期過程におけるＩＶ族半導
体核が形成される時間だけ少なくとも堆積を行うことに
よりＩＶ族半導体量子ドットを形成するので、孤立した
均一なＩＶ族半導体量子ドットを再現性良く形成するこ
とができ、また、多層化も容易になるので、フォトホー
ルバーニングメモリ、発光素子、或いは、単電子メモリ
素子等の特性の優れた量子ドット装置を簡単に製造する
ことができ、次世代の新機能素子、或いは、高集積化半
導体装置の基本構造として寄与するところが大きい。
晶ＩＶ族半導体薄膜の堆積初期過程におけるＩＶ族半導
体核が形成される時間だけ少なくとも堆積を行うことに
よりＩＶ族半導体量子ドットを形成するので、孤立した
均一なＩＶ族半導体量子ドットを再現性良く形成するこ
とができ、また、多層化も容易になるので、フォトホー
ルバーニングメモリ、発光素子、或いは、単電子メモリ
素子等の特性の優れた量子ドット装置を簡単に製造する
ことができ、次世代の新機能素子、或いは、高集積化半
導体装置の基本構造として寄与するところが大きい。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の量子ドットの堆積状態の説明図であ
る。
る。
【図３】本発明の量子ドットの低角Ｘ線回折強度の説明
図である。
図である。
【図４】量子ドットのサイズの堆積時間依存性の説明図
である。
である。
【図５】本発明の第１の実施の形態のフォトホールバー
ニングメモリの説明図である。
ニングメモリの説明図である。
【図６】本発明の第２の実施の形態の発光素子の説明図
である。
である。
【図７】本発明の第３の実施の形態の単電子メモリ素子
の説明図である。
の説明図である。
１ 絶縁基板 ２ ＩＶ族半導体量子ドット ３ 絶縁膜 ４ ＩＶ族半導体薄膜 ５ 下地絶縁膜 １１ 石英ガラス基板 １２ シリコン量子ドット １３ ＳｉＯ2 膜 １４ 多結晶シリコン薄膜 １５ 下地ＳｉＯ2 膜 １６ ｐ+ 型シリコン基板 １７ 熱酸化膜 １８ ＳｉＯ2 膜 １９ Ａｌ電極 ２０ オーミック電極 ２１ 下地ＳｉＯ2 膜 ２２ シリコン量子ドット ２３ ソース領域 ２４ ドレイン領域 ２５ チャネル領域 ２６ ゲート電極 ２７ ゲート酸化膜 ２８ フローティング量子ドット ２９ 第２ゲート絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/66 Ｈ０１Ｌ 29/66 21/8247 33/00 Ａ 29/788 29/78 ３７１ 29/792 33/00
Claims (10)
- 【請求項１】 化学気相成長法を用いて多結晶ＩＶ族半
導体薄膜の堆積初期過程におけるＩＶ族半導体核が形成
される時間だけ少なくとも堆積を行うことによりＩＶ族
半導体量子ドットを形成したことを特徴とする量子ドッ
トの製造方法。 - 【請求項２】 上記ＩＶ族半導体量子ドットの平均粒径
及び粒径分布を、堆積時間によって制御することを特徴
とする請求項１記載の量子ドットの製造方法。 - 【請求項３】 上記ＩＶ族半導体量子ドットの平均粒径
及び粒径分布を、成長ガスの成分比、ガス圧、及び、堆
積温度の内の少なくとも一つを変化させることによって
制御することを特徴とする請求項１記載の量子ドットの
製造方法。 - 【請求項４】 上記ＩＶ族半導体量子ドットを絶縁膜上
に堆積させることによって、完全に孤立したＩＶ族半導
体量子ドットを形成することを特徴とする請求項１乃至
３のいずれか１項に記載の量子ドットの製造方法。 - 【請求項５】 上記ＩＶ族半導体量子ドット上に絶縁膜
を堆積させることを特徴とする請求項４記載の量子ドッ
トの製造方法。 - 【請求項６】 上記ＩＶ族半導体量子ドットを絶縁膜上
に堆積させる工程、及び、次いで、上記ＩＶ族半導体量
子ドット上に絶縁膜を堆積させる工程を複数回繰り返し
て多層構造を形成することを特徴とする請求項５記載の
量子ドットの製造方法。 - 【請求項７】 上記ＩＶ族半導体が、Ｓｉ、Ｇｅ、及
び、ＳｉＧｅの内のいずれかであることを特徴とする請
求項１乃至６のいずれか１項に記載の量子ドットの製造
方法。 - 【請求項８】 絶縁基板上に請求項１記載の製造方法を
用いてＩＶ族半導体量子ドットを設けると共に、前記Ｉ
Ｖ族半導体量子ドット上に絶縁膜を介してＩＶ族半導体
薄膜を設けてフォトホールバーニングメモリを構成した
ことを特徴とする量子ドット装置。 - 【請求項９】 一導電型ＩＶ族半導体基板上に絶縁膜を
介して請求項１記載の製造方法を用いてＩＶ族半導体量
子ドットを設けると共に、前記ＩＶ族半導体量子ドット
上に絶縁膜を介して電極を設けて発光素子を構成するこ
とを特徴とする量子ドット装置。 - 【請求項１０】 絶縁体上に設けたＩＶ族半導体チャネ
ル領域上に、ゲート絶縁膜を介して請求項１記載の製造
方法を用いてＩＶ族半導体量子ドットを設け、前記ＩＶ
族半導体量子ドットをフローティング量子ドットとして
単電子メモリ素子を構成したことを特徴とする量子ドッ
ト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25740995A JPH09102596A (ja) | 1995-10-04 | 1995-10-04 | 量子ドットの製造方法及び量子ドット装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25740995A JPH09102596A (ja) | 1995-10-04 | 1995-10-04 | 量子ドットの製造方法及び量子ドット装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09102596A true JPH09102596A (ja) | 1997-04-15 |
Family
ID=17305983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25740995A Withdrawn JPH09102596A (ja) | 1995-10-04 | 1995-10-04 | 量子ドットの製造方法及び量子ドット装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09102596A (ja) |
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-
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