JPH09102546A - Method for calculating delay of semiconductor integrated circuit - Google Patents
Method for calculating delay of semiconductor integrated circuitInfo
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- JPH09102546A JPH09102546A JP7259775A JP25977595A JPH09102546A JP H09102546 A JPH09102546 A JP H09102546A JP 7259775 A JP7259775 A JP 7259775A JP 25977595 A JP25977595 A JP 25977595A JP H09102546 A JPH09102546 A JP H09102546A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路、
特にマクロ回路ブロックを持つ半導体集積回路におい
て、遅延計算を短時間で行う技術に関する。[0001] The present invention relates to a semiconductor integrated circuit,
Particularly, the present invention relates to a technique for performing delay calculation in a short time in a semiconductor integrated circuit having a macro circuit block.
【０００２】[0002]
【従来の技術】図５に従来の遅延計算のフローを示す。
ブロック相互間接続の配線１０３を実施しそれぞれのブ
ロックとそれらを結合する配線のレイアウトが確定して
から、配線長の計算３２を行う。この後配線の負荷容量
を求めるのであるが、この場合、過去の配線実施例３０
の平均配線長のデータ３１を基に、下地ごとの単位容量
データ１１３とを用いて、対象ブロック相互間接続配線
の負荷容量計算１０５を実施し、その後、遅延値計算１
０６を実施していた。2. Description of the Related Art FIG. 5 shows a conventional delay calculation flow.
The wiring length calculation 32 is performed after the wiring 103 for connecting the blocks to each other is implemented and the layout of the wirings connecting the blocks to each other is determined. After that, the load capacity of the wiring is obtained. In this case, the wiring wiring embodiment 30 in the past is used.
On the basis of the average wiring length data 31 of 1., the load capacitance calculation 105 of the target block interconnection wiring is executed using the unit capacitance data 113 for each base, and then the delay value calculation 1
Was carried out.
【０００３】また、そのような遅延値を半導体集積回路
の設計のなるべく早い段階で概算し、それを基に設計の
修正やフロアプランの決定を行うということも必要であ
り、そのためには、下地ごとの平均配線長を求めて、そ
れを基に仮想遅延値を算出するという方法もとられてい
た。It is also necessary to estimate such a delay value at the earliest possible stage in the design of a semiconductor integrated circuit, and to modify the design and determine the floor plan based on the estimated value. There has been a method of obtaining an average wiring length for each and calculating a virtual delay value based on the average wiring length.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
方法では、集積回路の規模が大きくなった場合に配線の
下地を判断するための計算や遅延計算の時間が増大する
という問題点があった。However, in the conventional method, there is a problem in that when the scale of the integrated circuit becomes large, the time for calculation for determining the base of the wiring and the delay calculation increase.
【０００５】また、大規模化に対応するため集積回路が
階層的に設計され、回路ブロックのレイアウト設計と、
複数の回路ブロックを結合するための配線が、別の段階
で実施されると、従来の技術による遅延計算方法では、
結合のための配線の段階で、それぞれの回路ブロックの
下地の判断を行わなければならず、計算時間の増大の問
題は依然として残っている。また、従来の方法では、す
べての配線が確定しなければ遅延計算はできず、また、
仮想的な遅延値の算出方法においても、回路ブロックの
結合のための配線段階において、回路ブロックごとの下
地の情報を利用することはできなかった。Further, in order to cope with a large scale, the integrated circuit is designed hierarchically, and the layout design of the circuit block and the
When the wiring for connecting a plurality of circuit blocks is implemented in another stage, the delay calculation method according to the conventional technique causes
At the stage of wiring for connection, the base of each circuit block must be determined, and the problem of increased calculation time still remains. Also, in the conventional method, delay calculation cannot be performed unless all wiring is fixed, and
Even in the method of calculating the virtual delay value, it is not possible to use the background information for each circuit block at the wiring stage for connecting the circuit blocks.
【０００６】[0006]
【課題を解決するための手段】第１の発明によれば、回
路ブロックの平均下地面積の情報を、前記回路ブロック
の上部を通過する配線の寄生電気容量の算出に用いるこ
とにより、遅延計算をより正確に行うことができ、ま
た、そのような回路ブロックが大きな場合や部分により
下地の状況が大きく異なる場合に、必要に応じて前記回
路ブロックの平均下地面積が、前記回路ブロックを構成
する複数の小回路ブロック毎に算出されていることによ
り、その精度を確保することができる。According to the first aspect of the present invention, the delay calculation is performed by using the information of the average base area of the circuit block for calculating the parasitic capacitance of the wiring passing through the upper part of the circuit block. If it is possible to carry out more accurately, and if such a circuit block is large or if the condition of the ground differs greatly depending on the part, the average ground area of the circuit block may be adjusted to a plurality of values that form the circuit block. Since it is calculated for each small circuit block, the accuracy can be secured.
【０００７】第２の発明によれば、回路ブロックの平均
下地面積の情報を、前記回路ブロックの上部を通過する
配線の寄生電気容量の算出に用いて、複数の前記配線を
行うことにより、前記寄生電気容量の値を確定配線とし
て選択する基準として用いることを特徴とする半導体集
積回路の配線方法を用いて、より正確な遅延情報を保っ
たまま配線することを可能とするものである。According to the second aspect of the present invention, the information on the average ground area of the circuit block is used for calculating the parasitic capacitance of the wiring passing through the upper part of the circuit block, and a plurality of the wirings are formed. By using a wiring method of a semiconductor integrated circuit characterized by using a value of a parasitic capacitance as a reference for selecting a fixed wiring, it is possible to perform wiring while maintaining more accurate delay information.
【０００８】また、第３の発明によれば、回路ブロック
の平均下地面積の値を持つことを特徴とする半導体回路
ライブラリを用いることにより、本発明の効果を増大す
ることができる。According to the third invention, the effect of the present invention can be increased by using the semiconductor circuit library characterized by having the value of the average base area of the circuit block.
【０００９】[0009]
【発明の実施の形態】本発明の構成によると、階層的に
設計される半導体集積回路において、回路ブロックを結
合する配線が大規模になっても、短い時間で正確な遅延
計算を行うことが可能であり、また、それぞれの回路ブ
ロックの下地の情報を正確に回路ブロックの結合のため
の配線時に利用することができる。According to the configuration of the present invention, in a hierarchically designed semiconductor integrated circuit, accurate delay calculation can be performed in a short time even if the wiring connecting the circuit blocks becomes large in scale. It is possible, and the information of the ground of each circuit block can be accurately used at the time of wiring for connecting the circuit blocks.
【００１０】図面を用いて本発明の実施例を説明する。 （実施例１）図１は本発明の実施例である遅延計算のフ
ロー図であり、平均下地面積の値を持つライブラリ１１
１を用いてのブロック内配線レイアウト１０１を実施し
た後、前記ライブラリ１１１が持っている平均下地面積
の値と、ブロック内の配線レイアウトの結果に基づくブ
ロック内の下地面積の割合の算出１０２を実施し、下地
面積の割合のデータ１１２を得る。ブロックが複数存在
する場合には、上記の操作をそれぞれのブロックに対し
て実施し、それぞれのブロック毎の下地面積の割合のデ
ータ１１２を求める。An embodiment of the present invention will be described with reference to the drawings. (Embodiment 1) FIG. 1 is a flow chart of delay calculation according to an embodiment of the present invention.
After performing the in-block wiring layout 101 using 1, the calculation 102 of the ratio of the average ground area value held by the library 111 and the ground area in the block based on the result of the wiring layout in the block is executed. Then, the data 112 of the ratio of the base area is obtained. When there are a plurality of blocks, the above operation is performed for each block to obtain the data 112 of the ratio of the background area for each block.
【００１１】これらのブロックを用いて、それぞれのブ
ロック相互間接続の配線１０３を実施する。このとき、
ブロック相互間の配線は、前記のブロックの上を通るも
のと通らないものが考えられるが、前記のブロックの上
を通るものについては、そのブロックに対応する前記下
地面積の割合のデータを用い、該当ブロック上の配線長
とから、それぞれの配線の平均負荷容量を求めることが
できる。このようにして対象ブロック上の配線長計算１
０４を実施する。また、前記のブロックの上を通らない
ものについては、該当部分の下地ごとの単位容量データ
１１３と、該当部分の配線長を用いて対象となる配線の
負荷容量を求めることができる。このようにして、対象
ブロック相互間接続配線の負荷容量計算１０５を実施す
る。負荷容量を求めた後、遅延値計算１０６を実施し、
実際の遅延値を求める。Using these blocks, the wiring 103 for connecting the blocks to each other is implemented. At this time,
The wiring between the blocks may be one that passes over the above block or one that does not pass through, but for those that pass over the above block, the data of the ratio of the base area corresponding to the block is used, The average load capacity of each wiring can be obtained from the wiring length on the block. In this way, the wiring length calculation on the target block 1
Perform 04. For those that do not pass over the blocks, the load capacitance of the target wiring can be obtained using the unit capacitance data 113 for each base of the relevant portion and the wiring length of the relevant portion. In this way, the load capacity calculation 105 of the interconnection between the target blocks is performed. After obtaining the load capacity, the delay value calculation 106 is performed,
Find the actual delay value.
【００１２】ここで、下地ごとの単位容量データ１１３
や、ライブラリ１１１が持っている下地面積の割合、あ
るいは下地面積の割合のデータ１１２における容量の表
現方法としては、平行平板の容量値や、フリンジ部の容
量値などでいいが、精度を高めたい場合には、さらに複
雑な容量モデルに基づいた容量値を持つことが可能であ
ることは言うまでもない。Here, the unit capacity data 113 for each background
As a method of expressing the ratio of the base area or the capacity 112 of the ratio of the base area held by the library 111, the capacity value of the parallel plate or the capacity value of the fringe portion may be used. It goes without saying that, in some cases, it is possible to have a capacity value based on a more complicated capacity model.
【００１３】さらに、ブロック内配線レイアウト実施１
０１ののち、下地面積の割合のデータ１１２を求めたも
のをマクロライブラリ１１４として扱い、その時に、下
地面積の割合のデータ１１２をマクロライブラリ１１４
の持つ情報として扱うことができる。Further, the wiring layout in block 1 is carried out.
After 01, the obtained data 112 of the base area ratio is treated as a macro library 114, and at that time, the data 112 of the base area ratio is stored in the macro library 114.
Can be treated as information that
【００１４】（実施例２）図２は、第２の実施例におけ
る半導体集積回路の配線の説明図であり、１が半導体集
積回路チップ、２、３、４、５、６は、ブロック、２
１、２２、２３は、ブロック相互間配線である。(Embodiment 2) FIG. 2 is an explanatory view of wiring of a semiconductor integrated circuit in the second embodiment, in which 1 is a semiconductor integrated circuit chip, 2, 3, 4, 5, and 6 are blocks.
Reference numerals 1, 22, and 23 are wirings between blocks.
【００１５】上記の図１を用いた説明では、それぞれの
ブロックの下地面積の割合のデータ１１２は、それぞれ
のブロックに対して１つのものであったが、ブロックが
大きい場合や、そのブロックの内部に部分的に下地の割
合が大きく異なる部分が存在する場合などには、フロッ
ク内を複数の小ブロック部分に分割してその小ブロック
ごとに下地面積の割合を求めると、対象ブロック相互間
接続配線の負荷容量計算１０５が正確になり、結果とし
て遅延値計算１０６が正確になる。In the above description with reference to FIG. 1, the data 112 of the ratio of the base area of each block is one for each block, but when the block is large or inside the block. If there is a part where the ratio of the ground is greatly different, the inside of the floc is divided into multiple small blocks and the ratio of the ground area is calculated for each small block. The load capacity calculation 105 becomes accurate, and as a result, the delay value calculation 106 becomes accurate.
【００１６】図２においては、ブロック５を勝負ロック
１１、１２、１３、１４に分割し、ブロック相互間配線
２２の負荷容量の計算においては、小ブロック１２の部
分と小ブロック１３の部分に分けて計算をする。In FIG. 2, the block 5 is divided into game locks 11, 12, 13, and 14, and in the calculation of the load capacitance of the inter-block wiring 22, it is divided into a small block 12 portion and a small block 13 portion. Calculate.
【００１７】（実施例３）上記の実施例は、配線結果か
らの遅延計算の方法であったが、図３は本発明の第３の
実施例としての配線方法のフロー図であり、本発明によ
る遅延の計算方法を配線の実施段階に適用し、最適な配
線を行う方法を示したものである。図１と同様に下地面
積の割合のデータ１１２を求めたあと、第１の配線ステ
ップ１２１を実施し、その配線に対応する遅延地計算１
０６を実施する。このあと、第２の配線ステップ１２２
を行い、遅延値計算１１６を実施する。さらに必要な
ら、第３の配線ステップ１２３を実施し、遅延値計算１
２６を実施する。(Embodiment 3) The above embodiment was a method of calculating the delay from the wiring result, but FIG. 3 is a flow chart of the wiring method as the third embodiment of the present invention. This is a method for performing optimal wiring by applying the delay calculation method according to (1) to the wiring implementation stage. Similar to FIG. 1, after obtaining the data 112 of the ratio of the base area, the first wiring step 121 is executed, and the delay point calculation 1 corresponding to the wiring is performed.
Carry out 06. After this, the second wiring step 122
Then, the delay value calculation 116 is performed. If necessary, the third wiring step 123 is performed to calculate the delay value 1
Carry out 26.
【００１８】複数の配線実施を行うのは、配線のアルゴ
リズム、配線の戦略や制約の違いなどによる試行を想定
している。また、本実施例では、配線実施を３回として
いるが、必要に応じてさらに増やすことも減らすことも
可能であることは言うまでもない。It is assumed that a plurality of wirings will be carried out by trials due to differences in wiring algorithms, wiring strategies and restrictions. Further, in the present embodiment, the wiring is carried out three times, but it goes without saying that the wiring can be further increased or decreased as necessary.
【００１９】上記の配線実施と遅延値計算１０６、１１
６、１２６の後、最適の遅延値の選択１３１を実施す
る。最適とは、一般的に最小の遅延値である場合が多い
が、異なった選択基準を用いることも可能である。The above wiring implementation and delay value calculation 106, 11
After 6,126, the optimum delay value selection 131 is performed. Optimal is often the smallest delay value, but different selection criteria can be used.
【００２０】このようにして、最終配線の選択１３２を
実施し、配線が確定する。 （実施例４）図４は、本発明の第４の実施例であるライ
ブラリの構成図であり、ライブラリの構成要素として、
回路モデル２０１、動作モデル２０２、会場・入出力端
子位置情報２０３、レイアウトデータ２０４という従来
のライブラリの構成要素に加えて、下地面積の値２０５
を持ち、フィールド酸化膜面積、ゲート酸化膜面積、ゲ
ート配線膜面積、第１層配線層面積、第２層配線層面積
の値を持つ。In this way, the selection 132 of the final wiring is executed and the wiring is fixed. (Embodiment 4) FIG. 4 is a block diagram of a library which is a fourth embodiment of the present invention.
In addition to the conventional library components such as the circuit model 201, the behavior model 202, the venue / input / output terminal position information 203, and the layout data 204, the value of the ground area 205
And the values of the field oxide film area, the gate oxide film area, the gate wiring film area, the first layer wiring layer area, and the second layer wiring layer area.
【００２１】ここで、下地面積の値としては、ｍ上記以
外に、精度やデバイスの構造に応じて、追加したり削除
したりすることが可能であることは言うまでもない。Here, it goes without saying that the value of the base area can be added or deleted depending on the precision and the structure of the device, in addition to the above value.
【００２２】[0022]
【発明の効果】以上のように、本発明の半導体集積回路
の遅延計算方法と半導体集積回路の配線方法と半導体回
路ライブラリを用いることにより、半導体集積回路の設
計において、回路ブロックを結合する配線に関するタイ
ミング設計を短時間に、かつ、設計の早い段階で正確に
実現することができ、高速、大規模な半導体集積回路の
設計を効率的に実施することができる。As described above, by using the delay calculation method of the semiconductor integrated circuit, the wiring method of the semiconductor integrated circuit, and the semiconductor circuit library of the present invention, the wiring for connecting the circuit blocks is designed in the design of the semiconductor integrated circuit. The timing design can be accurately realized in a short time and at an early stage of the design, and the high-speed, large-scale semiconductor integrated circuit can be efficiently designed.
【図１】本発明の実施例である遅延計算のフロー図FIG. 1 is a flow chart of delay calculation according to an embodiment of the present invention.
【図２】半導体集積回路の配線の説明図FIG. 2 is an explanatory diagram of wiring of a semiconductor integrated circuit.
【図３】本発明の実施例である配線方法のフロー図FIG. 3 is a flowchart of a wiring method according to an embodiment of the present invention.
【図４】本発明の実施例であるライブラリの構成図FIG. 4 is a block diagram of a library that is an embodiment of the present invention.
【図５】従来の遅延計算のフロー図FIG. 5 is a flowchart of a conventional delay calculation.
１０１ ブロック内配線レイアウトステップ １０２ 下地面積の割合の算出ステップ １０３ ブロック相互間接続の配線 １０４ 対象ブロック上の配線長計算ステップ １０５ 対象ブロック相互間接続配線の負荷容量計算ス
テップ １０６ 遅延値計算ステップ １１１ ライブラリ １１２ 下地面積の割合のデータ １１３ 下地ごとの単位容量データ １１４ マイクロライブラリ101 wiring layout step in block 102 step of calculating ratio of base area 103 wiring between blocks 104 wiring line calculation step on target block 105 step load capacity calculation step on target block interconnection wiring 106 delay value calculation step 111 library 112 Base area ratio data 113 Unit capacity data for each base 114 Micro Library
Claims (4)
回路ブロックの上部を通過する配線の寄生電気容量の算
出に用いることを特徴とする半導体集積回路の遅延計算
方法。1. A method of calculating delay in a semiconductor integrated circuit, wherein a value of an average ground area of a circuit block is used for calculating a parasitic capacitance of a wiring passing through an upper portion of the circuit block.
ブロックを構成する複数の小回路ブロック毎に算出され
ていることを特徴とする請求項１記載の半導体集積回路
の遅延計算方法。2. The delay calculation method for a semiconductor integrated circuit according to claim 1, wherein the average base area of the circuit block is calculated for each of a plurality of small circuit blocks forming the circuit block.
回路ブロックの上部を通過する配線の寄生電気容量の算
出に用いて、複数の前記配線を行った場合に、前記寄生
電気容量の値を確定配線として選択する基準として用い
ることを特徴とする半導体集積回路の配線方法。3. The value of the parasitic capacitance when a plurality of the wirings are made by using the value of the average ground area of the circuit block for calculating the parasitic capacitance of the wiring that passes through the upper portion of the circuit block. Is used as a criterion for selecting as a definite wiring, a wiring method for a semiconductor integrated circuit.
計算方法において用いられる半導体回路ライブラリであ
って、回路ブロックの平均下地面積の値を持つことを特
徴とする半導体回路ライブラリ。4. A semiconductor circuit library used in the delay calculation method for a semiconductor integrated circuit according to claim 1, wherein the semiconductor circuit library has a value of an average base area of a circuit block.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7259775A JPH09102546A (en) | 1995-10-06 | 1995-10-06 | Method for calculating delay of semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7259775A JPH09102546A (en) | 1995-10-06 | 1995-10-06 | Method for calculating delay of semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09102546A true JPH09102546A (en) | 1997-04-15 |
Family
ID=17338805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7259775A Pending JPH09102546A (en) | 1995-10-06 | 1995-10-06 | Method for calculating delay of semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09102546A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117524908A (en) * | 2023-10-31 | 2024-02-06 | 杭州行芯科技有限公司 | Parasitic capacitance calculation method and device and electronic equipment |
-
1995
- 1995-10-06 JP JP7259775A patent/JPH09102546A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117524908A (en) * | 2023-10-31 | 2024-02-06 | 杭州行芯科技有限公司 | Parasitic capacitance calculation method and device and electronic equipment |
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