JP4472193B2 - Repeater insertion apparatus, method, recording medium, and program for integrated circuit - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、集積回路におけるリピータ挿入装置および方法、記録媒体に関するものである。特に、比較的長い配線（ＲＣ遅延の大きな配線）を有する集積回路においてリピータを挿入する最適な位置と数を求めるリピータ挿入方式に関し、ＣＭＯＳやＳＯＩ構造を有する集積回路装置全般に適用可能なものである。
【０００２】
【従来の技術】
近年、半導体装置の集積化が進み、集積度が飛躍的に大きくなってきた。集積度が大きくなると、チップサイズも大きくなり、チップ内で離れた場所に配置される素子間（例えば駆動側のドライバと負荷側のレシーバとの間）を接続するために、比較的長い配線を設けることが必須となる。
【０００３】
一方、近年のコンピュータシステムでは、内部回路の動作基準となるクロック周波数として、８００ＭＨｚ、１ＧＨｚなどという非常に大きな周波数が用いられるようになってきた。このような大きなクロック周波数の下では、素子間の信号の転送時間を短くする必要があり、長い配線線路での転送遅延を如何に抑えるかが高速な装置を作る上での重要なポイントとなる。
【０００４】
そのために、ドライバとレシーバとの間を繋ぐ長い配線を複数の短い配線に分割し、その分割点に信号駆動能力を有するバッファタイプあるいはインバータタイプのリピータを挿入することが行われる。これまでのリピータ挿入は、(1) 遅延方程式を解析的に求めて配線を等間隔に分割する方法や、(2) 遅延解析ツールが仮想的にリピータを挿入し、遅延要求値との差が小さくなるように挿入前後の遅延を操作する方法などが採られてきた。
【０００５】
図２４は、上記(1) の遅延方程式を解析的に求めて配線を等間隔に分割する方法を説明するための図である。この方法は、１つの長い線路をｋ個の短い線路に均等に分割し、全体の遅延は分割した各線路のｋ倍であるとして求めるものである。均等分割された線路間に挿入されるリピータの１段当たりの５０％遅延は、線路の単位長さ当たりの容量と抵抗をそれぞれＣ₀ ，Ｒ₀ とおき、分割前の線路長をＬとすれば、次の式(1) で表される。
【０００６】
【数１】

【０００７】
ここで、式(1) 中のＲ_onはドライバ、リピータのオン抵抗、Ｃ_trはリピータ、レシーバの入力ゲート容量である。また、この式(1) では、挿入されるリピータ、信号を駆動するドライバ、信号の受け側のレシーバのゲートサイズは全て同じであることを想定している。上記式(1) をｋで偏微分してゼロとおくと、次の式(2) のように最適な分割数ｋを求めることができる。
【０００８】
【数２】

【０００９】
図２５は、リピータ分割前の配線長Ｌとリピータ分割数ｋとの関係を示す図である。式(2) から明らかなように、配線長Ｌの二乗が平行根の中の分子にあるので、リピータ分割前の配線長Ｌとリピータ分割数ｋとは線形の関係にある。この式(2) を配線長Ｌについて展開し、ｋ＝１を代入すれば、リピータ分割しないでドライバが駆動できる最大の線路長が計算される。
【００１０】
図２６は、上記(2) の遅延解析ツールによる処理手順を示すフローチャートである。ここでは、説明の簡単のために、図２７（ａ）に示すような分岐を有する配線においてリピータを挿入する場合について考える。
図２６に示すように、遅延解析ツールでは、遅延コンストレイント１、ネットリスト２、セルタイミングライブラリ３、配線容量・配線抵抗データ４および配置配線データベース５の各情報を用いる。
【００１１】
遅延コンストレイント１は、集積回路を構成する個々の素子であるセルＡからセルＢに至るパスおよびセルＡからセルＣに至るパスの遅延要求値（Ｒ_AB，Ｒ_AC）の情報である。ネットリスト２は、各セル間を繋ぐ複数の配線（ネット）のリスト情報である。セルタイミングライブラリ３は、個々のセルが持つ固有の遅延情報である。配線容量・配線抵抗データ４は、ネットリスト２中に含まれる各配線の容量および抵抗に関する情報である。また、配置配線データベース５は、各セルが集積回路内のどこに置かれ、その間の配線がどのように接続されているかを表した情報である。
【００１２】
遅延解析ツールでは、これらの情報を用いて、図２６のステップＳ１〜ステップＳ７の処理を全てのネットについて繰り返し行う。ステップＳ１では、遅延コンストレイント１を除く他の情報に基づいて遅延解析を行い、セルＡからセルＢに至るパスおよびセルＡからセルＣに至るパスの遅延時間（Ｔ_AB，Ｔ_AC）をそれぞれ計算する。
【００１３】
ステップＳ２では、このステップＳ１で計算した遅延時間Ｔ_AB，Ｔ_ACと、遅延コンストレイント１である遅延要求値Ｒ_AB，Ｒ_ACとに基づいて、 Slack値を計算する。 Slack値は、遅延要求値Ｒ_AB，Ｒ_ACから遅延時間Ｔ_AB，Ｔ_ACを減算することにより求まる。すなわち、Ａ→ＢのパスおよびＡ→Ｃのパスのそれぞれについて、以下のような計算を行う。
Slack＝Ｒ_AB−Ｔ_AB
Slack＝Ｒ_AC−Ｔ_AC
【００１４】
ステップＳ３では、上記ステップＳ２で計算した Slack値が負の値であるか否かを判断する。負の値であれば、遅延要求値よりも実際の遅延時間の方が大きいということなので、ステップＳ４に進み、そのパスにはリピータを１つ挿入して転送速度の高速化を図る。一方、計算された Slack値が負の値でなければ、ステップＳ５に進み、 Slack値が正の値であるか否かを更に判断する。
【００１５】
Slack値が正の値であれば、遅延要求値よりも実際の遅延時間の方が小さいということなので、ステップＳ６に進み、そのパスにはディレイゲートを１つ挿入する。一方、 Slack値が負の値でも正の値でもない場合は、遅延要求値と実際の遅延時間とが等しいということなので、そのパスにはリピータもディレイゲートも挿入せずに、次のステップＳ７へと処理を進める。
【００１６】
ステップＳ７では、上記ステップＳ４あるいはステップＳ６でリピータやディレイゲートが挿入された結果、またはその何れもが挿入されなかった結果として得られる遅延時間と遅延要求値との誤差が許容範囲内か否かを判断する。許容範囲内でなければ、ステップＳ１に戻って同様の処理を繰り返し行い、必要に応じてリピータやディレイゲートを更に追加挿入していく。そして、誤差が許容範囲内となったら、次のネットへと処理を進める。
【００１７】
以上のような処理において、例えば、
Slack＝Ｒ_AB−Ｔ_AB＜０
Slack＝Ｒ_AC−Ｔ_AC＞０
であったとすると、セルＡからセルＢに至るパスにはリピータが挿入され、セルＡからセルＣに至るパスにはディレイゲートが挿入されることになる。図２７（ｂ）はその挿入結果を示す図である。この例では、セルＡから配線の分岐点までの間にリピータが２つ挿入され、分岐点からセルＢまでの間にリピータが１つ挿入され、分岐点からセルＣまでの間にディレイゲートが３つ挿入されている。
【００１８】
【発明が解決しようとする課題】
しかしながら、上記式(1),(2) のように遅延方程式を解析的に求めて配線線路を等間隔に分割する方法では、１つのドライバと１つのレシーバとの間を繋ぐ単一線路を単に等間隔に分割するものであり、ドライバとレシーバとの間に配線の分岐やメタル乗り換え等がある場合は一切考慮していない。また、リピータ、ドライバ、レシーバのゲートサイズも全て同じでなければならず、集積回路の実際の配線には適用できないという問題があった。
【００１９】
すなわち、実際の集積回路においては、メタル配線レイヤが幾層にもなっていることが多い。また、配線のネットトポロジも分岐があったり、折れ曲がっていたり、メタル乗り換えやＶＩＡホールがあるのが常である。このように複雑な構成を有する配線の容量や抵抗については、配線そのものの太さや周囲の配線混雑具合などから値が決まる。そのため、均等にリピータ分割しようとしても、分岐したりメタルを乗り換えながら長い距離を走る配線では、式(1),(2) のように単純には表すことができない。
【００２０】
また、図２６のような遅延解析ツールを用いた方法では、対象とする配線上にリピータやディレイゲートを仮想的に挿入して遅延時間を計算し、それが遅延要求値に近づくように試行錯誤的に処理を繰り返すものである。そのため、集積回路が大規模になると、遅延解析そのものに多くの処理時間を要するという問題があった。仮に、ネット上の全部のノードが活性化できたとしても、あらゆるパスの遅延制約を見ながら遅延コンストレイントに近づくようにリピータ挿入を繰り返し行うのは、かなりの処理時間を必要とし、現実的な時間内に処理が終わらないこともあった。
【００２１】
特に、リピータ挿入の解析は、集積回路開発の初期の段階で行うことが要求される。しかし、この段階では、集積回路の設計が完全に定まっていないことが多く、この設計を変更した場合には、図２６のフローに従って解析処理を再度行わなければならず、設計を変更する度に膨大な時間がかかってしまうという問題があった。
【００２２】
本発明は、このような問題を解決するために成されたものであり、複雑な構成を有する集積回路においても、実際の配線に沿ったリピータ挿入の最適解を正確かつ短時間で得ることができるようにすることを目的とする。
【００２３】
【課題を解決するための手段】
本発明の集積回路におけるリピータ挿入装置および方法では、集積回路内の配線の経路および所定の物理量の情報をもとに、配線上に有する各ノード毎に配線抵抗と配線容量との関係を表したグラフを作成し、作成されたグラフ上の点と、配線抵抗−配線容量平面で前記グラフよりも大きい配線容量値となる所定の座標の３つの点とを頂点とする矩形の面積が最大となる点をリピータの挿入位置として求めるようにしている。
このように構成することにより、処理の負荷が大きい複雑な回路シミュレータや、静的・動的遅延解析ツールを用いなくても、最適なリピータの挿入位置を正確かつ高速に計算することが可能となる。
【００２４】
【発明の実施の形態】
以下、本発明の一実施形態を図面に基づいて説明する。
図１は、本実施形態による集積回路におけるリピータ挿入装置の要素的特徴を示す機能構成ブロック図である。また、図２は、本実施形態によるリピータ挿入方式の理論を説明するための図である。なお、本実施形態では、挿入するリピータとして、データの論理反転を考慮しなくても良いバッファタイプのリピータ（リピータバッファ）を用いるものとするが、インバータタイプのリピータを用いても良いことは言うまでもない。
【００２５】
まず、図２を用いて本実施形態のリピータ挿入理論について説明する。図２において、（ａ）はリピータ挿入前のモデルを示し、（ｂ）はリピータ挿入後のモデルを示す。図２（ａ）に示すリピータ挿入前においては、駆動側のドライバ１１と受け側のレシーバ１２との間に配線長Ｌの配線１３が接続されている。この配線１３の単位長さ当たりの抵抗をＲ₀ 、単位長さ当たりの容量をＣ₀ とした場合、ドライバ１１の入力からレシーバ１２の手前までの５０％遅延時間Ｔ_initは、エルモアの遅延式を用いて次の式(3) で表される。
【００２６】
【数３】

【００２７】
この式(3) において、Ｒ_onはドライバ１１のオン抵抗、Ｃ_trはレシーバ１２の入力ゲート容量である。また、α，γはそれぞれドライバ１１およびレシーバ１２のゲートサイズの比率を表すパラメータであり、基本ゲートサイズの係数倍であることを示す。
【００２８】
図２（ｂ）に示すように、配線１３の途中、例えばドライバ１１側から長さＬ₁ のところで配線１３を短い配線１４，１５に分割し、この分割点にゲートサイズの比率がβのリピータ１６を挿入したとする。この場合、ドライバ１１の入力からリピータ１６の手前までの遅延時間をＴ₁ 、リピータ１６の入力からレシーバ１２の手前までの遅延時間をＴ₂ とすると、これらの遅延時間Ｔ₁ ，Ｔ₂ はそれぞれエルモアの遅延式を用いて次の式(4),(5) のように表される。
【００２９】
【数４】

【００３０】
したがって、リピータ１６の挿入前後における遅延時間の差ΔＴを求めると、次の式(6) のようになる。特に、ドライバ１１、レシーバ１２およびリピータ１６のゲートサイズが全て同じであるとすると（α＝β＝γの場合）、式(6) は簡単になり、式(7) のように表される。
【００３１】
【数５】

【００３２】
図３に示すように、例えば横軸に抵抗値をとり、縦軸に容量値をとったｒ−ｃ平面に上記式(7) をプロットすると、遅延時間差ΔＴの式のイメージが分かりやすくなる。すなわち、式(7) の右辺は、配線１４，１５の線路長Ｌ₁ ，Ｌ−Ｌ₁ に依存しない第１項と依存性のある第２項とに分類される。このうち負の値である第１項は、リピータ１６自身が持つ固有遅延量を表している。また、正の値である第２項は、図３の斜線中に白抜きで示す矩形の面積を表しており、リピータ１６を挿入して速くなる遅延量を表している。
【００３３】
したがって、リピータ１６を挿入することにより、リピータ１６自身が持つ固有遅延によって系の遅延時間は第１項の分だけ遅くなる。しかしながら、ｒ−ｃ平面の直線ｌ上を動く点Ｐの決め方、すなわち、分割位置Ｌ₁ の決め方によっては、白抜き矩形の面積が大きくなり、第２項分の時間が第１項分の遅延時間の遅れを打ち消して、ドライバ１１とレシーバ１２との間の転送時間を速くすることが可能である。
【００３４】
なお、実際の集積回路では、ドライバ１１、レシーバ１２およびリピータ１６のゲートサイズが全て同じであることは稀であるので、実際の集積回路にこの式(7) を当てはめることができる場合はあまり無いと考えられる。そこで、実際の集積回路に沿った式(6) のｒ−ｃ平面を考えてみる。図４は、この式(6) とｒ−ｃ平面との関係を示す図である。
【００３５】
式(6) の右辺は、上記式(7) の第１項および第２項（※４）と同じ項と、ドライバ１１とリピータ１６のゲートサイズ差Ｒ_on（１／α−１／β）が反映された第３項（※１）と、リピータ１６とレシーバ１２の負荷容量差Ｃ_tr（γ−β）が反映された第４項（※２）と、上記ゲートサイズ差および負荷容量差の両方が反映された第５項（※３）とに分類される。
【００３６】
この図４の場合は、分割位置Ｌ₁ の決め方によって、リピータ１６の固有遅延を表す第１項 [Ｔ₀（β）＋０．７Ｒ_onＣ_tr] よりも残りの第２〜５項（※１＋※２＋※３＋※４）の方が大きければ、第１項分の遅延時間の遅れを打ち消してドライバ１１とレシーバ１２との間の転送時間を速くすることが可能である。よって、リピータ１６を挿入して配線１３上の転送時間を速くする問題は、白抜き矩形の面積が最大となる点Ｐを探し出す問題に置き換えられる。
【００３７】
以上は、ドライバ１１とレシーバ１２との間の配線１３に分岐がない場合の例であった。次に、配線の途中に分岐が存在する場合を例にとって説明する。図５は、配線の途中に分岐点Ｂを有するモデルおよび、そのモデルにおけるリピータ挿入前後の遅延時間差ΔＴの式とｒ−ｃ平面との関係を示す図である。
【００３８】
配線の途中に分岐点Ｂが存在する場合は、その分岐点Ｂに接続される複数の部分枝１７のうちの１つに着目し、残りの部分枝はレシーバ１２の入力ゲート容量と配線容量の全てを足し込んで容量Ｃ_B に置き換えて、分岐点Ｂにぶら下げる。この場合、図５に示すように、ｒ−ｃ平面上における抵抗値と容量値との関係を表す線分は、分岐点Ｂの位置で容量Ｃ_B の分だけ非連続となって折れ線状になるが、グラフに表すことは可能である。
【００３９】
この場合は、ドライバ１１からレシーバ１２に至るまでの配線抵抗および配線容量の値を、配線をノード毎に分割した各区間（図５中に▲１▼〜▲５▼で示すセグメント）毎に順にプロットしてそれぞれの区間方程式を決定する。このとき、区間▲１▼と区間▲５▼はそれぞれ、ドライバ１１とリピータ１６とのゲートサイズ差Ｒ_on（１／α−１／β）、リピータ１６とレシーバ１２との負荷容量差Ｃ_tr（γ−β）に依存し、この区間に点Ｐの最適解はあり得ない。よって、最適な点Ｐの位置を算出する場合にこの区間は考慮しなくても良いので、図５に示すような座標軸の変換を行う。
【００４０】
残りの区間▲２▼〜▲４▼のうち、区間▲２▼の線分は、ドライバ１１の入力から分岐点Ｂに至るまでの配線抵抗と配線容量とにより決定される線分である。区間▲３▼の線分は、分岐点Ｂに接続された着目枝以外の部分枝について、その総和の容量Ｃ_B を与える線分である。また、区間▲４▼の線分は、分岐点Ｂから着目枝のレシーバ１２に至るまでの配線抵抗と配線容量とにより決定される線分である。本実施形態では、このように決定したｒ−ｃ平面の区間線分上で点Ｐを移動させ、そのとき作られる白抜き矩形の面積が最大となるポイントを見つける処理を行う。
【００４１】
図６は、ドライバ１１からレシーバ１２の間にリピータ１６を２つ挿入する場合の例を示す図である。この場合は、点Ｐ₁ によって決まる白抜き矩形の面積と、点Ｐ₂ によって決まる白抜き矩形の面積の総和が最大となる点Ｐ₁ ，Ｐ₂ をそれぞれ求める処理を行うことになる。
【００４２】
以上のことを、例えばドライバ１１からレシーバ１２の間にＮ個の区間を有する配線中にＮ個のリピータ１６を挿入する場合にも適用できるように、式を拡張して以下に説明する。Ｎ個の区間における区間線分の方程式をそれぞれ、
ｇ₁(ｒ) ＝ａ₁ｒ＋Ｃ₁
ｇ₂(ｒ) ＝ａ₂ｒ＋Ｃ₂
・・・・・・
ｇ_N(ｒ) ＝ａ_Nｒ＋Ｃ_N
とする。また、それぞれの区間上に点Ｐ₁ ，Ｐ₂ ，…，Ｐ_N が１つずつ存在するものとすると、それらの点Ｐ₁ ，Ｐ₂ ，…，Ｐ_N によって決まる白抜き矩形の面積の総和Ｓ_r は、次の式(8) のように表される。
【００４３】
【数６】

【００４４】
ここで、式(8) 中におけるｘ₁ ，ｘ₂ ，…，ｘ_N は、それぞれ点Ｐ₁ ，Ｐ₂ ，…，Ｐ_N の位置を表す変数である。この式(8) を各位置変数ｘ₁ ，ｘ₂ ，…，ｘ_N で偏微分し、得られた結果を適当に並び替えると、式(9) のように表すことができる。この式(9) で表される行列式を計算し、ｘ₁ ，ｘ₂ ，…，ｘ_N の値を求めることにより、Ｎ個のリピータ１６を挿入する最適な位置が見つかる。
【００４５】
【数７】

【００４６】
したがって、リピータ１６を１個挿入した場合、２個挿入した場合、・・・Ｎ個挿入した場合の白抜き矩形の面積をそれぞれ計算し、その中で最も面積が大きくなったものを最適解として選ぶことにより、ドライバ１１とレシーバ１２との間に挿入するリピータ１６の数と位置を求めることができる。なお、参考までに、リピータ１６を１個、２個あるいは３個挿入した場合の点Ｐの最適な位置を次の表１に示しておく。
【００４７】
【表１】

【００４８】
次に、図１を用いて、上述のような本実施形態によるリピータ挿入方式を実現する装置の機能構成について説明する。
図１に示すように、本実施形態のリピータ挿入装置は、前処理部６、ネット抽出部７、ｒ−ｃグラフ作成部８およびリピータ挿入解析部９を備えている。上記前処理部６は、更にリピータ挿入前遅延演算部１０を備えている。
【００４９】
これらの各ブロック６〜９は、遅延コンストレイント１、ネットリスト２、セルタイミングライブラリ３、配線容量・配線抵抗データ４および配置配線データベース５の各情報を用いて以下のような処理を行う。すなわち、本実施形態のリピータ挿入方式では、まず、集積回路の論理的なデータとなるネットリスト２が必要である。また、集積回路内のセルやマクロ、あるいはブロックやサブチップレベルの配置配線後にリピータ１６の挿入を行うので、それらの配置座標などが分かる配置配線データベース５が必要である。
【００５０】
また、リピータ１６を挿入するネットは、配線が長く配線抵抗が支配的な領域であるので、配線容量・配線抵抗データ４も必要である。この配線容量・配線抵抗データ４は、メタル配線レイヤや配線の太さ、あるいは周囲の配線混雑具合などに応じて各ノード毎に設定される。また、リピータ１６の挿入前後の遅延解析を行う上で、セルやマクロなどの固有遅延を表したセルタイミングライブラリ３も必要である。さらに、リピータ１６の挿入時に、そのネットを速くするのか、遅くするのかなどを判断するために、遅延要求値である遅延コンストレイント１も必要となる。
【００５１】
前処理部６は、リピータ挿入の解析を行う前に必要な解析処理を行う。特に、リピータ挿入前遅延演算部１０において、リピータ１６を挿入する前の状態について遅延解析を行い、ネット上における各ノードの実際の遅延時間を演算する。なお、ノードとは、ドライバ１１からレシーバ１２に至るまでのパスを幾つかに分割したそれぞれの位置を言う。ノードの数や位置は、要求する解析精度と解析にかかる処理時間とのトレードオフで任意に決めれば良いが、配線の分岐点は必ずノードとして含む必要がある。
【００５２】
ネット抽出部７は、ネットリスト２が備える複数のネットの中から、長い配線を駆動しているネットを抽出する。これは、リピータ１６を挿入すべきネットは、比較的配線が長く配線抵抗が遅延に効いているような領域だからである。以降の処理は、ここで抽出したネットのみを対象として行う。
【００５３】
ｒ−ｃグラフ作成部８は、ドライバ１１からレシーバ１２に至るまでの配線抵抗および配線容量の値を各配線セグメント毎にプロットして区間方程式を決定することにより、ｒ−ｃグラフを作成する。なお、ここではｒ−ｃグラフを作成するとしているが、グラフそのものは作成せず、それに対応する区間方程式を作成するだけでも良いことは言うまでもない。
【００５４】
リピータ挿入解析部９は、作成されたｒ−ｃグラフをもとに、ｒ−ｃグラフの区間線分上で点Ｐを順次移動させ、そのとき作られる白抜き矩形の面積が最大となるポイントを見つける処理を行うことにより、リピータ１６を挿入する数と位置を解析する。
【００５５】
なお、図１に示した本発明による集積回路におけるリピータ挿入装置及び方法は、コンピュータのＲＡＭやＲＯＭなどに記憶されたプログラムが動作することによって実現できる。このプログラムは本発明の実施形態に含まれる。
【００５６】
具体的に、上記プログラムは、例えばＣＤ−ＲＯＭのような記録媒体に記録し、或いは各種伝送媒体を介し、コンピュータに提供される。上記プログラムを記録する記録媒体としては、ＣＤ−ＲＯＭ以外に、フロッピーディスク、ハードディスク、磁気テープ、光磁気ディスク、不揮発性メモリカード等を用いることができる。他方、上記プログラムの伝送媒体としては、プログラム情報を搬送波として伝搬させて供給するためのコンピュータネットワーク（ＬＡＮ、インターネットの等のＷＡＮ、無線通信ネットワーク等）システムにおける通信媒体（光ファイバ等の有線回線や無線回線等）を用いることができる。
【００５７】
また、コンピュータが供給されたプログラムを実行することにより上述の実施形態の機能が実現されるだけでなく、そのプログラムがコンピュータにおいて稼働しているＯＳ（オペレーティングシステム）あるいは他のアプリケーションソフト等と共同して上述の実施形態の機能が実現される場合や、供給されたプログラムの処理の全てあるいは一部がコンピュータの機能拡張ボードや機能拡張ユニットにより行われて上述の実施形態の機能が実現される場合も、かかるプログラムは本発明の実施形態に含まれる。
【００５８】
図７および図８は、本実施形態によるリピータ挿入アルゴリズムを詳細に示すフローチャートである。なお、このフローチャートの処理に入る前に、上述した遅延コンストレイント１、ネットリスト２、セルタイミングライブラリ３、配線容量・配線抵抗データ４および配置配線データベース５などのデータやライブラリを準備しておくことが必要である。
【００５９】
図７において、まず最初にリピータ挿入の前処理を行う。すなわち、まずステップＳ１１でネットリスト２の情報を読み込む。次のステップＳ１２では、その読み込んだネットリスト２を対象として、セルタイミングライブラリ３、配線容量・配線抵抗データ４および配置配線データベース５の各情報に基づいてリピータ挿入前の遅延解析を行い、各ノードのスルーレートおよび実際の遅延時間を算出する。そして、ステップＳ１３で、上記算出されたスルーレート２０を記録媒体に格納するとともに、ステップＳ１４で、上記算出されたリピータ挿入前の実際の遅延時間２１を記録媒体に格納する。以上がリピータ挿入前処理である。
【００６０】
次に、ステップＳ１５〜Ｓ１７において、上記ステップＳ１１で読み込んだネットリスト２の中から、長い配線を駆動しているネットを抽出し、それをリピータ挿入候補ネットのリスト２２として記録媒体に格納する。すなわち、個々のネット毎にネットの総容量からネット長を見積もり、そのネット長がある基準よりも長いものを抽出することにより、リピータ挿入による対処を行うべき長い配線のネットの候補を絞り込む。
【００６１】
以下、このように抽出された複数のネット候補Ｎ_rep の１つ１つに対して、ステップＳ１８〜図８のステップＳ３９のループ処理を行う。この中で、まずステップＳ１９〜Ｓ２１では、リピータ挿入候補として抽出されたネット候補Ｎ_rep のスルーレートをチェックする。すなわち、ステップＳ１９では、上記ステップＳ１３で記録媒体に格納された各ネットのスルーレート２０のうち、現在注目しているネット候補Ｎ_rep の入力スルーレートをチェックする。
【００６２】
そして、ステップＳ２０で、そのネット候補Ｎ_rep のスルーレートが基準値よりも大きいか否かを判断し、大きければステップＳ２１に進み、警告メッセージを出力する。すなわち、本実施形態のリピータ挿入アルゴリズムでは、エルモア遅延式を利用してリピータ１６の挿入位置を決めている。そのため、ドライバ１１に入ってくる信号は、ステップファンクションを想定している。そこで、ネットの入力スルーレートが基準値よりも大きい場合には、エルモア遅延式のモデルに合わなくなることをメッセージとして出力する。
【００６３】
このメッセージを受けたユーザは、必要に応じて集積回路の設計のやり直し（ネットリスト２、セルタイミングライブラリ３、配線容量・配線抵抗データ４、配置配線データベース５などの情報の更新）を行うことになる。なお、この警告メッセージを無視して処理を続行しても、著しく悪い結果は得られないが、そのネットについては最適なリピータ挿入位置には必ずしもならないことに注意しなければならない。
【００６４】
次に、図８のステップＳ２２〜Ｓ２９において、抽出されたネット候補Ｎ_rep のｒ−ｃグラフを作成する。すなわち、まずステップＳ２２では、現在注目しているネット候補Ｎ_rep が持つ１つ以上のリーフノードをリーフノードリスト２３として記録媒体に格納する。ここで、リーフノードとは、レシーバ１２の直前にあるノードのことを言う。
【００６５】
図９は、ある１つのネット候補Ｎ_rep およびそのｒ−ｃグラフの一例を示す図である。リピータ挿入すべきネット候補Ｎ_rep として抽出された１つのネットが図９（ａ）のように構成されているとする。このネットは、配線の途中に分岐点を有しており、１つのドライバ１１から２つのレシーバ１２へと２つのパスが形成されている。ドライバ１１の直後のノードをルートノードと呼び、レシーバ１２の直前のノードをリーフノードと呼ぶ。この図９（ａ）に示すネットにおいて一方のレシーバ１２に至るパスには、これらのルートノードおよびリーフノードの他に、３つのノードＮ_i ，Ｎ_i+1 ，Ｎ_i+2 が含まれている。
【００６６】
上記ステップＳ２２でリーフノードリスト２３を記録媒体に格納したら、その１つ以上のリーフノードの１つ１つに対して、ステップＳ２３〜Ｓ２９のループ処理を実行する。この中で、まずステップＳ２４では、ルートノードから１つのリーフノードまでパスを検索し、その途中に分岐点があるかどうかをステップＳ２５で判断する。そして、分岐点があった場合は、ステップＳ２６に進む。
【００６７】
ステップＳ２６では、現在注目しているリーフノード以外で、分岐点につながっている残りのリーフノードに至るパスの全ての容量（配線容量や入力ゲート容量）の総和Ｃ_B を算出する。そして、ステップＳ２７で、上記算出した総容量Ｃ_B を分岐点に付加する。図９（ａ）の例では分岐点を有しているので、このステップＳ２６、Ｓ２７の処理を行うことになる。
【００６８】
この場合、例えば一方のリーフノードｉに至るパスに注目していた場合、分岐点から他方のリーフノードｉ＋１までの部分枝の総容量Ｃ_B を算出し、それを分岐点に付加する。また、ステップＳ２３〜Ｓ２９のループ処理が１回終わって、他方のリーフノードｉ＋１に至るパスに注目していた場合には、分岐点から一方のリーフノードｉまでの部分枝の総容量Ｃ_B ’を算出し、それを分岐点に付加することになる。
【００６９】
上記ステップＳ２５で分岐点がないと判断した場合、および分岐点があると判断した場合において上記ステップＳ２７の処理を行った後は、ステップＳ２８に進む。ステップＳ２８では、配線セグメントごとに区間方程式を作成することにより、ｒ−ｃグラフを作成する。図９（ｂ）は、図９（ａ）に示すネットにおいて一方のリーフノードｉに注目したときに作成されるｒ−ｃグラフの例を示す図である。ｒ−ｃグラフ上において、配線セグメントは基本的にはノード間の位置に対応するが、分岐点においてはｒ−ｃ平面上では容量軸方向への「飛び」として現れる。
【００７０】
このようにしてｒ−ｃグラフを作成したら、次にステップＳ３０〜Ｓ３９のループ処理において、図６に示したようにｒ−ｃグラフの区間線分上で点Ｐを順次移動させ、そのとき作られる白抜き矩形の面積が最大となるポイントを見つける処理を行うことにより、リピータ１６を挿入する数と位置を解析する。
【００７１】
すなわち、まず、挿入するリピータ１６の個数を１個（Ｎ＝１）として、ステップＳ３１で後述するリピータ挿入アルゴリズムを実行し、リピータ１６を１個挿入したことにより速くなる遅延の最適な利得Ｓ_rep （上記白抜き矩形の最大面積）を計算する。そして、ステップＳ３２で、その計算した利得Ｓ_rep がリピータ１個分の固有遅延よりも大きいかどうかを判断する。ここで、リピータ１６の固有遅延よりも利得Ｓ_rep の方が大きくない場合には、リピータ１６を挿入する効果がないとしてミスとなる。
【００７２】
一方、リピータ１６の固有遅延よりも利得Ｓ_rep の方が大きい場合には、リピータ１６を挿入することになる。この場合は、ステップＳ３３に進み、今回リピータＮ個について計算した利得Ｓ_rep [N] の方が前回のループでリピータＮ−１個について計算した利得Ｓ_rep [N-1] よりも大きいかどうかを判断する。そして、今回計算した利得Ｓ_rep の方が大きい場合は、リピータ１６の数を更に１個増やせば利得Ｓ_rep がまだ大きくなる可能性があるので、ステップＳ３４に進み、リピータ１６の個数を１つ増やしてステップＳ３５からステップＳ３０へと戻る。なお、今の例ではリピータ１６の数を１個（Ｎ＝１）としており、前回のループ処理はないので、必ずステップＳ３４へ進むことになる。
【００７３】
ステップＳ３５からステップＳ３０へと戻った場合は、ステップＳ３１で、挿入するリピータ１６の個数を２個（Ｎ＝２）として後述するリピータ挿入アルゴリズムを実行し、リピータ１６を２個挿入したことにより速くなる遅延の最適な利得Ｓ_rep を計算する。そして、ステップＳ３２で、その計算した利得Ｓ_rep がリピータ２個分の固有遅延よりも大きいかどうかを判断し、その結果に応じて処理を分岐する。以下同様にして、挿入するリピータ１６の個数を１個ずつ増やしながらステップＳ３０〜Ｓ３５のループ処理を繰り返し実行していく。
【００７４】
そして、ステップＳ３３で、Ｎ個のリピータ１６を挿入する場合について計算した利得Ｓ_rep [N] が、Ｎ−１個のリピータ１６を挿入する場合について計算した利得Ｓ_rep [N-1] よりも大きくならなくなったら、リピータ１６をＮ−１個挿入する場合の挿入数が最適ということになる。この場合は、ステップＳ３６に進み、遅延コンストレイント１とリピータ挿入前の実際の遅延時間２１とを用いて、 Slack値（＝遅延要求値−実際の遅延）を計算する。
【００７５】
次のステップＳ３７では、上記計算した Slack値が小さくなっているかどうかを判断する。 Slack値が小さくなっていなければ、リピータ１６を挿入する効果がないのでミスとなる。一方 Slack値が小さくなっていれば、リピータ１６を挿入する効果があるので、ステップＳ３８に進み、リピータ１６をＮ−１個挿入するとしたときに計算したリピータ１６の挿入位置を解析の結果として返す。このようにして１つのネットに関する処理が終わると、ステップＳ３９から図７のステップＳ１８に戻り、次のネットへと処理を進める。
【００７６】
図２３は、リピータ１６の挿入個数に応じたリピータ１６の固有遅延と利得との関係を示す図である。図２３に示すように、リピータ１６の挿入個数を多くしていくと、リピータ１６の固有遅延はＮ倍ずつ大きくなっていく。一方、利得Ｓ_rep は、リピータ１６の挿入個数を多くしていくに従って対数的に大きくなっていき、リピータ１６の挿入個数に対する利得Ｓ_rep の増分は徐々に減ってくる。
【００７７】
そのため、ある挿入個数を境界として固有遅延の方が利得Ｓ_rep を上回ってしまい、それ以上リピータ１６を挿入すると却って遅延量が大きくなってしまうことになる。そこで、上記ステップＳ３７のような判断を行い、適切なリピータ個数を求めるようにしている。
【００７８】
以下に、上記図８のステップＳ３１におけるリピータ挿入アルゴリズムの詳細な例を示す。なお、ここでは、リピータ１６を１個挿入する場合の利得計算アルゴリズムを図１０および図１１に示し、リピータ１６を２個挿入する場合の利得計算アルゴリズムを図１２および図１３に示し、リピータ１６を３個挿入する場合の利得計算アルゴリズムを図１４および図１５に示す。
【００７９】
リピータ１６を１個挿入する場合の利得Ｓ_rep は、図１０（ａ）に示すように１つの白抜き矩形の面積Ｓ₁ と等しくなる（Ｓ_rep ＝Ｓ₁ ）。ここで、配線の端から抵抗ｘの分だけ進んだ位置にリピータ１６を挿入した場合における白抜き矩形の面積Ｓ₁ は、
Ｓ₁ ＝ｘ（Ｃ₀ −ｇ₁ (x) ）＝ａ₁ ｘ（Ｒ₁ −ｘ）
ただし、Ｒ₁ ＝（Ｃ₀ −Ｃ₁ ）／ａ₁
と表せる。なお、Ｃ₀ は配線の単位長さ当たりの容量、Ｃ₁ は区間線分の容量軸との切片、ａ₁ は区間線分の傾きである。
【００８０】
また、最適な利得Ｓ_rep を求める際には、図１０（ｂ）に示すように複数のセグメントｉ（ｉ＝Ｉ〜Ｖ）ごとに処理を進めていく。この場合において、１つのセグメントｉについて解析しているときに、得られたｘの値がそのセグメントｉの範囲内かどうか、つまり、Ｒⁱ _min ≦ｘ≦Ｒⁱ _max かどうかを判断し、この範囲を越えたｘの解が得られたときには、そのセグメントｉにおいてはｘの値をＲⁱ _min またはＲⁱ _max として処理を進めていく。
【００８１】
すなわち、図１１に示すように、ネット上の複数のセグメントｉの１つ１つ（ｉ＝１〜Ｅ）に対して、ステップＳ４１〜Ｓ５２のループ処理を繰り返し行う。この中で、まずステップＳ４２では、１つのセグメントｉにおける区間線分の傾きおよび容量軸切片にそれぞれ値ａ₁ ，Ｃ₁ を代入し、ステップＳ４３では、当該区間線分（正確にはその区間線分の延長線上にある直線全てを含む）上で白抜き矩形の面積Ｓ₁ が最大となるｘの値を計算する。
【００８２】
そして、ステップＳ４４で、上記計算したｘの値がＲⁱ _min ≦ｘ≦Ｒⁱ _max を満たすかどうかを判断する。これを満たす場合には、計算されたｘの値が当該セグメントｉの範囲内にきちんと入っているということなので、ステップＳ４５に進んでその計算されたｘの値をそのまま採用する。一方、上記計算されたｘの値がＲⁱ _min ≦ｘ≦Ｒⁱ _max を満たさない場合は、計算されたｘの値が当該セグメントｉの範囲内に入っていないということなので、ステップＳ４６に進み、そのｘの値がＲⁱ _min より小さいかどうかを更に判断する。
【００８３】
ここで、上記計算されたｘの値がＲⁱ _min より小さい場合は、ステップＳ４７に進み、ｘの値としてＲⁱ _min を採用する。また、上記ステップＳ４６でｘの値がＲⁱ _min より小さくないと判断された場合は、ステップＳ４８に進み、ｘの値としてＲⁱ _max を採用する。以上のようにステップＳ４５、ステップＳ４７あるいはステップＳ４８において採用するｘの値が決まったら、ステップＳ４９に進み、求めたｘの値から白抜き矩形の面積Ｓ₁ を計算することにより、利得Ｓ_rep を求める。
【００８４】
次のステップＳ５０では、上記ステップＳ４９にてあるセグメントについて計算された利得Ｓ_rep が、これまで他のセグメントについて計算された利得Ｓ_rep と比べて大きいかどうかを判断する。今回計算した利得Ｓ_rep がこれまで計算した中で最大であれば、ステップＳ５１に進み、そのときの利得Ｓ_rep およびｘの値を記録媒体に記憶した後、ステップＳ５２からステップＳ４１に戻り、次のセグメントｉ＋１へと処理を進める。
【００８５】
このようなループ処理を繰り返し行うことにより、リピータ１６を１個挿入する場合における最適なｘの値と利得Ｓ_rep が得られる。例えば、図１０（ｂ）において、ｘの最適解が２番目のセグメントII上にあるとすると、セグメントＩについて処理しているときにはステップＳ４８によりｘの値としてＲⁱ _max が採用され、セグメントIIについて処理しているときにはステップＳ４５によりｘの値がそのまま採用され、セグメントIII について処理しているときにはステップＳ４７によりｘの値としてＲⁱ _min が採用される。そして、セグメントIIについて処理しているときのｘの値および利得Ｓ_rep が、リピータ１６を１個挿入する場合の最適解として最終的に記録媒体に記憶されることになる。
【００８６】
また、リピータ１６を２個挿入する場合の利得Ｓ_rep は、図１２（ａ）に示すように２つの白抜き矩形の面積Ｓ₁ ，Ｓ₂ の合計面積と等しくなる（Ｓ_rep ＝Ｓ₁ ＋Ｓ₂ ）。この場合、図１２（ｂ）に示すように、２つのリピータ１６を挿入するセグメント（区間番号）をそれぞれｉ，ｊとした場合に、前段のセグメントｉと後段のセグメントｊはｉ≦ｊの関係にあるものとする。
【００８７】
ここで、配線の端から抵抗ｘの分だけ進んだ位置に前段のリピータ１６を挿入した場合における白抜き矩形の面積Ｓ₁ は、
Ｓ₁ ＝ｘ（Ｃ₀ −ｇ₁ (x) ）＝ａ₁ ｘ（Ｒ₁ −ｘ）
ただし、Ｒ₁ ＝（Ｃ₀ −Ｃ₁ ）／ａ₁
と表せる。
【００８８】
また、配線の端から抵抗ｙの分だけ進んだ位置に後段のリピータ１６を挿入した場合における白抜き矩形の面積Ｓ₂ は、
Ｓ₂ ＝ｙ（Ｃ₀ −ｇ₂ (y) ）＝ａ₂ （ｙ−ｘ）（Ｒ₂ −ｙ）
ただし、Ｒ₂ ＝（Ｃ₀ −Ｃ₂ ）／ａ₂
と表せる。なお、Ｃ₀ は配線の単位長さ当たりの容量、Ｃ₁ ，Ｃ₂ はそれぞれの区間線分の容量軸との切片、ａ₁ ，ａ₂ はそれぞれの区間線分の傾きである。
【００８９】
また、リピータ１６を２個挿入する場合における最適な利得Ｓ_rep を求める際にも、図１２（ｃ）に示すように複数のセグメントごとに処理を進めていく。
【００９０】
すなわち、図１３に示すように、前段のリピータ１６に対してネット上の複数のセグメントｉの１つ１つ（ｉ＝１〜Ｅ）割り当てるとともに、後段のリピータ１６に対してネット上の複数のセグメントｊの１つ１つ（ｊ＝ｉ〜Ｅ）割り当てながら、ステップＳ６１〜Ｓ７９のループ処理を繰り返し行う。この中で、まずステップＳ６３では、１つのセグメントｉにおける区間線分の傾きおよび容量軸切片にそれぞれ値ａ₁ ，Ｃ₁ を代入するとともに、１つのセグメントｊにおける区間線分の傾きおよび容量軸切片にそれぞれ値ａ₂ ，Ｃ₂ を代入する。
【００９１】
次のステップＳ６４では、当該セグメントｉ，ｊの区間線分（正確にはこれらの区間線分の延長線上にある直線全てを含む）上で白抜き矩形の面積Ｓ₁ ，Ｓ₂ の合計面積が最大となるｘ，ｙの値を計算する。そして、ステップＳ６５で、上記ステップＳ６４にて計算されたｘの値がＲⁱ _min ≦ｘ≦Ｒⁱ _max を満たすかどうかを判断する。
【００９２】
これを満たす場合には、計算されたｘの値が当該セグメントｉの範囲内にきちんと入っているということなので、ステップＳ６６に進んでその計算されたｘの値をそのまま採用する。一方、上記計算されたｘの値がＲⁱ _min ≦ｘ≦Ｒⁱ _max を満たさない場合は、計算されたｘの値が当該セグメントｉの範囲内に入っていないということなので、ステップＳ６７に進み、そのｘの値がＲⁱ _min より小さいかどうかを更に判断する。
【００９３】
ここで、上記計算されたｘの値がＲⁱ _min より小さい場合は、ステップＳ６８に進み、ｘの値としてＲⁱ _min を採用する。また、上記ステップＳ６７でｘの値がＲⁱ _min より小さくないと判断された場合は、ステップＳ６９に進み、ｘの値としてＲⁱ _max を採用する。以上のようにステップＳ６６、ステップＳ６８あるいはステップＳ６９において採用するｘの値が決まったら、ステップＳ７０に進み、上記ステップＳ６４にて計算されたｙの値がＲ^j _min ≦ｙ≦Ｒ^j _max を満たすかどうかを判断する。
【００９４】
これを満たす場合には、計算されたｙの値が当該セグメントｊの範囲内にきちんと入っているということなので、ステップＳ７１に進んでその計算されたｙの値をそのまま採用する。一方、上記計算されたｙの値がＲ^j _min ≦ｙ≦Ｒ^j _max を満たさない場合は、計算されたｙの値が当該セグメントｊの範囲内に入っていないということなので、ステップＳ７２に進み、そのｙの値がＲ^j _min より小さいかどうかを更に判断する。
【００９５】
ここで、上記計算されたｙの値がＲ^j _min より小さい場合は、ステップＳ７３に進み、ｙの値としてＲ^j _min を採用する。また、上記ステップＳ７２でｙの値がＲ^j _min より小さくないと判断された場合は、ステップＳ７４に進み、ｙの値としてＲ^j _max を採用する。以上のようにステップＳ７１、ステップＳ７３あるいはステップＳ７４において採用するｙの値も決まったら、ステップＳ７５に進み、求めたｘ，ｙの値から白抜き矩形の面積Ｓ₁ ，Ｓ₂ を計算することにより、利得Ｓ_rep （＝Ｓ₁ ＋Ｓ₂ ）を求める。
【００９６】
次のステップＳ７６では、上記ステップＳ７５にてあるセグメントについて計算された利得Ｓ_rep が、これまで他のセグメントについて計算された利得Ｓ_rep と比べて大きいかどうかを判断する。今回計算した利得Ｓ_rep がこれまで計算した中で最大であれば、ステップＳ７７に進み、そのときの利得Ｓ_rep およびｘ，ｙの値を記録媒体に記憶した後、ステップＳ７８からステップＳ６２に戻り、次のセグメントｊ＋１へと処理を進める。また、１つのセグメントｉについて全てのセグメントｊ（ｊ＝ｉ〜Ｅ）の処理が終わったら、ステップＳ７９からステップＳ６１に戻り、次のセグメントｉ＋１へと処理を進める。このようなｉ，ｊを変数としたループ処理を繰り返し行うことにより、リピータ１６を２個挿入する場合における最適なｘ，ｙの値と利得Ｓ_rep が得られる。
【００９７】
また、リピータ１６を３個挿入する場合の利得Ｓ_rep は、図１４（ａ）に示すように３つの白抜き矩形の面積Ｓ₁ ，Ｓ₂ ，Ｓ₃ の合計面積と等しくなる（Ｓ_rep ＝Ｓ₁ ＋Ｓ₂ ＋Ｓ₃ ）。この場合、図１４（ｂ）に示すように、３つのリピータ１６を挿入するセグメント（区間番号）をそれぞれｉ，ｊ，ｋとした場合に、前段のセグメントｉと中段のセグメントｊはｉ≦ｊの関係にあり、中段のセグメントｊと後段のセグメントｋはｊ≦ｋの関係にあるものとする。
【００９８】
ここで、配線の端から抵抗ｘの分だけ進んだ位置に前段のリピータ１６を挿入した場合における白抜き矩形の面積Ｓ₁ は、
Ｓ₁ ＝ｘ（Ｃ₀ −ｇ₁ (x) ）＝ａ₁ ｘ（Ｒ₁ −ｘ）
ただし、Ｒ₁ ＝（Ｃ₀ −Ｃ₁ ）／ａ₁
と表せる。
【００９９】
また、配線の端から抵抗ｙの分だけ進んだ位置に中段のリピータ１６を挿入した場合における白抜き矩形の面積Ｓ₂ は、
Ｓ₂ ＝ｙ（Ｃ₀ −ｇ₂ (y) ）＝ａ₂ （ｙ−ｘ）（Ｒ₂ −ｙ）
ただし、Ｒ₂ ＝（Ｃ₀ −Ｃ₂ ）／ａ₂
と表せる。
【０１００】
また、配線の端から抵抗ｚの分だけ進んだ位置に後段のリピータ１６を挿入した場合における白抜き矩形の面積Ｓ₃ は、
Ｓ₃ ＝ｚ（Ｃ₀ −ｇ₃ (z) ）＝ａ₃ （ｚ−ｙ）（Ｒ₃ −ｚ）
ただし、Ｒ₃ ＝（Ｃ₀ −Ｃ₃ ）／ａ₃
と表せる。なお、Ｃ₀ は配線の単位長さ当たりの容量、Ｃ₁ ，Ｃ₂ ，Ｃ₃ はそれぞれの区間線分の容量軸との切片、ａ₁ ，ａ₂ 、ａ₃ はそれぞれの区間線分の傾きである。
【０１０１】
また、リピータ１６を３個挿入する場合における最適な利得Ｓ_rep を求める際にも、図１４（ｃ）に示すように複数のセグメントごとに処理を進めていく。
【０１０２】
すなわち、図１５に示すように、前段のリピータ１６に対してネット上の複数のセグメントｉの１つ１つ（ｉ＝１〜Ｅ）割り当て、中段のリピータ１６に対してネット上の複数のセグメントｊの１つ１つ（ｊ＝ｉ〜Ｅ）割り当て、更に後段のリピータ１６に対してネット上の複数のセグメントｋの１つ１つ（ｋ＝ｊ〜Ｅ）割り当てながら、ステップＳ８１〜Ｓ１０６のループ処理を繰り返し行う。
【０１０３】
この中で、まずステップＳ８４では、１つのセグメントｉにおける区間線分の傾きおよび容量軸切片にそれぞれ値ａ₁ ，Ｃ₁ を代入し、１つのセグメントｊにおける区間線分の傾きおよび容量軸切片にそれぞれ値ａ₂ ，Ｃ₂ を代入し、１つのセグメントｋにおける区間線分の傾きおよび容量軸切片にそれぞれ値ａ₃ ，Ｃ₃ を代入する。
【０１０４】
次のステップＳ８５では、当該セグメントｉ，ｊ，ｋの区間線分（正確にはこれらの区間線分の延長線上にある直線全てを含む）上で白抜き矩形の面積Ｓ₁ ，Ｓ₂ ，Ｓ₃ の合計面積が最大となるｘ，ｙ，ｚの値を計算する。そして、ステップＳ８６で、上記ステップＳ８５にて計算されたｘの値がＲⁱ _min ≦ｘ≦Ｒⁱ _max を満たすかどうかを判断する。
【０１０５】
これを満たす場合には、計算されたｘの値が当該セグメントｉの範囲内にきちんと入っているということなので、ステップＳ８７に進んでその計算されたｘの値をそのまま採用する。一方、上記計算されたｘの値がＲⁱ _min ≦ｘ≦Ｒⁱ _max を満たさない場合は、計算されたｘの値が当該セグメントｉの範囲内に入っていないということなので、ステップＳ８８に進み、そのｘの値がＲⁱ _min より小さいかどうかを更に判断する。
【０１０６】
ここで、上記計算されたｘの値がＲⁱ _min より小さい場合は、ステップＳ８９に進み、ｘの値としてＲⁱ _min を採用する。また、上記ステップＳ８８でｘの値がＲⁱ _min より小さくないと判断された場合は、ステップＳ９０に進み、ｘの値としてＲⁱ _max を採用する。以上のようにステップＳ８７、ステップＳ８９あるいはステップＳ９０において採用するｘの値が決まったら、ステップＳ９１に進み、上記ステップＳ８５にて計算されたｙの値がＲ^j _min ≦ｙ≦Ｒ^j _max を満たすかどうかを判断する。
【０１０７】
これを満たす場合には、計算されたｙの値が当該セグメントｊの範囲内にきちんと入っているということなので、ステップＳ９２に進んでその計算されたｙの値をそのまま採用する。一方、上記計算されたｙの値がＲ^j _min ≦ｙ≦Ｒ^j _max を満たさない場合は、計算されたｙの値が当該セグメントｊの範囲内に入っていないということなので、ステップＳ９３に進み、そのｙの値がＲ^j _min より小さいかどうかを更に判断する。
【０１０８】
ここで、上記計算されたｙの値がＲ^j _min より小さい場合は、ステップＳ９４に進み、ｙの値としてＲ^j _min を採用する。また、上記ステップＳ９３でｙの値がＲ^j _min より小さくないと判断された場合は、ステップＳ９５に進み、ｙの値としてＲ^j _max を採用する。以上のようにステップＳ９２、ステップＳ９４あるいはステップＳ９５において採用するｙの値が決まったら、ステップＳ９６に進み、上記ステップＳ８５にて計算されたｚの値がＲ^k _min ≦ｚ≦Ｒ^k _max を満たすかどうかを判断する。
【０１０９】
これを満たす場合には、計算されたｚの値が当該セグメントｋの範囲内にきちんと入っているということなので、ステップＳ９７に進んでその計算されたｚの値をそのまま採用する。一方、上記計算されたｚの値がＲ^k _min ≦ｚ≦Ｒ^k _max を満たさない場合は、計算されたｚの値が当該セグメントｋの範囲内に入っていないということなので、ステップＳ９８に進み、そのｚの値がＲ^k _min より小さいかどうかを更に判断する。
【０１１０】
ここで、上記計算されたｚの値がＲ^k _min より小さい場合は、ステップＳ９９に進み、ｚの値としてＲ^k _min を採用する。また、上記ステップＳ９８でｚの値がＲ^k _min より小さくないと判断された場合は、ステップＳ１００に進み、ｚの値としてＲ^k _max を採用する。以上のようにステップＳ９７、ステップＳ９９あるいはステップＳ１００において採用するｚの値も決まったら、ステップＳ１０１に進み、求めたｘ，ｙ，ｚの値から白抜き矩形の面積Ｓ₁ ，Ｓ₂ ，Ｓ₃ を計算することにより、利得Ｓ_rep （＝Ｓ₁ ＋Ｓ₂ ＋Ｓ₃ ）を求める。
【０１１１】
次のステップＳ１０２では、上記ステップＳ１０１にてあるセグメントについて計算された利得Ｓ_rep が、これまで他のセグメントについて計算された利得Ｓ_rep と比べて大きいかどうかを判断する。今回計算した利得Ｓ_rep がこれまで計算した中で最大であれば、ステップＳ１０３に進み、そのときの利得Ｓ_rep およびｘ，ｙ，ｚの値を記録媒体に記憶した後、ステップＳ１０４からステップＳ８３に戻り、次のセグメントｋ＋１へと処理を進める。
【０１１２】
また、１つのセグメントｊについて全てのセグメントｋ（ｋ＝ｊ〜Ｅ）の処理が終わったら、ステップＳ１０５からステップＳ８２に戻り、次のセグメントｊ＋１へと処理を進める。また、１つのセグメントｉについて全てのセグメントｊ（ｊ＝ｉ〜Ｅ）の処理が終わったら、ステップＳ１０６からステップＳ８１に戻り、次のセグメントｉ＋１へと処理を進める。このようなｉ，ｊ，ｋを変数としたループ処理を繰り返し行うことにより、リピータ１６を３個挿入する場合における最適なｘ，ｙ，ｚの値と利得Ｓ_rep が得られる。
【０１１３】
以上詳しく説明したように、本実施形態では、分岐点やメタル乗り換えなどを含む実際の配線に沿ってｒ−ｃグラフを作成し、このｒ−ｃグラフの区間線分上で点Ｐを順次移動させながら、そのとき作られる白抜き矩形の面積が最大となるポイントを見つける処理を行うことで、ネット上でリピータ１６を挿入する数と位置を解析するようにしている。
【０１１４】
本実施形態でもループ処理による繰り返し演算を行うが、これは、矩形の面積を求める単純な式に異なるパラメータを順次与えていくだけの非常に単純なループ処理である。また、この計算では配線の経路や配線抵抗、配線容量などの簡単な物理量のみを利用している。そのため、リピータやディレイゲートを仮想的に挿入して試行錯誤していく従来の方式に比べて、最適解の算出方法が非常に簡単であり、処理の負荷を格段に小さくすることができる。また、複数あるネットのうち、配線長が比較的長いネット候補Ｎ_rep のみを解析の対象としているので、本来的に解析が不要なネットについては処理を省略することができる。
【０１１５】
また、本実施形態では、白抜き矩形の面積を求める際に、ドライバ１１、レシーバ１２およびリピータ１６のゲートサイズを表すα、β、γの値をそれぞれ異なる値に設定できるようにするとともに、配線容量・配線抵抗データ４によって配線レイヤに応じた容量値、抵抗値を設定できるようにしている。さらに、分岐点においては、注目している部分枝以外の他の部分枝については総容量Ｃ_B に置き換えて計算上に反映するようにしているので、実際の配線に沿ったモデルに従って解析を行うことができる。
【０１１６】
したがって、本実施形態によれば、複雑な構成を有する集積回路においても、実際の配線に沿ったリピータ挿入の最適解を正確かつ短時間で得ることができるようになる。また、本実施形態のリピータ挿入方式は、配線の形状や経路が概略的にしか求められない設計初期のフロアープランや論理合成のネットであっても、ｒ−ｃグラフのゲートのオン抵抗と入力容量と固有遅延の情報さえあれば計算することができる。そのため、本実施形態の手法を設計の上流（初期）工程から下流（後期）工程へと広範囲に適用することで、これまで手戻りの作業負担が大きかったリピータの挿入配置問題を極めて少ない負担で解決することができるようになる。
【０１１７】
次に、本発明の他の実施形態について説明する。以上に述べた実施形態では、１つのネット上に分岐点があった場合に、その分岐点に接続される複数の部分枝のうちの１つに注目し、それ以外の部分枝については総容量Ｃ_B で置き換えて、それぞれのパスを個別に処理していた。これに対して、以下に述べる実施形態では、全ての部分枝に注目してそれぞれｒ−ｃグラフを作成し、これらを相互に用いて最適解を求める。
【０１１８】
図１６は、本実施形態にて用いる１つのネットの例およびこれから作られるｒ−ｃグラフの例を示す図であり、（ａ）はネットの一例を示し、（ｂ）はｒ−ｃグラフの一例を示している。図１６（ａ）に示すネットでは、配線の途中に分岐点を有しており、１つのドライバ１１から２つのレシーバ１２へと２つのパスが形成されている。すなわち、ルートノードＯからノードＮ₁ ，Ｎ₂ ，Ｎ₄ を介してリーフノードＮ₅ に至るＡ→Ｃのパスと、ルートノードＯからノードＮ₁ ，Ｎ₂ ，Ｎ₄ ’を介してリーフノードＮ₅ ’に至るＡ→Ｂのパスとを有している。
【０１１９】
これらの２つのパスに注目してそれぞれｒ−ｃグラフを作成すると、図１６（ｂ）のようになる。ここで、パスＡ→Ｃのｒ−ｃグラフを作成するときは、分岐点から点Ｂに至る部分枝の全容量を容量Ｃ_B に置き換えて分岐点にぶら下げる。また、パスＡ→Ｂのｒ−ｃグラフを作成するときは、分岐点から点Ｃに至る部分枝の全容量を容量Ｃ_B ’に置き換えて分岐点にぶら下げる。このようにして２つのｒ−ｃグラフを作成したら、Ｒ₀ Ｃ₀ 積が大きなパスから順にリピータ１６の挿入解析を行う。この例の場合、Ａ→Ｂのパスの方が遅延が大きいので、まずはこちらのパスに対してリピータ１６の挿入解析を行う。
【０１２０】
図１７は、このＡ→Ｂのパスに対してリピータ１６の挿入解析を行っている状態を示す図である。この図１７の例では、ルートノードＯから抵抗ｘ，ｙの分だけ進んだ位置に２つのリピータ１６を挿入した場合に最適になる（白抜き矩形面積の総和が最大となる）との結果が得られた状態を示している。図１８は、このｘ，ｙの位置に２つのリピータを挿入した様子を示す図である。
【０１２１】
図１８に示したようにパスＡ→Ｂの間にリピータ１６を挿入すると、パスＡ→Ｃ間の遅延がこの新たに挿入されたリピータ１６の影響を受けることが考えられる。そこで、パスＡ→Ｂについてリピータ１６の挿入解析を行った後は、解析の結果得られたｘ，ｙの位置に２つのリピータ１６を仮想的に挿入してネットリスト２のデータベースを更新した上で、続いてパスＡ→Ｃについてリピータ１６の挿入解析を行う。
【０１２２】
図１８のようにネットの内容を更新すると、分岐点（ノードＮ₂ ）に挿入したリピータ１６を仮想的にドライバとして見ることができる。よって、ここではルートノードＯから分岐点であるノードＮ₂ までのパスは省略し、ノードＮ₂ を原点としてパスＡ→Ｃのｒ−ｃグラフを作成する。そして、このようにして作成したｒ−ｃグラフに基づいて、パスＡ→Ｃについてリピータ１６の挿入解析を行うことにより、パスＡ→Ｃに挿入するリピータ１６の最適解を求める。
【０１２３】
図１９は、パスＡ→Ｃに対してリピータ１６の挿入解析を行っている状態を示す図である。この図１９の例では、ノードＮ₂ から抵抗ｘの分だけ進んだ位置に１つのリピータ１６を挿入した場合に最適になるとの結果が得られた状態を示している。図２０は、この図１９に基づく解析の結果得られたｘの位置に１個のリピータ１６を更に挿入した様子を示す図である。
【０１２４】
この図２０に示したようにパスＡ→Ｃの間にリピータ１６を更に１個挿入すると、パスＡ→Ｂ間の遅延がこの新たに挿入されたリピータ１６の影響を受けることが考えられる。そこで、パスＡ→Ｃについてリピータ１６の挿入解析を行った後は、解析の結果得られたｘの位置に１つのリピータ１６を仮想的に挿入してネットリスト２のデータベースを更新した上で、続いてパスＡ→Ｂについてリピータ１６の挿入解析を再び行うことにより、既に挿入したリピータ１６の位置の微調整を行う。
【０１２５】
以上のように、本実施形態では、分岐点に繋がる１つのパスについてリピータ１６の挿入解析を行った後、ここで求められた位置にリピータ１６を仮想的に挿入した上で、他のパスについてもリピータ１６の挿入解析を行う。そして、この解析結果に基づいて他のパス上にリピータ１６を仮想的に挿入した上で、既に解析したパスについて再度リピータ１６の挿入解析を行うことで、挿入位置の微調整を行うようにしている。
【０１２６】
これにより、より精度の高いリピータ分割位置を求めることができるようになる。また、上記他のパスについてリピータ１６の挿入解析を行うときは、図１９のように原点を移動して必要なところに絞って解析処理を行うことができるので、処理の負荷を軽減することができ、解析時間を更に短くすることができる。
なお、ここでは、リピータ１６の挿入解析を、パスＡ→Ｂ、パスＡ→Ｃ、パスＡ→Ｂと３回繰り返した時点で終了しているが、この繰り返し回数をこれより多くすることにより、解析精度をより向上させることができる。
【０１２７】
図２２は、本実施形態によるリピータ挿入アルゴリズムを用いて解析を行ったときの結果と、回路シミュレータを用いて解析を行ったときの結果とを比較する図である。このうち図２２（ａ）は、リピータ１６を１個挿入した場合における分割位置までの配線長と遅延時間との関係を示し、図２２（ｂ）はリピータ１６を２個挿入した場合における各分割位置までの配線長と遅延時間との関係を示している。
【０１２８】
図２２（ａ）および（ｂ）に示すグラフは、処理時間は非常に長くかかるが正確な結果を得ることが可能な“Spice ”という回路シミュレータを用いて計算した最適なリピータ１６の挿入位置（遅延時間が最短となる位置）を表している。すなわち、図２２（ａ）の場合はグラフが最下点となる位置が最適であり、図２２（ｂ）の場合は中央付近の小さなエリア内の位置が最適であることを示している。
【０１２９】
これに対して、本実施形態のリピータ挿入アルゴリズムを用いて解析した結果得られた挿入位置は、図２２（ａ）および（ｂ）中に●印で示してある。これから分かるように、本実施形態によるリピータ挿入アルゴリズムで処理を行った解析結果は、極めて信頼性のある回路シミュレータで処理を行った解析結果とほぼ同じ位置を表している。つまり、本実施形態によるアルゴリズムでも正確な結果を得ることができることを示している。
【０１３０】
なお、以上に説明した各実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【０１３１】
本発明の様々な形態をまとめると、以下のようになる。
（１）集積回路内の配線に挿入するリピータの数および位置を解析する集積回路におけるリピータ挿入装置であって、
上記集積回路内の配線の経路および所定の物理量の情報をもとに、上記配線上に有する各ノード毎に配線抵抗と配線容量との関係を表したグラフを作成するグラフ作成手段と、
上記グラフ作成手段により作成されたグラフ上の点で、当該グラフ上の点を１つの角とした矩形の面積が最大となる点を上記リピータの挿入位置として求めるリピータ挿入解析手段とを備えることを特徴とする集積回路におけるリピータ挿入装置。
【０１３２】
（２）上記グラフ作成手段は、上記配線の途中に分岐点が存在する場合は、上記分岐点に接続される複数の部分枝のうちの１つに着目し、その他の部分枝については、その全容量を計算して上記分岐点に付加することにより当該全容量に置き換えることを特徴とする上記（１）に記載の集積回路におけるリピータ挿入装置。
【０１３３】
（３）上記所定の物理量は、配線レイヤに応じた配線抵抗、配線容量の情報を含むことを特徴とする上記（１）または（２）に記載の集積回路におけるリピータ挿入装置。
【０１３４】
（４）上記リピータ挿入解析手段は、配線の駆動側のドライバ、負荷側のレシーバおよび挿入するリピータに関してそれぞれ任意に設定されたサイズの下で上記矩形の面積を求めることを特徴とする上記（１）〜（３）の何れか１項に記載の集積回路におけるリピータ挿入装置。
【０１３５】
（５）上記リピータ挿入解析手段は、上記リピータを複数個挿入する場合には、上記グラフ作成手段により作成されたグラフ上の複数の点をそれぞれ１つの角とした複数の矩形の総面積が最大となる点を複数のリピータの挿入位置として求めることを特徴とする上記（１）〜（４）の何れか１項に記載の集積回路におけるリピータ挿入装置。
【０１３６】
（６）上記リピータ挿入解析手段は、上記リピータを１個〜Ｎ個挿入する場合についてそれぞれ解析処理を行い、その中で上記矩形の面積が最大となるときのリピータの数および挿入位置を最適解として求めることを特徴とする上記（５）に記載の集積回路におけるリピータ挿入装置。
【０１３７】
（７）上記グラフ作成手段および上記リピータ挿入解析手段は、上記配線の途中に分岐点が存在する場合は、上記分岐点に接続される複数の部分枝のうち１つに着目して上記グラフの作成およびリピータ挿入の解析を行った後、得られた位置に上記リピータを仮想的に挿入した上で、他の部分枝に着目して上記グラフの作成およびリピータ挿入の解析を行うという処理を繰り返し実行することを特徴とする上記（１）〜（６）の何れか１項に記載の集積回路におけるリピータ挿入装置。
【０１３８】
（８）上記集積回路内に含まれる複数の配線の中から配線長が基準値よりも長い配線を抽出する配線抽出手段を備え、
上記グラフ作成手段および上記リピータ挿入解析手段は、上記配線抽出手段により抽出された配線に対してのみ処理を実行することを特徴とする上記（１）〜（７）の何れか１項に記載の集積回路におけるリピータ挿入装置。
【０１３９】
（９）集積回路内の配線に挿入するリピータの数および位置を解析する集積回路におけるリピータ挿入方法であって、
上記集積回路内の配線の経路および所定の物理量の情報をもとに、上記配線上に有する各ノード毎に配線抵抗と配線容量との関係を表したグラフを作成するステップと、
上記作成されたグラフ上の点で、当該グラフ上の点を１つの角とした矩形の面積が最大となる点を上記リピータの挿入位置として求めるステップとを有することを特徴とする集積回路におけるリピータ挿入方法。
【０１４０】
（１０）上記配線の途中に分岐点が存在する場合は、上記分岐点に接続される複数の部分枝のうちの１つに着目し、その他の部分枝については、その全容量を計算して上記分岐点に付加することにより当該全容量に置き換えて上記グラフを作成することを特徴とする上記（９）に記載の集積回路におけるリピータ挿入方法。
【０１４１】
（１１）上記所定の物理量は、配線レイヤに応じた配線抵抗、配線容量の情報を含むことを特徴とする上記（９）または（１０）に記載の集積回路におけるリピータ挿入方法。
【０１４２】
（１２）上記配線の駆動側のドライバ、負荷側のレシーバおよび挿入するリピータに関してそれぞれ任意に設定されたサイズの下で、上記グラフ上の点を１つの角とした矩形の面積を求めることを特徴とする上記（９）〜（１１）の何れか１項に記載の集積回路におけるリピータ挿入方法。
【０１４３】
（１３）上記リピータを複数個挿入する場合には、上記グラフ作成手段により作成されたグラフ上の複数の点をそれぞれ１つの角とした複数の矩形の総面積が最大となる点を複数のリピータの挿入位置として求めることを特徴とする上記（９）〜（１２）の何れか１項に記載の集積回路におけるリピータ挿入方法。
【０１４４】
（１４）上記リピータを１個〜Ｎ個挿入する場合についてそれぞれ解析処理を行い、その中で上記矩形の面積が最大となるときのリピータの数および挿入位置を最適解として求めることを特徴とする上記（１３）に記載の集積回路におけるリピータ挿入方法。
【０１４５】
（１５）上記配線の途中に分岐点が存在する場合は、上記分岐点に接続される複数の部分枝のうち１つに着目して上記グラフの作成およびリピータ挿入の解析を行った後、得られた位置に上記リピータを仮想的に挿入した上で、他の部分枝に着目して上記グラフの作成およびリピータ挿入の解析を行うという処理を繰り返し実行することを特徴とする上記（９）〜（１４）の何れか１項に記載の集積回路におけるリピータ挿入方法。
【０１４６】
（１６）上記（１）の集積回路におけるリピータ挿入装置の各手段としてコンピュータを機能させるためのプログラムを記録したことを特徴とするコンピュータ読み取り可能な記録媒体。
（１７）上記（９）の集積回路におけるリピータ挿入方法の処理手順をコンピュータに実行させるためのプログラムを記録したことを特徴とするコンピュータ読み取り可能な記録媒体。
【０１４７】
（１８）上記（１）の集積回路におけるリピータ挿入装置の各手段としてコンピュータを機能させるためのプログラム。
（１９）上記（９）の集積回路におけるリピータ挿入方法の処理手順をコンピュータに実行させるためのプログラム。
【０１４８】
【発明の効果】
以上説明したように本発明によれば、集積回路内の素子間を接続する配線に対して、ｒ−ｃグラフを描いて作図的にリピータの挿入数および挿入位置を計算することができ、複雑な構成を有する集積回路においても、実際の配線に沿ったリピータ挿入の最適解を正確かつ短時間で得ることができるようになる。すなわち、この計算には、従来の回路シミュレータや遅延解析ツールのようなものを必要とせず、配線のメタル乗り換えや分岐などを正しく評価してリピータの挿入位置を決定することができる。
【図面の簡単な説明】
【図１】本実施形態による集積回路におけるリピータ挿入装置の要素的特徴を示す機能構成ブロック図である。
【図２】本実施形態によるリピータ挿入方式の理論を説明するための図である。
【図３】式(7) とｒ−ｃ平面との関係を示す図である。
【図４】式(6) とｒ−ｃ平面との関係を示す図である。
【図５】配線の途中に分岐点を有するモデルおよび、そのモデルにおけるリピータ挿入前後の遅延時間差の式とｒ−ｃ平面との関係を示す図である。
【図６】ドライバからレシーバの間にリピータを２つ挿入する場合における点Ｐの算出例を示す図である。
【図７】本実施形態によるリピータ挿入アルゴリズムを詳細に示すフローチャートである。
【図８】本実施形態によるリピータ挿入アルゴリズムを詳細に示すフローチャートである。
【図９】ある１つのネットおよびそのｒ−ｃグラフの一例を示す図である。
【図１０】リピータを１個挿入する場合における利得計算の例を示す図である。
【図１１】リピータを１個挿入する場合における利得計算の処理例を示すフローチャートである。
【図１２】リピータを２個挿入する場合における利得計算の例を示す図である。
【図１３】リピータを２個挿入する場合における利得計算の処理例を示すフローチャートである。
【図１４】リピータを３個挿入する場合における利得計算の例を示す図である。
【図１５】リピータを３個挿入する場合における利得計算の処理例を示すフローチャートである。
【図１６】他の実施形態にて用いる１つのネットの例およびこれから作られるｒ−ｃグラフの例を示す図である。
【図１７】パスＡ→Ｂに対してリピータの挿入解析を行っている状態を示す図である。
【図１８】パスＡ→Ｂに対してリピータを挿入した様子を示す図である。
【図１９】パスＡ→Ｃに対してリピータの挿入解析を行っている状態を示す図である。
【図２０】パスＡ→Ｃに対してリピータを挿入した様子を示す図である。
【図２１】パスＡ→Ｂに対して再度リピータの挿入解析を行っている状態を示す図である。
【図２２】本実施形態によるリピータ挿入方式を用いて解析を行ったときの結果と、回路シミュレータを用いて解析を行ったときの結果とを比較する図である。
【図２３】リピータの挿入個数に応じたリピータの固有遅延と利得との関係を示す図である。
【図２４】遅延方程式を解析的に求めて配線線路を等間隔に分割する方法を説明するための図である。
【図２５】リピータ分割前の配線長とリピータ分割数との関係を示す図である。
【図２６】遅延解析ツールによる処理手順を示すフローチャートである。
【図２７】遅延解析ツールによる処理例を示す図である。
【符号の説明】
１ 遅延コンストレイント
２ ネットリスト
３ セルタイミングライブラリ
４ 配線容量・配線抵抗データ
５ 配置配線データベース
６ 前処理部
７ ネット抽出部
８ ｒ−ｃグラフ作成部
９ リピータ挿入解析部
１０ リピータ挿入前遅延演算部
１１ ドライバ
１２ レシーバ
１３ 配線
１４，１５ 分割された配線
１６ リピータ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a repeater insertion apparatus and method in an integrated circuit, and a recording medium. In particular, the present invention relates to a repeater insertion method for obtaining an optimum position and number of repeaters to be inserted in an integrated circuit having a relatively long wiring (wiring having a large RC delay), and is applicable to all integrated circuit devices having a CMOS or SOI structure. is there.
[0002]
[Prior art]
In recent years, integration of semiconductor devices has progressed, and the degree of integration has dramatically increased. As the degree of integration increases, the chip size also increases, and relatively long wiring is required to connect between elements (for example, between the driver on the drive side and the receiver on the load side) that are arranged at a distance in the chip. It is essential to provide it.
[0003]
On the other hand, in recent computer systems, a very large frequency of 800 MHz, 1 GHz, or the like has been used as a clock frequency serving as an operation reference of an internal circuit. Under such a large clock frequency, it is necessary to shorten the signal transfer time between elements, and how to suppress the transfer delay in a long wiring line is an important point in making a high-speed device. .
[0004]
For this purpose, a long wiring connecting the driver and the receiver is divided into a plurality of short wirings, and a buffer type or inverter type repeater having a signal driving capability is inserted at the division point. The conventional repeater insertion is (1) analytically determining the delay equation and dividing the wiring into equal intervals, or (2) the delay analysis tool virtually inserting repeaters, and the difference from the required delay value is A method of manipulating the delay before and after insertion has been adopted so as to reduce the size.
[0005]
FIG. 24 is a diagram for explaining a method of analytically obtaining the delay equation (1) and dividing the wiring at equal intervals. In this method, one long line is equally divided into k short lines, and the total delay is calculated as k times that of each divided line. The 50% delay per stage of the repeater inserted between the equally divided lines is the capacitance and resistance per unit length of the line C₀, R₀Assuming that the line length before division is L, it is expressed by the following equation (1).
[0006]
[Expression 1]

[0007]
Here, R in the formula (1)_onIs the on resistance of the driver and repeater, C_trIs the input gate capacitance of the repeater and receiver. Further, in this equation (1), it is assumed that the inserted repeater, the driver for driving the signal, and the gate size of the receiver on the signal receiving side are all the same. If the above equation (1) is partially differentiated by k and set to zero, the optimum division number k can be obtained as in the following equation (2).
[0008]
[Expression 2]

[0009]
FIG. 25 is a diagram showing the relationship between the wiring length L before the repeater division and the repeater division number k. As apparent from the equation (2), since the square of the wiring length L is in the numerator in the parallel root, the wiring length L before the repeater division and the repeater division number k are in a linear relationship. When this equation (2) is expanded for the wiring length L and k = 1 is substituted, the maximum line length that can be driven by the driver without repeater division is calculated.
[0010]
FIG. 26 is a flowchart showing a processing procedure by the delay analysis tool (2). Here, for the sake of simple explanation, consider a case where a repeater is inserted in a wiring having a branch as shown in FIG.
As shown in FIG. 26, the delay analysis tool uses each information of the delay constraint 1, the net list 2, the cell timing library 3, the wiring capacitance / wiring resistance data 4, and the placement and wiring database 5.
[0011]
The delay constraint 1 is a delay requirement value (R) of a path from the cell A to the cell B and a path from the cell A to the cell C, which are individual elements constituting the integrated circuit._AB, R_AC) Information. The net list 2 is list information of a plurality of wirings (nets) connecting the cells. The cell timing library 3 is delay information unique to each cell. The wiring capacity / wiring resistance data 4 is information on the capacity and resistance of each wiring included in the netlist 2. The placement and wiring database 5 is information representing where each cell is placed in the integrated circuit and how the wiring between them is connected.
[0012]
In the delay analysis tool, using these pieces of information, the processes in steps S1 to S7 in FIG. 26 are repeated for all nets. In step S1, delay analysis is performed based on other information excluding the delay constraint 1, and the delay time (T of the path from the cell A to the cell B and the path from the cell A to the cell C) (T_AB, T_AC) Respectively.
[0013]
In step S2, the delay time T calculated in step S1 is displayed._AB, T_ACAnd the delay requirement value R which is the delay constraint 1_AB, R_ACBased on the above, the Slack value is calculated. Slack value is the delay requirement value R_AB, R_ACTo delay time T_AB, T_ACIs obtained by subtracting. That is, the following calculation is performed for each of the path A → B and the path A → C.
Slack = R_AB-T_AB
Slack = R_AC-T_AC
[0014]
In step S3, it is determined whether or not the Slack value calculated in step S2 is a negative value. If it is a negative value, it means that the actual delay time is longer than the required delay value, so the process proceeds to step S4, and one repeater is inserted in the path to increase the transfer speed. On the other hand, if the calculated Slack value is not a negative value, the process proceeds to step S5 to further determine whether or not the Slack value is a positive value.
[0015]
If the Slack value is a positive value, it means that the actual delay time is smaller than the delay request value, so that the process proceeds to step S6, and one delay gate is inserted in the path. On the other hand, if the Slack value is neither a negative value nor a positive value, it means that the delay request value and the actual delay time are equal, so that no repeater or delay gate is inserted in the path, and the next step S7 is performed. Continue the process.
[0016]
In step S7, whether or not the error between the delay time obtained as a result of inserting the repeater or the delay gate in step S4 or step S6 or the result of not inserting any of them is within an allowable range. Judging. If it is not within the allowable range, the process returns to step S1 and the same processing is repeated, and repeaters and delay gates are additionally inserted as necessary. When the error falls within the allowable range, the process proceeds to the next net.
[0017]
In the above processing, for example,
Slack = R_AB-T_AB<0
Slack = R_AC-T_AC> 0
If so, a repeater is inserted in the path from the cell A to the cell B, and a delay gate is inserted in the path from the cell A to the cell C. FIG. 27B shows the insertion result. In this example, two repeaters are inserted from the cell A to the branch point of the wiring, one repeater is inserted from the branch point to the cell B, and a delay gate is inserted from the branch point to the cell C. Three are inserted.
[0018]
[Problems to be solved by the invention]
However, in the method of analytically obtaining the delay equation as in the above formulas (1) and (2) and dividing the wiring line at equal intervals, a single line connecting between one driver and one receiver is simply used. It is divided into equal intervals, and no consideration is given to cases where there is a branch of wiring or metal transfer between the driver and the receiver. In addition, the gate sizes of the repeater, driver, and receiver must all be the same, and there is a problem that they cannot be applied to the actual wiring of the integrated circuit.
[0019]
That is, in an actual integrated circuit, there are many metal wiring layers. Also, the net topology of the wiring is usually branched, bent, metal transfer and VIA holes. The values of the capacitance and resistance of the wiring having such a complicated configuration are determined based on the thickness of the wiring itself and the surrounding wiring congestion. Therefore, even if the repeater is divided evenly, wiring that runs long distances while branching or changing metal cannot be simply expressed as in equations (1) and (2).
[0020]
In the method using the delay analysis tool as shown in FIG. 26, a repeater or delay gate is virtually inserted on the target wiring to calculate the delay time, and trial and error is performed so that the delay time approaches the delay requirement value. The process is repeated. Therefore, when the integrated circuit becomes large-scale, there is a problem that the delay analysis itself requires a lot of processing time. Even if all the nodes on the net can be activated, repeating repeater insertion to approach the delay constraint while looking at the delay constraint of every path requires considerable processing time and is realistic. In some cases, the process could not be completed within a short time.
[0021]
In particular, analysis of repeater insertion is required to be performed at an early stage of integrated circuit development. However, at this stage, the design of the integrated circuit is often not completely determined. When this design is changed, the analysis processing must be performed again according to the flow of FIG. 26, and every time the design is changed. There was a problem that it took an enormous amount of time.
[0022]
The present invention has been made to solve such a problem. Even in an integrated circuit having a complicated configuration, an optimum solution for repeater insertion along an actual wiring can be obtained accurately and in a short time. The purpose is to be able to.
[0023]
[Means for Solving the Problems]
  In the repeater insertion apparatus and method in the integrated circuit of the present invention, the relationship between the wiring resistance and the wiring capacitance is expressed for each node on the wiring based on the wiring path in the integrated circuit and information on a predetermined physical quantity. Create a graph and points on the created graphAnd three points at predetermined coordinates having a wiring capacitance value larger than the graph on the wiring resistance-wiring capacitance plane as verticesThe point where the rectangular area is maximum is obtained as the repeater insertion position.
  By configuring in this way, even without using a complicated circuit simulator or a static / dynamic delay analysis tool with a heavy processing load,Repeater insertion positionCan be calculated accurately and at high speed.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
FIG. 1 is a functional configuration block diagram showing the elemental features of the repeater insertion device in the integrated circuit according to the present embodiment. FIG. 2 is a diagram for explaining the theory of the repeater insertion method according to the present embodiment. In this embodiment, as a repeater to be inserted, a buffer type repeater (repeater buffer) that does not need to consider the logical inversion of data is used, but it goes without saying that an inverter type repeater may be used. Yes.
[0025]
First, the repeater insertion theory of this embodiment will be described with reference to FIG. In FIG. 2, (a) shows a model before the repeater is inserted, and (b) shows a model after the repeater is inserted. Before insertion of the repeater shown in FIG. 2A, a wiring 13 having a wiring length L is connected between the driver 11 on the driving side and the receiver 12 on the receiving side. The resistance per unit length of the wiring 13 is R₀, The capacity per unit length is C₀, 50% delay time T from the input of the driver 11 to the front of the receiver 12_initIs expressed by the following equation (3) using Elmore's delay equation.
[0026]
[Equation 3]

[0027]
In this equation (3), R_onIs the on-resistance of the driver 11, C_trIs the input gate capacitance of the receiver 12. Α and γ are parameters representing the ratio of the gate sizes of the driver 11 and the receiver 12, respectively, and indicate that they are coefficients times the basic gate size.
[0028]
As shown in FIG. 2B, the length L from the middle of the wiring 13, for example, from the driver 11 side.₁It is assumed that the wiring 13 is divided into short wirings 14 and 15 and a repeater 16 having a gate size ratio of β is inserted at the dividing point. In this case, the delay time from the input of the driver 11 to the front of the repeater 16 is represented by T₁, The delay time from the input of the repeater 16 to the front of the receiver 12 is T₂Then, these delay times T₁, T₂Are expressed by the following equations (4) and (5) using Elmore's delay equation.
[0029]
[Expression 4]

[0030]
Accordingly, when the delay time difference ΔT before and after insertion of the repeater 16 is obtained, the following equation (6) is obtained. In particular, if the gate sizes of the driver 11, the receiver 12, and the repeater 16 are all the same (when α = β = γ), the equation (6) is simplified and expressed as the equation (7).
[0031]
[Equation 5]

[0032]
As shown in FIG. 3, for example, when the above equation (7) is plotted on the rc plane with the resistance value on the horizontal axis and the capacitance value on the vertical axis, the image of the equation of the delay time difference ΔT becomes easy to understand. That is, the right side of the equation (7) indicates the line length L of the wires 14 and 15.₁, LL₁The first term that does not depend on the second term and the second term that depends on the second term. Of these, the first term, which is a negative value, represents the inherent delay amount of the repeater 16 itself. The second term, which is a positive value, represents the area of a rectangle indicated by white lines in the hatched line in FIG. 3 and represents the delay amount that is accelerated by inserting the repeater 16.
[0033]
Therefore, by inserting the repeater 16, the delay time of the system is delayed by the first term due to the inherent delay of the repeater 16 itself. However, how to determine the point P that moves on the straight line l of the rc plane, that is, the dividing position L₁Depending on how to decide, the area of the white rectangle becomes large, the time for the second term cancels the delay of the delay time for the first term, and the transfer time between the driver 11 and the receiver 12 can be increased. Is possible.
[0034]
In an actual integrated circuit, it is rare that the gate sizes of the driver 11, the receiver 12, and the repeater 16 are all the same. Therefore, there are not many cases where this equation (7) can be applied to an actual integrated circuit. it is conceivable that. Consider the rc plane of equation (6) along the actual integrated circuit. FIG. 4 is a diagram showing the relationship between the equation (6) and the rc plane.
[0035]
The right side of the equation (6) is the same term as the first and second terms (* 4) of the above equation (7), and the gate size difference R between the driver 11 and the repeater 16._onThe third term (* 1) reflecting (1 / α-1 / β) and the load capacity difference C between the repeater 16 and the receiver 12_trIt is classified into a fourth term (* 2) reflecting (γ−β) and a fifth term (* 3) reflecting both the gate size difference and the load capacity difference.
[0036]
In the case of FIG. 4, the division position L₁The first term representing the inherent delay of the repeater 16 [T₀(Β) + 0.7R_onC_trIf the remaining items 2 to 5 (* 1 + * 2 + * 3 + * 4) are larger than the above, the delay time of the first term is canceled and the transfer time between the driver 11 and the receiver 12 is reduced. It can be fast. Therefore, the problem of increasing the transfer time on the wiring 13 by inserting the repeater 16 can be replaced with the problem of finding the point P where the area of the white rectangle is maximum.
[0037]
The above is an example where the wiring 13 between the driver 11 and the receiver 12 has no branch. Next, a case where a branch exists in the middle of the wiring will be described as an example. FIG. 5 is a diagram illustrating a relationship between a model having a branch point B in the middle of wiring and an equation of delay time difference ΔT before and after repeater insertion in the model and the rc plane.
[0038]
When the branch point B exists in the middle of the wiring, pay attention to one of the plurality of partial branches 17 connected to the branch point B, and the remaining partial branches are the input gate capacitance and wiring capacitance of the receiver 12. Add all the capacity C_BAnd hang at the branch point B. In this case, as shown in FIG. 5, the line segment representing the relationship between the resistance value and the capacitance value on the rc plane is the capacitance C at the position of the branch point B._BHowever, it is discontinuous and becomes a polygonal line, but it can be represented in a graph.
[0039]
In this case, the values of the wiring resistance and wiring capacitance from the driver 11 to the receiver 12 are sequentially set for each section (segments indicated by (1) to (5) in FIG. 5) obtained by dividing the wiring for each node. Plot to determine each interval equation. At this time, the gate size difference R between the driver 11 and the repeater 16 is divided into the sections (1) and (5), respectively._on(1 / α-1 / β), load capacity difference C between the repeater 16 and the receiver 12_trDepending on (γ−β), there is no optimal solution for point P in this interval. Therefore, when calculating the position of the optimum point P, this section does not have to be taken into consideration, so the coordinate axes are converted as shown in FIG.
[0040]
Among the remaining sections {circle around (2)} to {circle around (4)}, the line segment of the section {circle around (2)} is a line segment determined by the wiring resistance and the wiring capacitance from the input of the driver 11 to the branch point B. The line segment of the section (3) indicates the total capacity C of partial branches other than the target branch connected to the branch point B._BIs a line segment that gives The line segment in section (4) is a line segment determined by the wiring resistance and the wiring capacity from the branch point B to the receiver 12 of the target branch. In this embodiment, the point P is moved on the section line segment of the rc plane determined as described above, and a process for finding a point where the area of the white rectangle created at that time is maximized is performed.
[0041]
FIG. 6 is a diagram illustrating an example in which two repeaters 16 are inserted between the driver 11 and the receiver 12. In this case, the point P₁The area of the white rectangle determined by₂The point P where the total sum of the areas of the white rectangles determined by₁, P₂The processing for obtaining each is performed.
[0042]
The above will be described below by expanding the equation so that the above can be applied to the case where N repeaters 16 are inserted into a wiring having N sections between the driver 11 and the receiver 12, for example. Each of the line segment equations in N sections is
g₁(r) = a₁r + C₁
g₂(r) = a₂r + C₂
・ ・ ・ ・ ・ ・
g_N(r) = a_Nr + C_N
And Also, point P on each section₁, P₂, ..., P_NIf there is one each, their point P₁, P₂, ..., P_NTotal area S of white rectangles determined by_rIs expressed by the following equation (8).
[0043]
[Formula 6]

[0044]
Where x in equation (8)₁, X₂, ..., x_NIs the point P₁, P₂, ..., P_NIs a variable representing the position of This equation (8) is converted into each position variable x₁, X₂, ..., x_NIf the partial differentiation is performed and the obtained results are sorted appropriately, it can be expressed as in equation (9). Calculate the determinant represented by this equation (9), and x₁, X₂, ..., x_NIs obtained, the optimum position for inserting the N repeaters 16 is found.
[0045]
[Expression 7]

[0046]
Therefore, when one repeater 16 is inserted, when two repeaters are inserted, the area of the white rectangle when N are inserted is calculated, and the one with the largest area is determined as the optimum solution. By selecting, the number and position of the repeaters 16 to be inserted between the driver 11 and the receiver 12 can be obtained. For reference, the optimum position of the point P when one, two, or three repeaters 16 are inserted is shown in Table 1 below.
[0047]
[Table 1]

[0048]
Next, the functional configuration of the apparatus for realizing the repeater insertion method according to the present embodiment as described above will be described with reference to FIG.
As shown in FIG. 1, the repeater insertion device of this embodiment includes a preprocessing unit 6, a net extraction unit 7, an rc graph creation unit 8, and a repeater insertion analysis unit 9. The pre-processing unit 6 further includes a delay calculation unit 10 before repeater insertion.
[0049]
Each of these blocks 6 to 9 performs the following processing using each information of the delay constraint 1, the net list 2, the cell timing library 3, the wiring capacity / wiring resistance data 4 and the placement and wiring database 5. That is, in the repeater insertion method of this embodiment, first, the net list 2 that is logical data of the integrated circuit is required. Further, since the repeater 16 is inserted after the placement and routing at the cell, macro, or block or sub-chip level in the integrated circuit, the placement and routing database 5 is required to know the placement coordinates and the like.
[0050]
Further, since the net into which the repeater 16 is inserted is an area where the wiring is long and the wiring resistance is dominant, wiring capacitance / wiring resistance data 4 is also necessary. The wiring capacity / wiring resistance data 4 is set for each node according to the metal wiring layer, the thickness of the wiring, the surrounding wiring congestion, and the like. Further, in order to perform delay analysis before and after the insertion of the repeater 16, a cell timing library 3 representing a specific delay such as a cell or a macro is also necessary. Further, when the repeater 16 is inserted, the delay constraint 1 that is a delay request value is also required to determine whether to speed up or slow down the net.
[0051]
The preprocessing unit 6 performs necessary analysis processing before analyzing repeater insertion. In particular, the delay calculation unit 10 before repeater insertion performs a delay analysis on the state before the repeater 16 is inserted, and calculates the actual delay time of each node on the net. The node refers to each position obtained by dividing the path from the driver 11 to the receiver 12 into several parts. The number and position of the nodes may be arbitrarily determined by a trade-off between the required analysis accuracy and the processing time required for the analysis, but the wiring branch point must be included as a node.
[0052]
The net extracting unit 7 extracts a net driving a long wiring from a plurality of nets included in the net list 2. This is because the net into which the repeater 16 is to be inserted is a region where the wiring is relatively long and the wiring resistance is effective for delay. The subsequent processing is performed only for the net extracted here.
[0053]
The rc graph creation unit 8 creates an rc graph by plotting wiring resistance and wiring capacitance values from the driver 11 to the receiver 12 for each wiring segment and determining an interval equation. Here, it is assumed that the rc graph is created, but it goes without saying that the graph itself may not be created, and only the interval equation corresponding thereto may be created.
[0054]
The repeater insertion analysis unit 9 sequentially moves the point P on the segment line segment of the rc graph based on the created rc graph, and the point where the area of the white rectangle created at that time becomes the maximum The number and position where the repeater 16 is inserted are analyzed.
[0055]
The repeater insertion apparatus and method in the integrated circuit according to the present invention shown in FIG. 1 can be realized by operating a program stored in a RAM or ROM of a computer. This program is included in the embodiment of the present invention.
[0056]
Specifically, the program is recorded on a recording medium such as a CD-ROM, or provided to a computer via various transmission media. As a recording medium for recording the program, a floppy disk, a hard disk, a magnetic tape, a magneto-optical disk, a nonvolatile memory card, or the like can be used in addition to the CD-ROM. On the other hand, as the transmission medium of the program, a communication medium (wired line such as an optical fiber, etc.) in a computer network (LAN, WAN such as the Internet, wireless communication network etc.) system for propagating and supplying program information as a carrier A wireless line or the like.
[0057]
In addition, the functions of the above-described embodiments are realized by executing a program supplied by a computer, and the program is used in cooperation with an OS (operating system) or other application software running on the computer. When the functions of the above-described embodiment are realized, or when all or part of the processing of the supplied program is performed by a function expansion board or a function expansion unit of the computer, the function of the above-described embodiment is realized. Such a program is included in the embodiment of the present invention.
[0058]
7 and 8 are flowcharts showing in detail the repeater insertion algorithm according to the present embodiment. Before entering the processing of this flowchart, data and libraries such as the delay constraint 1, the net list 2, the cell timing library 3, the wiring capacity / wiring resistance data 4 and the placement and wiring database 5 described above are prepared. It is necessary.
[0059]
In FIG. 7, first, repeater insertion preprocessing is performed. That is, first, the information of the net list 2 is read in step S11. In the next step S12, the read netlist 2 is subjected to delay analysis before the repeater insertion based on the information of the cell timing library 3, the wiring capacitance / wiring resistance data 4 and the placement and routing database 5 to each node. The slew rate and actual delay time are calculated. In step S13, the calculated slew rate 20 is stored in the recording medium. In step S14, the calculated actual delay time 21 before the repeater is inserted is stored in the recording medium. The above is the repeater insertion preprocessing.
[0060]
Next, in steps S15 to S17, a net driving a long wiring is extracted from the net list 2 read in step S11, and is stored in a recording medium as a list 22 of repeater insertion candidate nets. That is, for each individual net, the net length is estimated from the total capacity of the net, and the net length that is longer than a certain standard is extracted, thereby narrowing down the candidates for long wiring nets to be dealt with by repeater insertion.
[0061]
Hereinafter, a plurality of net candidates N extracted in this way_repThe loop processing from step S18 to step S39 in FIG. 8 is performed for each of the above. Among these, first, in steps S19 to S21, the net candidate N extracted as the repeater insertion candidate_repCheck the slew rate. That is, in step S19, among the net slew rates 20 stored in the recording medium in step S13, the currently selected net candidate N_repCheck the input slew rate.
[0062]
In step S20, the net candidate N_repIt is determined whether or not the slew rate is greater than the reference value, and if so, the process proceeds to step S21, and a warning message is output. That is, in the repeater insertion algorithm of this embodiment, the insertion position of the repeater 16 is determined using the Elmore delay equation. Therefore, the signal that enters the driver 11 assumes a step function. Therefore, when the input slew rate of the net is larger than the reference value, a message indicating that the model does not fit the Elmore delay model is output.
[0063]
The user who receives this message redesigns the integrated circuit as necessary (updates information such as the netlist 2, the cell timing library 3, the wiring capacitance / wiring resistance data 4, and the placement and routing database 5). Become. It should be noted that even if this warning message is ignored and the processing is continued, a remarkably bad result is not obtained, but the optimum repeater insertion position is not necessarily obtained for the net.
[0064]
Next, in steps S22 to S29 in FIG._repThe rc graph is created. That is, first, in step S22, the net candidate N currently focused on is_repIs stored in the recording medium as a leaf node list 23. Here, the leaf node refers to a node immediately before the receiver 12.
[0065]
FIG. 9 shows one net candidate N_repIt is a figure which shows an example of the rc graph. N candidates for repeater insertion_repSuppose that one net extracted as shown in FIG. 9 is configured as shown in FIG. This net has a branch point in the middle of the wiring, and two paths are formed from one driver 11 to two receivers 12. A node immediately after the driver 11 is called a root node, and a node immediately before the receiver 12 is called a leaf node. In the net shown in FIG. 9A, the path to one receiver 12 includes three nodes N in addition to the root node and the leaf node._i, N_{i + 1}, N_{i + 2}It is included.
[0066]
When the leaf node list 23 is stored in the recording medium in step S22, the loop processing of steps S23 to S29 is executed for each of the one or more leaf nodes. Among these, first, in step S24, a path is searched from the root node to one leaf node, and it is determined in step S25 whether there is a branch point in the middle. If there is a branch point, the process proceeds to step S26.
[0067]
In step S26, the sum C of all the capacities (wiring capacities and input gate capacities) of the paths leading to the remaining leaf nodes connected to the branch point other than the currently focused leaf node C_BIs calculated. In step S27, the calculated total capacity C_BIs added to the branch point. Since the example of FIG. 9A has a branch point, the processes in steps S26 and S27 are performed.
[0068]
In this case, for example, when attention is paid to the path to one leaf node i, the total capacity C of the partial branches from the branch point to the other leaf node i + 1_BIs calculated and added to the branch point. Further, when the loop processing of steps S23 to S29 is completed once and attention is paid to the path to the other leaf node i + 1, the total capacity C of the partial branch from the branch point to one leaf node i._B'Is calculated and added to the branch point.
[0069]
If it is determined in step S25 that there is no branch point, or if it is determined that there is a branch point, the process proceeds to step S28 after performing the process of step S27. In step S28, an rc graph is created by creating an interval equation for each wiring segment. FIG. 9B is a diagram illustrating an example of an rc graph created when attention is paid to one leaf node i in the net illustrated in FIG. On the rc graph, the wiring segments basically correspond to the positions between the nodes, but appear at the branch points as “jumps” in the direction of the capacity axis on the rc plane.
[0070]
After the rc graph is created in this way, in the loop processing of steps S30 to S39, the point P is sequentially moved on the segment line segment of the rc graph as shown in FIG. The number and position of the repeaters 16 to be inserted are analyzed by performing a process for finding a point where the area of the white rectangle to be maximized.
[0071]
That is, first, the number of repeaters 16 to be inserted is set to 1 (N = 1), and a repeater insertion algorithm (to be described later) is executed in step S31._rep(Maximum area of the white rectangle) is calculated. In step S32, the calculated gain S_repIs greater than the inherent delay of one repeater. Here, the gain S is larger than the intrinsic delay of the repeater 16._repIf is not larger, a mistake is made because there is no effect of inserting the repeater 16.
[0072]
On the other hand, the gain S is greater than the inherent delay of the repeater 16._repIf is larger, the repeater 16 is inserted. In this case, the process proceeds to step S33, and the gain S calculated for the N repeaters this time is obtained._rep[N] is the gain S calculated for N-1 repeaters in the previous loop._repDetermine if it is greater than [N-1]. And the gain S calculated this time_repIf is larger, the gain S can be increased by increasing the number of repeaters 16 by one._repMay increase, the process proceeds to step S34, the number of repeaters 16 is increased by 1, and the process returns from step S35 to step S30. In the present example, the number of repeaters 16 is one (N = 1), and since there is no previous loop processing, the process always proceeds to step S34.
[0073]
When the process returns from step S35 to step S30, in step S31, the number of repeaters 16 to be inserted is set to two (N = 2), a repeater insertion algorithm described later is executed, and the two repeaters 16 are inserted, thereby increasing the speed. The optimal gain S of the delay_repCalculate In step S32, the calculated gain S_repIs greater than the intrinsic delay of two repeaters, and the process branches according to the result. Similarly, the loop process of steps S30 to S35 is repeatedly executed while increasing the number of repeaters 16 to be inserted one by one.
[0074]
In step S33, the gain S calculated for the case where N repeaters 16 are inserted._rep[N] is the gain S calculated for the case where N-1 repeaters 16 are inserted._repIf it is not larger than [N-1], the number of insertions when N-1 repeaters 16 are inserted is optimum. In this case, the process proceeds to step S36, and the Slack value (= delay request value−actual delay) is calculated using the delay constraint 1 and the actual delay time 21 before the repeater is inserted.
[0075]
In the next step S37, it is determined whether or not the calculated Slack value is small. If the Slack value is not small, there is no effect of inserting the repeater 16 and a mistake is made. On the other hand, if the Slack value is small, there is an effect of inserting the repeater 16. Therefore, the process proceeds to step S38, and the insertion position of the repeater 16 calculated when N-1 repeaters 16 are inserted is returned as the analysis result. . When the process for one net is completed in this way, the process returns from step S39 to step S18 in FIG. 7, and proceeds to the next net.
[0076]
FIG. 23 is a diagram showing the relationship between the inherent delay of the repeater 16 and the gain according to the number of repeaters 16 inserted. As shown in FIG. 23, as the number of inserted repeaters 16 is increased, the inherent delay of the repeater 16 increases by N times. On the other hand, gain S_repIncreases logarithmically as the number of inserted repeaters 16 increases, and the gain S relative to the number of inserted repeaters 16 increases._repThe increment of decreases gradually.
[0077]
Therefore, the inherent delay with a certain number of insertions as a boundary has a gain S_repIf the repeater 16 is inserted further, the delay amount will be increased. Therefore, a determination as in step S37 is performed to obtain an appropriate number of repeaters.
[0078]
A detailed example of the repeater insertion algorithm in step S31 of FIG. 8 will be described below. Here, the gain calculation algorithm when one repeater 16 is inserted is shown in FIGS. 10 and 11, the gain calculation algorithm when two repeaters 16 are inserted is shown in FIGS. 12 and 13, and the repeater 16 is 14 and 15 show the gain calculation algorithm when three are inserted.
[0079]
Gain S when one repeater 16 is inserted_repIs the area S of one open rectangle as shown in FIG.₁Is equal to (S_rep= S₁). Here, the area S of the white rectangle when the repeater 16 is inserted at a position advanced from the end of the wiring by the resistance x.₁Is
S₁= X (C₀-G₁(x)) = a₁x (R₁-X)
However, R₁= (C₀-C₁/ A₁
It can be expressed. C₀Is the capacity per unit length of wiring, C₁Is the intercept with the capacity axis of the segment, a₁Is the slope of the segment.
[0080]
Also, the optimum gain S_repIs calculated for each of a plurality of segments i (i = I to V) as shown in FIG. In this case, when analyzing for one segment i, whether the value of x obtained is within the range of the segment i, that is, Rⁱ _min≦ x ≦ Rⁱ _maxWhen the solution of x exceeding this range is obtained, the value of x is set to R in the segment i.ⁱ _minOr Rⁱ _maxWe will proceed with the process.
[0081]
That is, as shown in FIG. 11, the loop processing of steps S41 to S52 is repeated for each of a plurality of segments i on the net (i = 1 to E). Among these, first, in step S42, a value a is added to the slope of the section line segment and the capacity axis intercept in one segment i.₁, C₁In step S43, the area S of the white rectangle on the section line segment (accurately, including all straight lines on the extension line of the section line segment).₁Calculate the value of x that maximizes.
[0082]
In step S44, the calculated value x is Rⁱ _min≦ x ≦ Rⁱ _maxJudge whether to satisfy. When this is satisfied, it means that the calculated value of x is properly within the range of the segment i, so that the process proceeds to step S45 and the calculated value of x is adopted as it is. On the other hand, the calculated value of x is Rⁱ _min≦ x ≦ Rⁱ _maxIf x is not satisfied, it means that the calculated value of x is not within the range of the segment i. Therefore, the process proceeds to step S46, and the value of x is Rⁱ _minIt is further judged whether it is smaller.
[0083]
Here, the value of x calculated above is Rⁱ _minIf it is smaller, the process proceeds to step S47, where the value of x is Rⁱ _minIs adopted. In step S46, the value of x is R.ⁱ _minIf it is determined that the value is not smaller, the process proceeds to step S48, where the value of x is Rⁱ _maxIs adopted. As described above, when the value of x employed in step S45, step S47, or step S48 is determined, the process proceeds to step S49, and the area S of the white rectangle is determined from the obtained value of x.₁By calculating the gain S_repAsk for.
[0084]
In the next step S50, the gain S calculated for a certain segment in the above step S49._repIs the gain S calculated for other segments so far_repIt is judged whether it is big compared with. Gain S calculated this time_repIs the maximum calculated so far, the process proceeds to step S51, where the gain S at that time_repAfter the values of x and x are stored in the recording medium, the process returns from step S52 to step S41 to proceed to the next segment i + 1.
[0085]
By repeating such a loop process, the optimum value of x and gain S when one repeater 16 is inserted are used._repIs obtained. For example, in FIG. 10B, assuming that the optimal solution for x is on the second segment II, when processing is performed for segment I, R is set as the value of x in step S48.ⁱ _maxWhen the processing is performed for segment II, the value of x is directly adopted in step S45, and when the processing is performed for segment III, R is set as the value of x by step S47.ⁱ _minIs adopted. And the value of x and gain S when processing for segment II_repHowever, this is finally stored in the recording medium as the optimum solution when one repeater 16 is inserted.
[0086]
Further, the gain S when two repeaters 16 are inserted._repIs the area S of two white rectangles as shown in FIG.₁, S₂Is equal to the total area of (S_rep= S₁+ S₂). In this case, as shown in FIG. 12 (b), when the segments (section numbers) into which the two repeaters 16 are inserted are i and j, respectively, the relationship of i ≦ j between the preceding segment i and the following segment j It shall be in
[0087]
Here, the area S of the white rectangle when the preceding repeater 16 is inserted at a position advanced from the end of the wiring by the resistance x.₁Is
S₁= X (C₀-G₁(x)) = a₁x (R₁-X)
However, R₁= (C₀-C₁/ A₁
It can be expressed.
[0088]
Further, the area S of the white rectangle when the subsequent repeater 16 is inserted at a position advanced from the end of the wiring by the resistance y.₂Is
S₂= Y (C₀-G₂(y)) = a₂(Y−x) (R₂-Y)
However, R₂= (C₀-C₂/ A₂
It can be expressed. C₀Is the capacity per unit length of wiring, C₁, C₂Is the intercept with the capacity axis of each segment, a₁, A₂Is the slope of each segment line.
[0089]
Further, the optimum gain S when two repeaters 16 are inserted._repWhen obtaining the above, the process proceeds for each of a plurality of segments as shown in FIG.
[0090]
That is, as shown in FIG. 13, each of a plurality of segments i on the net (i = 1 to E) is assigned to the repeater 16 on the front stage, and a plurality of segments on the net are assigned to the repeater 16 on the rear stage. While assigning each segment j (j = i to E) one by one, the loop processing of steps S61 to S79 is repeated. Among these, first, in step S63, a value a is added to the slope of the section line segment and the capacity axis intercept in one segment i.₁, C₁And a value a for the slope of the section line segment and the capacity axis intercept in one segment j, respectively.₂, C₂Is assigned.
[0091]
In the next step S64, the area S of the white rectangle on the segment line segments of the segments i and j (exactly including all the straight lines on the extension lines of these segment line segments).₁, S₂Calculate the values of x and y that maximize the total area. In step S65, the value of x calculated in step S64 is Rⁱ _min≦ x ≦ Rⁱ _maxJudge whether to satisfy.
[0092]
When this is satisfied, it means that the calculated value of x is properly within the range of the segment i, so that the process proceeds to step S66 and the calculated value of x is adopted as it is. On the other hand, the calculated value of x is Rⁱ _min≦ x ≦ Rⁱ _maxIf x is not satisfied, it means that the calculated value of x is not within the range of the segment i, so that the process proceeds to step S67 and the value of x is Rⁱ _minIt is further judged whether it is smaller.
[0093]
Here, the value of x calculated above is Rⁱ _minIf it is smaller, the process proceeds to step S68, where the value of x is Rⁱ _minIs adopted. In step S67, the value x is R.ⁱ _minIf it is determined that the value is not smaller, the process proceeds to step S69, where the value of x is Rⁱ _maxIs adopted. As described above, when the value of x adopted in step S66, step S68 or step S69 is determined, the process proceeds to step S70, and the value of y calculated in step S64 is changed to R.^j _min≦ y ≦ R^j _maxJudge whether to satisfy.
[0094]
If this is satisfied, it means that the calculated y value is properly within the range of the segment j, so that the process proceeds to step S71 and the calculated y value is adopted as it is. On the other hand, the value of y calculated above is R^j _min≦ y ≦ R^j _maxIs not satisfied, it means that the calculated value of y is not within the range of the segment j. Therefore, the process proceeds to step S72, where the value of y is R^j _minIt is further judged whether it is smaller.
[0095]
Here, the value of y calculated above is R^j _minIf it is smaller, the process proceeds to step S73, where the value of y is R^j _minIs adopted. In step S72, the value of y is R^j _minIf it is determined that the value is not smaller, the process proceeds to step S74 where R is set as the value of y.^j _maxIs adopted. As described above, when the value of y employed in step S71, step S73, or step S74 is also determined, the process proceeds to step S75, and the area S of the white rectangle is determined from the obtained x and y values.₁, S₂By calculating the gain S_rep(= S₁+ S₂)
[0096]
In the next step S76, the gain S calculated for a certain segment in the above step S75._repIs the gain S calculated for other segments so far_repIt is judged whether it is big compared with. Gain S calculated this time_repIs the maximum calculated so far, the process proceeds to step S77, where the gain S at that time_repAfter the values x and y are stored in the recording medium, the process returns from step S78 to step S62, and the process proceeds to the next segment j + 1. When all segments j (j = i to E) have been processed for one segment i, the process returns from step S79 to step S61, and the process proceeds to the next segment i + 1. By repeatedly performing such loop processing using i and j as variables, the optimum values of x and y and the gain S when two repeaters 16 are inserted are used._repIs obtained.
[0097]
Further, the gain S when three repeaters 16 are inserted._repIs the area S of three open rectangles as shown in FIG.₁, S₂, S_ThreeIs equal to the total area of (S_rep= S₁+ S₂+ S_Three). In this case, as shown in FIG. 14B, when the segments (section numbers) into which the three repeaters 16 are inserted are i, j, and k, respectively, the preceding segment i and the middle segment j are i ≦ j. It is assumed that the middle segment j and the rear segment k have a relationship of j ≦ k.
[0098]
Here, the area S of the white rectangle when the preceding repeater 16 is inserted at a position advanced from the end of the wiring by the resistance x.₁Is
S₁= X (C₀-G₁(x)) = a₁x (R₁-X)
However, R₁= (C₀-C₁/ A₁
It can be expressed.
[0099]
Further, the area S of the white rectangle when the middle repeater 16 is inserted at a position advanced from the end of the wiring by the resistance y.₂Is
S₂= Y (C₀-G₂(y)) = a₂(Y−x) (R₂-Y)
However, R₂= (C₀-C₂/ A₂
It can be expressed.
[0100]
Further, the area S of the white rectangle when the subsequent repeater 16 is inserted at a position advanced by the resistance z from the end of the wiring._ThreeIs
S_Three= Z (C₀-G_Three(z)) = a_Three(Zy) (R_Three-Z)
However, R_Three= (C₀-C_Three/ A_Three
It can be expressed. C₀Is the capacity per unit length of wiring, C₁, C₂, C_ThreeIs the intercept with the capacity axis of each segment, a₁, A₂, A_ThreeIs the slope of each segment line.
[0101]
Further, the optimum gain S when three repeaters 16 are inserted._repWhen obtaining the above, the process proceeds for each of a plurality of segments as shown in FIG.
[0102]
That is, as shown in FIG. 15, each of the plurality of segments i on the net (i = 1 to E) is assigned to the repeater 16 in the previous stage, and the plurality of segments on the net is assigned to the repeater 16 in the middle stage. Each of j (j = i to E) is allocated, and each of the plurality of segments k on the net (k = j to E) is allocated to the subsequent repeater 16 while steps S81 to S106 are performed. Repeat the loop process.
[0103]
Among these, first, in step S84, the value a is respectively shown in the slope of the section line segment and the capacity axis intercept in one segment i.₁, C₁And the value a for the slope of the section line segment and the capacity axis intercept in one segment j, respectively.₂, C₂And the value a for the slope of the section line segment and the capacity axis intercept in one segment k, respectively._Three, C_ThreeIs assigned.
[0104]
In the next step S85, the area S of the white rectangle on the segment line segments of the segment i, j, k (exactly including all the straight lines on the extension lines of these segment segments).₁, S₂, S_ThreeCalculate the values of x, y, and z that maximize the total area. In step S86, the value of x calculated in step S85 is Rⁱ _min≦ x ≦ Rⁱ _maxJudge whether to satisfy.
[0105]
When this is satisfied, it means that the calculated value of x is properly within the range of the segment i, so the process proceeds to step S87 and the calculated value of x is adopted as it is. On the other hand, the calculated value of x is Rⁱ _min≦ x ≦ Rⁱ _maxIf x is not satisfied, it means that the calculated value of x is not within the range of the segment i. Therefore, the process proceeds to step S88, where the value of x is Rⁱ _minIt is further judged whether it is smaller.
[0106]
Here, the value of x calculated above is Rⁱ _minIf it is smaller, the process proceeds to step S89 and R is set as the value of x.ⁱ _minIs adopted. In step S88, the value of x is Rⁱ _minIf it is determined that the value is not smaller, the process proceeds to step S90, where the value of x is Rⁱ _maxIs adopted. As described above, when the value of x adopted in step S87, step S89 or step S90 is determined, the process proceeds to step S91, and the value of y calculated in step S85 is changed to R.^j _min≦ y ≦ R^j _maxJudge whether to satisfy.
[0107]
If this is satisfied, it means that the calculated y value is properly within the range of the segment j, so that the process proceeds to step S92 and the calculated y value is adopted as it is. On the other hand, the value of y calculated above is R^j _min≦ y ≦ R^j _maxIs not satisfied, it means that the calculated value of y is not within the range of the segment j, so the process proceeds to step S93, where the value of y is R^j _minIt is further judged whether it is smaller.
[0108]
Here, the value of y calculated above is R^j _minIf it is smaller, the process proceeds to step S94 where the value of y is R^j _minIs adopted. In step S93, the value of y is R^j _minIf it is determined that the value is not smaller, the process proceeds to step S95, where the value of y is R^j _maxIs adopted. As described above, when the value of y adopted in step S92, step S94 or step S95 is determined, the process proceeds to step S96, and the value of z calculated in step S85 is changed to R.^k _min≦ z ≦ R^k _maxJudge whether to satisfy.
[0109]
If this is satisfied, it means that the calculated z value is properly within the range of the segment k, so the process proceeds to step S97 and the calculated z value is adopted as it is. Meanwhile, the value of z calculated above is R^k _min≦ z ≦ R^k _maxIf not, it means that the calculated value of z is not within the range of the segment k, so that the process proceeds to step S98, where the value of z is R^k _minIt is further judged whether it is smaller.
[0110]
Here, the value of z calculated above is R^k _minIf it is smaller, the process proceeds to step S99, where the value of z is R^k _minIs adopted. In step S98, the value of z is R^k _minIf it is determined that the value is not smaller, the process proceeds to step S100 and R is set as the value of z.^k _maxIs adopted. As described above, when the value of z employed in step S97, step S99, or step S100 is also determined, the process proceeds to step S101, and the area S of the white rectangle is determined from the obtained x, y, z values.₁, S₂, S_ThreeBy calculating the gain S_rep(= S₁+ S₂+ S_Three)
[0111]
In the next step S102, the gain S calculated for a certain segment in the above step S101._repIs the gain S calculated for other segments so far_repIt is judged whether it is big compared with. Gain S calculated this time_repIs the maximum calculated so far, the process proceeds to step S103, where the gain S at that time_repAfter the values x, y, and z are stored in the recording medium, the process returns from step S104 to step S83, and the process proceeds to the next segment k + 1.
[0112]
When all the segments k (k = j to E) have been processed for one segment j, the process returns from step S105 to step S82, and the process proceeds to the next segment j + 1. When all the segments j (j = i to E) have been processed for one segment i, the process returns from step S106 to step S81 and proceeds to the next segment i + 1. By repeatedly performing such loop processing using i, j, and k as variables, the optimum values of x, y, and z and gain S when three repeaters 16 are inserted are used._repIs obtained.
[0113]
As described above in detail, in the present embodiment, an rc graph is created along an actual wiring including a branch point or a metal transfer, and the point P is sequentially moved on the section line segment of the rc graph. The number and position of repeaters 16 to be inserted on the net are analyzed by performing processing for finding a point where the area of the white rectangle created at that time is the maximum.
[0114]
Even in this embodiment, repeated calculation is performed by loop processing. This is a very simple loop processing in which different parameters are sequentially given to a simple expression for obtaining a rectangular area. In this calculation, only simple physical quantities such as a wiring route, wiring resistance, and wiring capacity are used. Therefore, compared with the conventional method in which repeaters and delay gates are virtually inserted and trial and error are performed, the calculation method of the optimal solution is very simple, and the processing load can be significantly reduced. Moreover, among a plurality of nets, a net candidate N having a relatively long wiring length_repTherefore, processing can be omitted for nets that essentially do not require analysis.
[0115]
In the present embodiment, when obtaining the area of the white rectangle, the values of α, β, and γ representing the gate sizes of the driver 11, the receiver 12, and the repeater 16 can be set to different values. Capacitance values and resistance values corresponding to the wiring layers can be set by the capacitance / wiring resistance data 4. Further, at the branch point, the total capacity C is determined for the other partial branches other than the partial branch of interest._BTherefore, the analysis can be performed according to the model along the actual wiring.
[0116]
Therefore, according to this embodiment, even in an integrated circuit having a complicated configuration, an optimum solution for repeater insertion along an actual wiring can be obtained accurately and in a short time. In addition, the repeater insertion method of the present embodiment allows the gate on-resistance and input of the rc graph to be input even in the early design floor plan or logic synthesis net in which the wiring shape and route are only required roughly. It can be calculated if there is information on capacity and inherent delay. Therefore, by applying the method of the present embodiment over a wide range from the upstream (initial) process to the downstream (late) process of the design, the problem of repeater insertion and placement, which has been a heavy reworking work so far, can be achieved with a very small burden. Can be solved.
[0117]
Next, another embodiment of the present invention will be described. In the embodiment described above, when there is a branch point on one net, attention is paid to one of a plurality of partial branches connected to the branch point, and the total capacity of the other partial branches. C_BAnd each pass was processed individually. On the other hand, in the embodiment described below, an rc graph is created by paying attention to all the partial branches, and an optimal solution is obtained using these rc graphs.
[0118]
FIG. 16 is a diagram illustrating an example of one net used in the present embodiment and an example of an rc graph to be generated from the net. FIG. 16A illustrates an example of a net, and FIG. 16B illustrates an rc graph. An example is shown. The net shown in FIG. 16A has a branch point in the middle of the wiring, and two paths are formed from one driver 11 to two receivers 12. That is, root node O to node N₁, N₂, N_FourThrough leaf node N_FiveA → C path leading to, and root node O to node N₁, N₂, N_Four'Through leaf node N_FiveA → B path to '.
[0119]
When attention is paid to these two paths and rc graphs are respectively created, the result is as shown in FIG. Here, when the rc graph of the path A → C is created, the total capacity of the partial branch from the branch point to the point B is expressed as the capacity C_BReplace with and hang at the branch point. When creating an rc graph of path A → B, the total capacity of the partial branch from the branch point to point C is expressed as capacity C._BReplace with 'and hang at the branch point. After creating two rc graphs in this way, R₀C₀The insertion analysis of the repeater 16 is performed in order from the path with the largest product. In the case of this example, the path A → B has a larger delay, so the insertion analysis of the repeater 16 is first performed for this path.
[0120]
FIG. 17 is a diagram showing a state where the insertion analysis of the repeater 16 is performed on the A → B path. In the example of FIG. 17, the optimum result is obtained when the two repeaters 16 are inserted at positions advanced by the resistances x and y from the root node O (the sum of the white rectangular areas is maximized). The obtained state is shown. FIG. 18 is a diagram showing a state in which two repeaters are inserted at the positions of x and y.
[0121]
As shown in FIG. 18, when the repeater 16 is inserted between the paths A → B, the delay between the paths A → C may be affected by the newly inserted repeater 16. Therefore, after the insertion analysis of the repeater 16 is performed for the path A → B, the database of the netlist 2 is updated by virtually inserting the two repeaters 16 at the x and y positions obtained as a result of the analysis. Then, the insertion analysis of the repeater 16 is performed for the path A → C.
[0122]
When the contents of the net are updated as shown in FIG. 18, a branch point (node N₂The repeater 16 inserted into () can be virtually viewed as a driver. Therefore, here, the node N which is a branch point from the root node O₂The path up to is omitted, and node N₂Is used to create an rc graph of path A → C. Then, based on the rc graph created in this way, the optimal analysis of the repeater 16 to be inserted into the path A → C is obtained by performing the insertion analysis of the repeater 16 with respect to the path A → C.
[0123]
FIG. 19 is a diagram illustrating a state in which the insertion analysis of the repeater 16 is performed for the path A → C. In the example of FIG.₂This shows a state in which the optimum result is obtained when one repeater 16 is inserted at a position advanced by the amount of resistance x. FIG. 20 is a diagram showing a state in which one repeater 16 is further inserted at the position x obtained as a result of the analysis based on FIG.
[0124]
If one more repeater 16 is inserted between the paths A → C as shown in FIG. 20, the delay between the paths A → B may be affected by the newly inserted repeater 16. Therefore, after performing the insertion analysis of the repeater 16 for the path A → C, after updating the database of the netlist 2 by virtually inserting one repeater 16 at the position x obtained as a result of the analysis, Subsequently, the insertion analysis of the repeater 16 is performed again for the path A → B, so that the position of the already inserted repeater 16 is finely adjusted.
[0125]
As described above, in the present embodiment, after the insertion analysis of the repeater 16 is performed for one path connected to the branch point, the repeater 16 is virtually inserted at the position obtained here, and the other path is then analyzed. Also, the insertion analysis of the repeater 16 is performed. Then, the repeater 16 is virtually inserted on another path based on the analysis result, and the insertion analysis of the repeater 16 is performed again on the already analyzed path, thereby finely adjusting the insertion position. Yes.
[0126]
As a result, a more accurate repeater division position can be obtained. Further, when the insertion analysis of the repeater 16 is performed for the above-mentioned other paths, the analysis process can be performed by moving the origin and focusing on the necessary place as shown in FIG. 19, so that the processing load can be reduced. The analysis time can be further shortened.
Here, the insertion analysis of the repeater 16 is finished when it is repeated three times as path A → B, path A → C, and path A → B. By increasing the number of repetitions, Analysis accuracy can be further improved.
[0127]
FIG. 22 is a diagram for comparing the result when the analysis is performed using the repeater insertion algorithm according to the present embodiment and the result when the analysis is performed using the circuit simulator. 22A shows the relationship between the wiring length to the division position and the delay time when one repeater 16 is inserted, and FIG. 22B shows each division when two repeaters 16 are inserted. The relationship between the wiring length to the position and the delay time is shown.
[0128]
The graphs shown in FIGS. 22A and 22B show the optimal repeater 16 insertion position (spice) calculated using a circuit simulator called “Spice” that takes a very long processing time but can obtain accurate results. The position where the delay time is the shortest). That is, in the case of FIG. 22A, the position where the graph is the lowest point is optimal, and in the case of FIG. 22B, the position in a small area near the center is optimal.
[0129]
On the other hand, the insertion position obtained as a result of analysis using the repeater insertion algorithm of this embodiment is indicated by ● in FIGS. 22 (a) and 22 (b). As can be seen, the analysis result processed by the repeater insertion algorithm according to the present embodiment represents almost the same position as the analysis result processed by the highly reliable circuit simulator. That is, it is shown that an accurate result can be obtained even with the algorithm according to the present embodiment.
[0130]
Note that each of the embodiments described above is merely an example of a specific example for carrying out the present invention, and the technical scope of the present invention should not be construed as being limited thereto. It is. In other words, the present invention can be implemented in various forms without departing from the spirit or main features thereof.
[0131]
The various aspects of the present invention are summarized as follows.
(1) A repeater insertion device in an integrated circuit that analyzes the number and position of repeaters to be inserted into wiring in the integrated circuit,
Graph creating means for creating a graph representing the relationship between the wiring resistance and the wiring capacity for each node on the wiring based on the wiring path and the predetermined physical quantity information in the integrated circuit,
Repeater insertion analysis means for obtaining a point on the graph created by the graph creation means having a maximum rectangular area with a point on the graph as one corner as an insertion position of the repeater. A repeater insertion device in an integrated circuit.
[0132]
(2) When there is a branch point in the middle of the wiring, the graph creating means pays attention to one of a plurality of partial branches connected to the branch point, and for the other partial branches, The repeater insertion device in an integrated circuit according to (1), wherein the total capacity is calculated and added to the branch point to replace the total capacity.
[0133]
(3) The repeater insertion apparatus in an integrated circuit according to (1) or (2), wherein the predetermined physical quantity includes information on wiring resistance and wiring capacity corresponding to a wiring layer.
[0134]
(4) The repeater insertion analysis means obtains the rectangular area under a size arbitrarily set for the driver on the wiring side, the receiver on the load side, and the repeater to be inserted. The repeater insertion device in an integrated circuit according to any one of (1) to (3).
[0135]
(5) When the repeater insertion analysis means inserts a plurality of repeaters, the total area of a plurality of rectangles each having a plurality of points on the graph created by the graph creation means as one corner is maximum. The repeater insertion apparatus for an integrated circuit according to any one of the above (1) to (4), characterized in that:
[0136]
(6) The repeater insertion analysis means performs an analysis process for each of the case where one to N repeaters are inserted, and determines the number of repeaters and the insertion position when the area of the rectangle is maximum. The repeater insertion device for an integrated circuit according to (5), characterized in that:
[0137]
(7) When there is a branch point in the middle of the wiring, the graph creating unit and the repeater insertion analyzing unit pay attention to one of a plurality of partial branches connected to the branch point. After creating and analyzing repeater insertion, repeat the process of virtually inserting the repeater at the obtained position and then creating the graph and analyzing repeater insertion focusing on other partial branches The repeater insertion device for an integrated circuit according to any one of (1) to (6), wherein the repeater insertion device is executed.
[0138]
(8) a wiring extracting unit that extracts a wiring having a wiring length longer than a reference value from a plurality of wirings included in the integrated circuit;
The graph creation unit and the repeater insertion analysis unit execute processing only on the wiring extracted by the wiring extraction unit, according to any one of (1) to (7), Repeater insertion device in an integrated circuit.
[0139]
(9) A repeater insertion method in an integrated circuit for analyzing the number and position of repeaters to be inserted into wiring in the integrated circuit,
Creating a graph representing the relationship between the wiring resistance and the wiring capacity for each node on the wiring based on the wiring path and the predetermined physical quantity information in the integrated circuit;
A repeater in an integrated circuit comprising: a step of obtaining a point having a maximum area of a rectangle having a point on the graph as one corner among the points on the created graph as an insertion position of the repeater Insertion method.
[0140]
(10) When a branch point exists in the middle of the wiring, pay attention to one of the plurality of partial branches connected to the branch point, and calculate the total capacity of the other partial branches. The repeater insertion method for an integrated circuit according to (9) above, wherein the graph is created by replacing the total capacity by adding to the branch point.
[0141]
(11) The repeater insertion method for an integrated circuit according to (9) or (10), wherein the predetermined physical quantity includes information on a wiring resistance and a wiring capacity according to a wiring layer.
[0142]
(12) The area of a rectangle having a point on the graph as one corner is obtained under an arbitrarily set size with respect to the driver on the drive side, the receiver on the load side, and the repeater to be inserted. The repeater insertion method for an integrated circuit according to any one of (9) to (11) above.
[0143]
(13) When a plurality of repeaters are inserted, a point having a maximum total area of a plurality of rectangles each having a plurality of points on the graph created by the graph creating means as one corner is a plurality of repeaters. The repeater insertion method for an integrated circuit according to any one of the above (9) to (12), characterized in that the repeater insertion position is obtained as an insertion position of the integrated circuit.
[0144]
(14) An analysis process is performed for each of the cases where one to N repeaters are inserted, and the number of repeaters and the insertion position when the area of the rectangle is maximized are obtained as optimum solutions. The repeater insertion method in the integrated circuit according to (13).
[0145]
(15) If there is a branch point in the middle of the wiring, pay attention to one of a plurality of partial branches connected to the branch point, analyze the creation of the graph and repeater insertion, and then (9) to (9), wherein the repeater is virtually inserted at a given position, and then the process of creating the graph and analyzing the repeater insertion is repeatedly performed focusing on other partial branches. (14) The repeater insertion method for an integrated circuit according to any one of (14).
[0146]
(16) A computer-readable recording medium on which a program for causing a computer to function as each means of the repeater insertion device in the integrated circuit of (1) is recorded.
(17) A computer-readable recording medium on which a program for causing a computer to execute the processing procedure of the repeater insertion method in the integrated circuit of (9) is recorded.
[0147]
(18) A program for causing a computer to function as each unit of the repeater insertion device in the integrated circuit of (1).
(19) A program for causing a computer to execute the processing procedure of the repeater insertion method in the integrated circuit of (9).
[0148]
【The invention's effect】
As described above, according to the present invention, it is possible to draw an rc graph and calculate the number of insertions and insertion positions of repeaters for wirings connecting elements in an integrated circuit. Even in an integrated circuit having such a configuration, an optimum solution for repeater insertion along an actual wiring can be obtained accurately and in a short time. That is, this calculation does not require a conventional circuit simulator or delay analysis tool, and can correctly determine the metal transfer and branching of the wiring and determine the repeater insertion position.
[Brief description of the drawings]
FIG. 1 is a functional configuration block diagram showing elemental features of a repeater insertion device in an integrated circuit according to an embodiment.
FIG. 2 is a diagram for explaining the theory of a repeater insertion method according to the present embodiment.
FIG. 3 is a diagram illustrating a relationship between Expression (7) and an rc plane.
FIG. 4 is a diagram illustrating a relationship between Expression (6) and an rc plane.
FIG. 5 is a diagram showing a model having a branch point in the middle of wiring and a relationship between an equation of a delay time before and after repeater insertion in the model and an rc plane.
FIG. 6 is a diagram illustrating an example of calculating a point P when two repeaters are inserted between a driver and a receiver.
FIG. 7 is a flowchart showing in detail a repeater insertion algorithm according to the present embodiment.
FIG. 8 is a flowchart showing in detail a repeater insertion algorithm according to the present embodiment.
FIG. 9 is a diagram showing an example of a certain net and its rc graph.
FIG. 10 is a diagram illustrating an example of gain calculation when one repeater is inserted.
FIG. 11 is a flowchart showing an example of gain calculation processing when one repeater is inserted;
FIG. 12 is a diagram illustrating an example of gain calculation when two repeaters are inserted.
FIG. 13 is a flowchart showing an example of gain calculation processing when two repeaters are inserted.
FIG. 14 is a diagram illustrating an example of gain calculation when three repeaters are inserted.
FIG. 15 is a flowchart showing an example of gain calculation processing when three repeaters are inserted;
FIG. 16 is a diagram illustrating an example of one net used in another embodiment and an example of an rc graph created from the net.
FIG. 17 is a diagram showing a state in which repeater insertion analysis is performed for path A → B.
FIG. 18 is a diagram illustrating a state in which a repeater is inserted for a path A → B.
FIG. 19 is a diagram showing a state in which repeater insertion analysis is performed for path A → C.
FIG. 20 is a diagram illustrating a state in which a repeater is inserted for a path A → C.
FIG. 21 is a diagram illustrating a state in which repeater insertion analysis is performed again on path A → B.
FIG. 22 is a diagram for comparing a result when an analysis is performed using the repeater insertion method according to the present embodiment and a result when an analysis is performed using a circuit simulator.
FIG. 23 is a diagram showing the relationship between the intrinsic delay of a repeater and the gain according to the number of repeater insertions.
FIG. 24 is a diagram for explaining a method of dividing a wiring line into equal intervals by analytically obtaining a delay equation.
FIG. 25 is a diagram showing the relationship between the wiring length before repeater division and the number of repeater divisions;
FIG. 26 is a flowchart showing a processing procedure by a delay analysis tool.
FIG. 27 is a diagram illustrating an example of processing by a delay analysis tool.
[Explanation of symbols]
1 Delay constraint
2 Netlist
3 Cell timing library
4 Wiring capacity / wiring resistance data
5 Place and route database
6 Pre-processing section
7 Net extractor
8 rc graph generator
9 Repeater insertion analysis section
10 Repeat calculation unit before repeater insertion
11 Driver
12 Receiver
13 Wiring
14,15 Divided wiring
16 repeaters

Claims (6)

集積回路内の配線に挿入するリピータの位置を解析する集積回路におけるリピータ挿入装置であって、
上記集積回路内の配線の経路および所定の物理量の情報をもとに、上記配線上に有する各ノード毎に配線抵抗と配線容量との関係を表したグラフを作成するグラフ作成手段と、
上記グラフ作成手段により作成されたグラフ上の点で、当該グラフ上の点と、配線抵抗−配線容量平面で前記グラフよりも大きい配線容量値となる所定の座標の３つの点とを頂点とする矩形の面積が最大となる点を上記リピータの挿入位置として求めるリピータ挿入解析手段とを備えることを特徴とする集積回路におけるリピータ挿入装置。A repeater insertion device in an integrated circuit for analyzing a position of a repeater to be inserted into a wiring in the integrated circuit,
Graph creating means for creating a graph representing the relationship between the wiring resistance and the wiring capacitance for each node on the wiring based on the wiring path and the predetermined physical quantity information in the integrated circuit,
Among the points on the graph created by the graph creating means, the points on the graph and the three points at predetermined coordinates that have a wiring capacitance value larger than the graph on the wiring resistance-wiring capacitance plane are set as vertices. A repeater insertion apparatus for an integrated circuit, comprising: a repeater insertion analysis unit that obtains a point where the rectangular area is maximum as an insertion position of the repeater. 集積回路内の配線に挿入するリピータの位置を解析する集積回路におけるリピータ挿入方法であって、
グラフ作成手段が、上記集積回路内の配線の経路および所定の物理量の情報をもとに、上記配線上に有する各ノード毎に配線抵抗と配線容量との関係を表したグラフを作成するステップと、
リピータ挿入解析手段が、上記作成されたグラフ上の点で、当該グラフ上の点と、配線抵抗−配線容量平面で前記グラフよりも大きい配線容量値となる所定の座標の３つの点とを頂点とする矩形の面積が最大となる点を上記リピータの挿入位置として求めるステップとを有することを特徴とする集積回路におけるリピータ挿入方法。A repeater insertion method in an integrated circuit for analyzing a position of a repeater to be inserted into a wiring in the integrated circuit,
Graphing means, based on the information of the path and a predetermined physical amount of wiring in the integrated circuit, and creating a graph showing the relation between the wiring capacitance and wiring resistance for each node having on the wiring ,
The repeater insertion analysis means appoints a point on the created graph, and a point on the graph, and three points at predetermined coordinates that have a wiring capacitance value larger than the graph on the wiring resistance-wiring capacitance plane. A repeater insertion method in an integrated circuit, comprising: obtaining a point having the maximum area of the rectangle as an insertion position of the repeater. 請求項１に記載の集積回路におけるリピータ挿入装置の各手段としてコンピュータを機能させるためのプログラムを記録したことを特徴とするコンピュータ読み取り可能な記録媒体。  A computer-readable recording medium having recorded thereon a program for causing the computer to function as each means of the repeater insertion device in the integrated circuit according to claim 1. 請求項２に記載の集積回路におけるリピータ挿入方法の処理手順をコンピュータに実行させるためのプログラムを記録したことを特徴とするコンピュータ読み取り可能な記録媒体。  A computer-readable recording medium having recorded thereon a program for causing a computer to execute the processing procedure of the repeater insertion method in the integrated circuit according to claim 2. 請求項１に記載の集積回路におけるリピータ挿入装置の各手段としてコンピュータを機能させるためのプログラム。  The program for functioning a computer as each means of the repeater insertion apparatus in the integrated circuit of Claim 1. 請求項２に記載の集積回路におけるリピータ挿入方法の処理手順をコンピュータに実行させるためのプログラム。  The program for making a computer perform the process sequence of the repeater insertion method in the integrated circuit of Claim 2.

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