JP2002111493A - Pll回路 - Google Patents

Pll回路

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JP2002111493A
JP2002111493A JP2000298097A JP2000298097A JP2002111493A JP 2002111493 A JP2002111493 A JP 2002111493A JP 2000298097 A JP2000298097 A JP 2000298097A JP 2000298097 A JP2000298097 A JP 2000298097A JP 2002111493 A JP2002111493 A JP 2002111493A
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signal
flip
delay
state
flop
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JP2000298097A
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Takayuki Ohashi
隆之 大橋
Kazuhiro Kimura
和広 木村
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Sanyo Electric Co Ltd
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Sanyo Electric Co Ltd
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 PLL回路のロックへの引き込みを早めると
ともに、ロック時の安定性を確保する。 【解決手段】 ゲーテッドインバータ12,14へロッ
ク状態か否かを示すロック信号Sを供給することで、信
号経路1a、1bを切り換える。非ロック状態では遅延
ライン1,2の遅延を少なくし、ロック状態では遅延ラ
イン1,2の遅延を大きくする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】入力信号と基準信号の位相を
比較する位相比較器と、この位相比較器の出力で駆動さ
れるチャージポンプと、を含み、入力信号の位相を基準
信号にロックさせるPLL(フェーズ・ロック・ルー
プ)回路に関する。
【0002】
【従来の技術】従来より、各種の装置において、PLL
回路が利用されており、ラジオ受信機のチューナ回路に
おいても、希望局信号を取り出すための局部発振信号を
作成するために利用されている。このPLL回路は、入
力信号の位相と基準信号の位相を比較し、その位相差に
ついての信号を出力する位相比較回路と、この位相比較
回路の出力により駆動されるチャージポンプと、を有
し、このチャージポンプの出力により電圧制御発振器
(VCO)の発振周波数を制御している。
【0003】
【発明が解決しようとする課題】ここで、位相比較器
は、入力される2つの信号の位相差を検出するが、位相
比較器はその回路構成に応じた不感帯を有する。
【0004】不感帯が小さいと、入力信号と基準信号の
微小な位相差でも検出することができ、チャージポンプ
駆動してロックの収束を早めることができる。しかし、
ロック状態において入力信号と基準信号の微小な変動に
も反応し、ロック状態が外れてしまい、安定したロック
状態が得られない。
【0005】一方、不感帯が大きいと、安定したロック
状態を維持することができる。しかし、入力信号と基準
信号の微少な位相差では位相比較器から信号がでず、ロ
ックの収束時間が長くなってしまう。
【0006】このため、従来はロックアップ時間とロッ
ク状態の安定性の妥協点を見出して、位相比較器の特
性、不感帯幅を決めていた。そこで、入力信号と基準信
号の微小位相差まで追い込んでおいてからの最終的な収
束に時間がかかるという問題があった。
【0007】特に、ヨーロッパにおけるRDS(ラジオ
・データ・システム)においては、1つの放送局からの
電波を受信している際に、他の放送局の受信状態を調べ
る処理が行われる。この場合には、他の放送局の状態を
非常に短い時間内に調べなければならず、同調周波数の
制御を高速で行わなければならない。そこで、PLL回
路のロックを早めたいという要求があった。
【0008】本発明は、上記課題に鑑みなされたもので
あり、最終的な収束までの時間を短くしてかつロックの
安定性を図ることができるPLL回路を提供することを
目的とする。
【0009】
【課題を解決するための手段】本発明は、入力信号と基
準信号の位相を比較する位相比較器と、この位相比較器
の出力で駆動されるチャージポンプと、を含み、入力信
号の位相を基準信号にロックさせるPLL回路におい
て、前記位相比較器は、PLL回路がロック状態か非ロ
ック状態かを示す制御信号に応じて、入力信号と基準信
号の位相差を検出の精度を切り換えられることを特徴と
する。
【0010】従って、非ロック状態において、精度を高
くして位相比較器において、微小誤差においても信号を
出力させることでロックへの引き込みを早くし、ロック
時において、精度を低くして位相比較器において、微小
誤差においては信号を出力させないようにすることでロ
ック時の安定性を確保することができる。
【0011】また、前記位相比較器は、入力信号を遅延
させ、遅延入力信号を生成する第1の遅延ラインと、基
準信号を遅延させ、遅延基準信号を生成する第2の遅延
ラインと、入力信号と遅延基準信号の位相差に基づき状
態が制御される第1のフリップフロップ回路と、基準信
号と遅延入力信号の位相差に基づき状態が制御される第
2のフリップフロップ回路と、を有し、前記第1および
第2フリップフロップの出力によって、前記チャージポ
ンプが駆動されることが好適である。このような遅延ラ
インの選択により、位相比較回路の適切な制度の選択が
行える。
【0012】また、前記第1および第2の遅延ライン
は、ゲーテッドインバータを含み、このゲーテッドイン
バータを前記制御信号で制御することが好適である。ゲ
ーテッドインバータを利用することによって、遅延ライ
ンを複数のインバータで構成することができ、その際の
特性の整合をとることができる。
【0013】また、前記第1および第2の遅延ライン
は、それぞれ複数の経路を有し、前記制御信号によりそ
の経路を切り換え、制御信号が第1の状態の場合、遅延
の短い経路を選択することにより、前記フリップフロッ
プのセットまたはリセット信号のクロック信号に対する
遅延量を減少させて位相差を短縮し、前記チャージポン
プの出力を低下させて位相比較器の不感帯を大きくし、
前記制御信号が第2の状態の場合、遅延の長い経路を選
択することにより、前記フリップフロップのセットまた
はリセット信号のクロック信号に対する遅延量を増大さ
せ、位相差を増大し、前記チャージポンプの出力を増加
させて位相比較器の不感帯を小さくすることが好適であ
る。このような不感帯の制御によって、位相比較器の適
切な制度の選択が行える。
【0014】また、前記制御信号は、PLL回路の出力
する周波数を変更した場合に、第2の状態となりPLL
が非ロック期間中は第2の状態を維持し、ロック後に第
1の状態になることが好適である。
【0015】
【発明の実施の形態】以下、本発明の実施の形態(以下
実施形態という)について、図面に基づいて説明する。
【0016】図1は、実施形態の位相比較器およびチャ
ージポンプの構成を示す図である。入力信号PIは、遅
延ライン1に入力され、所定時間遅延され反転された入
力信号PIの反転遅延信号である信号Aがこの遅延ライ
ン1から出力される。一方、基準信号RIは、遅延ライ
ン2に入力され所定時間遅延され反転された基準信号R
Iの反転遅延信号である信号Bが遅延ライン2から出力
される。
【0017】また、入力信号PIは、リセット付フリッ
プフロップ3のクロック信号入力端にも入力され、この
フリップフロップ3のリセット入力端には、信号Bが反
転されて入力される。従って、フリップフロップ3は、
入力信号PIの立ち上がりでD入力端の信号を取り込
み、基準信号RIの立ち上がりから所定時間遅延された
段階で「L」にリセットされる。
【0018】また、基準信号RIは、セット付フリップ
フロップ4のクロック入力端にも入力され、このフリッ
プフロップ4のセット入力端には、信号Aが反転されて
入力される。従って、フリップフロップ4は、基準信号
RIの立ち上がりでD入力端の信号を取り込み、入力信
号PIの立ち上がりから所定時間遅延された段階で
「H」にセットされる。
【0019】さらに、フリップフロップ3のD入力端に
は、フリップフロップ4の反転Q出力である信号Cが入
力され、フリップフロップ4のD入力端には、フリップ
フロップ3のQ出力である信号Dが入力されている。
【0020】そして、フリップフロップ3の反転Q出力
がチャージポンプ5における電源側のPチャネルトラン
ジスタ5aのゲートに接続され、フリップフロップ4の
反転Q出力がチャージポンプ5の接地側のNチャネルト
ランジスタ5bのゲートに接続されている。また、電源
側トランジスタ5aと、接地側トランジスタ5bは電源
とグランド間に直列接続されている。そこで、電源側ト
ランジスタ5aのオンにより出力φEが「H」となり、
接地側トランジスタ5bのオンにより出力φEが「L」
になる。
【0021】そして、遅延ライン1、2は、それぞれイ
ンバータを直列接続して構成されているが、それぞれが
2つの信号経路を有している。すなわち、信号経路1
は、インバータ11a、ゲーテッドインバータ12,イ
ンバータ11b、11c、11dが直列接続された信号
経路1aと、ゲーテッドインバータ12に並列接続され
(インバータ11aの出力とインバータ11bの間に接
続され)ている入力インバータ13a、13b、13
c、13d、ゲーテッドインバータ14が直列接続され
た信号経路1bとからなっている。
【0022】そして、ゲーテッドインバータ12の2つ
の上下入力端子には、ロック信号Sをインバータ15で
反転した信号をインバータ16でさらに反転した信号
と、インバータ15の出力が供給されている。ゲーテッ
ドインバータ12は、上入力端子が「L」のときに通
過、下入力端子が「L」のときに禁止状態となるため、
ロック信号Sが「L」のときに、通過状態になる。
【0023】一方、ゲーテッドインバータ14の2つの
上下入力端子には、ロック信号Sをインバータ17で反
転した信号と、ロック信号Sが供給されている。従っ
て、ゲーテッドインバータ15は、ロック信号Sが
「H」のときに、通過状態になる。
【0024】このようにして、ロック信号Sの「L」ま
たは「H」によって、ゲーテッドインバータ12または
14のいずれかがオンになり、信号経路としてインバー
タが5つの短い信号経路またはインバータが9つの長い
信号経路が選択される。
【0025】なお、上述の説明は、入力信号PIについ
ての遅延ライン1についてのものであるが、遅延ライン
2も構成は、全く同一であり、ロック信号Sの「L」ま
たは「H」によって、ゲーテッドインバータ12または
14のいずれかがオンになり、信号経路としてインバー
タが5つの短い信号経路またはインバータが9つの長い
信号経路が選択される。
【0026】従って、ロック信号Sの「L」または
「H」の状態に応じて遅延ライン1,2における信号経
路の長さが選択され、位相比較の不感帯の大きさが決定
され、その状態で位相比較の結果により、チャージポン
プ5の出力φEが出力される。
【0027】次に、このような回路の動作について図2
に基づいて説明する。まず、ロック信号Sが「L」で、
非ロック状態であった場合について説明する。入力信号
PIおよび基準信号RIが「H」になった場合に、その
遅延信号である信号A,Bより、フリップフロップ3は
「L」にリセット、フリップフロップ4は「H」にセッ
トされるため、通常の場合、フリップフロップ3は
「L」であり信号Dは「L」であり、フリップフロップ
4は「H」であり信号Cは「H」である。この状態で、
入力信号PIと、基準信号RIの両方が立ち上がると、
フリップフロップ3は入力信号PIの立ち上がりでフリ
ップフロップ4のQ出力である信号Cを取り込み、フリ
ップフロップ4は入力RIの立ち上がりでフリップフロ
ップ3のQ出力である信号Dを取り込む。従って、フリ
ップフロップ4のQ出力である信号Cは「L」になり、
フリップフロップ3の出力である信号Dは「H」に戻
る。
【0028】一方、遅延ライン1,2における遅延時間
の後、信号A、Bが立ち下がる。これによって、フリッ
プフロップ4はセットされ、フリップフロップ3はセッ
トされ、信号Cは「H」、信号Dは「L」になる。
【0029】そして、信号Dの「H」のときにフリップ
フロップ3の反転Q出力である信号Eは「L」となるた
め、トランジスタ5aがオンされる。一方、信号Cの
「L」のときにフリップフロップ4の反転Q出力である
信号Fは「H」となるため、トランジスタ5bがオンさ
れる。
【0030】これによって、チャージポンプ5の出力φ
Eに若干のフレが生じるが、「H」または「L」は、実
質的に出力されない。
【0031】次に、基準信号RIだけが立ち上がると、
フリップフロップ3の「L」に応じた信号Dの「L」を
フリップフロップ4が取り込み信号Cが立ち下がり、信
号F立ち上がる。その後基準信号RIの遅延信号である
信号Bが立ち下がり、フリップフロップ3がリセットさ
れるが、フリップフロップ3は「L」のままであり、信
号D、信号Eへの影響はない。
【0032】次に、入力信号PIが立ち上がることで、
フリップフロップ3が信号Cを取り込むが、このとき信
号Cは「L」であり、フリップフロップ3のデータに変
化はなく、信号D,Eに変化はない。そして、所定の遅
延時間の後、信号Aが立ち下がるため、フリップフロッ
プ4がセットされ、信号Cが「H」、信号Fが「L」に
戻る。従って、信号Fが「H」の期間チャージポンプ5
のトランジスタ5bがオンされ、対応する期間出力φE
に「L」が出力される。
【0033】次に、入力信号PIだけが立ち上がると、
フリップフロップ3が信号Cの「H」を取り込み「H」
となる。これによって、信号Dが立ち上がり、また信号
Eが立ち下がる。その後、信号Aが立ち下がるが、フリ
ップフロップ4は「H」であり、セットによっても信号
C、信号Fへの影響はない。次に、基準信号RIが立ち
上がることで、フリップフロップ4が信号Dを取り込む
が、このとき信号Dは「H」であり、フリップフロップ
4のデータに変化はなく、信号C,Fに変化はない。そ
して、所定の遅延時間の後、信号Bが立ち下がるため、
フリップフロップ3がリセットされ、信号Dが「L」、
信号Eが「H」に戻る。これによって、信号Eが「L」
の期間チャージポンプ5のトランジスタ5aがオンさ
れ、対応する期間出力φEに「H」が出力される。
【0034】このようにして、入力信号PIが先行した
場合には、入力PIと基準RIの位相差に応じた期間ト
ランジスタ5aがオンし、チャージポンプ5の出力φE
に「H」が出力され、基準信号RIが先行した場合に
は、その位相差に応じてトランジスタ5bがオンし、チ
ャージポンプ5の出力φEに「L」が出力される。
【0035】ここで、信号A,B,C,D,E,F,φ
Eの立ち上がりおよび立ち下がりが鈍っているのは、ト
ランジスタの特性によるものである。なお、インバータ
11a〜11d、13a〜13dもチャージポンプと同
様のCMOSで構成され、チャージポンプ5と同様の鈍
りを発生する。さらに、ゲーテッドインバータ12,1
4もスイッチが付加されているだけで、基本構成は同様
であり、信号伝達特性は同様である。
【0036】そこで、位相差が微小な場合、トランジス
タ5aまたは5bがオンされる期間が小さくなる。従っ
て、出力φEの変化量が小さくなる。例えば、図2の左
側波形図の最後の部分に示すように入力信号PIが若干
基準信号RIに対し先行した場合、信号Eが「L」にな
る期間は小さい。そこで、出力φEの電圧変化が小さく
なる。一方、出力φE変化が所定値以上ならなければ、
その変化はローパスフィルタなどで除去されてしまい、
VCOへの制御電圧は基本的に変わらない。このため、
設定された範囲の位相差が不感帯となり、その場合には
VCOへの制御電圧に変化がない。
【0037】ここで、本実施形態の回路では、ロック信
号Sが「H」になった場合には、遅延ライン1,2の信
号経路が切り換えられる。そこで、これら遅延ライン
1,2の遅延量が大きくなると、入力信号PIおよび基
準信号RIの立ち上がりに対する。信号A、Bの立ち下
がりのタイミングが遅くなる。これによって、フリップ
フロップ3,4のリセット・セットタイミングが遅くな
るため、信号E、Fの「L」または「H」の期間が入力
信号PIと基準信号RIの同一の位相差に対し長くな
る。これによって、出力φEに大きな変化がでやすくな
る。
【0038】図2の右側には、図2の左側の最後の場合
と同様の位相差で入力信号PIが基準信号RIに先行し
た場合が示されている。この場合、入力信号PIの立ち
上がりで、信号Eが立ち下がり、信号Bの立ち下がり
で、信号Eが立ち上がるため、入力信号PIと基準信号
RIの位相差+遅延ライン2における遅延ラインの分だ
け、信号Eが「L」となる。これによって、出力φEに
おける変化量が大きくなる。従って、遅延ライン1,2
における遅延量を大きくすることで、位相比較回路にお
ける感度を向上して、微小な位相差にも追従できる。
【0039】図3には、遅延ライン1,2の回路を切り
換えた場合における位相差と、チャージポンプの出力と
の関係を示す。図中、黒三角がロック時における遅延ラ
イン1,2の遅延量が大きい状態を示し、●が非ロック
時における遅延ライン1,2の遅延量が小さい状態を示
している。このように、遅延ライン1,2の遅延量を小
さくすることによって、微少な位相差に応じて位相比較
回路から出力がでる。
【0040】次に、図4には、PLL回路の全体構成が
示されている。水晶発振器40からの基準信号はリファ
レンスディバイダ41において適切な分周比で分周さ
れ、基準信号RIとして位相比較器43に供給される。
この位相比較器43は、上述の遅延ライン1,2、フリ
ップフロップ3,4およびチャージポンプ5から構成さ
れている。この位相比較器43には、プログラマブルデ
ィバイダ42の出力である入力信号PIも供給されてお
り、上述のような位相比較を行う。位相比較器43の2
出力(信号E、F)は、チャージポンプ5に供給され
る。そして、チャージポンプ5の出力φEがローパスフ
ィルタ45を介し、VCO46に供給される。
【0041】このVCO46は、その発振信号を系外に
出力するとともに、プログラマブルディバイダ42を介
し入力信号PIとして位相比較器43へ供給する。
【0042】従って、VCO46の発振周波数は、プロ
グラマブルディバイダ42における分周後の入力信号P
Iが基準信号RIと同一になるように制御される。そこ
で、希望局周波数に合わせてプログラマブルディバイダ
42の分周比を変更することで、VCO46の発振周波
数を希望局周波数に対応したものに設定することができ
る。
【0043】そして、位相比較器43の出力は、アンロ
ック検出回路44に供給されており、このアンロック検
出回路44が位相比較器43の出力からロックまたはア
ンロックを検出する。このアンロック検出回路44は、
例えば適当な周波数(例えば1kHz)のクロックをカ
ウントし、位相比較器43の出力におけるパルスを検出
してから所定時時間継続したパルスを検出しなかった場
合に、ロック状態と判定する。また、所定時間内にパル
スを検出している場合には、アンロック状態と判定す
る。そして、この判定結果に応じてロック信号Sを
「L」または「H」とする。
【0044】特に、アンロック検出回路44は、初期状
態ではアンロック状態と判定し、ロック信号Sを「L」
にセットする。そして、ロック状態を数回(例えば2
回)検出したときにロック状態と判定して、ロック信号
Sを「H」とする。一方、ロック状態で、アンロック状
態を数回(例えば4回)検出した場合に、ロック信号S
を「L」にする。また、希望局を切り換えプログラマブ
ルディバイダ42の分周比を変更した場合には、必ずア
ンロック状態とする。
【0045】これによって、アンロック状態において
は、遅延ライン1,2において、遅延の大きな信号ライ
ンを選択することができ、微小の位相差においても位相
差検出信号を出力して、ロック状態への引き込みを早く
することができる。一方、ロック状態においては、遅延
ライン1、2の遅延の小さな信号ラインを選択すること
ができ、不感帯をおおきくして微小の位相差を無視し、
安定したロック状態を維持することができる。
【0046】
【発明の効果】以上説明したように、本発明によれば、
非ロック状態において、精度を高くして位相比較器にお
いて、微小誤差においても信号を出力させることでロッ
クへの引き込みを早くし、ロック時において、精度を低
くして位相比較器において、微小誤差においては信号を
出力させないようにすることでロック時の安定性を確保
することができる。
【図面の簡単な説明】
【図1】 実施形態の位相比較器の構成を示す図であ
る。
【図2】 図1の位相比較器における各部の信号を示す
波形図である。
【図3】 位相比較器の特性を示す図である。
【図4】 PLL回路の全体構成を示す図である。
【符号の説明】
1,2 遅延ライン、3,4 フリップフロップ、5
チャージポンプ、11a〜11d,13a〜13d イ
ンバータ、12,14 ゲーテッドインバータ。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5J106 AA04 CC01 CC24 CC52 CC53 CC58 CC59 DD32 DD42 DD43 DD48 EE10 GG04 HH10 JJ02 KK03 KK25 LL02

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 入力信号と基準信号の位相を比較する位
    相比較器と、この位相比較器の出力で駆動されるチャー
    ジポンプと、を含み、入力信号の位相を基準信号にロッ
    クさせるPLL回路において、 前記位相比較器は、PLL回路がロック状態か非ロック
    状態かを示す制御信号に応じて、入力信号と基準信号の
    位相差を検出の精度が切り換えられるPLL回路。
  2. 【請求項2】 請求項1に記載の回路において、 前記位相比較器は、 入力信号を遅延させ、遅延入力信号を生成する第1の遅
    延ラインと、 基準信号を遅延させ、遅延基準信号を生成する第2の遅
    延ラインと、 入力信号と遅延基準信号の位相差に基づき状態が制御さ
    れる第1のフリップフロップ回路と、 基準信号と遅延入力信号の位相差に基づき状態が制御さ
    れる第2のフリップフロップ回路と、 を有し、 前記第1および第2フリップフロップの出力によって、
    前記チャージポンプが駆動されるPLL回路。
  3. 【請求項3】 請求項2に記載の回路において、 前記第1および第2の遅延ラインは、ゲーテッドインバ
    ータを含み、このゲーテッドインバータを前記制御信号
    で制御するPLL回路。
  4. 【請求項4】 請求項2または3に記載の回路におい
    て、 前記第1および第2の遅延ラインは、それぞれ複数の経
    路を有し、前記制御信号によりその経路を切り換え、 制御信号が第1の状態の場合、遅延の短い経路を選択す
    ることにより、前記フリップフロップのセットまたはリ
    セット信号のクロック信号に対する遅延量を減少させて
    位相差を短縮し、前記チャージポンプの出力を低下させ
    て位相比較器の不感帯を大きくし、 前記制御信号が第2の状態の場合、遅延の長い経路を選
    択することにより、前記フリップフロップのセットまた
    はリセット信号のクロック信号に対する遅延量を増大さ
    せ、位相差を増大し、前記チャージポンプの出力を増加
    させて位相比較器の不感帯を小さくするPLL回路。
  5. 【請求項5】 請求項4に記載の回路において、 前記制御信号は、PLL回路の出力する周波数を変更し
    た場合に、第2の状態となりPLLが非ロック期間中は
    第2の状態を維持し、ロック後に第1の状態になるPL
    L回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
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US7492194B2 (en) 2003-02-19 2009-02-17 Kobe Steel, Ltd. Oscillator including phase frequency detectors for detecting a phase difference between two input signals and outputting a control command signal
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