JPH0897374A - Ｍｏｓ論理回路のトランジスタのウェルとソースの間の電圧を制御する回路、及び電源装置をｍｏｓ論理回路に連動させるためのシステム - Google Patents
Ｍｏｓ論理回路のトランジスタのウェルとソースの間の電圧を制御する回路、及び電源装置をｍｏｓ論理回路に連動させるためのシステムInfo
- Publication number
- JPH0897374A JPH0897374A JP7091962A JP9196295A JPH0897374A JP H0897374 A JPH0897374 A JP H0897374A JP 7091962 A JP7091962 A JP 7091962A JP 9196295 A JP9196295 A JP 9196295A JP H0897374 A JPH0897374 A JP H0897374A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- transistor
- well
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、ウェル電圧及び電源電圧を
適宜設定することによって、回路の電力消費と動作速度
に影響を及ぼす可能性のある全ての必須要因を考慮に入
れることが可能な技術を提供することにある。 【構成】 本発明の回路は、集積論理回路の基板中のウ
ェル中に作られた基準ＭＯＳトランジスタ、所定の動作
条件を上記基準ＭＯＳトランジスタに与える手段、上記
基準ＭＯＳトランジスタの動作特性を基準値と比較し、
上記動作特性と上記基準値との差を表す制御電圧を発生
させる手段、上記基準ＭＯＳトランジスタの上記ウェル
とソースとの間に上記制御電圧を印加する手段を具備す
る。
適宜設定することによって、回路の電力消費と動作速度
に影響を及ぼす可能性のある全ての必須要因を考慮に入
れることが可能な技術を提供することにある。 【構成】 本発明の回路は、集積論理回路の基板中のウ
ェル中に作られた基準ＭＯＳトランジスタ、所定の動作
条件を上記基準ＭＯＳトランジスタに与える手段、上記
基準ＭＯＳトランジスタの動作特性を基準値と比較し、
上記動作特性と上記基準値との差を表す制御電圧を発生
させる手段、上記基準ＭＯＳトランジスタの上記ウェル
とソースとの間に上記制御電圧を印加する手段を具備す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ技術で得られ
る回路で、少なくとも１つの導電形を持つトランジスタ
が集積回路の基板に設けられた共通ウェルに配列されて
いる回路に関するものである。
る回路で、少なくとも１つの導電形を持つトランジスタ
が集積回路の基板に設けられた共通ウェルに配列されて
いる回路に関するものである。
【０００２】
【従来の技術】この主の回路は、主に回路による電力消
費を低減させるために、トランジスタの閾値電圧を調節
するようウェルのバイアス電圧を調整して動作させるこ
とができるという特性を持つ。
費を低減させるために、トランジスタの閾値電圧を調節
するようウェルのバイアス電圧を調整して動作させるこ
とができるという特性を持つ。
【０００３】上記の回路はＰＣＴ特許出願ＷＯ９４／０
１８９０に記載されている。このＰＣＴ特許出願の場合
は、回路を異なる電源電圧で動作させ、しかもトランジ
スタの正しい動作を確保することができるようにするこ
とを目的としたものである。このために、共通ウェルに
は、当のウェル内にあるトランジスタの閾値電圧を所望
の電源電圧に適応させるようにして、その電源電圧を表
す制御信号の関数として調整されたバイアス電圧が与え
られる。従って、集積回路の電力消費を、情況に応じて
その集積回路に与えたい動作条件に適応させることが可
能である。例えば、そのような回路を具備したコンピュ
ータがスタンバイ状態にあるときは、ウェル電圧は、回
路が低い方の電源電圧で動作することができるように、
このスタンバイの動作条件に適応させられる。
１８９０に記載されている。このＰＣＴ特許出願の場合
は、回路を異なる電源電圧で動作させ、しかもトランジ
スタの正しい動作を確保することができるようにするこ
とを目的としたものである。このために、共通ウェルに
は、当のウェル内にあるトランジスタの閾値電圧を所望
の電源電圧に適応させるようにして、その電源電圧を表
す制御信号の関数として調整されたバイアス電圧が与え
られる。従って、集積回路の電力消費を、情況に応じて
その集積回路に与えたい動作条件に適応させることが可
能である。例えば、そのような回路を具備したコンピュ
ータがスタンバイ状態にあるときは、ウェル電圧は、回
路が低い方の電源電圧で動作することができるように、
このスタンバイの動作条件に適応させられる。
【０００４】実際、ＭＯＳトランジスタの閾値電圧（及
び、従って、ウェル電圧）の制御は、特に、閾値電圧が
低いとき、回路の動作の安全を確保する一方で、回路に
よる電力消費を最小限に抑えることが望ましい場合に、
主要な問題であるということは一般的に知られている。
び、従って、ウェル電圧）の制御は、特に、閾値電圧が
低いとき、回路の動作の安全を確保する一方で、回路に
よる電力消費を最小限に抑えることが望ましい場合に、
主要な問題であるということは一般的に知られている。
【０００５】この問題は、回路がバッテリ電池や電磁放
射のような限られたエネルギー源から電源を供給される
場合に特に決定的な意味を持つ。ＣＭＯＳ（相補型金属
酸化物半導体）技術は、消エネ適用のために用いられる
技術の中でも際立っている。本発明が特に好適に適用さ
れるのは、このＣＭＯＳ技術においてである。従って、
以下の説明はこのＣＭＯＳ技術に基づいて行うが、本発
明は類推的方法によって他のＭＯＳ型技術にも適用可能
であるということを始めに銘記すべきである。
射のような限られたエネルギー源から電源を供給される
場合に特に決定的な意味を持つ。ＣＭＯＳ（相補型金属
酸化物半導体）技術は、消エネ適用のために用いられる
技術の中でも際立っている。本発明が特に好適に適用さ
れるのは、このＣＭＯＳ技術においてである。従って、
以下の説明はこのＣＭＯＳ技術に基づいて行うが、本発
明は類推的方法によって他のＭＯＳ型技術にも適用可能
であるということを始めに銘記すべきである。
【０００６】ＣＭＯＳ技術においては、論理ゲートによ
って消費される電力Ｐt は、スタティック電力Ｐstatと
ダイナミック電力Ｐdyn の和に等しく、次式で表すこと
ができる。
って消費される電力Ｐt は、スタティック電力Ｐstatと
ダイナミック電力Ｐdyn の和に等しく、次式で表すこと
ができる。
【数１】 式中、ＩDSn 及びＩDSp は、それぞれｎ形及びｐ形ＭＯ
Ｓトランジスタのわずかな逆バイアス下における固有ド
レイン電流であり、ｆは論理ゲートのスイッチング周波
数、Ｃは論理ゲートの出力にかかる全浮遊キャパシタン
ス、Ｖはその電源電圧、ｎn 及びｎp はこの論理ゲート
を構成するそれぞれｎ形及びｐ形のＭＯＳトランジスタ
のわずかな逆バイアス下における勾配、Ｖtn及びＶtpは
それぞれｎ形及びｐ形ＭＯＳトランジスタの閾値電圧、
ＵT はこれらのＭＯＳトランジスタの熱ポテンシャルの
値である。この関係から、論理ゲートによって消費され
る電力を著しく減少させることを可能にする１つのパラ
メータは、上式（１）で２乗されることから見て、電源
電圧Ｖであるということが解る。
Ｓトランジスタのわずかな逆バイアス下における固有ド
レイン電流であり、ｆは論理ゲートのスイッチング周波
数、Ｃは論理ゲートの出力にかかる全浮遊キャパシタン
ス、Ｖはその電源電圧、ｎn 及びｎp はこの論理ゲート
を構成するそれぞれｎ形及びｐ形のＭＯＳトランジスタ
のわずかな逆バイアス下における勾配、Ｖtn及びＶtpは
それぞれｎ形及びｐ形ＭＯＳトランジスタの閾値電圧、
ＵT はこれらのＭＯＳトランジスタの熱ポテンシャルの
値である。この関係から、論理ゲートによって消費され
る電力を著しく減少させることを可能にする１つのパラ
メータは、上式（１）で２乗されることから見て、電源
電圧Ｖであるということが解る。
【０００７】しかしながら、強い反転における論理ゲー
トの遅延Ｔｄは、次式で表される。
トの遅延Ｔｄは、次式で表される。
【数２】 式中、β／２ｎは、各ＭＯＳトランジスタの技術的要素
によって決まる係数である。この式から、電源電圧のみ
を下げることによって、論理ゲートの遅延が増大すると
いうことが解る。電源電圧Ｖを下げたとき動作速度が低
下するのを避けるためには、閾値電圧も低くする必要が
ある。技術的見地からは、ＭＯＳトランジスタの閾値電
圧Ｖt を低くすることは可能である。しかしながら、そ
の場合は、論理ゲートによって消費される電力のスタテ
ィック成分がより大きく効いて来る（式（１）参照）。
さらに、技術的要因による閾値電圧のばらつきまたは温
度による閾値電圧の変動は、容易に±２００ｍＶという
比較的高い値に達する。閾値電圧の値にそのような一定
範囲の不確定性が存在するということは、確実に電力消
費を最小限に抑えることができない。
によって決まる係数である。この式から、電源電圧のみ
を下げることによって、論理ゲートの遅延が増大すると
いうことが解る。電源電圧Ｖを下げたとき動作速度が低
下するのを避けるためには、閾値電圧も低くする必要が
ある。技術的見地からは、ＭＯＳトランジスタの閾値電
圧Ｖt を低くすることは可能である。しかしながら、そ
の場合は、論理ゲートによって消費される電力のスタテ
ィック成分がより大きく効いて来る（式（１）参照）。
さらに、技術的要因による閾値電圧のばらつきまたは温
度による閾値電圧の変動は、容易に±２００ｍＶという
比較的高い値に達する。閾値電圧の値にそのような一定
範囲の不確定性が存在するということは、確実に電力消
費を最小限に抑えることができない。
【０００８】それでもなお、電子的手段によってＭＯＳ
トランジスタの閾値電圧に作用を及ぼすことは可能であ
る。上記の先行特許出願において既に開示されているよ
うに、この作用はウェル中に作られたＭＯＳトランジス
タのソースに関してウェル電圧をバイアスさせることに
よって行うことができる。これを行うためには、所与の
閾値電圧をかけようとするＭＯＳトランジスタは、全て
同じ導電形でなければならない一方、電源電圧に対して
絶縁されたウェル中に作り込まなければならない。いく
つかの異なる閾値電圧が欲しい場合は、それと同数の互
いに絶縁されたウェルを利用できるようにすることが必
要なことは容易に理解できよう。ここで、「同じウェ
ル」とは、単一のウェル、あるいは電気的に接続された
数個のウェルを意味するものとする。
トランジスタの閾値電圧に作用を及ぼすことは可能であ
る。上記の先行特許出願において既に開示されているよ
うに、この作用はウェル中に作られたＭＯＳトランジス
タのソースに関してウェル電圧をバイアスさせることに
よって行うことができる。これを行うためには、所与の
閾値電圧をかけようとするＭＯＳトランジスタは、全て
同じ導電形でなければならない一方、電源電圧に対して
絶縁されたウェル中に作り込まなければならない。いく
つかの異なる閾値電圧が欲しい場合は、それと同数の互
いに絶縁されたウェルを利用できるようにすることが必
要なことは容易に理解できよう。ここで、「同じウェ
ル」とは、単一のウェル、あるいは電気的に接続された
数個のウェルを意味するものとする。
【０００９】周知のように、基板がｎ形ならば、ｎ形ト
ランジスタは図１に示すような簡単な構造を用いて作ら
れる。トランジスタはｐ形ウェル２に作られ、このウェ
ル自体ｎ形基板３中に作られる。ＭＯＳトランジスタ１
は、それぞれウェル２中に形成されたソース及びドレイ
ンをなす２つのｎ形領域４及び５、とゲートを形成する
絶縁された層６とで構成されている。
ランジスタは図１に示すような簡単な構造を用いて作ら
れる。トランジスタはｐ形ウェル２に作られ、このウェ
ル自体ｎ形基板３中に作られる。ＭＯＳトランジスタ１
は、それぞれウェル２中に形成されたソース及びドレイ
ンをなす２つのｎ形領域４及び５、とゲートを形成する
絶縁された層６とで構成されている。
【００１０】ｐ形領域７は、ウェル２中に、このウェル
にバイアスを与えるように拡散させてある。さらに、電
圧、例えば、電源電圧Ｖ＋をＭＯＳトランジスタ１及び
基板３中に作られた回路を構成する他のトランジスタ
（図示せず）に加えるためのｎ形領域８が基板３中に拡
散させてある。
にバイアスを与えるように拡散させてある。さらに、電
圧、例えば、電源電圧Ｖ＋をＭＯＳトランジスタ１及び
基板３中に作られた回路を構成する他のトランジスタ
（図示せず）に加えるためのｎ形領域８が基板３中に拡
散させてある。
【００１１】図１に示されている構造は、ＭＯＳトラン
ジスタ１を形成するばかりでなく、隣接するｎ領域とｐ
領域との間にいくつかのダイオード接合を形成する。そ
の結果、同じ構造によって寄生バイポーラ素子も形成さ
れることになる。図２は、図１のＭＯＳトランジスタ１
に付随する主寄生バイポーラ素子を示す。このように、
図２に、ＭＯＳトランジスタ１の図と、バイポーラトラ
ンジスタ１０、１１及び１２の図を見ることができる。
バイポーラトランジスタ１０は、ＭＯＳトランジスタ１
と並列に形成されており、バイポーラトランジスタ１１
のコレクタ及びエミッタはＭＯＳトランジスタ１のドレ
インと電源電圧Ｖ＋との間に形成されているのに対し、
バイポーラトランジスタ１２のコレクタ及びエミッタは
ＭＯＳトランジスタ１のソースと電源電圧Ｖ＋との間に
形成されている。これらの寄生トランジスタのベース
は、全てＭＯＳトランジスタのウェルに結合されてい
る。
ジスタ１を形成するばかりでなく、隣接するｎ領域とｐ
領域との間にいくつかのダイオード接合を形成する。そ
の結果、同じ構造によって寄生バイポーラ素子も形成さ
れることになる。図２は、図１のＭＯＳトランジスタ１
に付随する主寄生バイポーラ素子を示す。このように、
図２に、ＭＯＳトランジスタ１の図と、バイポーラトラ
ンジスタ１０、１１及び１２の図を見ることができる。
バイポーラトランジスタ１０は、ＭＯＳトランジスタ１
と並列に形成されており、バイポーラトランジスタ１１
のコレクタ及びエミッタはＭＯＳトランジスタ１のドレ
インと電源電圧Ｖ＋との間に形成されているのに対し、
バイポーラトランジスタ１２のコレクタ及びエミッタは
ＭＯＳトランジスタ１のソースと電源電圧Ｖ＋との間に
形成されている。これらの寄生トランジスタのベース
は、全てＭＯＳトランジスタのウェルに結合されてい
る。
【００１２】バイポーラトランジスタ１１及び１２は、
技術的・トポロジ的性格の公知の手段によって、ＭＯＳ
トランジスタ１の動作に対して実質的に作用できなくす
ることができる。バイポーラトランジスタ１０の効果だ
けは、これらの手段によっても完全に除去することがで
きず、そのコレクタ−エミッタ電流は依然としてＭＯＳ
トランジスタ１のドレイン−ソース電流と並列に流れ
る。
技術的・トポロジ的性格の公知の手段によって、ＭＯＳ
トランジスタ１の動作に対して実質的に作用できなくす
ることができる。バイポーラトランジスタ１０の効果だ
けは、これらの手段によっても完全に除去することがで
きず、そのコレクタ−エミッタ電流は依然としてＭＯＳ
トランジスタ１のドレイン−ソース電流と並列に流れ
る。
【００１３】図２で、ウェルとＭＯＳトランジスタ１の
ソースとの間に印加される電圧は、バイポーラトランジ
スタ１０のエミッタとベースとの間にも印加されるとい
うことが明らかであり、またこの電圧はバイポーラトラ
ンジスタ１０のコレクタ−エミッタ電流を変化させるよ
うに印加することができる。図を簡単化するために、ｐ
形ＭＯＳトランジスタは図示省略されているが、同様の
論法により、上記と同じ推論は、ｐ形ＭＯＳトランジス
タにも適用することができる。
ソースとの間に印加される電圧は、バイポーラトランジ
スタ１０のエミッタとベースとの間にも印加されるとい
うことが明らかであり、またこの電圧はバイポーラトラ
ンジスタ１０のコレクタ−エミッタ電流を変化させるよ
うに印加することができる。図を簡単化するために、ｐ
形ＭＯＳトランジスタは図示省略されているが、同様の
論法により、上記と同じ推論は、ｐ形ＭＯＳトランジス
タにも適用することができる。
【００１４】強い反転及び弱い反転におけるＭＯＳトラ
ンジスタの電流は、それぞれ次の周知の式によって与え
られる。
ンジスタの電流は、それぞれ次の周知の式によって与え
られる。
【数３】 及び
【数４】 式中、β及びＫW は定数である。
【００１５】さらに、ＭＯＳトランジスタの閾値電圧Ｖ
t は、第１近似として次式で表すことができる。 （５） Ｖt ＝Ｖto−ＶBS（ｎ−１） 式中、Ｖtoは技術的要素によって定まる閾値電圧を表
し、ＶBSはトランジスタのウェルとソースとの間の電圧
差である。
t は、第１近似として次式で表すことができる。 （５） Ｖt ＝Ｖto−ＶBS（ｎ−１） 式中、Ｖtoは技術的要素によって定まる閾値電圧を表
し、ＶBSはトランジスタのウェルとソースとの間の電圧
差である。
【００１６】上式（３）及び（５）は、閾値電圧Ｖt が
ウェルのバイアスによって制御することができるという
ことを示している。低い閾値電圧を選択すると、所与の
ドレイン電流Ｉd に対して、ゲート−ソース電圧ＶGSを
相応に低くすることが可能である。しかしながら、ゲー
ト−ソース電圧を低くすることができるのであれば、電
源電圧についても同様に低くすることができ、しかもこ
れは論理ゲートの動作速度に影響を及ぼすことなく行う
ことができる。しかし、この場合は、上式（４）によっ
て与えられるようなスタティック電流が増大する。
ウェルのバイアスによって制御することができるという
ことを示している。低い閾値電圧を選択すると、所与の
ドレイン電流Ｉd に対して、ゲート−ソース電圧ＶGSを
相応に低くすることが可能である。しかしながら、ゲー
ト−ソース電圧を低くすることができるのであれば、電
源電圧についても同様に低くすることができ、しかもこ
れは論理ゲートの動作速度に影響を及ぼすことなく行う
ことができる。しかし、この場合は、上式（４）によっ
て与えられるようなスタティック電流が増大する。
【００１７】上記の考察内容は、回路を実際に利用可能
ないくつかの電源電圧に適応させることができるように
閾値電圧及び、従って、ウェル電圧を確定するために上
記の特許出願において考察がなされたものである。
ないくつかの電源電圧に適応させることができるように
閾値電圧及び、従って、ウェル電圧を確定するために上
記の特許出願において考察がなされたものである。
【００１８】しかしながら、論理回路の動作特性は、ス
タティック電流、温度、回路に接続される負荷のキャパ
シタンス等の他の要素の関数として変化し得るというこ
とが知られている。集積回路の動作に対するこれらの要
素の影響は、ウェル電圧の注意深い設定、従って、トラ
ンジスタの閾値電圧の慎重な設定によってある程度補償
されるが、他方で、これらの適応は回路の電力消費及び
動作速度に影響を及ぼす。
タティック電流、温度、回路に接続される負荷のキャパ
シタンス等の他の要素の関数として変化し得るというこ
とが知られている。集積回路の動作に対するこれらの要
素の影響は、ウェル電圧の注意深い設定、従って、トラ
ンジスタの閾値電圧の慎重な設定によってある程度補償
されるが、他方で、これらの適応は回路の電力消費及び
動作速度に影響を及ぼす。
【００１９】しかしながら、上記の特許出願では、一部
の利用可能な電源電圧に基づきトランジスタのウェル電
圧を調節する以外の問題解決方法を開示しておらず、集
積回路の動作に影響を及ぼす可能性のある他のパラメー
タについても、回路の動作速度に関係のある諸問題につ
いても全く考察がなされていない。
の利用可能な電源電圧に基づきトランジスタのウェル電
圧を調節する以外の問題解決方法を開示しておらず、集
積回路の動作に影響を及ぼす可能性のある他のパラメー
タについても、回路の動作速度に関係のある諸問題につ
いても全く考察がなされていない。
【００２０】
【発明が解決しようとする課題】本発明は、上記の事情
に鑑みなされたもので、その目的は、ウェル電圧及び電
源電圧を適宜設定することによって、回路の動作及び、
特に、回路の電力消費と動作速度に影響を及ぼす可能性
のある全ての必須要因を考慮に入れることが可能な従来
技術の問題点を解消する技術を提供することにある。
に鑑みなされたもので、その目的は、ウェル電圧及び電
源電圧を適宜設定することによって、回路の動作及び、
特に、回路の電力消費と動作速度に影響を及ぼす可能性
のある全ての必須要因を考慮に入れることが可能な従来
技術の問題点を解消する技術を提供することにある。
【００２１】従って、本発明は、その第１の態様にとし
て、集積論理回路の複数のＭＯＳトランジスタのウェル
とソースとの間の電圧及び電源電圧を制御して、その電
力消費を常に最小限に押えるとともに適切な動作速度を
確保することができる回路を提供することにある。
て、集積論理回路の複数のＭＯＳトランジスタのウェル
とソースとの間の電圧及び電源電圧を制御して、その電
力消費を常に最小限に押えるとともに適切な動作速度を
確保することができる回路を提供することにある。
【００２２】
【課題を解決するための手段】従って、本発明は、第１
に、全て集積論理回路の基板の同じウェル中に作られた
同じ導電形の複数のＭＯＳ電界効果トランジスタのウェ
ルとソースとの間の電圧を制御するための回路におい
て、上記ウェル中に作られた基準ＭＯＳトランジスタ
と、所定の動作条件を上記基準ＭＯＳトランジスタに課
すための手段と、上記基準ＭＯＳトランジスタの動作特
性を基準値と比較するとともに、上記動作特性と上記基
準値との差を表す制御電圧を発生させるための手段と、
上記基準ＭＯＳトランジスタの上記動作特性を上記基準
値に保つように、上記基準ＭＯＳトランジスタの上記ウ
ェルとソースとの間に上記制御電圧を印加するための手
段と、を具備したものである。
に、全て集積論理回路の基板の同じウェル中に作られた
同じ導電形の複数のＭＯＳ電界効果トランジスタのウェ
ルとソースとの間の電圧を制御するための回路におい
て、上記ウェル中に作られた基準ＭＯＳトランジスタ
と、所定の動作条件を上記基準ＭＯＳトランジスタに課
すための手段と、上記基準ＭＯＳトランジスタの動作特
性を基準値と比較するとともに、上記動作特性と上記基
準値との差を表す制御電圧を発生させるための手段と、
上記基準ＭＯＳトランジスタの上記動作特性を上記基準
値に保つように、上記基準ＭＯＳトランジスタの上記ウ
ェルとソースとの間に上記制御電圧を印加するための手
段と、を具備したものである。
【００２３】本発明による回路は、これらの特性によっ
て、ＭＯＳトランジスタのウェルのバイアスを制御し、
これによってＭＯＳトランジスタの閾値電圧を基準トラ
ンジスタに与えられた動作条件に従って連続的に設定す
ることを可能にするものであり、これらの回路やトラン
ジスタは全て１つの集積回路として作り込むことができ
る。
て、ＭＯＳトランジスタのウェルのバイアスを制御し、
これによってＭＯＳトランジスタの閾値電圧を基準トラ
ンジスタに与えられた動作条件に従って連続的に設定す
ることを可能にするものであり、これらの回路やトラン
ジスタは全て１つの集積回路として作り込むことができ
る。
【００２４】本発明のもう一つの主題は、上に明確に記
載したような回路を少なくとも１つ含むスレービング・
システム（ｓｌａｖｉｎｇ ｓｙｓｔｅｍ）であって、
同じ導電形を有しかつある論理回路に所属する全てのＭ
ＯＳトランジスタの閾値電圧を、その論理回路の電力消
費をそのアクティビティ・レベルにかかわらず最小限に
抑えるようにして設定することを可能にするスレービン
グ・システムにある。
載したような回路を少なくとも１つ含むスレービング・
システム（ｓｌａｖｉｎｇ ｓｙｓｔｅｍ）であって、
同じ導電形を有しかつある論理回路に所属する全てのＭ
ＯＳトランジスタの閾値電圧を、その論理回路の電力消
費をそのアクティビティ・レベルにかかわらず最小限に
抑えるようにして設定することを可能にするスレービン
グ・システムにある。
【００２５】本発明によるスレービング・システムは、
論理回路の動作周波数あるいはそのアクティビティ・レ
ベルにかかわらず、電力消費を最小限に抑えるようにＭ
ＯＳトランジスタの閾値電圧を設定することを可能にす
るものである。さらに、このスレービング・システム
は、非常に低い閾値電圧の技術の利用を可能にするもの
である。特に、本発明によれば、論理回路の電力消費を
最下限とすることが可能である。
論理回路の動作周波数あるいはそのアクティビティ・レ
ベルにかかわらず、電力消費を最小限に抑えるようにＭ
ＯＳトランジスタの閾値電圧を設定することを可能にす
るものである。さらに、このスレービング・システム
は、非常に低い閾値電圧の技術の利用を可能にするもの
である。特に、本発明によれば、論理回路の電力消費を
最下限とすることが可能である。
【００２６】２種類の導電形を持つトランジスタが存在
するＣＭＯＳ技術の場合については、本発明は、閾値電
圧の制御用に少なくとも２つの回路、すなわち各導電形
毎に１つの制御回路を用いることを提案するものであ
る。その場合、スレービング・システムには、これらの
制御回路の一方または他方あるいはその両方が組み込ま
れる。
するＣＭＯＳ技術の場合については、本発明は、閾値電
圧の制御用に少なくとも２つの回路、すなわち各導電形
毎に１つの制御回路を用いることを提案するものであ
る。その場合、スレービング・システムには、これらの
制御回路の一方または他方あるいはその両方が組み込ま
れる。
【００２７】
【実施例】以下、本発明を応用例を含めて制御回路及び
スレービング・システムの様々な実施例により図面を参
照して詳細に説明するが、これらの実施例はあくまでも
例示説明のためのものであり、本発明に対し制限的な意
味を有するものではない。図３は以下の図面で用いられ
る記号の説明図で、（ａ）は電流源Ｉ、（ｂ）は電圧Ｖ
によって制御される電流源、（ｃ）は電圧源Ｖ、（ｄ）
は電圧Ｖ′によって制御される電圧源をそれぞれ示す。
スレービング・システムの様々な実施例により図面を参
照して詳細に説明するが、これらの実施例はあくまでも
例示説明のためのものであり、本発明に対し制限的な意
味を有するものではない。図３は以下の図面で用いられ
る記号の説明図で、（ａ）は電流源Ｉ、（ｂ）は電圧Ｖ
によって制御される電流源、（ｃ）は電圧源Ｖ、（ｄ）
は電圧Ｖ′によって制御される電圧源をそれぞれ示す。
【００２８】図４ａは、例えば論理回路の全部または一
部を構成する複数のｎ形ＭＯＳトランジスタの閾値電圧
を制御するための本発明による制御回路２０の構成を示
す。これらのトランジスタは、全て電子チップ（図示省
略）の基板の同じウェルまたは一つに結合されたいくつ
かのウェル中に作られる。制御回路２０は、比較器２
１、電圧制御発振器２２、マルチプライヤ（電圧増倍
器）２３、ｎ形ＭＯＳ電界効果トランジスタ２４、電流
源２５及び電圧源２６よりなる。さらに、制御回路２０
は、それぞれ電位Ｖ＋及び電位Ｖ−に接続するための２
つの端子２７及び２８と、出力端子３１を有する。Ｖ＋
とＶ−との間の電位差は制御回路に供給され、従って同
じ電子チップ上に集積された論理回路全体に供給するこ
とができ、例えばバッテリのような電源から供給するこ
とができる。
部を構成する複数のｎ形ＭＯＳトランジスタの閾値電圧
を制御するための本発明による制御回路２０の構成を示
す。これらのトランジスタは、全て電子チップ（図示省
略）の基板の同じウェルまたは一つに結合されたいくつ
かのウェル中に作られる。制御回路２０は、比較器２
１、電圧制御発振器２２、マルチプライヤ（電圧増倍
器）２３、ｎ形ＭＯＳ電界効果トランジスタ２４、電流
源２５及び電圧源２６よりなる。さらに、制御回路２０
は、それぞれ電位Ｖ＋及び電位Ｖ−に接続するための２
つの端子２７及び２８と、出力端子３１を有する。Ｖ＋
とＶ−との間の電位差は制御回路に供給され、従って同
じ電子チップ上に集積された論理回路全体に供給するこ
とができ、例えばバッテリのような電源から供給するこ
とができる。
【００２９】電流源２５は、端子２７とＭＯＳトランジ
スタ２４のドレインとの間に接続され、ＭＯＳトランジ
スタ２４のソースは端子２８に接続されている。電流源
２５は、ＭＯＳトランジスタ２４のドレイン−ソース電
流を常に値Ｉref にほぼ等しくするように作用する。Ｍ
ＯＳトランジスタ２４のドレイン−ソース電圧は、ゲー
トとドレインの間の短絡回路ＣＣを介してＭＯＳトラン
ジスタ２４のゲートとソースの間に印加される。
スタ２４のドレインとの間に接続され、ＭＯＳトランジ
スタ２４のソースは端子２８に接続されている。電流源
２５は、ＭＯＳトランジスタ２４のドレイン−ソース電
流を常に値Ｉref にほぼ等しくするように作用する。Ｍ
ＯＳトランジスタ２４のドレイン−ソース電圧は、ゲー
トとドレインの間の短絡回路ＣＣを介してＭＯＳトラン
ジスタ２４のゲートとソースの間に印加される。
【００３０】比較器２１は、端子２７と２８の間に供給
される電源によって動作し、実際はＰＩＤ（比例積分微
分）型レギュレータである。電圧源２６は、端子２７と
２８との間に接続されていて、値Ｖtnref の電圧を比較
器２１の正入力に供給する。比較器２１の負入力は、Ｍ
ＯＳトランジスタ２４のドレインに接続されている。こ
のように、比較器２４は、電圧Ｖtnref とトランジスタ
２４のドレイン−ソース電圧との比較を行い、入力にお
けるこれらの電圧の差を表す誤差信号を出力する。
される電源によって動作し、実際はＰＩＤ（比例積分微
分）型レギュレータである。電圧源２６は、端子２７と
２８との間に接続されていて、値Ｖtnref の電圧を比較
器２１の正入力に供給する。比較器２１の負入力は、Ｍ
ＯＳトランジスタ２４のドレインに接続されている。こ
のように、比較器２４は、電圧Ｖtnref とトランジスタ
２４のドレイン−ソース電圧との比較を行い、入力にお
けるこれらの電圧の差を表す誤差信号を出力する。
【００３１】電圧制御発振器２２は端子２７と２８の間
に接続されている。電圧制御発振器２２の周波数は、比
較器２１によって供給される誤差信号の値によって決ま
る。マルチプライヤ２３は、端子２７と２８の間に供給
される電源によって動作し、電圧制御発振器２２に接続
されている。このマルチプライヤは、発振器２２の周波
数によって変化する電圧を発生させるように設計されて
いる。マルチプライヤ２３は、負荷抵抗として、端子２
７と出力端子３１との間に接続された抵抗器３２を有す
る。１つの変形態様としては、抵抗器３２の代わりに電
流源を用いることもできる。
に接続されている。電圧制御発振器２２の周波数は、比
較器２１によって供給される誤差信号の値によって決ま
る。マルチプライヤ２３は、端子２７と２８の間に供給
される電源によって動作し、電圧制御発振器２２に接続
されている。このマルチプライヤは、発振器２２の周波
数によって変化する電圧を発生させるように設計されて
いる。マルチプライヤ２３は、負荷抵抗として、端子２
７と出力端子３１との間に接続された抵抗器３２を有す
る。１つの変形態様としては、抵抗器３２の代わりに電
流源を用いることもできる。
【００３２】マルチプライヤ２３の出力は、ウェル７に
接続されており（図１参照）、回路２０により発生した
電圧が、一方ではトランジスタ２４のウェル７とソース
との間に印加され、他方ではこのウェル７とここに作ら
れた他の全てのＭＯＳトランジスタのソースとの間に印
加されるようになている。
接続されており（図１参照）、回路２０により発生した
電圧が、一方ではトランジスタ２４のウェル７とソース
との間に印加され、他方ではこのウェル７とここに作ら
れた他の全てのＭＯＳトランジスタのソースとの間に印
加されるようになている。
【００３３】前述したように（式（５）参照）、ＭＯＳ
トランジスタの閾値電圧は、それが作られているウェル
のバイアスによって変えることができる。
トランジスタの閾値電圧は、それが作られているウェル
のバイアスによって変えることができる。
【００３４】その結果、ＭＯＳトランジスタの閾値電圧
は、正のウェル・バイアス電圧をかけることによって低
くすることができる。しかしながら、この電圧の最大値
は、ＭＯＳトランジスタ１と並列に形成されるバイポー
ラトランジスタ１０（図２参照）を流れる電流によって
制限される。実際には、この最大値は約０．４ボルトに
等しく、バイポーラトランジスタ１０を流れる電流は無
視できる程度と考えることができる。
は、正のウェル・バイアス電圧をかけることによって低
くすることができる。しかしながら、この電圧の最大値
は、ＭＯＳトランジスタ１と並列に形成されるバイポー
ラトランジスタ１０（図２参照）を流れる電流によって
制限される。実際には、この最大値は約０．４ボルトに
等しく、バイポーラトランジスタ１０を流れる電流は無
視できる程度と考えることができる。
【００３５】さらに、ＭＯＳトランジスタの閾値電圧
は、ウェルの負バイアス電圧によって高くすることが可
能である。この負の電圧の限界は、バイポーラトランジ
スタ１０のベース−エミッタ接合のブレークダウン電圧
によって定まる（数ボルトのオーダー）。そのために、
ウェル電圧ＶBSが負のときの閾値電圧Ｖt の変化幅は、
順バイアス時の変化幅より大きくなる。逆バイアスの場
合は、ウェルへ印加される電圧は、論理回路の電源電圧
より絶対値が大きいことがしばしばある。
は、ウェルの負バイアス電圧によって高くすることが可
能である。この負の電圧の限界は、バイポーラトランジ
スタ１０のベース−エミッタ接合のブレークダウン電圧
によって定まる（数ボルトのオーダー）。そのために、
ウェル電圧ＶBSが負のときの閾値電圧Ｖt の変化幅は、
順バイアス時の変化幅より大きくなる。逆バイアスの場
合は、ウェルへ印加される電圧は、論理回路の電源電圧
より絶対値が大きいことがしばしばある。
【００３６】上に説明した本発明による回路の実施例に
よれば、基準電圧Ｖttref の印加によってトランジスタ
の閾値電圧を非常に低くすることが可能になる。その結
果、トランジスタのＶGS電圧を低くすることができ、本
発明による制御回路を具備した論理回路に供給する電源
電圧を比較的低くすることができる。
よれば、基準電圧Ｖttref の印加によってトランジスタ
の閾値電圧を非常に低くすることが可能になる。その結
果、トランジスタのＶGS電圧を低くすることができ、本
発明による制御回路を具備した論理回路に供給する電源
電圧を比較的低くすることができる。
【００３７】図４ｂ及び４ｃの実施例によれば、基準信
号によってトランジスタ２４に規定の動作特性を与える
と、所与の動作速度において、回路が消費するスタティ
ック電力を最小限に抑えるように回路のスタティック電
流を利用することが可能である。
号によってトランジスタ２４に規定の動作特性を与える
と、所与の動作速度において、回路が消費するスタティ
ック電力を最小限に抑えるように回路のスタティック電
流を利用することが可能である。
【００３８】図４ｂの場合、トランジスタ２４には、ス
タティック電流を表す電流源２６′により供給される電
流ＩDOが流れる。トランジスタ２４は、そのゲート−ソ
ース電圧がゼロになるように接続されている。そして、
ウェル電圧は、トランジスタ２４のドレイン電圧がＶ＋
／２に保たれるように制御される。
タティック電流を表す電流源２６′により供給される電
流ＩDOが流れる。トランジスタ２４は、そのゲート−ソ
ース電圧がゼロになるように接続されている。そして、
ウェル電圧は、トランジスタ２４のドレイン電圧がＶ＋
／２に保たれるように制御される。
【００３９】図４ｃは、基準がスタティック電流よりな
るもう一つの実施例を示し、この場合その値は次式で表
され、電圧ジェネレータ２９によって供給される。 ＶGS＝ｎ・Ｕt ・ｌｎ（ｋ） この値は、トランジスタ２４のゲート電圧を決め、従っ
てトランジスタ２４のドレイン−ソース電流の値を決定
する。
るもう一つの実施例を示し、この場合その値は次式で表
され、電圧ジェネレータ２９によって供給される。 ＶGS＝ｎ・Ｕt ・ｌｎ（ｋ） この値は、トランジスタ２４のゲート電圧を決め、従っ
てトランジスタ２４のドレイン−ソース電流の値を決定
する。
【００４０】図４ｄは、もう一つの変形態様を示し、こ
の場合は、電流源２５ａへ入力信号として供給されるト
ランジスタの飽和電流Ｉonref が基準信号である。トラ
ンジスタ２４には、ゲートに電圧Ｖ＋が供給されてい
る。この構成によれば、所与の動作速度に対して、電源
電圧の関数として消費されるスタティック電力を最小限
に抑えることが可能である
の場合は、電流源２５ａへ入力信号として供給されるト
ランジスタの飽和電流Ｉonref が基準信号である。トラ
ンジスタ２４には、ゲートに電圧Ｖ＋が供給されてい
る。この構成によれば、所与の動作速度に対して、電源
電圧の関数として消費されるスタティック電力を最小限
に抑えることが可能である
【００４１】マルチプライヤ２３は、上記のＶBS電圧の
変化幅を与えることができる。このようなマルチプライ
ヤの回路は、関係文献では「電荷ポンプ」と称されるこ
とがしばしばあり、例えばソリッドステート回路に関す
るＩＥＥＥジャーナル（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏ
ｎ Ｓｏｌｉｄ―Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ）、Ｖ
ｏｌ．ＳＣ−１１、Ｎｏ．３、１９７６年６月刊収載の
Ｊｏｈｎ Ｆ．Ｄｉｃｋｉｓｏｎによる「改良型電圧マ
ルチプライヤ技術を用いたＭＮＯＳ集積回路におけるオ
ンチップ高圧発生（Ｏｎ−Ｃｈｉｐ Ｈｉｇｈ−Ｖｏｌ
ｔａｇｅ Ｇｅｎｅｒａｔｉｏｎ Ｕｓｉｎｇ ａｎ
Ｉｍｐｒｏｖｅｄ Ｖｏｌｔａｇｅ Ｍｕｌｔｉｐｌｉ
ｅｒ Ｔｅｃｈｎｉｑｕｅ）」という名称の論文に記載
されている。
変化幅を与えることができる。このようなマルチプライ
ヤの回路は、関係文献では「電荷ポンプ」と称されるこ
とがしばしばあり、例えばソリッドステート回路に関す
るＩＥＥＥジャーナル（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏ
ｎ Ｓｏｌｉｄ―Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ）、Ｖ
ｏｌ．ＳＣ−１１、Ｎｏ．３、１９７６年６月刊収載の
Ｊｏｈｎ Ｆ．Ｄｉｃｋｉｓｏｎによる「改良型電圧マ
ルチプライヤ技術を用いたＭＮＯＳ集積回路におけるオ
ンチップ高圧発生（Ｏｎ−Ｃｈｉｐ Ｈｉｇｈ−Ｖｏｌ
ｔａｇｅ Ｇｅｎｅｒａｔｉｏｎ Ｕｓｉｎｇ ａｎ
Ｉｍｐｒｏｖｅｄ Ｖｏｌｔａｇｅ Ｍｕｌｔｉｐｌｉ
ｅｒ Ｔｅｃｈｎｉｑｕｅ）」という名称の論文に記載
されている。
【００４２】図５は、本発明による制御回路８０を示す
が、図示の制御回路はｐ形ＭＯＳトランジスタのウェル
電圧を制御するためのものである。この回路の動作原理
は、制御回路２０の場合とほぼ同じである。
が、図示の制御回路はｐ形ＭＯＳトランジスタのウェル
電圧を制御するためのものである。この回路の動作原理
は、制御回路２０の場合とほぼ同じである。
【００４３】この回路８０は、比較器２１、電圧制御発
振器２２、マルチプライヤ８５、抵抗器３２及び電流源
２５よりなり、これらの構成要素は全て上に説明した如
く動作する。さらに、この回路はｐ形ＭＯＳトランジス
タ８１及び電圧源８２を有する。電圧源８２は、値Ｖ+
−Ｖtpref に等しい電圧を供給する。ＭＯＳトランジス
タ８１のソースは、端子２７に接続され、そのドレイン
は電流源２５の一方の端子とそれ自身のゲートに接続さ
れている。電流源２５のもう一方の端子は端子２８に接
続されている。
振器２２、マルチプライヤ８５、抵抗器３２及び電流源
２５よりなり、これらの構成要素は全て上に説明した如
く動作する。さらに、この回路はｐ形ＭＯＳトランジス
タ８１及び電圧源８２を有する。電圧源８２は、値Ｖ+
−Ｖtpref に等しい電圧を供給する。ＭＯＳトランジス
タ８１のソースは、端子２７に接続され、そのドレイン
は電流源２５の一方の端子とそれ自身のゲートに接続さ
れている。電流源２５のもう一方の端子は端子２８に接
続されている。
【００４４】制御回路２０の場合と同様に、電流源２５
は、ＭＯＳトランジスタ８１のドレイン−ソース電流を
常にほぼ値Ｉref に等しくするよう作用する。比較器２
１に関しては、その正入力は、ＭＯＳトランジスタ８１
のドレインに接続されており、その負入力は電圧源８２
に接続されている。
は、ＭＯＳトランジスタ８１のドレイン−ソース電流を
常にほぼ値Ｉref に等しくするよう作用する。比較器２
１に関しては、その正入力は、ＭＯＳトランジスタ８１
のドレインに接続されており、その負入力は電圧源８２
に接続されている。
【００４５】図５から明らかなように、ＭＯＳトランジ
スタ８１のドレインの電位はＶ+ −Ｖtpに等しい。ただ
し、Ｖtpは閾値電圧である。比較器２１負入力と端子２
８のと間に電圧Ｖ+ −Ｖtpref を印加することによっ
て、ＭＯＳトランジスタ８１の電圧電圧Ｖtpref とＶtp
との比較が行われる。
スタ８１のドレインの電位はＶ+ −Ｖtpに等しい。ただ
し、Ｖtpは閾値電圧である。比較器２１負入力と端子２
８のと間に電圧Ｖ+ −Ｖtpref を印加することによっ
て、ＭＯＳトランジスタ８１の電圧電圧Ｖtpref とＶtp
との比較が行われる。
【００４６】図６は、図４ｄに示す回路と等価なｐ形ト
ランジスタ用の本発明による回路の一例を示す。回路８
５の動作原理も、回路２３の場合とほぼ同様であり、詳
細に関しては前掲の文献を参照すること。
ランジスタ用の本発明による回路の一例を示す。回路８
５の動作原理も、回路２３の場合とほぼ同様であり、詳
細に関しては前掲の文献を参照すること。
【００４７】図４ａ及び５（または４ｄ及び６）に示す
回路によれば、バイアス電圧が、一方では導通電圧によ
り、他方ではトランジスタ２４及び８１のウェル−ソー
ス接合のブレークダウン電圧により決まる可能性がある
限界内にある限り、ｎ形とｐ形の２つの導電形を有する
ＭＯＳトランジスタの閾値電圧を制御することが可能と
なる。これらの回路は完全に集積化することができ、素
子数を少なくすることができる。
回路によれば、バイアス電圧が、一方では導通電圧によ
り、他方ではトランジスタ２４及び８１のウェル−ソー
ス接合のブレークダウン電圧により決まる可能性がある
限界内にある限り、ｎ形とｐ形の２つの導電形を有する
ＭＯＳトランジスタの閾値電圧を制御することが可能と
なる。これらの回路は完全に集積化することができ、素
子数を少なくすることができる。
【００４８】本発明のさらに他の態様によれば、図４ｄ
及び６で説明した２種類の回路を、本発明の広い概念に
したがって、閾値電圧が温度、消費電流の値等のような
１つまたは２つ以上の適宜選択されたパラメータの関数
として調整されるようにしたスレービング・システムで
使用することができる。
及び６で説明した２種類の回路を、本発明の広い概念に
したがって、閾値電圧が温度、消費電流の値等のような
１つまたは２つ以上の適宜選択されたパラメータの関数
として調整されるようにしたスレービング・システムで
使用することができる。
【００４９】例えば、閾値電圧Ｖt の値は、論理回路の
電力消費が論理回路の所与のアクティビティ比に対して
最小となるように決定することができる。
電力消費が論理回路の所与のアクティビティ比に対して
最小となるように決定することができる。
【００５０】実際には、論理回路による最も有利なな電
力消費を確保するための最適閾値電圧Ｖt が存在し、こ
の最適電圧は、論理回路のアーキテクチャとその「アク
ティビティ・レベル」の関数である。
力消費を確保するための最適閾値電圧Ｖt が存在し、こ
の最適電圧は、論理回路のアーキテクチャとその「アク
ティビティ・レベル」の関数である。
【００５１】論理回路の「アクティビティ・レベル」と
は、回路の論理ゲート総数に対する所与の瞬間に状態遷
移する論理ゲートの数の比である。従って、このアクテ
ィビティ比は時間によって変化する。
は、回路の論理ゲート総数に対する所与の瞬間に状態遷
移する論理ゲートの数の比である。従って、このアクテ
ィビティ比は時間によって変化する。
【００５２】図７は、図４ｄによる制御回路及び図６に
よるもう一つの制御回路を組み込んだ本発明によるスレ
ービング・システムの一実施例を示す。この場合、論理
回路によって消費されるダイナミック電流とスタティッ
ク電流の比が制御される。これによれば、論理回路を構
成するＭＯＳトランジスタの閾値電圧を論理回路のアク
ティビティ・レベルの関数として最適化することが可能
である。
よるもう一つの制御回路を組み込んだ本発明によるスレ
ービング・システムの一実施例を示す。この場合、論理
回路によって消費されるダイナミック電流とスタティッ
ク電流の比が制御される。これによれば、論理回路を構
成するＭＯＳトランジスタの閾値電圧を論理回路のアク
ティビティ・レベルの関数として最適化することが可能
である。
【００５３】図７に示すスレービング・システム１００
は、消費されるダイナミック電流によって間接的に論理
回路のアクティビティを測定し、その一部をウェル電圧
制御回路用のスタティック電流の基準として採用する。
は、消費されるダイナミック電流によって間接的に論理
回路のアクティビティを測定し、その一部をウェル電圧
制御回路用のスタティック電流の基準として採用する。
【００５４】これらの２つの量の比は、論理回路のアー
キテクチャ及びトポロジから決定することができる。
キテクチャ及びトポロジから決定することができる。
【００５５】スレービング・システム１００は、２つの
制御回路１０１及び１０２、電流測定回路１０３及び低
減電圧源１０４よりなる。制御回路１０１は、比較器１
０５、電圧制御発振器１０６、マルチプライヤ１０７、
抵抗器１０８及びｎ形ＭＯＳトランジスタ１０９よりな
る。これらの構成要素及びその動作は、図４ａ及び４ｂ
を参照して説明した対応する構成要素及びその動作と同
じである。また、制御回路１０１は、電流源１１１及び
電圧源１１０を有しており、これについては後で説明す
る。
制御回路１０１及び１０２、電流測定回路１０３及び低
減電圧源１０４よりなる。制御回路１０１は、比較器１
０５、電圧制御発振器１０６、マルチプライヤ１０７、
抵抗器１０８及びｎ形ＭＯＳトランジスタ１０９よりな
る。これらの構成要素及びその動作は、図４ａ及び４ｂ
を参照して説明した対応する構成要素及びその動作と同
じである。また、制御回路１０１は、電流源１１１及び
電圧源１１０を有しており、これについては後で説明す
る。
【００５６】同様に、制御回路１０２は、比較器１１
２、電圧制御発振器１１３、マルチプライヤ１１４、抵
抗器１１５及びｐ形ＭＯＳトランジスタ１１６よりな
る。これらの構成要素及びその動作は、図６を参照して
説明した対応する要素及びその動作と同じである。
２、電圧制御発振器１１３、マルチプライヤ１１４、抵
抗器１１５及びｐ形ＭＯＳトランジスタ１１６よりな
る。これらの構成要素及びその動作は、図６を参照して
説明した対応する要素及びその動作と同じである。
【００５７】制御回路１０２は、さらに、電流源１１８
及び電圧源１１７を有し、これについても後で説明す
る。
及び電圧源１１７を有し、これについても後で説明す
る。
【００５８】スレービング・システム１００は、消費さ
れるダイナミック電力とスタティック電力の比を論理回
路１１９によって設定された値に維持しようとするため
のものである。この回路は、例えば、ポータブル・コン
ピュータのマイクロプロセッサでも、あるいは所定の機
能性を有する任意の回路でもよい。
れるダイナミック電力とスタティック電力の比を論理回
路１１９によって設定された値に維持しようとするため
のものである。この回路は、例えば、ポータブル・コン
ピュータのマイクロプロセッサでも、あるいは所定の機
能性を有する任意の回路でもよい。
【００５９】この論理回路１１９は、第１のウェル中に
作られたＭＯＳトランジスタ１０９の一部を形成してい
るｎ形ＭＯＳトランジスタ、及び第２のウェル中に造り
込まれたＭＯＳトランジスタ１１６の一部を形成してい
るｐ形ＭＯＳトランジスタからなる。これらの第１及び
第２のウェルは、互いに電気的に分離されている。
作られたＭＯＳトランジスタ１０９の一部を形成してい
るｎ形ＭＯＳトランジスタ、及び第２のウェル中に造り
込まれたＭＯＳトランジスタ１１６の一部を形成してい
るｐ形ＭＯＳトランジスタからなる。これらの第１及び
第２のウェルは、互いに電気的に分離されている。
【００６０】図８は、「真のツィンウェル」技術とも呼
ばれる特に本発明の応用に好適な技術により上記のよう
な論理回路を共通基板に造った一実施例を示し、ｎ形及
びｐ形トランジスタ用に別個にウェルが設けられてる。
ばれる特に本発明の応用に好適な技術により上記のよう
な論理回路を共通基板に造った一実施例を示し、ｎ形及
びｐ形トランジスタ用に別個にウェルが設けられてる。
【００６１】より詳しく説明すると、この基板２００は
例えばｐ形であり、トランジスタ２０２のようなＰＭＯ
Ｓトランジスタが形成された第１のウェル２０１を有す
る（第１のウェル２０１は複数でもよい）。また、基板
２００は、１つまたは２つ以上のウェル２０４が設けら
れたｎ領域２０３（ｎ領域２０３は複数でもよい）を有
する。論理回路１１９のＮＭＯＳトランジスタは、この
ウェル２０４に設けられる。
例えばｐ形であり、トランジスタ２０２のようなＰＭＯ
Ｓトランジスタが形成された第１のウェル２０１を有す
る（第１のウェル２０１は複数でもよい）。また、基板
２００は、１つまたは２つ以上のウェル２０４が設けら
れたｎ領域２０３（ｎ領域２０３は複数でもよい）を有
する。論理回路１１９のＮＭＯＳトランジスタは、この
ウェル２０４に設けられる。
【００６２】図８の構成によれば、ＰＭＯＳ及びＮＭＯ
Ｓトランジスタに対してそれぞれいくつかのウェルを設
ける場合において、これらのトランジスタが遂行しなけ
ればならない機能及びこれらのトランジスタが各々動作
しなければならない速度を考慮することによりこれらの
トランジスタをその最大限の能力で動作させることがで
きるという効果が得られる。実際、これによれば、それ
らの動作条件に適応させ個別の電圧をウェルに印加する
ことができる。
Ｓトランジスタに対してそれぞれいくつかのウェルを設
ける場合において、これらのトランジスタが遂行しなけ
ればならない機能及びこれらのトランジスタが各々動作
しなければならない速度を考慮することによりこれらの
トランジスタをその最大限の能力で動作させることがで
きるという効果が得られる。実際、これによれば、それ
らの動作条件に適応させ個別の電圧をウェルに印加する
ことができる。
【００６３】再び図７に戻ると、低減電圧ジェネレータ
１０４は、論理回路１１９に供給される低減された電圧
Ｖlog を出力することができるということが解る。この
ジェネレータ１０４を構成するｎ形またはｐ形ＭＯＳト
ランジスタのウェル電圧は、制御回路１０１及び１０２
によって供給される電圧ＶBNまたはＶBPによって制御さ
れる。実際は、図９ａ及び９ｂに示すように、ジェネレ
ータ１０４は電圧源１０４ａ及びインピーダンス整合回
路３００または４００よりなる。図９ａの回路３００
は、単位利得モードで取り付けられた増幅器である。図
９ｂの回路４００は、ＤＣ−ＤＣコンバータである。
１０４は、論理回路１１９に供給される低減された電圧
Ｖlog を出力することができるということが解る。この
ジェネレータ１０４を構成するｎ形またはｐ形ＭＯＳト
ランジスタのウェル電圧は、制御回路１０１及び１０２
によって供給される電圧ＶBNまたはＶBPによって制御さ
れる。実際は、図９ａ及び９ｂに示すように、ジェネレ
ータ１０４は電圧源１０４ａ及びインピーダンス整合回
路３００または４００よりなる。図９ａの回路３００
は、単位利得モードで取り付けられた増幅器である。図
９ｂの回路４００は、ＤＣ−ＤＣコンバータである。
【００６４】ソリッドステート回路に関するＩＥＥＥジ
ャーナル、Ｖｏｌ．２５、Ｎｏ．５号、１９９０年１０
月刊収載の「バッテリ動作システム用の電圧低減技術
（ＡＶｏｌｔａｇｅ Ｒｅｄｕｃｔｉｏｎ Ｔｅｃｈｎ
ｉｑｕｅ ｆｏｒ Ｂａｔｔｅｒｙ−Ｏｐｅｒａｔｅｄ
Ｓｙｓｔｅｍｓ）」という名称の論文には、これらの
論理回路による電力消費を最小限に抑えるために論理回
路の電源電圧を速度特性、温度条件及び技術的パラメー
タに基づいて調節することを可能にする技術が既に提案
されている。論理回路１１９の正しい動作に必要かつ十
分な低減された電圧Ｖlog を決定するために、上記のよ
うな技術を効果的に利用することができる。例えば、図
９ａ及び１３のジェネレータ１０４は、上記論文の図１
または図３に示されている回路を用いて実施することが
できるが、ｎ形とｐ形のトランジスタは、それぞれ電圧
ＶBN及びＶBPによってバイアスされた別個のウェルに作
られるということは理解できよう。
ャーナル、Ｖｏｌ．２５、Ｎｏ．５号、１９９０年１０
月刊収載の「バッテリ動作システム用の電圧低減技術
（ＡＶｏｌｔａｇｅ Ｒｅｄｕｃｔｉｏｎ Ｔｅｃｈｎ
ｉｑｕｅ ｆｏｒ Ｂａｔｔｅｒｙ−Ｏｐｅｒａｔｅｄ
Ｓｙｓｔｅｍｓ）」という名称の論文には、これらの
論理回路による電力消費を最小限に抑えるために論理回
路の電源電圧を速度特性、温度条件及び技術的パラメー
タに基づいて調節することを可能にする技術が既に提案
されている。論理回路１１９の正しい動作に必要かつ十
分な低減された電圧Ｖlog を決定するために、上記のよ
うな技術を効果的に利用することができる。例えば、図
９ａ及び１３のジェネレータ１０４は、上記論文の図１
または図３に示されている回路を用いて実施することが
できるが、ｎ形とｐ形のトランジスタは、それぞれ電圧
ＶBN及びＶBPによってバイアスされた別個のウェルに作
られるということは理解できよう。
【００６５】電流測定回路１０３をは、シャント抵抗器
１２４、差動増幅器１２５及びローパスフィルタ１２６
よりなる。抵抗器１２４は、電圧ジェネレータ１０４及
び論理回路１１９に対して直列に作られる。差動増幅器
１２５の２つの入力は、それぞれ抵抗器１２４の２つの
端子に接続されており、一方、増幅器１２５の出力は、
ローパスフィルタ１２６の入力に接続されている。論理
回路１１９によって消費される全電流は、抵抗器１２４
及び増幅器１２５によって測定される。ローパスフィル
タ１２６は、この電流の平均値を出力する。さらに、電
圧ジェネレータは線路１１９ａを介して論理回路１１９
の動作速度に関する情報を受け取るが、この情報はこの
回路１１９の動作レベルを表す。
１２４、差動増幅器１２５及びローパスフィルタ１２６
よりなる。抵抗器１２４は、電圧ジェネレータ１０４及
び論理回路１１９に対して直列に作られる。差動増幅器
１２５の２つの入力は、それぞれ抵抗器１２４の２つの
端子に接続されており、一方、増幅器１２５の出力は、
ローパスフィルタ１２６の入力に接続されている。論理
回路１１９によって消費される全電流は、抵抗器１２４
及び増幅器１２５によって測定される。ローパスフィル
タ１２６は、この電流の平均値を出力する。さらに、電
圧ジェネレータは線路１１９ａを介して論理回路１１９
の動作速度に関する情報を受け取るが、この情報はこの
回路１１９の動作レベルを表す。
【００６６】ローパスフィルタ１２６の出力は、電流源
１１１及び１１８の制御入力に接続されており、電流源
１１１及び１１８はこの平均電流値をＭＯＳトランジス
タ１０９及び１１６のスタティック電流の基準として供
給するようになっている。制御回路１０１及び１０２
は、基準ＭＯＳトランジスタ１０８及び１１６に値ｋＩ
DOの電流が流れるように、各ウェル電圧をこの基準に応
答して変化させる。ただし、ＩDOはわずかな負バイアス
下におけるこれらのＭＯＳトランジスタのドレイン−ソ
ース電流であり（ゲート−ソース電圧がゼロに等しい場
合）、ｋは以下に説明する係数である。
１１１及び１１８の制御入力に接続されており、電流源
１１１及び１１８はこの平均電流値をＭＯＳトランジス
タ１０９及び１１６のスタティック電流の基準として供
給するようになっている。制御回路１０１及び１０２
は、基準ＭＯＳトランジスタ１０８及び１１６に値ｋＩ
DOの電流が流れるように、各ウェル電圧をこの基準に応
答して変化させる。ただし、ＩDOはわずかな負バイアス
下におけるこれらのＭＯＳトランジスタのドレイン−ソ
ース電流であり（ゲート−ソース電圧がゼロに等しい場
合）、ｋは以下に説明する係数である。
【００６７】全電流からスタティック電流基準を計算す
ることが可能であるということは次式によって証明され
る。 （６） Ｉtot ＝Ｉdyn ＋Ｉstat （７） Ｉstat＝Ｉdyn ／ｂ （８） Ｉstat＝Ｉtot ／（ｂ＋１） 式中、Ｉdyn はダイナミック電流の値を示し、Ｉstatは
スタティック電流の値を示し、Ｉtot は全電流の値を示
す。
ることが可能であるということは次式によって証明され
る。 （６） Ｉtot ＝Ｉdyn ＋Ｉstat （７） Ｉstat＝Ｉdyn ／ｂ （８） Ｉstat＝Ｉtot ／（ｂ＋１） 式中、Ｉdyn はダイナミック電流の値を示し、Ｉstatは
スタティック電流の値を示し、Ｉtot は全電流の値を示
す。
【００６８】上式中の比ｂは、抵抗器１２４の値ＲS 、
増幅器１２５の利得Ａ及びローパスフィルタ１２６の利
得、さらには係数ｋによって決まる。係数ｋは、単にわ
ずかな負バイアス下におけるＭＯＳトランジスタ１０９
及び１１６の電流ＩDOの測定を容易にするためのものに
過ぎない。値ＩDOは一般に小さく、これをより測定し易
くするためには、ｎ・Ｕt ・ｌn （ｋ）に等しい電圧
が、電圧源１１０及び１１７によって各ＭＯＳトランジ
スタ１０９及び１１６のゲートとソースとの間に印加さ
れる。そのために、ＭＯＳトランジスタ１０９及び１１
８のドレイン−ソース電流は値ｋＩDOとなる。
増幅器１２５の利得Ａ及びローパスフィルタ１２６の利
得、さらには係数ｋによって決まる。係数ｋは、単にわ
ずかな負バイアス下におけるＭＯＳトランジスタ１０９
及び１１６の電流ＩDOの測定を容易にするためのものに
過ぎない。値ＩDOは一般に小さく、これをより測定し易
くするためには、ｎ・Ｕt ・ｌn （ｋ）に等しい電圧
が、電圧源１１０及び１１７によって各ＭＯＳトランジ
スタ１０９及び１１６のゲートとソースとの間に印加さ
れる。そのために、ＭＯＳトランジスタ１０９及び１１
８のドレイン−ソース電流は値ｋＩDOとなる。
【００６９】論理回路１１９の電力消費は、論理回路に
よって消費される電流、電力またはエネルギーのどれを
最小限にしようとするのかによって適切な比を選択する
ことにより最適化することができる。図１０は、論理ゲ
ートの動作速度が一定の場合の回路の電源電圧ＶDDに対
するＭＯＳ回路のスタティック電流Ｉstat、ダイナミッ
ク電流Ｉdyn 及び全電流Ｉtot の変化を示す曲線のグラ
フであり、論理回路を構成するＭＯＳトランジスタの閾
値電圧を上記動作速度を満足させるように変化させるも
のと仮定されている。
よって消費される電流、電力またはエネルギーのどれを
最小限にしようとするのかによって適切な比を選択する
ことにより最適化することができる。図１０は、論理ゲ
ートの動作速度が一定の場合の回路の電源電圧ＶDDに対
するＭＯＳ回路のスタティック電流Ｉstat、ダイナミッ
ク電流Ｉdyn 及び全電流Ｉtot の変化を示す曲線のグラ
フであり、論理回路を構成するＭＯＳトランジスタの閾
値電圧を上記動作速度を満足させるように変化させるも
のと仮定されている。
【００７０】図から明らかなように、２つの電流消費の
極小点が存在する。その１つはゼロボルト付近にあり、
もう１つは回路のアクティビティ・レベル及びアーキテ
クチャの関数になっている。ゼロボルト近くの極小値
は、対応する電源電圧が論理回路の正しい動作を確保す
るのに不十分であるため、使えない。しかしながら、電
源電圧ＶDDの値Ａにの所にはもう１つの極小点があり、
これは図示例の場合約０．５ボルトの電圧の点にある。
ダイナミック電流Ｉdyn とスタティック電流Ｉstatの比
は、例えば、所与の技術的パラメータ及び動作速度に対
して図示のようなグラフを作成し、その曲線から求める
ことができ、これによってｂ及びｋの値を決定すること
ができる。
極小点が存在する。その１つはゼロボルト付近にあり、
もう１つは回路のアクティビティ・レベル及びアーキテ
クチャの関数になっている。ゼロボルト近くの極小値
は、対応する電源電圧が論理回路の正しい動作を確保す
るのに不十分であるため、使えない。しかしながら、電
源電圧ＶDDの値Ａにの所にはもう１つの極小点があり、
これは図示例の場合約０．５ボルトの電圧の点にある。
ダイナミック電流Ｉdyn とスタティック電流Ｉstatの比
は、例えば、所与の技術的パラメータ及び動作速度に対
して図示のようなグラフを作成し、その曲線から求める
ことができ、これによってｂ及びｋの値を決定すること
ができる。
【００７１】以上実施例により説明した本発明による制
御回路及びスレービング・システムに対しては、本発明
の範囲から逸脱することなく多くの修正、変更態様が可
能である。
御回路及びスレービング・システムに対しては、本発明
の範囲から逸脱することなく多くの修正、変更態様が可
能である。
【００７２】特に、電圧制御発振器２２及び電圧マルチ
プライヤ２３で形成されるアセンブリは、利用可能な電
源電圧が閾値電圧を設定するのに必要なウェルのバイア
ス電圧の変化幅が得られるだけ十分に高い場合、スレー
ビング・システムの正しい動作にとって必ずしも必要で
はない。
プライヤ２３で形成されるアセンブリは、利用可能な電
源電圧が閾値電圧を設定するのに必要なウェルのバイア
ス電圧の変化幅が得られるだけ十分に高い場合、スレー
ビング・システムの正しい動作にとって必ずしも必要で
はない。
【００７３】そのような場合は、図１１に示すように、
論理回路１１９のウェルは、電圧Ｖbn及びＶbpを供給す
る比較器１０５及び１１２の出力にそれぞれ直接接続さ
れ、一方、論理回路のｎ形及びｐ形トランジスタはそれ
ぞれＶ＋より低い電圧及びＶ−より高い電圧によって動
作し、これらの電圧Ｖ＋及びＶ−は電源装置１２７より
供給される。図面を簡単化するために、図１１では、１
つのブロック１２８により基準トランジスタ１０９及び
１１６とそれらの付随要素を表してある。
論理回路１１９のウェルは、電圧Ｖbn及びＶbpを供給す
る比較器１０５及び１１２の出力にそれぞれ直接接続さ
れ、一方、論理回路のｎ形及びｐ形トランジスタはそれ
ぞれＶ＋より低い電圧及びＶ−より高い電圧によって動
作し、これらの電圧Ｖ＋及びＶ−は電源装置１２７より
供給される。図面を簡単化するために、図１１では、１
つのブロック１２８により基準トランジスタ１０９及び
１１６とそれらの付随要素を表してある。
【００７４】従って、ウェルのバイアス電圧は、Ｖ＋と
Ｖ−との間で論理回路１１９に使用されているＭＯＳト
ランジスタのソースの電圧よりそれぞれさらに正及びさ
らに負に変化することができる。この場合は、比をダイ
ナミック電力とスタティック電力の間、ダイナミック電
流とスタティック電流の間、あるいは同様に動的エネル
ギーと静的なエネルギーの間で適切に維持するために、
閾値電圧を設定するための前述の原理を用いることが可
能である。
Ｖ−との間で論理回路１１９に使用されているＭＯＳト
ランジスタのソースの電圧よりそれぞれさらに正及びさ
らに負に変化することができる。この場合は、比をダイ
ナミック電力とスタティック電力の間、ダイナミック電
流とスタティック電流の間、あるいは同様に動的エネル
ギーと静的なエネルギーの間で適切に維持するために、
閾値電圧を設定するための前述の原理を用いることが可
能である。
【００７５】図１２に示すもう一つの実施態様によれ
ば、比較器ｌ０５または１１２と制御回路２０及び８０
の出力との間に、例えば、コイル及びキャパシタンスを
用いて構成されたＤＣ／ＤＣ変換器１２９（バック・コ
ンバータ、バックブースト・コンバータまたはブースト
・コンバータともよばれる回路）を挿入することも可能
である。このコンバータ１２９は、スイッチト・キャパ
シタンスを用いて構成することも可能である。
ば、比較器ｌ０５または１１２と制御回路２０及び８０
の出力との間に、例えば、コイル及びキャパシタンスを
用いて構成されたＤＣ／ＤＣ変換器１２９（バック・コ
ンバータ、バックブースト・コンバータまたはブースト
・コンバータともよばれる回路）を挿入することも可能
である。このコンバータ１２９は、スイッチト・キャパ
シタンスを用いて構成することも可能である。
【００７６】図１３に示す本発明のもう一つの態様にに
よれば、回路２２及び２３、１０６及び１０７、または
１１３及び１１４を、論理回路１１９の電源電圧よりそ
れぞれ高い、あるいは低い電圧Ｖ＋及びＶ−が供給され
る増幅器１３０とそれぞれ置換することも可能である。
これは、電源電圧がこれらの電圧を供給することが可能
な場合に、等しく適用することができる。
よれば、回路２２及び２３、１０６及び１０７、または
１１３及び１１４を、論理回路１１９の電源電圧よりそ
れぞれ高い、あるいは低い電圧Ｖ＋及びＶ−が供給され
る増幅器１３０とそれぞれ置換することも可能である。
これは、電源電圧がこれらの電圧を供給することが可能
な場合に、等しく適用することができる。
【００７７】図４、４ｄ、５及至７に示す基準ＭＯＳト
ランジスタに特定の動作条件を課すために使用した手段
は、この目的を達成するためのほんの一例であるという
ことは当業者にとって明らかであろう。従って、本発明
の範囲から逸脱することなく本発明の原理に基づいた他
の回路を得ることも可能である。同様に、ウェルをバイ
アスすることによって本発明の原理を実施するするため
に、上に説明した以外の基準ＭＯＳトランジスタの動作
特性を選択することも可能であろう。
ランジスタに特定の動作条件を課すために使用した手段
は、この目的を達成するためのほんの一例であるという
ことは当業者にとって明らかであろう。従って、本発明
の範囲から逸脱することなく本発明の原理に基づいた他
の回路を得ることも可能である。同様に、ウェルをバイ
アスすることによって本発明の原理を実施するするため
に、上に説明した以外の基準ＭＯＳトランジスタの動作
特性を選択することも可能であろう。
【００７８】さらに、基準トランジスタが制御しようと
する回路のトランジスタをできる限り代表するようにす
るためには、基準トランジスタを全体的に回路の数箇所
に配置されたいくつかのトランジスタの並列接続によっ
て構成する方が効果的な場合もある。そのような実施例
によれば、回路の随所で変化し得る温度、あるいは技術
的パラメータ等の変動のような様々な変動を克服するこ
とが可能である。
する回路のトランジスタをできる限り代表するようにす
るためには、基準トランジスタを全体的に回路の数箇所
に配置されたいくつかのトランジスタの並列接続によっ
て構成する方が効果的な場合もある。そのような実施例
によれば、回路の随所で変化し得る温度、あるいは技術
的パラメータ等の変動のような様々な変動を克服するこ
とが可能である。
【図１】 ｎ形ＭＯＳ電界効果トランジスタを含む絶縁
されたウェルを有する基板の模式的断面図である。
されたウェルを有する基板の模式的断面図である。
【図２】 図１のＭＯＳトランジスタ及びその寄生バイ
ポーラトランジスタの構成を示す概略図である。
ポーラトランジスタの構成を示す概略図である。
【図３】 本実施例の図面で用いられる記号の説明図
で、（ａ）は電流源Ｉ、（ｂ）は電圧Ｖによって制御さ
れる電流源、（ｃ）は電圧源Ｖ、（ｄ）は電圧Ｖ′によ
って制御される電圧源をそれぞれ示す。
で、（ａ）は電流源Ｉ、（ｂ）は電圧Ｖによって制御さ
れる電流源、（ｃ）は電圧源Ｖ、（ｄ）は電圧Ｖ′によ
って制御される電圧源をそれぞれ示す。
【図４】 ｎ形ＭＯＳトランジスタ用の本発明による制
御回路の一実施例のブロック回路図と、その変形例。
御回路の一実施例のブロック回路図と、その変形例。
【図５】 ｐ形ＭＯＳトランジスタ用の本発明による制
御回路の一実施例のブロック回路図である。
御回路の一実施例のブロック回路図である。
【図６】 ｐ形トランジスタの場合における図４ｄに基
づいたブロック回路図である。
づいたブロック回路図である。
【図７】 本発明によるスレービング・システムの構成
を示すブロック図である。
を示すブロック図である。
【図８】 ｎ形及びｐ形ＭＯＳ電界効果トランジスタを
含む絶縁されたウエルを有する基板の概略断面図であ
る。
含む絶縁されたウエルを有する基板の概略断面図であ
る。
【図９】 図１０の電圧ジェネレータ１０４の一実施態
様を示すブロック図とその変形例である。
様を示すブロック図とその変形例である。
【図１０】 論理回路の動作速度が所定の一定速度の場
合におけるダイナミック電流、スタティック電流及び全
電流を電源電圧の関数として表した曲線を示すグラフで
ある。
合におけるダイナミック電流、スタティック電流及び全
電流を電源電圧の関数として表した曲線を示すグラフで
ある。
【図１１】 電源電圧の値の故に制御回路の一部の構成
要素を省略することが可能な場合における本発明による
スレービング・システムの非常に簡単化された構成を示
すブロック図である。
要素を省略することが可能な場合における本発明による
スレービング・システムの非常に簡単化された構成を示
すブロック図である。
【図１２】本発明による制御回路の一変形態様を示すブ
ロック図である。
ロック図である。
【図１３】本発明による制御回路のもう一つの変形態様
を示すブロック図である。
を示すブロック図である。
２０…制御回路、２１…比較器、２２…電圧制御発振
器、２３…マルチプライア、２４…電界効果トランジス
タ。
器、２３…マルチプライア、２４…電界効果トランジス
タ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Ｈ０３Ｋ 19/0944 Ｈ０３Ｋ 19/094 Ａ
Claims (2)
- 【請求項１】 ウェルと集積論理回路の基板（３）の同
じウェル（２；２０１，２０４）中に全て作られた同じ
導電形の複数のＭＯＳ電界効果トランジスタのソースと
の間の電圧を制御する回路において、 上記ウェル（２）中に作られた基準ＭＯＳトランジスタ
（２４）と、 所定の動作条件を上記基準ＭＯＳトランジスタに課すた
めの手段（Ｉref 、ＣＣ）と、 上記基準ＭＯＳトランジスタの動作特性を基準値（Ｖtn
ref ）と比較するとともに、上記動作特性と上記基準値
との差を表す制御電圧を発生させるための手段（２１、
２２、２３、３２）と、 上記基準ＭＯＳトランジスタ（２４）の上記動作特性を
上記基準値に保つように、上記基準ＭＯＳトランジスタ
（２４）の上記ウェル（２）とソースとの間に上記制御
電圧を印加するための手段（３１）と、を具備した回
路。 - 【請求項２】 集積回路の一部を形成する複数のＭＯＳ
電界効果トランジスタのスレッショルド電圧を、特にそ
の電力消費を最適化するために、上記集積回路の少なく
とも１つの動作パラメータの関数として適応させるため
のシステムで、上記集積回路が、上記集積回路の基板中
に設けられた少なくとも１つの第１のウェル中に作られ
た第１の導電形を有する少なくとも第１の複数のＭＯＳ
電界効果トランジスタよりなるシステムにおいて、請求
項１記載の制御回路（１０１）を具備したことを特徴と
するシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9403641 | 1994-03-25 | ||
| FR9403641A FR2717918B1 (fr) | 1994-03-25 | 1994-03-25 | Circuit pour contrôler les tensions entre caisson et sources des transistors mos et système d'asservissement du rapport entre les courants dynamique et statique d'un circuit logique mos. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897374A true JPH0897374A (ja) | 1996-04-12 |
Family
ID=9461515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7091962A Pending JPH0897374A (ja) | 1994-03-25 | 1995-03-27 | Ｍｏｓ論理回路のトランジスタのウェルとソースの間の電圧を制御する回路、及び電源装置をｍｏｓ論理回路に連動させるためのシステム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5682118A (ja) |
| EP (1) | EP0674252B1 (ja) |
| JP (1) | JPH0897374A (ja) |
| CA (1) | CA2145358C (ja) |
| DE (1) | DE69511138T2 (ja) |
| FR (1) | FR2717918B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004165649A (ja) * | 2002-10-21 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2005197411A (ja) * | 2004-01-06 | 2005-07-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2734378B1 (fr) * | 1995-05-17 | 1997-07-04 | Suisse Electronique Microtech | Circuit integre dans lequel certains composants fonctionnels sont amenes a travailler avec une meme caracteristique de fonctionnement |
| US5883544A (en) * | 1996-12-03 | 1999-03-16 | Stmicroelectronics, Inc. | Integrated circuit actively biasing the threshold voltage of transistors and related methods |
| US6928559B1 (en) * | 1997-06-27 | 2005-08-09 | Broadcom Corporation | Battery powered device with dynamic power and performance management |
| US6433618B1 (en) | 1998-09-03 | 2002-08-13 | International Business Machines Corporation | Variable power device with selective threshold control |
| EP0994564A1 (en) * | 1998-10-14 | 2000-04-19 | Lucent Technologies Inc. | Inverter circuit with duty cycle control |
| US6362687B2 (en) | 1999-05-24 | 2002-03-26 | Science & Technology Corporation | Apparatus for and method of controlling amplifier output offset using body biasing in MOS transistors |
| KR100324300B1 (ko) * | 1999-12-20 | 2002-02-25 | 박종섭 | 로직 회로 |
| US6777753B1 (en) | 2000-07-12 | 2004-08-17 | The United States Of America As Represented By The Secretary Of The Navy | CMOS devices hardened against total dose radiation effects |
| US6731158B1 (en) | 2002-06-13 | 2004-05-04 | University Of New Mexico | Self regulating body bias generator |
| US7498865B2 (en) * | 2003-02-25 | 2009-03-03 | Panasonic Corporation | Semiconductor integrated circuit with reduced speed variations |
| US7276925B2 (en) * | 2005-07-01 | 2007-10-02 | P.A. Semi, Inc. | Operating an integrated circuit at a minimum supply voltage |
| US7652494B2 (en) * | 2005-07-01 | 2010-01-26 | Apple Inc. | Operating an integrated circuit at a minimum supply voltage |
| WO2007012993A2 (en) * | 2005-07-28 | 2007-02-01 | Koninklijke Philips Electronics N.V. | Transistor bulk control for compensating frequency and/or process variations |
| US8067976B2 (en) * | 2005-08-02 | 2011-11-29 | Panasonic Corporation | Semiconductor integrated circuit |
| JP4978950B2 (ja) * | 2006-04-10 | 2012-07-18 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置及び基板バイアス制御方法 |
| US7504876B1 (en) | 2006-06-28 | 2009-03-17 | Cypress Semiconductor Corporation | Substrate bias feedback scheme to reduce chip leakage power |
| KR100784908B1 (ko) * | 2006-08-11 | 2007-12-11 | 주식회사 하이닉스반도체 | 전압 조절 장치 |
| JP2008059680A (ja) * | 2006-08-31 | 2008-03-13 | Hitachi Ltd | 半導体装置 |
| US7667527B2 (en) * | 2006-11-20 | 2010-02-23 | International Business Machines Corporation | Circuit to compensate threshold voltage variation due to process variation |
| US20100045364A1 (en) * | 2008-08-25 | 2010-02-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Adaptive voltage bias methodology |
| US7915910B2 (en) | 2009-01-28 | 2011-03-29 | Apple Inc. | Dynamic voltage and frequency management |
| JP5599983B2 (ja) * | 2009-03-30 | 2014-10-01 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
| JP5529450B2 (ja) * | 2009-07-15 | 2014-06-25 | スパンション エルエルシー | ボディバイアス制御回路及びボディバイアス制御方法 |
| JP5573048B2 (ja) * | 2009-08-25 | 2014-08-20 | 富士通株式会社 | 半導体集積回路 |
| KR20230140036A (ko) * | 2022-03-29 | 2023-10-06 | 삼성전자주식회사 | 바디 바이어스 전압 생성기 및 이를 포함하는 반도체 장치 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4533846A (en) * | 1979-01-24 | 1985-08-06 | Xicor, Inc. | Integrated circuit high voltage clamping systems |
| US4435652A (en) * | 1981-05-26 | 1984-03-06 | Honeywell, Inc. | Threshold voltage control network for integrated circuit field-effect trransistors |
| EP0106413B1 (en) * | 1982-10-18 | 1989-01-18 | Koninklijke Philips Electronics N.V. | Semiconductor structure having a voltage level shifter |
| US4670670A (en) * | 1984-10-05 | 1987-06-02 | American Telephone And Telegraph Company At&T Bell Laboratories | Circuit arrangement for controlling threshold voltages in CMOS circuits |
| ATE74453T1 (de) * | 1986-09-30 | 1992-04-15 | Siemens Ag | Integrierte schaltung in komplementaerer schaltungstechnik mit einem substratvorspannungs- generator. |
| US4791318A (en) * | 1987-12-15 | 1988-12-13 | Analog Devices, Inc. | MOS threshold control circuit |
| JPH0756931B2 (ja) * | 1988-04-18 | 1995-06-14 | 三菱電機株式会社 | 閾値制御型電子装置およびそれを用いた比較器 |
| JPH02215154A (ja) * | 1989-02-16 | 1990-08-28 | Toshiba Corp | 電圧制御回路 |
| JP2645142B2 (ja) * | 1989-06-19 | 1997-08-25 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
| US5103277A (en) * | 1989-09-11 | 1992-04-07 | Allied-Signal Inc. | Radiation hard CMOS circuits in silicon-on-insulator films |
| DE4221575C2 (de) * | 1992-07-01 | 1995-02-09 | Ibm | Integrierter CMOS-Halbleiterschaltkreis und Datenverarbeitungssystem mit integriertem CMOS-Halbleiterschaltkreis |
-
1994
- 1994-03-25 FR FR9403641A patent/FR2717918B1/fr not_active Expired - Fee Related
-
1995
- 1995-03-23 DE DE69511138T patent/DE69511138T2/de not_active Expired - Fee Related
- 1995-03-23 EP EP95400649A patent/EP0674252B1/fr not_active Expired - Lifetime
- 1995-03-23 CA CA002145358A patent/CA2145358C/en not_active Expired - Fee Related
- 1995-03-24 US US08/409,712 patent/US5682118A/en not_active Expired - Fee Related
- 1995-03-27 JP JP7091962A patent/JPH0897374A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004165649A (ja) * | 2002-10-21 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2005197411A (ja) * | 2004-01-06 | 2005-07-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JP4744807B2 (ja) * | 2004-01-06 | 2011-08-10 | パナソニック株式会社 | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5682118A (en) | 1997-10-28 |
| EP0674252B1 (fr) | 1999-08-04 |
| FR2717918A1 (fr) | 1995-09-29 |
| EP0674252A1 (fr) | 1995-09-27 |
| CA2145358C (en) | 2003-06-03 |
| DE69511138T2 (de) | 2000-03-02 |
| DE69511138D1 (de) | 1999-09-09 |
| FR2717918B1 (fr) | 1996-05-24 |
| CA2145358A1 (en) | 1995-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0897374A (ja) | Ｍｏｓ論理回路のトランジスタのウェルとソースの間の電圧を制御する回路、及び電源装置をｍｏｓ論理回路に連動させるためのシステム | |
| US7113025B2 (en) | Low-voltage bandgap voltage reference circuit | |
| US6404252B1 (en) | No standby current consuming start up circuit | |
| JP3765433B2 (ja) | 基板電圧を所望の値に維持するための回路及び方法 | |
| US8061894B2 (en) | Temperature detection circuit and semiconductor device | |
| US5889393A (en) | Voltage regulator having error and transconductance amplifiers to define multiple poles | |
| EP2093645A2 (en) | Low drop out voltage regulator | |
| US20070268008A1 (en) | Linear voltage regulator and method of limiting the current in such a regulator | |
| WO1997023037A1 (en) | Amplifier using a single polarity power supply | |
| US6677737B2 (en) | Voltage regulator with an improved efficiency | |
| US8026756B2 (en) | Bandgap voltage reference circuit | |
| JPS6254243B2 (ja) | ||
| US6972549B2 (en) | Bandgap reference circuit | |
| KR100210174B1 (ko) | 부동 동작점을 갖는 cmos 상호 컨덕턴스 증폭기 | |
| US7759923B2 (en) | Current sensing in a buck-boost switching regulator using integrally embedded PMOS devices | |
| EP0121793B1 (en) | Cmos circuits with parameter adapted voltage regulator | |
| JP2005533421A (ja) | 容量性フィードバック回路 | |
| JP2004191130A (ja) | 電圧検出回路 | |
| US20060002154A1 (en) | Power conversion device with efficient output current sensing | |
| US20110169551A1 (en) | Temperature sensor and method | |
| JP4090660B2 (ja) | 電流−電圧変換回路 | |
| US7050914B2 (en) | Current sensing circuit | |
| EP1014567B1 (en) | Improvements in or relating to an operational amplifier | |
| US7129774B1 (en) | Method and apparatus for generating a reference signal | |
| EP0620513B1 (en) | Balanced voltage-to-current converter with quiescent current control |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041130 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050510 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050804 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060117 |