JPH0895852A - バッファ回路 - Google Patents

Abstract

(57)【要約】 【目的】 高価な高速メモリデバイスを使用することな
く、低速メモリの高速リードアクセスを可能とし、シス
テム全体の処理速度の向上を図る。 【構成】 「前処理」モードを開始する以前に、必要と
するデータのアドレスからなるコマンドを「先読みコマ
ンドの書き込み」モードで、メモリコントローラ２内部
の先読み制御回路２ａに付随する先読み専用ポート２ｄ
に書き込む。先読み制御回路２ａは、コマンド内に書か
れたアドレスに該当する低速メモリ４から専用バッファ
２ｃにデータを取り込む。ＣＰＵ１は、先読み専用ポー
ト２ｄへの「先読みコマンドの書き込み」が終了すると
直ぐに「前処理」を開始する。「データリード」モード
が開始されると、ＣＰＵ１は先読み専用ポート２ｄに対
して、リード命令を実行する。これを受けて先読み制御
回路２ａは、先読みデータ専用バッファ２ｃからデータ
をＣＰＵ１に渡す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、リードアクセスの処理
時間の短縮を図るようにしたバッファ回路に関し、例え
ば、低速Ｉ／Ｏ（入出力）デバイスやメモリを用いた回
路に適用されるものである。

【０００２】

【従来の技術】低速なＩ／Ｏデバイスやメモリへのアク
セスにおいて、バッファを用いた高速化が可能なライト
サイクルよりも、高速化の手段のないリードサイクルの
方が時間がかかる。つまり、ライトサイクルではライト
データを高速動作可能なデバイスでバッファリングし、
それ以降の動作をバスの管理回路に委任することによっ
て、低速なデバイスを直接アクセスすることなく、ＣＰ
Ｕ等のバスマスタはサイクルを終了することができるか
らである。しかし、リードサイクルでは低速なデバイス
の動作が完了するまでアクセスが終了しないため、アク
セスタイムは低速なデバイスの動作速度に依存し、一連
の動作を短縮することができなかった。

【０００３】図１５は、従来のバッファ回路のブロック
図で、図中、１１はＣＰＵ（中央処理装置）、１２はメ
モリコントローラ、１３は高速メモリ（メインメモ
リ）、１４は低速メモリである。ＣＰＵ１１の処理は、
「前処理」、「データリード」、「後処理」、「データ
ライト」の４つのモードから成っている。「前処理」モ
ード終了後に、ＣＰＵ１１はデータリード命令を実行
し、「データリード」モードが開始される。データリー
ド命令を受け取ったメモリコントローラ１２は、アドレ
スに該当する低速メモリ１４を制御してデータを読み出
す。ＣＰＵ１１はこのデータを、データバスを介して低
速メモリ１４から直接受け取る。このため、ＣＰＵ１１
は低速メモリ１４からのデータ読み出しが終了するまで
「データリード」モードを終了できない。また、データ
バスもこの間アクティブ状態にあり、他の動作にデータ
バスを使用することはできない。

【０００４】図１６は、図１５に示したバッファ回路の
動作を説明するためのフローチャートである。以下、各
ステップ（Ｓ）に従って順に説明する。まず、ＣＰＵ１
１において前処理を行い（Ｓ８１）、次に、リード命令
の実行を行う（Ｓ８２）。次に、メモリコントローラ１
２においてメモリアドレスとコントロール信号の作成を
行い（Ｓ８３）、低速メモリ１４からのデータ読み出し
を行う（Ｓ８４）。次に、ＣＰＵ１１においてデータの
読み込みを行い（Ｓ８５）、後処理を行って（Ｓ８
６）、ライト命令の実行とデータの書き出しを行う（Ｓ
８７）。次に、メモリコントローラ１２においてメモリ
アドレスとコントロール信号の作成を行い（Ｓ８８）、
高速メモリ１３へのデータの書き込みを行う（Ｓ８
９）。次に、ＣＰＵ１１において終了判定を行い（Ｓ９
０）、終了でないと判定されれば、前記ステップＳ８１
に戻り、終了と判定されれば処理を終了する。

【０００５】従来技術を記載した公知文献としては、例
えば、特開平２−１２２３４５号公報がある。この公報
のものは、リード要求のあったカウント数分のセクタを
リードした後も、もし他の入出力要求がなければ引き続
いてその先のセクタを次々と読み込み、リードデータバ
ッファが満杯になるように動作させるようにしたもので
ある。また、リードデータバッファ内に入っているデー
タが記憶装置のどの部分にあたるデータであるかを常に
記憶し、情報処理装置からのリード要求のあったデータ
がリードデータバッファ内にあるかどうかを即座に判断
できるようにしたものである。

【０００６】

【発明が解決しようとする課題】Ｉ／Ｏデバイスやメイ
ンメモリは、ＣＰＵ等のバスマスタの動作速度に比べて
遅い。メインメモリには高速なデバイスを用いることも
可能であるが、基板スペースやコストの問題から、実際
に使用することは難しい。このために、ライトサイクル
ではライトバッファが用いられ、処理速度の改善に寄与
している。しかし、リードサイクルの短縮には有効な手
段がなく、処理速度向上のネックになっている。

【０００７】また、データは連続領域にまたがって利用
されることが多い。このような場合に、ＤＲＡＭにはバ
ーストモードやページモードでの転送が用意されている
が、これらの転送方法はデータをブロックで扱うため、
１回１回の個別の連続領域の読み出しには対応していな
い。更に、これらの転送方法は高速ではあるが、その転
送中には他の処理ができないため、利用の確定していな
いデータまでも一括して転送するのは不合理である。

【０００８】本発明は、このような実情に鑑みてなされ
たもので、高価な高速メモリデバイスを使用することな
く、低速メモリの高速リードアクセスを可能とし、ま
た、Ｉ／Ｏデバイス等の低速デバイスのリードアクセス
の高速化にはより、効果的で、システム全体の処理速度
が大きく向上するようにしたバッファ回路を提供するこ
とを目的としている。

【０００９】

【課題を解決するための手段】本発明は、上記課題を解
決するために、（１）低速なＩ／Ｏデバイスやメモリを
アクセスするシステムにおいて、データの先読みを行う
ための先読み制御回路と、データのアドレスを含む先読
みコマンドの書き込みとデータの読み出しを行う先読み
専用ポートと、先読みデータを格納するための先読み専
用バッファとを備え、バスマスタへのデータ転送時に、
低速デバイスではなく、前記先読み専用ポートをリード
することによって、先読み専用バッファから必要とする
データを読み出す機能を有し、先読み専用ポートへの先
読み命令の書き込みと、先読み専用ポートからのデータ
の読み出しを適切なタイミングで実行することによっ
て、リードアクセスのアクセスタイムの短縮を可能にす
ること、更には、（２）前記先読み制御回路にデータの
連続読み出し機能を追加することによって、先読み専用
バッファに格納されているデータの読み出し後に、該デ
ータに連続する領域に格納されたデータを、連続して先
読み専用バッファに上書きする機能を有し、リードアク
セスに於ける処理時間の更なる短縮を可能にすること、
更には、（３）前記（２）において、前記連続先読みの
回数別に複数の先読み専用ポートを設けることによっ
て、先読み専用バッファに格納されているデータの読み
出し後に、該データに連続する領域に格納されたデータ
を、使用された先読み専用ポート毎に決められた回数に
達するまで、先読み専用バッファに上書きする機能を有
し、リードアクセスにおける処理時間の更なる短縮を可
能にすること、（４）前記（２）において、前記先読み
専用ポートに先読みの転送条件を定義するビットを追加
することによって、先読み専用バッファに格納されてい
るデータの読み出し後に、該データに連続する領域に格
納されたデータを、転送条件を定義したビットに即して
先読み専用バッファに上書きする機能を有し、リードア
クセスにおける処理時間の更なる短縮を可能にするこ
と、（５）前記（２）〜（４）のいずれかにおいて、前
記先読み専用バッフアを多段構成とし、連続領域に格納
されたデータを高速に連続して専用バッファに取り込む
機能を有し、リードアクセスにおける処理時間の更なる
短縮を可能とすることを特徴としたものである。

【００１０】

【作用】前記構成を有する本発明のバッファ回路におい
て、 （１）先読み制御回路は、必要とするデータのアドレス
を含むコマンドが専用ポートに書き込まれると、直ちに
専用バッファにデータを取り込む。この後、バスマスタ
は他の処理を実行し、データが必要になった時点で先読
み専用ポートに対してリード命令を実行する。先読み制
御回路はこのリード命令を受け取ると、先読みデータ専
用バッファからデータをバスマスタに渡す。このため、
低速なデバイスからのリードに際し、ウェートが挿入さ
れて処理を中断することがなくなり、処理速度の向上が
可能となる。

【００１１】（２）また、先読み制御回路にデータの連
続読み出し機能を追加することによって、専用バッファ
に格納されているデータの読み出し終了を確認した後
に、このデータに連続する領域に格納されたデータを、
自動的に専用バッファに上書きすることが可能となる。
これにより、利用頻度の高い連続領域にまたがったデー
タのリードサイクルに於ける処理速度が向上する。 （３）さらに、先読み専用ポートを複数個設け、それぞ
れのポート毎に連続読み出しの回数を設定しておくこと
によって、先読み専用バッファに格納されているデータ
の読み出し終了を確認した後に、このデータに連続する
領域に格納されたデータを、使用されたポート毎に設定
された回数に達するまで、自動的に先読み専用バッファ
に上書きすることが可能となる。これにより、処理速度
の更なる向上が見込まれる。

【００１２】（４）一方、複数の先読み専用ポートを設
ける代わりに、先読み専用ポートに先読み転送条件を定
義したビットを追加することによって、先読み専用バッ
ファに格納されているデータの読み出し終了を確認した
後に、このデータに連続する領域に格納されたデータ
を、規定した通りの、最適な方法で先読み専用バッファ
に上書きすることが可能となる。前記（３）の回路に比
べ、データバスとアドレスバスのバス幅によっては、先
読み専用ポートへの書き込みに２回のライトサイクルを
必要とする場合もあるが、その分多くの制御が可能であ
り、先読み制御の有効活用ができる。 （５）更に、専用バッファを多段にし、データの一括転
送を可能にすることによって、バスの転送効率を高め、
処理速度の向上が図れる。

【００１３】

【実施例】実施例について、図面を参照して以下に説明
する。図１及び図２は、本発明によるバッファ回路の一
実施例を説明するための構成図で、図２は、図１におけ
る先読み制御回路の詳細図である。図中、１はＣＰＵ
（中央処理装置）、２はメモリコントローラ、２ａは先
読み制御回路、２ｂはトランシーバ、２ｃは先読み専用
バッファ、２ｄは先読み専用ポート、２ｃはレジスタ、
３は高速メモリ（メインメモリ）、４は低速メモリであ
る。

【００１４】データを先読みするための制御回路２ａ
と、先読みされたデータを保存するための先読み専用バ
ッファ２ｃと、先読み制御回路２ａとの命令やデータの
入出力に用いられる先読み専用ポート２ｄを設ける。ま
た、ＣＰＵ１の処理は、「前処理」「データリード」
「後処理」「データライト」の４つのモードから成るも
のである。以下に、低速メモリ４からデータをＣＰＵ１
に取り込み、処理を施した後に高速メモリ３にデータを
書き込む場合を示す。

【００１５】「前処理」モードを開始する以前に、必要
とするデータのアドレスからなるコマンドを「先読みコ
マンドの書き込み」モードで、メモリコントローラ２の
内部の先読み制御回路２ａに付随する先読み専用ポート
２ｄに書き込む。なお、図３（ａ），（ｂ）は、先読み
専用ポートの構造（実施例１）を示す図で、図３（ａ）
はポート、ライト時、図３（ｂ）はポート・リード時を
各々示している。「先読みコマンドの書き込み」が先読
み専用ポート２ｄに書き込まれると、先読み制御回路２
ａはコマンド内に書かれたアドレスに該当する低速メモ
リ４から、先読み専用バッファ２ｃにデータを取り込
む。この動作は、メモリコントローラ２と低速メモリ４
間の専用データバスのみを使用するので、低速メモリ４
から先読み専用バッファ２ｃへのデータ転送が実行中で
あっても、この専用バスを使用しない他の動作には影響
がない。

【００１６】したがって、ＣＰＵ１は、先読み専用ポー
ト２ｄへの「先読みコマンドの書き込み」が終了すると
直ぐに「前処理」を開始する。「データリード」モード
が開始されると、ＣＰＵ１は先読み専用ポート２ｄに対
して、リード命令を実行する。これを受けて先読み制御
回路２ａは、先読みデータ専用バッファ２ｃからデータ
をＣＰＵ１に渡す。このためＣＰＵ１は低速メモリ４を
アクセスすることなく、直ちにデータを受け取り「デー
タリード」モードを終了することができる。

【００１７】ここで、以下の〜のように仮定する。 ＣＰＵの１サイクルは、動作周波数３３.３MHzで２ク
ロック（６０nsec）である。 低速メモリのアクセスには４００nsecかかる。 先読み制御回路と先読み専用バッファにはノンウェー
トでアクセスできる。 高速メモリへの書き込みは、ＣＰＵの１サイクル（６
０nsec）で実行できる。 このように仮定すると、図１６に示すフローチャートに
従って動作する従来のバッファ回路を用いた処理では、
１回のループにかかる時間は、以下の式（１）のように
なる。 Ｘ ＋ ４００ ＋ Ｙ ＋ ６０＝ ４６０ ＋ Ｘ ＋ Ｙ …（１） 前処理 リード 後処理 ライト

【００１８】図４及び図５は、本発明によるバッファ回
路（実施例１）の動作を説明するためのフローチャート
である。以下、各ステップ（Ｓ）に従って順に説明す
る。まず、ＣＰＵ１において先読み命令の書き込み（ポ
ート・ライト）を行ってから（Ｓ１）、前処理を行い
（Ｓ２）、先読み専用ポート２ｄへのリード命令の実行
を行う（Ｓ３）。メモリコントローラ２においては前記
ステップＳ１の処理ののち、メモリアドレスとコントロ
ール信号の作成を行い（Ｓ４）、低速メモリ４からのデ
ータの読み出しを行う（Ｓ５）。次に、メモリコントロ
ーラ２において先読み専用バッファ２ｃへの読み込みを
行う（Ｓ６）。次に、メモリコントローラ２において、
前記ステップＳ３とＳ６の処理ののち、低速メモリ４か
ら先読み専用バッファ２ｃへの読み込みが終了したかど
うかを判断する（Ｓ７）。

【００１９】次に、ステップＳ７において、先読み専用
バッファ２ｃへの読み込みが終了していれば、ＣＰＵ１
においてデータの読み込みを行い（Ｓ８）、後処理を行
って（Ｓ９）、ライト命令の実行とデータの書き出しを
行う（Ｓ１０）。次に、メモリコントローラ２において
メモリアドレスとコントロール信号の作成を行い（Ｓ１
１）、高速メモリ３へのデータの書き込みを行う（Ｓ１
２）。次に、ＣＰＵ１において終了判定を行い（Ｓ１
３）、終了していなければ、前記ステップＳ１に戻り、
終了していれば処理を終了する。このように、図４及び
図５で示す実施例１に基づいたバッファ回路を用いた処
理では、以下の式（２）のようになる。

【００２０】 ６０ ＋ Ｘ ＋α＋６０＋ Ｙ ＋ ６０ コマンド書き込み 前処理 リード 後処理 ライト ＝１８０＋Ｘ＋Ｙ＋α （但し、α＝４００−Ｘnsec） …（２） ここで、αは「前処理」モードの終了から先読み専用バ
ッファ２ｃへのデータ転送終了までのウェイトタイム
で、低速メモリ４から先読み専用バッファ２ｃへのデー
タ転送に要する時間から、「前処理」モードに要する時
間を引いた時間である。

【００２１】前処理時間Ｘが十分に長い場合、低速メモ
リ４から先読み専用バッファ２ｃへのデータ転送時間
は、前処理時間Ｘに吸収され、ＣＰＵ１から見た場合に
は（α＝）０nsecとなる。したがって、１回のループに
かかる時間は、以下の式（３）のようになる。 ６０ ＋ Ｘ ＋ ６０ ＋ Ｙ ＋ ６０＝１８０＋Ｘ＋Ｙ コマンド書き込み 前処理 リード 後処理 ライト （但し、Ｘ≧４００nsec） …（３） このように、最適動作が可能な場合には、低速メモリ４
のアクセスに要する時間に関係なく、「先読みコマンド
の書き込み」のための１ＣＰＵサイクル（６０nsec）
と、先読み専用バッファ２ｃからの読み出しのための１
ＣＰＵサイクル（６０nsec）の合計２ＣＰＵサイクル
（１２０nsec）で低速メモリ４からのデータリードが可
能となる。

【００２２】図６及び図７は、本発明によるバッファ回
路（実施例２）の動作を説明するためのフローチャート
である。以下、各ステップ（Ｓ）に従って順に説明す
る。まず、ＣＰＵ１において先読み命令の書き込み（ポ
ート・ライト）を行ってから（Ｓ２１）、前処理を行い
（Ｓ２２）、先読み専用ポート２ｄへのリード命令の実
行を行う（Ｓ２３）。メモリコントローラ２においては
前記ステップＳ２１の処理のあと、メモリアドレスとコ
ントロール信号の作成を行い（Ｓ２４）、低速メモリ４
からのデータの読み出しを行って（Ｓ２５）、次に、メ
モリコントローラ２において先読み専用バッファへの読
み込みを行う（Ｓ２６）。次に、メモリコントローラ２
において、前記ステップＳ２３とＳ２６の処理ののち、
低速メモリ４から先読み専用バッファ２ｃへの読み込み
が終了したかどうかを判断する（Ｓ２７）。

【００２３】次に、ステップＳ２７において、低速メモ
リからバッファへの読み込みが終了していれば、ＣＰＵ
１においてデータの読み込みを行い（Ｓ２８）、後処理
を行って（Ｓ２９）、ライト命令の実行とデータの書き
出しを行う（Ｓ３０）。次に、メモリコントローラ２に
おいてメモリアドレスとコントロール信号の作成を行っ
て（Ｓ３１）、高速メモリ３へのデータの書き込みを行
って（Ｓ３２）、ＣＰＵ１において終了判定を行い（Ｓ
３３）、終了していなければ、前記ステップＳ２２に戻
り、終了していれば、処理を終了する。

【００２４】この場合、先読み専用バッファ２ｃに格納
されているデータの読み出し終了が確認された後、この
データに連続する領域に格納されたデータを、先読み専
用バッファ２ｃに上書きする。メモリコントローラ２と
低速メモリ４とのデータバスは、他のデータバスと独立
している。したがって、低速メモリ４から先読み専用バ
ッファ２ｃへの２度目のリードサイクルは、ＣＰＵ１側
のデータバスの動作に関係無く、１回目の先読みされた
データがＣＰＵ１に転送され、先読み専用バッファ２ｃ
が空き状態になると直ぐに開始される。またこの際、先
読みは自動的に再開されるので、２回目以降のループで
は、「先読みコマンドの書き込み」モードは不用とな
る。したがって、処理速度は、以下の式（４）,（５）
のようになる。

【００２５】 １回目のループ ６０ ＋ Ｘ ＋ α＋６０ ＋ Ｙ ＋ ６０ コマンド書き込み 前処理 リード 後処理 ライト ＝１８０＋Ｘ＋Ｙ＋α …（４） （但し、α＝４００−Ｘnsec） ２回目以降のループ Ｘ ＋ β＋６０ ＋ Ｙ ＋ ６０ ＝ １２０＋Ｘ＋Ｙ＋β 前処理 リード 後処理 ライト （但し、β＝４００−Ｘ−Ｙ−６０nsec） …（５） ここで、βは「前処理」モードの終了から先読み専用バ
ッファ２ｃへのデータ転送終了までのウェイトタイム
で、前回の「データリード」モードの終了から今回の
「データリード」モードの開始までに要する時間と、低
速メモリ４からのデータ転送に要する時間の差である。

【００２６】前処理時間Ｘが十分に長い場合、１回目の
低速メモリ４から先読み専用バッファ２ｃへのデータ転
送に要する時間は、前処理時間Ｘに吸収され、ＣＰＵ１
から見た場合には（α＝）０nsecとなる。また、先読み
専用バッファ２ｃからＣＰＵ１へのリードサイクル終了
後、次のリードサイクルが開始されるまでの時間（Ｘ＋
Ｙ＋６０）が十分に長ければ、これもＣＰＵ１から見た
場合には（β＝）０nsecとなる。したがって、１ループ
にかかる時間は、以下の式（６）,（７）のようにな
る。

【００２７】 １回目のループ ６０ ＋ Ｘ ＋ ６０ ＋ Ｙ ＋ ６０＝１８０＋Ｘ＋Ｙ コマンド書き込み 前処理 リード 後処理 ライト （但し、Ｘ≧４００nsec） …（６） ２回目以降のループ Ｘ ＋ ６０ ＋ Ｙ ＋ ６０＝１２０＋Ｘ＋Ｙ 前処理 リード 後処理 ライト （但し、Ｘ＋Ｙ＋６０≧４００nsec） …（７） 式（３）と式（７）の比較から、図６及び図７のフロー
チャートに従って動作するバッファ回路が図４及び図５
のバッファより高速であり、最適状態になる条件も緩や
かであることが判る。

【００２８】図８及び図９は、本発明にはバッファ回路
（実施例３，４）の動作を説明するためのフローチャー
トで、先読み転送回数別に複数の先読み専用ポートを設
け、ポート毎に設定された回数の先読みを行う場合（実
施例３）のフローチャートについて、以下、各ステップ
に従って順に説明する。

【００２９】まず、ＣＰＵ１において、先読み命令の書
き込み（ポート・ライト）を行ってから（Ｓ４１）、前
処理を行って（Ｓ４２）、先読み専用ポート２ｄへのリ
ード命令の実行を行う（Ｓ４３）。次に、メモリコント
ローラ２においては前記ステップ４１の処理のあと、初
期設定（先読み指定回数Ｎの設定、先読み実施回数Ｎ＝
０）を行い（Ｓ４４）、メモリアドレスとコントロール
信号の作成を行って（Ｓ４５）、低速メモリ４からのデ
ータの読み出しを行う（Ｓ４６）。次に、メモリコント
ローラ２において先読み専用バッファへの読み込みを行
う（Ｓ４７）。次に、メモリコントロール２においてス
テップＳ４３と４７の処理ののち、低速メモリ４から先
読み専用バッファ２ｃへの読み込みが終了したかどうか
を判断する（Ｓ４８）。

【００３０】前記ステップＳ４８において、低速メモリ
からバッファへの読み込みが終了していれば、ＣＰＵ１
においてデータの読み込みを行い（Ｓ４９）、次に、メ
モリコントローラ２においてＭ＝Ｍ＋１とし（Ｓ５
０）、Ｍ≧Ｎかどうかを判断し（Ｓ５１）、Ｍ≧Ｎでな
ければ、前記ステップＳ４５へ戻り、Ｍ≧Ｎであれば、
先読みの終了となる。次に、ＣＰＵ１においてステップ
４９の処理のあとに、後処理を行い（Ｓ５２）、ライト
命令の実行とデータの書き出しを行う（Ｓ５３）。次
に、メモリコントローラ２においてメモリアドレスとコ
ントロール信号の作成を行って（Ｓ５４）、高速メモリ
３へのデータの書き込みを行う（Ｓ５５）。次に、ＣＰ
Ｕ１において終了判定を行い（Ｓ５６）、終了していな
ければ、前記ステップＳ４２に戻り、終了していれば、
処理を終了する。

【００３１】図１０は、連続先読みの回数別に複数の先
読み専用ポートを設けた場合のポートとレジスタの関係
（データ、アドレスバス幅が３２ビットの場合の例）を
示す図で、どの先読み専用ポートを利用しても、書き込
みされるレジスタ及び読み出されるバッファは同じであ
る。

【００３２】ポートライト時：「先読みコマンドの書き
込み」時には、先読み転送を行う回数に応じて、先読み
専用ポートを使い分ける。図１０の例では、それぞれの
転送回数に対応した８種類のポートを設ける。各ポート
は、それぞれのアドレスに割り振られている。各ポート
へ書き込まれた先読みコマンドは、ただ一つのレジスタ
に記憶される。また同時に、どのポートがアクセスされ
たかも記憶され、それによって、先読み制御回路は先読
み転送回数を決定する。

【００３３】ポートリード時：先読みされたデータを読
み出す際には、どのポートをリードアクセスしても、た
だ一つの先読み専用バッファから読み出される。このよ
うにポートを複数設け、先読み転送の要求回数に合わせ
て、先読み専用ポートを選択することによって、不必要
な先読みを行うことが少なくなり、他の命令によって発
生する低速デバイスのアクセスへの影響を軽減するとと
もに、不必要なアクセスによって発生する電力の浪費を
抑えることができる。なお、処理速度の計算式は、前記
式（４）〜（７）と同じである。

【００３４】一方、上記実施例３のバッファ回路では、
目的別に先読み専用ポートを複数個設ける必要があった
が、代わりに先読み専用ポートに先読み転送条件を定義
したビットを追加することによって、前のデータに連続
する領域に格納されたデータを、定義した通りの最適な
方法で先読み専用バッファに上書きすることが可能とな
る。この場合のフローチャート（実施例４）は、基本的
に図８及び図９（実施例３）と同じになる。今、転送条
件を定義するビットの例として、先読み回数定義ビット
と、データ幅の定義ビット、アドレスのインクリメント
／デクリメントの定義ビットを追加した場合を考える。
図１１（ａ）,（ｂ）にこの場合の先読み専用ポートの
構造を示す。

【００３５】低速メモリ４から先読み専用バッファ２ｃ
へのデータ転送は、先読み回数定義ビットで定義された
回数に達するまで、データ幅の定義ビットで定義された
データ幅で、アドレスのインクリメント／デクリメント
の定義ビットの定義に従って、データが連続するように
アドレスを順次インクリメント／デクリメントして、先
読み専用バッファ２ｃに上書きされる。データバスとア
ドレスバスのバス幅をそれぞれ３２ビットとすれば、前
記実施例３の回路に比べ、先読み専用ポート２ｄへの先
読みコマンドの書き込みに要する時間が増えるが、その
分多くの制御が可能であり、先読み制御の有効活用がで
きる。

【００３６】なお、処理に要する時間は、以下のように
計算できる。前述のように、メモリコントローラ２と低
速メモリ４との間のデータバスは、他のデータバスと独
立している。したがって、低速メモリ４から先読み専用
バッファ２ｃへの２度目のリードサイクルは、ＣＰＵ１
側のデータバスの動作に関係無く、１回目の先読みされ
たデータがＣＰＵ１に転送され、先読み専用バッファ２
ｃが空き状態になると直ぐに開始される。またこの際、
先読みは自動的に再開されるので、２回目以降のループ
では、「先読みコマンドの書き込み」モードは不用とな
る。ここで、１回目の先読みループでは、先読み専用ポ
ート２ｄへの「先読みコマンドの書き込み」で、２度の
ライトサイクルが必要になる。しかし、２回目以降のル
ープでは、「先読みコマンドの書き込み」モードは不用
となり、このロスタイムによる影響は少ない。したがっ
て、処理速度は、以下の式（８）,（９）のようにな
る。

【００３７】 １回目のループ ６０×２ ＋ Ｘ ＋α＋６０＋ Ｙ ＋ ６０ コマンド書き込み 前処理 リード 後処理 ライト ＝２４０＋Ｘ＋Ｙ＋α （但し、α＝４００−Ｘnsec） …（８） ２回目以降のループ Ｘ ＋β＋６０＋ Ｙ ＋ ６０＝１２０＋Ｘ＋Ｙ＋β 前処理 リード 後処理 ライト （但し、β＝４００−Ｘ−Ｙ−６０nsec） …（９） ここで、βは「前処理」モードの終了から先読み専用バ
ッファ２ｃへのデータ転送終了までのウェイトタイム
で、前回の「データリード」モードの終了から今回の
「データリード」モードの開始までに要する時間と、低
速メモリ４からのデータ転送に要する時間の差である。

【００３８】前処理時間Ｘが十分に長い場合、１回目の
低速メモリ４から先読み専用バッファ２ｃへのデータ転
送に要する時間は、前処理時間Ｘに吸収され、ＣＰＵ１
から見た場合には（α＝）０nsecとなる。また、先読み
専用バッファ２ｃからＣＰＵ１へのリードサイクル終了
後、次のリードサイクルが開始されるまでの時間（Ｘ＋
Ｙ＋６０）が十分に長ければ、これもＣＰＵ１から見た
場合には（β＝）０nsecとなる。したがって、１ループ
にかかる時間は、以下の式（１０），（１１）のように
なる。

【００３９】 １回目のループ １２０ ＋ Ｘ ＋ ６０ ＋ Ｙ ＋ ６０ ＝ １８０＋Ｘ＋Ｙ コマンド書き込み 前処理 リード 後処理 ライト （但し、Ｘ≧４００nsec） …（１０） ２回目以降のループ Ｘ ＋ ６０ ＋ Ｙ ＋ ６０ ＝ １２０＋Ｘ＋Ｙ 前処理 リード 後処理 ライト （但し、Ｘ＋Ｙ＋６０≧４００nsec） …（１１）

【００４０】式（１１）と式（７）の比較から、このバ
ッファ回路（実施例４）を用いた場合の処理時間が、２
回目以降のループでは、前記実施例３のバッファ回路と
同じであることが判る。したがって、前述した通り、
「先読みコマンドの書き込み」モードに要する時間が増
えたことによる影響は、２回目以降のループでは現われ
ない。しかし、このバッファ回路（実施例４）を用いて
必要とする転送に最適な条件設定を行うことは、前記実
施例３のバッファ回路よりも更に、不必要な先読みを行
うことがなくなり、他の命令によって発生する低速デバ
イスのアクセスへの影響を軽減するとともに、不必要な
アクセスによって発生する電力の浪費を抑えることを可
能にする。また、このバッファ回路（実施例４）では、
より複雑な転送が可能となり、前記実施例３のバッファ
回路よりも先読み転送の応用範囲が広がる。

【００４１】この実施例では、データバス、アドレスバ
ス共に３２ビットの場合を示したが、データバスが、ア
ドレスバスよりも広い場合には、１ＣＰＵサイクルで
「先読みコマンドの書き込み」モードを終了することも
可能となる。この場合には、前記実施例３のバッファ回
路を用いた場合との対比が容易になり、このバッファ回
路（実施例４）の有用性がより明確になる。

【００４２】図１２〜図１４は、本発明によるバッファ
回路（実施例５）の動作を説明するためのフローチャー
トで、先読み専用バッファを多段構成とした場合のフロ
ーチャートである。前記実施例２〜４において、先読み
専用バッファを多段構成とすれば、連続領域に格納され
たデータの読み出しに際して更に高速化が図れる。以
下、各ステップ（Ｓ）に従って順に説明する。

【００４３】まず、ＣＰＵ１において、先読み命令の書
き込み（ポート・ライト）を行ってから（Ｓ６１）、前
処理を行って（Ｓ６２）、先読み専用ポート２ｄへのリ
ード命令の実行を行う（Ｓ６３）。次に、メモリコント
ローラ２１においては、前記ステップＳ６１の処理の
後、初期設定（先読み指定回数Ｎ）の設定、先読み実施
回路（Ｍ＝０）を行い（Ｓ６４）、使用する先読み専用
バッファ２ｃの選択を行う（Ｓ６５）、次に、空きバッ
ファか否かの確認を行い（Ｓ６６）、空きバッファであ
れば、メモリアドレスとコントロール信号の作成を行っ
て（Ｓ６７）、低速メモリ４からのデータの読み出しを
行う（Ｓ６８）。次に、メモリコントローラ２におい
て、先読み専用バッファへの読み込みを行い（Ｓ６
９）、Ｍ＝Ｍ＋１とし（Ｓ７０）、Ｍ≧Ｎかどうかを判
断する（Ｓ７１）、Ｍ≧Ｎでなければ、前記ステップＳ
６５へ戻り、Ｍ≧Ｎであれば、先読みの終了となる。

【００４４】前記ステップＳ６３の処理のあとに、メモ
リコントローラ２において、使用する先読み専用バッフ
ァ２ｃの選択を行い（Ｓ７２）、有効データの有無を調
べる（Ｓ７３）。有効データがあれば、次に、ＣＰＵ１
においてデータの読み込みを行ってから（Ｓ７４）、後
処理を行って（Ｓ７５）、ライト命令の実行とデータの
書き出しを行う（Ｓ７６）。次に、メモリコントローラ
２において、メモリアドレスとコントロール信号の作成
を行って（Ｓ７７）、高速メモリ３へのデータの書き込
みを行い（Ｓ７８）、次に、ＣＰＵ１において終了判定
を行う（Ｓ７９）。終了でなければ、前記ステップＳ６
２へ戻り、終了であれば、処理を終了する。

【００４５】前述したように、メモリコントローラ２と
低速メモリ４のデータバスは、他のデータバスと独立し
ている。そこで、先読み専用バッファ２ｃを多段とし、
低速メモリ４から先読み専用バッファ２ｃのデータ転送
と、該先読み専用バッファ２ｃからＣＰＵ１へのデータ
転送が同時に行えるようにバッファ回路を構成すれば、
低速メモリ４から先読み専用バッファ２ｃへの２度目の
リードサイクルは、ＣＰＵ１側のデータバスの動作に関
係無く、１回目の低速メモリ４から先読み専用バッファ
２ｃへのリードサイクルが終了すると直ぐに開始され
る。これにより、ＣＰＵ１のリードサイクルに要する時
間は更に短縮できる。

【００４６】図１２〜図１４のフローチャートにおい
て、先読み制御回路２ａは「先読みコマンドの書き込
み」を受けると、該先読み制御回路２ａを初期化し、最
初の先読み専用バッファ２ｃへ、低速メモリ４からデー
タを読み込む。この読み込みが終了すると、先読み回数
を確認して、指定回数に達していなければ、次のバッフ
ァへの読み込みを始める。バッファへの読み込みに際し
ては、ＣＰＵ１へ転送の済んでいないデータが存在しな
い、空き状態のバッファであることを確認する。もし、
空き状態でない場合には、空き状態になるまで読み込み
を待つ。先読み継続の条件は、指定回数Ｎに対する実施
回数Ｍの確認の他は、バッファが空き状態か否かの確認
だけである。

【００４７】したがって、次に書き込みを行うバッファ
が空き状態である限り、先読みは停滞すること無く、連
続して指定回数まで実施される。つまり、次に書き込み
を行うバッファが空き状態である限り、低速メモリ４か
ら先読み専用バッファ２ｃへのデータ転送は、該先読み
専用バッファ２ｃからＣＰＵ１へのデータ転送に独立し
て動作する。先読み専用バッファ２ｃからＣＰＵ１への
データ転送においては、先読み制御回路２ａは使用する
バッファを選択した後、そのバッファ内に有効なデータ
が存在するか否かを確認し、存在が確認されたならＣＰ
Ｕ１へデータを転送する。ただし、このＣＰＵ１へのデ
ータ転送中も、低速メモリ４からバッファへのデータ転
送は続いているので、より効率の良いデータ転送が行え
る。ここで先読み制御回路２ａは、データの転送の制御
だけでなく、使用するバッファの選択と、バッファ内の
有効データの有無の管理も行う必要がある。以上の結
果、処理速度は、以下の式（１２），（１３）の様にな
る。

【００４８】 １回目のループ ６０×２ ＋ Ｘ ＋ α＋６０ ＋ Ｙ ＋ ６０ コマンド書き込み 前処理 リード 後処理 ライト ＝ ２４０＋Ｘ＋Ｙ＋α （但し、α＝４００−Ｘnsec） …（１２） ２回目以降のループ Ｘ ＋ γ＋６０ ＋ Ｙ ＋ ６０ ＝ １２０＋Ｘ＋Ｙ＋γ 前処理 リード 後処理 ライト （但し、γ＝４００−Ｘ−Ｙ−１２０nsec） …（１３） ここで、γは「前処理」モードの終了から先読み専用バ
ッファ２ｃへのデータ転送終了までのウェイトタイム
で、前回分の低速メモリ４から先読み専用バッファ２ｃ
へのデータ転送の終了から、今回の「データリード」モ
ードの開始までに要する時間と、低速メモリからのデー
タ転送に要する時間の差である。

【００４９】前処理時間Ｘが十分に長い場合、１回目の
低速メモリ４から先読み専用バッファ２ｃへのデータ転
送に要する時間は、前処理時間Ｘに吸収され、ＣＰＵ１
から見た場合には（α＝）０nsecとなる。また、低速メ
モリ４から先読み専用バッファ２ｃへのリードサイクル
終了後、次のリードサイクルが開始されるまでの時間
（Ｘ＋Ｙ＋１２０）が十分に長ければ、これもＣＰＵ１
から見た場合には（γ＝）０nsecとなる。したがって、
１ループにかかる時間は、以下の式（１４），（１５）
のようになる。

【００５０】 １回目のループ １２０ ＋ Ｘ ＋ ６０ ＋ Ｙ ＋ ６０＝ ２４０＋Ｘ＋Ｙ コマンド書き込み 前処理 リード 後処理 ライト （但し、Ｘ≧４００nsec） …（１４） ２回目以降のループ Ｘ ＋ ６０ ＋ Ｙ ＋ ６０ ＝ １２０＋Ｘ＋Ｙ 前処理 リード 後処理 ライト （但し、Ｘ＋Ｙ＋１２０≧４００nsec） …（１５） 式（１１）と式（１５）に付随の条件式の比較から、図
１２〜図１４のフローチャートに従って動作するバッフ
ァ回路（実施例５）は、図８及び図９のフローチャート
に従って動作するバッファ回路（実施例４）より、さら
に最適状態になる条件（β≦０またはγ≦０）が緩やか
であり、先読み動作の有効性が現れ易いことがわかる。

【００５１】

【発明の効果】以上の説明から明らかなように、本発明
によると、高価な高速メモリデバイスを使用することな
く、低速メモリの高速リードアクセスが可能になる。ま
た、本本発明はＩ／Ｏデバイス等の低速デバイスのリー
ドアクセスの高速化にはより効果的で、システム全体の
処理速度が大きく向上する。さらに、請求項４に記載し
た方法を用いることによって、先読みのデータ幅，転送
回数，転送アドレスのインクリメント／デクリメントの
選択，現在の転送データと次の転送データとの間隔等を
自由に設定することが可能となり、また、これらの組み
合わせによって画像処理等で多用される特殊転送にも対
応した高速リードアクセスが可能となり、画面切替が速
くなる。

【図面の簡単な説明】

【図１】本発明によるバッファ回路の一実施例を説明す
るためのブロック図である。

【図２】本発明における先読み専用回路部のブロック図
である。

【図３】本発明における先読み専用ポートの構造を示す
図である。

【図４】実施例１に基づくバッファ回路のフローチャー
ト（その１）である。

【図５】実施例１に基づくバッファ回路のフローチャー
ト（その２）である。

【図６】実施例２に基づくバッファ回路のフローチャー
ト（その１）である。

【図７】実施例２に基づくバッファ回路のフローチャー
ト（その２）である。

【図８】実施例３，４に基づくバッファ回路のフローチ
ャート（その１）である。

【図９】実施例３，４に基づくバッファ回路のフローチ
ャート（その２）である。

【図１０】本発明における複数の先読み専用ポートを設
けた場合のポートとレジスタの関係を示す図である。

【図１１】本発明における先読み専用ポートの構造を示
す図である。

【図１２】実施例５に基づくバッファ回路のフローチャ
ート（その１）である。

【図１３】実施例５に基づくバッファ回路のフローチャ
ート（その２）である。

【図１４】実施例５に基づくバッファ回路のフローチャ
ート（その３）である。

【図１５】従来のバッファ回路のブロック図である。

【図１６】従来のバッファ回路の動作を説明するための
フローチャートである。

【符号の説明】

１…ＣＰＵ（中央処理装置）、２…メモリコントロー
ラ、２ａ…先読み制御回路、２ｂ…トランシーバ、２ｃ
…バッファ、２ｄ…ポート、２ｃ…レジスタ、３…高速
メモリ（メインメモリ）、４…低速メモリ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 低速なＩ／Ｏデバイスやメモリをアクセ
   スするシステムにおいて、データの先読みを行うための
   先読み制御回路と、データのアドレスを含む先読みコマ
   ンドの書き込みとデータの読み出しを行う先読み専用ポ
   ートと、先読みデータを格納するための先読み専用バッ
   ファとを備え、バスマスタへのデータ転送時に、低速デ
   バイスではなく、前記先読み専用ポートをリードするこ
   とによって、先読み専用バッファから必要とするデータ
   を読み出す機能を有し、先読み専用ポートへの先読み命
   令の書き込みと、先読み専用ポートからのデータの読み
   出しを適切なタイミングで実行することによって、リー
   ドアクセスのアクセスタイムの短縮を可能にすることを
   特徴とするバッファ回路。
2. 【請求項２】 前記先読み制御回路にデータの連続読み
   出し機能を追加することによって、先読み専用バッファ
   に格納されているデータの読み出し後に、該データに連
   続する領域に格納されたデータを、連続して先読み専用
   バッファに上書きする機能を有し、リードアクセスに於
   ける処理時間の更なる短縮を可能にすることを特徴とす
   る請求項１記載のバッファ回路。
3. 【請求項３】 前記連続先読みの回数別に複数の先読み
   専用ポートを設けることによって、先読み専用バッファ
   に格納されているデータの読み出し後に、該データに連
   続する領域に格納されたデータを、使用された先読み専
   用ポート毎に決められた回数に達するまで、先読み専用
   バッファに上書きする機能を有し、リードアクセスにお
   ける処理時間の更なる短縮を可能にすることを特徴とす
   る請求項２記載のバッファ回路。
4. 【請求項４】 前記先読み専用ポートに先読みの転送条
   件を定義するビットを追加することによって、先読み専
   用バッファに格納されているデータの読み出し後に、該
   データに連続する領域に格納されたデータを、転送条件
   を定義したビットに即して先読み専用バッファに上書き
   する機能を有し、リードアクセスにおける処理時間の更
   なる短縮を可能にすることを特徴とする請求項２記載の
   バッファ回路。
5. 【請求項５】 前記先読み専用バッフアを多段構成と
   し、連続領域に格納されたデータを高速に連続して専用
   バッファに取り込む機能を有し、リードアクセスにおけ
   る処理時間の更なる短縮を可能とすることを特徴とする
   請求項２，３又は４記載のバッファ回路。