JPH0888545A - Method and device for correcting duty ratio - Google Patents
Method and device for correcting duty ratioInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は電子回路（特に CMOS LS
I チップ内の回路）に入力した高速のパルス信号をデュ
ーティ比を崩すことなく回路内で伝送する技術に関す
る。The present invention relates to electronic circuits (especially CMOS LS).
It relates to a technique for transmitting a high-speed pulse signal input to a circuit in an I-chip within the circuit without breaking the duty ratio.
【０００２】近年の CMOS LSI の高速化に伴い、 CMOS
LSI を用いて構成されるハードウェアシステム内で、供
給されるシステムクロック（LSI に入力された後、論理
回路等を介さずに出力されるクロック) の一層正確なデ
ューティ比保証が要求されている。With the recent increase in the speed of CMOS LSIs, CMOS
In a hardware system configured using LSI, a more accurate duty ratio guarantee of the supplied system clock (clock that is input to the LSI and then output without going through a logic circuit) is required. .
【０００３】[0003]
【従来の技術】従来、例えば複数のLSI で構成されるハ
ードウェアシステムにおいては、システムクロック発生
器等で発生させた共通のシステムクロックを各 LSIに供
給してシステム全体の同期をとりつつシステムを作動し
ているが、このシステムクロックの供給には、図９
（ａ）に示すように共通のシステムクロック配線を通し
て各CMOS LSI チップに並列に分配していた。2. Description of the Related Art Conventionally, for example, in a hardware system including a plurality of LSIs, a common system clock generated by a system clock generator or the like is supplied to each LSI to synchronize the entire system. Although it is operating, the system clock must be supplied as shown in FIG.
As shown in (a), it was distributed in parallel to each CMOS LSI chip through a common system clock wiring.
【０００４】[0004]
【発明が解決しようとする課題】しかし、図９（ａ）に
示すように CMOS LSI で演算処理したデータを CMOSL
SI が受け取って演算処理し、更にそのデータを CMOS
LSI が受け取って演算処理するような場合、データ
のパルス信号は CMOS LSI を通過する毎に遅延を生じ、
次第にシステムクロックとのタイミングがずれていく。However, as shown in FIG. 9A, the data processed by the CMOS LSI is processed by the CMOSL.
The SI receives and processes the data, and then the data is stored in the CMOS.
When the LSI receives and processes the data, the pulse signal of data is delayed every time it passes through the CMOS LSI.
The timing with the system clock gradually shifts.
【０００５】図９（ｂ）にはシステムクロックとデータ
パルスとのタイミングがずれていく過程が図示されてい
る。 CMOS LSI に入力されるデータパルスＤＡＴＡ１
はシステムクロックＣＬＫとタイミングが一致している
が、 CMOS LSI で演算処理された後のデータパルスＤ
ＡＴＡ２は遅延時間ｔ１だけシステムクロックＣＬＫと
タイミングがずれ、 CMOS LSI で演算処理された後の
データパルスＤＡＴＡ３は更に累積した遅延時間ｔ２だ
けシステムクロックＣＬＫとタイミングがずれている。
システムクロックＣＬＫが高速になるとこのタイミング
のズレが問題となり、システムの動作に悪影響を及ぼす
ようになる。FIG. 9B shows a process in which the timings of the system clock and the data pulse deviate from each other. Data pulse DATA1 input to CMOS LSI
Has the same timing as the system clock CLK, but the data pulse D after being processed by the CMOS LSI
The timing of ATA2 is shifted from the system clock CLK by the delay time t1, and the timing of the data pulse DATA3 after being arithmetically processed by the CMOS LSI is shifted from the system clock CLK by the accumulated delay time t2.
When the system clock CLK becomes high in speed, this timing deviation causes a problem, which adversely affects the operation of the system.
【０００６】遅延によるシステムクロックとデータパル
スとのタイミングのズレの問題に対する解決策として、
図１０（ａ）に示すようにシステムクロックも CMOS LS
I チップ内を伝送させる方法が提案される。この方法に
よれば各 CMOS LSI チップ内でのシステムクロックとデ
ータパルスとの遅延が同じになるので、データパルスが
CMOS LSI を通過する毎にシステムクロックとのタイミ
ングのズレが累積する問題はなくなる。As a solution to the problem of the timing deviation between the system clock and the data pulse due to the delay,
As shown in Fig. 10 (a), the system clock is also CMOS LS.
A method of transmitting in the I-chip is proposed. According to this method, the system clock and the data pulse have the same delay in each CMOS LSI chip, so the data pulse is
The problem of accumulated timing deviation from the system clock every time it passes through the CMOS LSI disappears.
【０００７】各 CMOS LSI チップ内ではシステムクロッ
クがチップ内の各処理回路に分配される。チップ内での
クロック配線長は相当な長さになるため、図１０（ｂ）
に示されるようにクロック配線上に複数のクロックバッ
ファを接続することでチップ内を伝送中にクロックが減
衰するのを防いでいる。In each CMOS LSI chip, the system clock is distributed to each processing circuit in the chip. Since the clock wiring length within the chip is considerably long, the clock wiring shown in FIG.
By connecting a plurality of clock buffers on the clock wiring as shown in (1), it is possible to prevent the clock from being attenuated during transmission in the chip.
【０００８】クロックがクロックバッファを通過する際
にはパルスの伝搬遅延が生じる。通常、 CMOS 回路など
のように回路を相補形のトランジスタで実現している場
合、これらのトランジスタの特性のバラツキのために立
上り伝搬遅延時間と立下り伝搬遅延時間には差がある。
そのため伝搬遅延によりパルスのデューティ比が崩れる
が、従来はクロック速度が低速であったためクロックの
パルス幅に対して伝搬遅延時間が十分に小さく、チップ
内ではクロックのデューティ比の崩れは問題になってい
ない。また、デューティ比の崩れを小さくするように考
慮されたクロックバッファの回路構成も提案されてい
る。A pulse propagation delay occurs when the clock passes through the clock buffer. Normally, when a circuit is realized by complementary transistors such as a CMOS circuit, there is a difference between the rising propagation delay time and the falling propagation delay time due to variations in the characteristics of these transistors.
Therefore, the pulse duty ratio collapses due to the propagation delay, but since the clock speed was low in the past, the propagation delay time was sufficiently small with respect to the clock pulse width, and the collapse of the clock duty ratio was a problem within the chip. Absent. Further, a circuit configuration of a clock buffer has been proposed in which consideration is given to reduce the collapse of the duty ratio.
【０００９】しかし、クロック速度の高速化に伴い、図
１０（ｂ）のように多段接続されたCMOS LSI にシステ
ムクロックを順次通過させる場合、システムクロックの
デューティ比の崩れが累積されてシステムの正常な動作
を阻害するという問題が新たに発生している。すなわ
ち、図１１に示すように、 CMOS LSI は、入力のシス
テムクロックＣＬＫ（パルス幅Ｔ）に対して立上り伝搬
遅延時間ｔpdr と立下り伝搬遅延時間ｔpdf を生じさ
せ、デューティ比の崩れたシステムクロックＣＬＫ'
（パルス幅Ｔ' ）を出力する。同様に CMOS LSI 、 C
MOS LSI でも立上り伝搬遅延時間ｔpdr と立下り伝搬
遅延時間ｔpdf が生じるので、システムクロックのデュ
ーティ比の崩れは累積していく。例えば、立上り伝搬遅
延時間ｔpdr ＜立下り伝搬遅延時間ｔpdf の場合、図示
するようにシステムクロックのパルス幅が次第に拡大し
ていく。このようなデューティ比の崩れの問題は、伝送
するシステムクロックの速度を 100MHz 以上の高速にし
た場合にシステムの動作に影響を及ぼすことが分かって
いる。However, as the clock speed increases, when the system clocks are sequentially passed through the CMOS LSIs connected in multiple stages as shown in FIG. 10 (b), the breakdown of the duty ratio of the system clocks is accumulated and the system operates normally. There is a new problem that hinders proper operation. That is, as shown in FIG. 11, the CMOS LSI generates a rising propagation delay time tpdr and a falling propagation delay time tpdf with respect to the input system clock CLK (pulse width T), and the system clock CLK with the duty ratio collapsed. '
(Pulse width T ′) is output. Similarly, CMOS LSI, C
Even in the MOS LSI, since the rising propagation delay time tpdr and the falling propagation delay time tpdf occur, the collapse of the duty ratio of the system clock is accumulated. For example, when the rising propagation delay time tpdr <the falling propagation delay time tpdf, the pulse width of the system clock gradually increases as shown in the figure. It has been known that such a problem of the duty ratio collapse affects the operation of the system when the speed of the transmitted system clock is increased to 100 MHz or more.
【００１０】本発明は上述の問題点に鑑みてなされたも
のであり、電子回路内で生じるパルスのデューティ比の
崩れを補正する手段を提供することにより、特にＬＳＩ
チップにおけるトランジスタの特性のバラツキによるク
ロックのデューティ比の崩れを抑圧して、信頼性の高い
ハードウェアシステムの構築に寄与することを目的とす
る。The present invention has been made in view of the above problems, and in particular, by providing means for correcting the collapse of the duty ratio of the pulse generated in the electronic circuit, the LSI
An object of the present invention is to prevent the duty ratio of the clock from being broken due to variations in the characteristics of the transistors in the chip, and to contribute to the construction of a highly reliable hardware system.
【００１１】[0011]
【課題を解決するための手段】図１および図２は本発明
に係る原理説明図である。上述の問題を解決するため
に、本発明においては、入力パルスを極性が逆の２相パ
ルスに変換するバッファ５１を介して回路５０内に入力
されたパルス列Ａのデューティ比の崩れを補正するデュ
ーティ比補正装置であって、バッファ５１を介した２相
のパルス列Ｂp とＢn の各パルスの立上りまたは立下り
のいずれか一方を検出するパルスエッジ検出手段５３
と、パルスエッジ検出手段５３で検出されたパルスの立
上りまたは立下りに同期して立上りと立下りを行うパル
ス列Ｃを生成するパルス列生成手段５４とを備えたデュ
ーティ比補正装置５２を提供する。1 and 2 are explanatory views of the principle according to the present invention. In order to solve the above-mentioned problem, according to the present invention, a duty for correcting the collapse of the duty ratio of the pulse train A input into the circuit 50 via the buffer 51 for converting the input pulse into the two-phase pulse having opposite polarities. A ratio correction device, which is a pulse edge detection means 53 for detecting either the rising or the falling of each pulse of the two-phase pulse trains Bp and Bn via the buffer 51.
And a pulse train generation unit 54 that generates a pulse train C that rises and falls in synchronization with the rising or falling of the pulse detected by the pulse edge detecting unit 53.
【００１２】また本発明においては、段状に接続される
複数の回路５０間でパルス列を伝送する方法であって、
該複数の回路５０の各々は、上記バッファ５１を介して
パルス列を回路内に入力し、該入力したパルス列のデュ
ーティ比の崩れを上記デューティ比補正装置５２を用い
て補正し、該補正したパルス列を回路外に出力し、該複
数の回路５０間でそれぞれ前段の回路が出力したパルス
列を後段の回路に入力するようにした回路間パルス列伝
送方法を提供する。The present invention also provides a method of transmitting a pulse train between a plurality of circuits 50 connected in stages,
Each of the plurality of circuits 50 inputs a pulse train into the circuit via the buffer 51, corrects the duty ratio collapse of the input pulse train using the duty ratio correction device 52, and outputs the corrected pulse train. There is provided an inter-circuit pulse train transmission method which outputs the pulse train output from the outside of the circuit to the circuit of the subsequent stage between the plurality of circuits 50.
【００１３】また、上記の回路間パルス列伝送方法にお
いて、該複数の回路５０間ではパルス列を差動信号とし
て伝送するようにし、上記バッファ５１は差動信号とし
てのパルス列を入力して極性が逆の２相パルスに変換す
る形態も可能である。ここで差動信号とは極性が逆の２
相の信号の差分をとったものとする。In the above-described inter-circuit pulse train transmission method, the pulse train is transmitted as a differential signal between the plurality of circuits 50, and the buffer 51 receives the pulse train as the differential signal and has the opposite polarity. A form of converting into a two-phase pulse is also possible. Here, the polarity is opposite to that of the differential signal.
The difference between the phase signals is taken.
【００１４】[0014]
【作用】図１において、回路５０に入力されるパルス列
Ａはバッファ５１により極性が逆の２相パルス列ＢP と
ＢN に変換されてデューティ比補正装置５２に入力され
る。２相パルス列ＢP とＢN には入力パルス列Ａに対し
て立上り伝搬遅延時間ｔpdr と立下り伝搬遅延時間ｔpd
f が生じている。デューティ比補正装置５２において、
パルスエッジ検出手段５３は２相パルス列ＢP とＢN の
各パルスの立上りまたは立下りのいずれか一方を検出
し、パルス列生成手段５４はパルスエッジ検出手段５３
が検出したパルスの立上りまたは立下りに同期して立上
りと立下りを行うパルス列Ｃを生成する。In FIG. 1, the pulse train A input to the circuit 50 is converted by the buffer 51 into two-phase pulse trains B P and B N having opposite polarities and then input to the duty ratio correction device 52. The two-phase pulse trains B P and B N have a rising propagation delay time tpdr and a falling propagation delay time tpd with respect to the input pulse train A.
f is generated. In the duty ratio correction device 52,
The pulse edge detection means 53 detects either the rising edge or the falling edge of each pulse of the two-phase pulse trains B P and B N , and the pulse train generation means 54 is the pulse edge detection means 53.
Generates a pulse train C that rises and falls in synchronization with the rise or fall of the pulse detected by.
【００１５】パルスエッジ検出手段５３が２相パルス列
ＢP とＢN の各パルスの立上りを検出する場合、パルス
列Ｃはパルス列Ａの各パルスエッジに対してｔpdr の位
相遅れで同期しながら立上りと立下りを行うので、パル
ス列Ｃはパルス列Ａよりも位相がｔpdr だけ遅れた同波
形になる。また、パルスエッジ検出手段５３が２相パル
ス列ＢP とＢN の各パルスの立下りを検出する場合、パ
ルス列Ｃはパルス列Ａの各パルスエッジに対してｔpdf
の位相遅れで同期しながら立上りと立下りを行うので、
パルス列Ｃはパルス列Ａよりも位相がｔpdf だけ遅れた
同波形になる。したがってバッファ５１で生じたパルス
列ＢP とＢN のデューティ比の崩れはデューティ比補正
装置５２により補正されたことになる。When the pulse edge detecting means 53 detects the rising edge of each pulse of the two-phase pulse trains B P and B N , the pulse train C rises and rises in synchronization with each pulse edge of the pulse train A with a phase delay of tpdr. Since the downlink is performed, the pulse train C has the same waveform with the phase delayed from the pulse train A by tpdr. When the pulse edge detection means 53 detects the trailing edge of each pulse of the two-phase pulse trains B P and B N , the pulse train C has tpdf for each pulse edge of the pulse train A.
Since it rises and falls while synchronizing with the phase delay of,
The pulse train C has the same waveform with the phase delayed from the pulse train A by tpdf. Therefore, the collapse of the duty ratio of the pulse trains B P and B N generated in the buffer 51 is corrected by the duty ratio correction device 52.
【００１６】図２（ａ）においては、図１（ａ）に示し
た回路５０を段状に複数個接続し、初段の回路に入力し
たパルス列を後段の回路に順次伝送させている。各回路
は入力パルス列のデューティ比の崩れを補正してから次
段の回路に出力するので、パルス列のデューティ比の崩
れが累積することはない。In FIG. 2 (a), a plurality of circuits 50 shown in FIG. 1 (a) are connected in stages, and the pulse train input to the first-stage circuit is sequentially transmitted to the latter-stage circuit. Since each circuit corrects the collapse of the duty ratio of the input pulse train and outputs it to the circuit of the next stage, the collapse of the duty ratio of the pulse train does not accumulate.
【００１７】図２（ｂ）においては、段状に複数個接続
した回路５０の回路間でパルス列を差動信号として伝送
している。各回路のバッファは差動信号を極性が逆の２
相のパルス列に変換してデューティ比補正装置５２に入
力し、デューティ比補正回路５２は補正したパルス列を
差動信号にして出力する。こうすることにより回路間の
パルス列伝送において雑音の影響が小さくなり、小振幅
のパルス列を伝送することができる。In FIG. 2 (b), a pulse train is transmitted as a differential signal between the circuits of a plurality of circuits 50 connected in stages. The buffer of each circuit outputs the differential signal with the opposite polarity.
The pulse train is converted into a phase pulse train and input to the duty ratio correction device 52. The duty ratio correction circuit 52 outputs the corrected pulse train as a differential signal. By doing so, the influence of noise is reduced in pulse train transmission between circuits, and a pulse train of small amplitude can be transmitted.
【００１８】[0018]
【実施例】以下、本発明の実施例を図面を参照して説明
する。図３には本発明のデューティ比補正回路を用いた
CMOS LSI チップ内におけるクロック伝送の一実施例が
示される。図中の１は CMOS LSI チップ、２は差動伝送
により外部から入力された差動クロックＰＩＮとＮＩＮ
をチップ内部の差動クロックＰ１とＮ１に変換する入力
バッファ、３はチップ内の処理回路７に分配するクロッ
クを差動クロック配線８から取り出すクロック分配回
路、３は差動クロックＰ１とＮ１のデューティ比を補正
するデューティ比補正回路、４は内部の差動クロックＰ
１とＮ１を外部の差動クロックＰＯＵＴとＮＯＵＴとし
て出力する出力バッファである。Embodiments of the present invention will be described below with reference to the drawings. The duty ratio correction circuit of the present invention is used in FIG.
An example of clock transmission in a CMOS LSI chip is shown. In the figure, 1 is a CMOS LSI chip, 2 is a differential clock PIN and NIN input from the outside by differential transmission.
Of the differential clocks P1 and N1 are input buffers, 3 is a clock distribution circuit for extracting a clock to be distributed to the processing circuit 7 in the chip from the differential clock wiring 8, and 3 is a duty of the differential clocks P1 and N1. A duty ratio correction circuit for correcting the ratio, 4 is an internal differential clock P
1 and N1 are output buffers for outputting external differential clocks POUT and NOUT.
【００１９】図４（ａ）は入力バッファ２の回路構成例
である。図中の２１と２２はそれぞれ小振幅の差動クロ
ックＰＩＮとＮＩＮを入力して単一の内部クロックに変
換する回路である。ただし、変換回路２１と２２へは差
動クロックの入力極性が逆になっている。すなわち、変
換回路２１に対しては正入力端子にＰＩＮ、負入力端
子にＮＩＮが入力され、一方、変換回路２２に対して
は正入力端子にＮＩＮ、負入力端子にＰＩＮが入力
される。これにより、入力バッファ２からは CMOS LSI
内の信号電圧レベルに適合し、かつ極性が逆の２相クロ
ック（以下、内部差動クロックという）であるＰ１とＮ
１が出力される。差動クロックＰＩＮとＮＩＮは同一構
成の変換回路２１と２２により変換されるので、変換後
のパルスの立上りおよび立下り伝搬遅延時間はＰ１とＮ
１の間で等しい。FIG. 4A shows a circuit configuration example of the input buffer 2. Reference numerals 21 and 22 in the figure are circuits for inputting differential clocks PIN and NIN having small amplitudes and converting them into a single internal clock. However, the input polarities of the differential clocks to the conversion circuits 21 and 22 are opposite. That is, to the conversion circuit 21, PIN is input to the positive input terminal and NIN is input to the negative input terminal, while for the conversion circuit 22, NIN is input to the positive input terminal and PIN is input to the negative input terminal. This allows the CMOS LSI from the input buffer 2.
P1 and N that are two-phase clocks (hereinafter referred to as internal differential clocks) that are compatible with the signal voltage level in the
1 is output. Since the differential clocks PIN and NIN are converted by the conversion circuits 21 and 22 having the same configuration, the rising and falling propagation delay times of the pulse after conversion are P1 and N.
Equal between 1
【００２０】図４（ｂ）は入力バッファ２によるクロッ
クの変換を示すタイムチャートである。変換回路２１は
小振幅の差動クロックＰＩＮとＮＩＮを差動入力して C
MOSLSI のＨおよびＬレベルに適合したクロックＰ１に
変換する。また、変換回路２２は、変換回路２１とは逆
極性で入力された差動ＰＩＮとＮＩＮを差動入力してCM
OS LSI のＨおよびＬレベルに適合したクロックＮ１に
変換する。内部差動クロックＰ１とＮ１にはそれぞれパ
ルスの立上り伝搬遅延時間ｔpdr と立下り伝搬遅延時間
ｔpdf が生じている。FIG. 4B is a time chart showing clock conversion by the input buffer 2. The conversion circuit 21 differentially inputs the small-amplitude differential clocks PIN and NIN to C
Convert to clock P1 that is compatible with H and L levels of MOSLSI. In addition, the conversion circuit 22 differentially inputs the differential PIN and NIN that are input in the opposite polarity to the conversion circuit 21, and CM
Convert to clock N1 that is compatible with H and L levels of OS LSI. The internal differential clocks P1 and N1 have a pulse rising propagation delay time tpdr and a pulse falling propagation delay time tpdf, respectively.
【００２１】図５はクロック分配回路の回路構成例であ
る。 CMOS LSI チップ１内では差動クロック配線８から
取り出したクロックをチップ内で伝送している。 CMOS
回路では負荷容量によって伝搬遅延時間が大きく異なっ
てくるので、この場合、入力バッファ２が出力する内部
差動クロックＰ１とＮ１の各々のデューティ比の崩れを
同じにするために、差動クロック配線８の負荷容量のバ
ランスをとる必要がある。FIG. 5 shows an example of the circuit configuration of the clock distribution circuit. In the CMOS LSI chip 1, the clock extracted from the differential clock wiring 8 is transmitted within the chip. CMOS
In the circuit, since the propagation delay time greatly varies depending on the load capacitance, in this case, in order to make the respective duty ratios of the internal differential clocks P1 and N1 output from the input buffer 2 the same, the differential clock wiring 8 It is necessary to balance the load capacity of.
【００２２】図５に示すように、クロック分配回路３は
同一構成のインバータ３１を介して差動クロック配線８
の各々から単一のクロックを取り出すようにしたもので
ある。同一構成のインバータ３１を接続することにより
差動クロック配線８の負荷容量のバランスが保たれる。
なお、ここでインバータを使用したのは一例であり、バ
ッファ等の他の回路を使用しても構わない。クロック分
配回路３により取り出されたクロックは複数のクロック
バッファ６を介してチップ内の各処理回路７に分配され
る。As shown in FIG. 5, the clock distribution circuit 3 has a differential clock wiring 8 via an inverter 31 having the same structure.
A single clock is extracted from each of the above. By connecting the inverters 31 having the same configuration, the load capacitance of the differential clock wiring 8 is kept balanced.
Note that the use of the inverter here is an example, and other circuits such as a buffer may be used. The clock extracted by the clock distribution circuit 3 is distributed to each processing circuit 7 in the chip via the plurality of clock buffers 6.
【００２３】図６はデューティ比補正回路の回路構成
例、図７はデューティ比補正回路のタイムチャートであ
る。デューティ比補正回路４は立上りエッジ検出回路４
１とラッチ回路４２とで構成される。立上りエッジ検出
回路４１は内部差動クロックＰ１とＮ１のそれぞれの立
上りのタイミングでパルスを発生させる。ラッチ回路４
２は、立上りエッジ検出回路４１が発生させたＰ１とＮ
１の立上りエッジ検出パルスをそれぞれセット入力とリ
セット入力に入力することにより、内部差動クロックＰ
１とＮ１のそれぞれの立上りに同期して立上りおよび立
下りを行うパルス列を生成する。FIG. 6 is a circuit configuration example of the duty ratio correction circuit, and FIG. 7 is a time chart of the duty ratio correction circuit. The duty ratio correction circuit 4 is the rising edge detection circuit 4
1 and a latch circuit 42. The rising edge detection circuit 41 generates a pulse at each rising timing of the internal differential clocks P1 and N1. Latch circuit 4
2 is P1 and N generated by the rising edge detection circuit 41.
By inputting the rising edge detection pulse of 1 to the set input and the reset input, respectively, the internal differential clock P
A pulse train that rises and falls in synchronization with the rising edges of 1 and N1 is generated.
【００２４】立上りエッジ検出回路４１には、図６に示
されるように、３個のインバータと１個のＮＡＮＤから
なる同じ回路が２つ含まれている。各々の回路は、入力
パルスがＮＡＮＤ４１３の一方の入力端子にはそのまま
入力され、もう一方の入力端子には３個直列されたイン
バータ４１１および４１２を介して入力される構成とな
っている。例えば、クロックＰ１が３個直列されたイン
バータ４１１および４１２を通過すると、図７に示され
るように、Ｐ１よりやや遅延しかつ極性が反転したクロ
ックＰ２となる。したがって、ＮＡＮＤ４１３には元の
クロックＰ１と遅延・反転したクロックＰ２とが入力さ
れ、その結果、Ｐ１の立上りに同期したネガティブパル
スＰ３が発生する。同様に、クロックＮ１に対しても、
Ｎ１の立上りに同期したネガティブパルスＮ３が発生す
る。As shown in FIG. 6, the rising edge detection circuit 41 includes two identical circuits each including three inverters and one NAND. In each circuit, an input pulse is input as it is to one input terminal of the NAND 413 and is input to the other input terminal via three inverters 411 and 412 connected in series. For example, when three clocks P1 pass through the serially connected inverters 411 and 412, as shown in FIG. 7, it becomes a clock P2 which is slightly delayed from P1 and whose polarity is inverted. Therefore, the original clock P1 and the delayed / inverted clock P2 are input to the NAND 413, and as a result, a negative pulse P3 synchronized with the rising edge of P1 is generated. Similarly, for clock N1
A negative pulse N3 is generated in synchronization with the rising edge of N1.
【００２５】ラッチ回路４２は、２個のＮＡＮＤ４２１
と２個のインバータ４２２とで構成されるＲ−Ｓフリッ
プフロップによるラッチである。ラッチ回路４２は、ク
ロックＰ３が入力される端子がセット入力、クロックＮ
３が入力される端子がリセット入力、クロックＰ４が出
力される端子が正相出力、クロックＮ４が出力される端
子が反転出力であり、立下り入力で動作する。したがっ
て、図７に示されるように、クロックＰ４はクロックＰ
３の立下りに同期して立ち上がり、クロックＮ３の立下
りに同期して立ち下がる。また、クロックＮ４はクロッ
クＰ３の立下りに同期して立ち下がり、クロックＮ３の
立下りに同期して立ち上がる。The latch circuit 42 includes two NANDs 421.
And the two inverters 422 are latches by the RS flip-flop. In the latch circuit 42, the terminal to which the clock P3 is input is a set input
The terminal to which 3 is input is a reset input, the terminal to which the clock P4 is output is a positive phase output, and the terminal to which the clock N4 is output is an inverting output, which operates with a falling input. Therefore, as shown in FIG. 7, the clock P4 is the clock P4.
3 rises in synchronization with the falling edge of 3 and falls in synchronization with the falling edge of the clock N3. The clock N4 falls in synchronization with the falling edge of the clock P3 and rises in synchronization with the falling edge of the clock N3.
【００２６】以上の動作の結果、 CMOS LSI チップ１に
入力された差動クロックＰＩＮとＮＩＮのタイミングよ
り立上がり伝搬遅延時間ｔpdr だけ遅延した内部差動ク
ロックＰ４とＮ４が生成される。As a result of the above operation, the internal differential clocks P4 and N4 delayed by the rising propagation delay time tpdr from the timing of the differential clocks PIN and NIN input to the CMOS LSI chip 1 are generated.
【００２７】なお、本実施例では内部差動クロックＰ１
とＮ１の立上りのタイミングを利用してデューティ比の
補正を行ったが、Ｐ１とＮ１の立下りのタイミングを利
用する場合も、補正後のクロックＰ４およびＮ４が入力
差動クロックＰＩＮおよびＮＩＮよりも立下り伝搬遅延
時間ｔpdf だけ遅延することを除けば同じ結果が得られ
る。In this embodiment, the internal differential clock P1
The duty ratio is corrected by using the rising timings of N1 and N1. However, even when the falling timing of P1 and N1 is used, the corrected clocks P4 and N4 are better than the input differential clocks PIN and NIN. The same result is obtained except that it is delayed by the trailing propagation delay time tpdf.
【００２８】図６に示したデューティ比補正回路４の構
成要素である各回路も、クロックのデューティ比の崩れ
を生じさせないように考慮して構成される必要がある。
図８にデューティ比補正回路４の各構成要素の回路構成
例を示す。図８の（ａ）にはインバータ４１１、（ｂ）
にはインバータ４１２、（ｃ）にはインバータ４２２、
（ｄ）にはＮＡＮＤ４１３、（ｅ）にはＮＡＮＤ４２１
の構成例がそれぞれ示される。図示のようにこれらの回
路は相補形のトランジスタ回路で構成される。なお、図
中の例えば「×３」の印は該当トランジスタが３個並列
に接続されていることを表している。Each circuit which is a component of the duty ratio correction circuit 4 shown in FIG. 6 also needs to be configured so as not to cause the collapse of the duty ratio of the clock.
FIG. 8 shows a circuit configuration example of each component of the duty ratio correction circuit 4. The inverter 411, (b) is shown in (a) of FIG.
To the inverter 412, (c) to the inverter 422,
The NAND 413 is shown in (d) and the NAND 421 is shown in (e).
The respective configuration examples are shown. As shown, these circuits are composed of complementary transistor circuits. Note that, for example, a mark “× 3” in the drawing indicates that three corresponding transistors are connected in parallel.
【００２９】以上に述べたように、本発明のデューティ
比補正装置においては、クロックのデューティ比を補正
する必要上内部で差動クロックが作られるので、極性が
逆の２相クロックを必要とするような他の処理が回路内
にあれば、この差動クロックを流用することが可能であ
る。例えば、相補回路を構成する一対の相補形トランジ
スタを正相と逆相のクロックを用いて作動させるような
場合、本発明を適用することにより、正相と逆相のクロ
ックを別途生成しなくてもよくなる。As described above, in the duty ratio correction device of the present invention, since the differential clock is internally generated in order to correct the duty ratio of the clock, a two-phase clock having opposite polarities is required. If such other processing is performed in the circuit, it is possible to use this differential clock. For example, in the case where a pair of complementary transistors forming a complementary circuit are operated by using a positive-phase clock and a negative-phase clock, by applying the present invention, it is possible to separately generate a positive-phase clock and a negative-phase clock. Also gets better.
【００３０】また本実施例では、クロックを差動信号と
して CMOS LSI チップに入力する方式を採用している
が、通常の単一クロックを入力する方式を採用しても構
わない。Further, in this embodiment, the method of inputting a clock as a differential signal to the CMOS LSI chip is adopted, but a normal single clock input method may be adopted.
【００３１】本発明を構成する各回路は以上に説明した
回路構成に限られるものではなく、同様な結果が得られ
るのであればどのような回路構成を採用しても構わな
い。Each circuit constituting the present invention is not limited to the circuit configuration described above, and any circuit configuration may be adopted as long as the same result can be obtained.
【００３２】[0032]
【発明の効果】以上に説明したように、本発明によれ
ば、電子回路内で生じるパルスのデューティ比の崩れを
補正できるので、回路間で伝送されるパルス信号のデュ
ーティ比の正確性が高まり、システム全体の動作の信頼
性が向上する。特に、高速で小振幅の信号を入力する C
MOS LSI からなるハードウェアシステムの場合、この発
明がシステムの構築に寄与するところは大きい。As described above, according to the present invention, the deviation of the duty ratio of the pulse generated in the electronic circuit can be corrected, so that the accuracy of the duty ratio of the pulse signal transmitted between the circuits is improved. , The reliability of the operation of the entire system is improved. Especially, C that inputs a signal of small amplitude at high speed
In the case of a hardware system consisting of MOS LSI, the present invention greatly contributes to the construction of the system.
【図１】本発明に係る原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】本発明に係る原理説明図である。FIG. 2 is a diagram illustrating the principle of the present invention.
【図３】本発明の実施例の回路構成を示す図である。FIG. 3 is a diagram showing a circuit configuration of an embodiment of the present invention.
【図４】実施例回路における入力バッファを説明するた
めの図である。FIG. 4 is a diagram for explaining an input buffer in the embodiment circuit.
【図５】実施例回路におけるクロック分配回路を説明す
るための図である。FIG. 5 is a diagram for explaining a clock distribution circuit in the embodiment circuit.
【図６】実施例回路におけるデューティ比補正回路の回
路構成例である。FIG. 6 is a circuit configuration example of a duty ratio correction circuit in the embodiment circuit.
【図７】実施例回路におけるデューティ比補正回路の動
作を説明するためのタイムチャートである。FIG. 7 is a time chart for explaining the operation of the duty ratio correction circuit in the embodiment circuit.
【図８】実施例回路におけるデューティ比補正回路の各
要素の回路構成例である。FIG. 8 is a circuit configuration example of each element of the duty ratio correction circuit in the embodiment circuit.
【図９】従来の技術を説明するための図である。FIG. 9 is a diagram for explaining a conventional technique.
【図１０】従来の技術の問題点に対する解決案を説明す
るための図である。FIG. 10 is a diagram for explaining a solution to the problem of the conventional technique.
【図１１】解決案の問題点を説明するための図である。FIG. 11 is a diagram for explaining a problem of the solution.
１ CMOS LSI チップ ２ 入力バッファ ３ クロック分配回路 ４ デューティ比補正回路 ５ 出力バッファ ６ クロックバッファ ７ チップ内の処理回路 ８ 差動クロック配線 ２１、２２ クロック変換回路 ３１ インバータ ４１ 立上りエッジ検出回路 ４２ ラッチ回路 ４１１、４１２、４２２ インバータ ４１３、４２２ ＮＡＮＤ ５０ 回路 ５１ バッファ（単一パルス入力） ５１′バッファ（差動パルス入力） ５２ デューティ比補正装置 ５３ パルスエッジ検出手段 ５４ パルス列生成手段 1 CMOS LSI Chip 2 Input Buffer 3 Clock Distribution Circuit 4 Duty Ratio Correction Circuit 5 Output Buffer 6 Clock Buffer 7 In-Chip Processing Circuit 8 Differential Clock Wiring 21, 22 Clock Conversion Circuit 31 Inverter 41 Rising Edge Detection Circuit 42 Latch Circuit 411 412, 422 inverters 413, 422 NAND 50 circuit 51 buffer (single pulse input) 51 'buffer (differential pulse input) 52 duty ratio correction device 53 pulse edge detection means 54 pulse train generation means
Claims (4)
換するバッファを介して回路内に入力されたパルス列の
デューティ比の崩れを補正する方法であって、 該バッファを介した２相のパルス列の各パルスの立上り
または立下りのいずれか一方に同期して立上りと立下り
を行うパルス列を生成してこれをデューティ比を補正し
たパルス列とするようにしたデューティ比補正方法。1. A method of correcting the collapse of the duty ratio of a pulse train input into a circuit via a buffer for converting an input pulse into a two-phase pulse having opposite polarities. A duty ratio correction method in which a pulse train that rises and falls in synchronism with either the rising or the falling of each pulse of the pulse train is generated and this is used as a pulse train with a corrected duty ratio.
換するバッファを介して回路内に入力されたパルス列の
デューティ比の崩れを補正するデューティ比補正装置で
あって、 該バッファを介した２相のパルス列の各パルスの立上り
または立下りのいずれか一方を検出するパルスエッジ検
出手段と、 該パルスエッジ検出手段で検出されたパルスの立上りま
たは立下りに同期して立上りと立下りを行うパルス列を
生成するパルス列生成手段とを備えたデューティ比補正
装置。2. A duty ratio correction device for correcting collapse of duty ratio of a pulse train input into a circuit via a buffer for converting an input pulse into a two-phase pulse having opposite polarities. Pulse edge detecting means for detecting either rising or falling of each pulse of a two-phase pulse train, and rising and falling in synchronization with rising or falling of the pulse detected by the pulse edge detecting means A duty ratio correction device comprising: a pulse train generation unit that generates a pulse train.
列を伝送する方法であって、 該複数の回路の各々は、入力パルスを極性が逆の２相パ
ルスに変換するバッファを介してパルス列を回路内に入
力し、該入力したパルス列のデューティ比の崩れを請求
項１記載のデューティ比補正方法で補正し、該補正した
パルス列を回路外に出力し、 該複数の回路間でそれぞれ前段の回路が出力したパルス
列を後段の回路に入力するようにした回路間パルス列伝
送方法。3. A method for transmitting a pulse train between a plurality of circuits connected in stages, each of the plurality of circuits via a buffer for converting an input pulse into a two-phase pulse having opposite polarities. A pulse train is input into the circuit, the duty ratio correction of the input pulse train is corrected by the duty ratio correction method according to claim 1, the corrected pulse train is output to the outside of the circuit, and each of the plurality of circuits has a front stage. Inter-circuit pulse train transmission method in which the pulse train output from the circuit is input to the subsequent circuit.
として伝送し、 上記バッファは、該差動信号としてのパルス列を入力し
て、極性が逆の２相パルスに変換する請求項３記載の回
路間パルス列伝送方法。4. The pulse train is transmitted as a differential signal between the plurality of circuits, and the buffer receives the pulse train as the differential signal and converts the pulse train into two-phase pulses having opposite polarities. Pulse train transmission method between circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223072A JPH0888545A (en) | 1994-09-19 | 1994-09-19 | Method and device for correcting duty ratio |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223072A JPH0888545A (en) | 1994-09-19 | 1994-09-19 | Method and device for correcting duty ratio |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888545A true JPH0888545A (en) | 1996-04-02 |
Family
ID=16792397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6223072A Withdrawn JPH0888545A (en) | 1994-09-19 | 1994-09-19 | Method and device for correcting duty ratio |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888545A (en) |
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- 1994-09-19 JP JP6223072A patent/JPH0888545A/en not_active Withdrawn
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