JPH01290341A - Series controller - Google Patents
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- JPH01290341A JPH01290341A JP63120337A JP12033788A JPH01290341A JP H01290341 A JPH01290341 A JP H01290341A JP 63120337 A JP63120337 A JP 63120337A JP 12033788 A JP12033788 A JP 12033788A JP H01290341 A JPH01290341 A JP H01290341A
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Links
- 238000001514 detection method Methods 0.000 claims description 143
- 230000003111 delayed effect Effects 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 16
- 239000000284 extract Substances 0.000 claims description 15
- 230000000644 propagated effect Effects 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 14
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 9
- 230000008054 signal transmission Effects 0.000 description 9
- 238000013075 data extraction Methods 0.000 description 8
- 230000007704 transition Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 3
- 206010011224 Cough Diseases 0.000 description 2
- 238000013480 data collection Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 240000000662 Anethum graveolens Species 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 101150027973 hira gene Proteins 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
Landscapes
- Control By Computers (AREA)
- Small-Scale Networks (AREA)
- Selective Calling Equipment (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、各種産業機械（プレス機械、各種ＮＣ機械
、ロボット等々）や無人搬送車などにおいて数多く用い
られるセンサやアクチュエータ等の端末要素を集中管理
する制ｗＪ装置に関し、特に該装置を、直接的にデータ
入力対象端末（センサ）からの出力抽出あるいはデータ
出力対象端末（アクチュエータ）への信号出力を行なう
多数のノードコントローラと、これらノードコントロー
ラを統括管理するメインコントローラとに分割するとと
もに、これらノードコントローラおよびメインコントロ
ーラを直列接続して、上記各端末の集中管理を実現する
直列制御装置の、信号伝送プロトコル並びにノードコン
１−ローラ構成の具現に関する。[Detailed Description of the Invention] [Field of Industrial Application] This invention concentrates terminal elements such as sensors and actuators that are used in large numbers in various industrial machines (press machines, various NC machines, robots, etc.) and automatic guided vehicles. Regarding the control wJ device to be managed, in particular, the device is connected to a large number of node controllers that directly extract output from data input target terminals (sensors) or output signals to data output target terminals (actuators), and these node controllers. The present invention relates to the implementation of a signal transmission protocol and a node controller 1-roller configuration of a serial control device that realizes centralized management of each terminal by dividing the terminal into a main controller for overall management and connecting these node controllers and the main controller in series.
例えばプレス機械にあって、同機械各部の状態を各種セ
ンサを通じて検出したり、適宜のアクチュエータを通じ
て駆動制御したりしつつ、その−３ｉのプレス動作を電
気的に制御しようとした場合、これらセンサやアクチュ
エータを通じての制御数は膨大な数にのぼる（通常、こ
の制御箇所は３０００箇所にも及ぶ）。また、これら多
数の制御箇所の中には、その制御に際しての同時性や関
連性が要求される箇所も少なくない。そこで、上記のセ
ンサやアクチュエータの全てを集中的に管理しつつ、都
度必要とされる機械各部の状態検出や状態制御を統括し
て行なうことのできる制御装置が導入されるに至ってい
る。For example, in a press machine, if you try to electrically control the -3i press operation while detecting the state of each part of the machine through various sensors and controlling the drive through appropriate actuators, these sensors and The number of control points through actuators is enormous (normally, there are as many as 3000 control points). Moreover, among these many control points, there are many points that require simultaneous control and relevance. Therefore, control devices have been introduced that are capable of centrally managing all of the above-mentioned sensors and actuators, and centrally performing state detection and state control of each part of the machine as required.
第２３図は、プレス機械等においてこうした統括制御を
実現する従来の制御装置について、その−例を示すもの
である。FIG. 23 shows an example of a conventional control device that implements such integrated control in a press machine or the like.
この第２３図において、１０は、上記制御装置として対
象機械を統轄的に制御するマシンコントローラ、２１〜
２ｎは、同機械内の各部に配された上記のセンサ、また
はアクチュエータ、ＫＬは、これらマシンコントローラ
１０およびセンサまたはアクチュエータ２１〜２ｎ間に
配される信号線をそれぞれ示す。In this FIG. 23, 10 is a machine controller that centrally controls the target machine as the control device;
2n indicates the above-mentioned sensors or actuators disposed in each part within the machine, and KL indicates a signal line disposed between the machine controller 10 and the sensors or actuators 21 to 2n, respectively.
すなわちこの第２３図に示す機械においては、マシンコ
ントローラ１０と各センサまたはアクチュエータ２１〜
２ｎとの間にそれぞれ信号授受用の信号線を配して、例
えば、２１がセンサであってそのセンサ出力を欲する場
合には、その該当する信号線を通じて同センサ２１から
のデータをマシンコントローラ１０に受入してこれをモ
ニタするようにし、また例えば、２２が７クチュエータ
であってその駆動制御を実行する場合には、その該当す
る信号線を通じて、マシンコントローラ１０からアクチ
ュエータ２２へその駆動態様を制御するための信号を伝
送するようにしている。他のセンサのセンサ出力を欲す
る場合、また他のアクチュエータの駆動態様を制御する
場合であっても同様であ゛る。That is, in the machine shown in FIG. 23, the machine controller 10 and each sensor or actuator 21 to
For example, if 21 is a sensor and you want the sensor output, data from the sensor 21 is sent to the machine controller 10 through the corresponding signal line. For example, if 22 is a 7 actuator and its drive control is to be executed, the machine controller 10 controls the drive mode from the actuator 22 through the corresponding signal line. It is designed to transmit signals to The same applies even when sensor outputs of other sensors are desired or when controlling the drive mode of other actuators.
また第２４図は、同じく上述した統括制卸を実現する従
来の制ａ装置の他の例を示すものである。Further, FIG. 24 shows another example of a conventional control device which also realizes the above-mentioned general control.
すなわち、この第２４図に示される装置においては、上
記のマシンコントローラ１０と各センサまたはアクチュ
エータ２１〜２ｎとの間にｍ個（ｍ＜ｎ）の中継コント
ローラ３１〜３ｍを配し、これら中継コントローラ３１
〜３ｍの各々にて、いくつかずつのセンサ出力またはア
クチュエータ駆動信号を中継処理するようにしている。That is, in the apparatus shown in FIG. 24, m relay controllers 31 to 3m (m<n) are arranged between the machine controller 10 and each sensor or actuator 21 to 2n, and these relay controllers 31
3 m, several sensor outputs or actuator drive signals are relayed and processed.
この場合であっても、マシンコントローラと中継コント
ローラとの間で信号授受のための必要情報の交換が行な
われる以外、センサ出力あるいはアクチュエータ駆動信
号についての基本的な管理態様は、先の第２３図に示し
た例と同様である。Even in this case, except for exchanging necessary information for signal transmission and reception between the machine controller and the relay controller, the basic management mode for sensor outputs or actuator drive signals is as shown in Figure 23 above. This is similar to the example shown in .
例えば、第２３図に示した装置では、１つのマシンコン
トローラと多数のセンサまたはアクチュエータとの間に
それぞれ各別の信号線を配設して上記センサ出力モニタ
あるいはアクチュエータ駆動制御のための信号授受を行
なっていたことから、これら多数のセンサまたはアクチ
ュエータのセンサ出力あるいはアクチュエータ駆動信号
を集中管理する上記マシンコントローラには、自と非常
に多くの信号線が配されることとなる。For example, in the device shown in FIG. 23, separate signal lines are arranged between one machine controller and a large number of sensors or actuators to send and receive signals for monitoring the sensor output or controlling the drive of the actuators. As a result, the machine controller, which centrally manages the sensor outputs or actuator drive signals of these many sensors or actuators, has a very large number of signal lines.
このため、このマシンコントローラと各センサまたはア
クチュエータとの接続が困難であるばかりか、誤配線の
原因ともなり、またさらには、これら信号線の束が体積
的にかさばるとともに重量も非常に大きなものとなり、
その取り扱いが著しく不便なものとなっていた。For this reason, not only is it difficult to connect the machine controller to each sensor or actuator, but it can also cause incorrect wiring.Furthermore, the bundle of signal lines becomes bulky and extremely heavy. ,
The handling was extremely inconvenient.
また、第２４図に示した装置では、上述したマシンコン
トローラへの信号線の配線数については削減することが
でき、また全体としての配線数も短縮することはできる
ものの、全体の信号線配線本数自体は根本的に減少する
ことはない。Furthermore, in the device shown in FIG. 24, although the number of signal lines to the machine controller described above can be reduced and the total number of wiring can be reduced, the total number of signal lines can be reduced. itself will not fundamentally decrease.
したがって、この第２４図に示した構成を用いる場合で
あっても、上記の本質的な問題は解消されない。Therefore, even if the configuration shown in FIG. 24 is used, the above-mentioned essential problem cannot be solved.
この発明は、こうした実情に鑑みてなされたものであり
、集中管理すべきセンサやアクチュエータ等の端末要素
の数がいかに多数に及ぼうとも、またこれらセンサによ
る状態検出やアクチュエータによる状態制御にいかに同
時性や関連性が要求されようとも、前記配線数を大幅に
削減して、これら端末要素の合理的かつ高能率な運用を
保証する制ａ装置を提供することを目的とする。This invention was made in view of these circumstances, and no matter how large the number of terminal elements such as sensors and actuators that need to be centrally managed, it is difficult to simultaneously detect the state using these sensors and control the state using the actuators. It is an object of the present invention to provide a control device that greatly reduces the number of wires and ensures rational and highly efficient operation of these terminal elements, regardless of the requirements for connection and connection.
この発明では、データ入力対象となる第１の端末（例え
ばセンサ）およびデータ出力対象となる第２の端末（例
えばアクチュエータ）の多数と１つの制御手段との間で
信号の授受を実行するに、前記第１および第２の端末、
または第１の端末、または第２の端末に対応して、その
１乃至複数をそれぞれ管理単位とした第１の端末からの
出力データの受入、若しくは第２の端末へのデータ出力
を直接的に実行する第１〜第ｎの複数のノードコントロ
ーラを設け、また剪記１１ｉ１ＪＩＩ７手段に対応して
、前記第１および第２の端末を統轄管理するメインコン
トローラを設けて、これらメインコントローラと第１〜
第ｎのノードコントローラとを各々４８号線を介して環
状に直列接続するとともに、メインコントローラから発
するフレーム信号の第１〜第ｎのノードコントローラへ
の順次の伝播に伴なって、ノードコントローラに受入さ
れる第１の端末データの咳フレーム信号への取り込み、
若しくはメインコントローラを通じて同フレーム信号に
予め割り付けられた第２の端末への出力データの各対応
するノードコントローラへの振り分けを行なうようにす
る。そしてこの際、前記メインコントローラは、前記フ
レーム信号の１フレーム中に、前記第１の端末データに
関してその先頭位置を示すための第１の識別コードと、
前記第２の端末への出力データに関してその先頭位置を
示すための第２の識別コードとを少なくとも具えて、こ
れを送出し、前記ノードコントローラは、フレーム信号
に含まれる前記第１および第２の識別コードの認識に基
づいて第１の端末データの該フレーム信号への付加、若
しくは同フレーム信号からの対応する第２の端末への出
力データの抽出を行なうようにする。In the present invention, in order to send and receive signals between a plurality of first terminals (e.g. sensors) to be data input objects and second terminals (e.g. actuators) to be data output objects and one control means, the first and second terminals;
Or, corresponding to the first terminal or the second terminal, one or more of them can be used as a management unit to receive output data from the first terminal, or directly output data to the second terminal. A plurality of first to n-th node controllers are provided to perform the execution, and a main controller to centrally manage the first and second terminals is provided corresponding to the first to nth node controllers.
The n-th node controllers are connected in series in a circular manner via line 48, and as frame signals emitted from the main controller are sequentially propagated to the first to n-th node controllers, the frame signals are received by the node controllers. incorporating the first terminal data into the cough frame signal;
Alternatively, the output data to the second terminal, which has been allocated in advance to the same frame signal, is distributed to each corresponding node controller through the main controller. At this time, the main controller includes, in one frame of the frame signal, a first identification code for indicating the leading position of the first terminal data;
and at least a second identification code for indicating the leading position of the output data to the second terminal, and the node controller transmits the first and second identification codes included in the frame signal. Based on recognition of the identification code, first terminal data is added to the frame signal, or output data to the corresponding second terminal is extracted from the same frame signal.
（作用〕
こうした制御装置構成、並びに信号授受に関してのプロ
トコルを用いることにより、前記メインコントローラと
第１および第２の各端末（正確には各ノードコントロー
ラ）との接続は、各々その入力線と出力線との２本の信
号線（上記の直列接続によって実質的には各１本となる
）のみによって実現されるようになる。(Function) By using such a control device configuration and a protocol regarding signal exchange, the connection between the main controller and each of the first and second terminals (to be precise, each node controller) is made possible by the input line and the output line, respectively. This is realized by using only two signal lines (substantially one each due to the above series connection).
また、メインコントローラは、前記第１あるいは第２の
端末との間で信号（データ）の授受を行なうに、これと
直列接続された各ノードコントローラのうちの、電気的
に最も近い位置にある唯１つのノードコントローラに対
してのみ、上記のフレーム信号を送出することで、各ノ
ードコントローラとの間における上述した取り決めに基
づき、その管理対象となる全ての端末についてのデータ
入力あるいはデータ出力が、自動的に、しかも高能率に
達成されるようになる。In addition, the main controller is the only node controller located electrically closest to the first or second terminal among the node controllers connected in series to send and receive signals (data) to and from the first or second terminal. By sending the above frame signal to only one node controller, data input or data output for all terminals to be managed can be automatically performed based on the above-mentioned agreement with each node controller. This can be achieved efficiently and efficiently.
（実施例〕
第１図に、この発明にかかる直列制御装置の基本となる
構成を示す。(Embodiment) FIG. 1 shows the basic configuration of a series control device according to the present invention.
この第１図において、１０は、プレス等の適用対象機械
を統括的に制御する前述したマシンコントローラ、２１
８〜２ｎＳは、同機械の各部に配された多数のセンサに
ついてこれが第１〜第ｎグループにグループ分けされた
センサ群、２１Ａ〜２ｎＡは、同じく適用対象機械の各
部に配された多数のアクチュエータについてこれが第１
〜第ｎグループにグループ分けされたアクチュエータ群
、３０は、咳実施例直列制御装置のセンサデータ収集、
アクチュエータ制御データ送出手段として上記マシンコ
ントローラ１０に配されるメインコントローラ、４１〜
４ｎは、問直列制御Ｉｌ装置のデータ中継手段として、
当該副部系の各ノード毎に、上記センサ群２１８〜２ｎ
Ｓおよびアクチュエータ群２１Ａ〜２ｎＡに各対応して
配されて、これらを直接的に管理するノードコントロー
ラである。In FIG. 1, reference numeral 10 denotes the above-mentioned machine controller that centrally controls the applicable machines such as presses, and 21
8 to 2nS are sensor groups that are grouped into 1st to nth groups for a large number of sensors arranged in each part of the same machine, and 21A to 2nA are a number of actuators arranged in each part of the applicable machine. This is the first
〜Actuator group divided into nth group, 30 is sensor data collection of cough embodiment series control device,
Main controllers 41 to 41 disposed in the machine controller 10 as actuator control data sending means
4n is a data relay means of the serial control Il device,
For each node of the subsystem, the sensor group 218 to 2n
This is a node controller that is arranged corresponding to S and the actuator groups 21A to 2nA and directly manages them.
上記のメインコントローラ３０とこれらメートコントロ
ーラ４１〜４ｎとは、基本的には同第１図に示される態
様で、適宜の信号線を介して環状に直列接続される。The main controller 30 and these mate controllers 41 to 4n are connected in series in a ring shape via appropriate signal lines basically in the manner shown in FIG. 1.
すなわちこの直列制御装置では、メインコントローラ３
０からこれに電気的に最も近いノードコントローラ４１
に対してセンサデータ収集、並びにアクチュエータ制御
データ分配のための所定の形態を有したフレーム信号（
信号Ｓｏ）を送出し、このフレーム信号の、各信号線を
介した「ノードコンＩ・ローラ４１→ノードコントロー
ラ４２−→・・・→ノードコントローラ４ｎ→メインコ
ントローラ３０」といった順次の伝播に伴なって、これ
ら各ノードコントローラの管理対象となるセンサ群デー
タの該フレーム信号への取り込み、並びにメインコント
ローラ３０を通じて同フレーム信号に予め割り付けられ
た上記アクチュエータ制御データの各対応するノードコ
ントローラへの振り分け、を実現するようにしている。In other words, in this series control device, the main controller 3
0 to the node controller 41 that is electrically closest to this
A frame signal (with a predetermined format) for sensor data collection and actuator control data distribution for
A signal So) is transmitted, and this frame signal is sequentially propagated through each signal line such as "node controller I roller 41→node controller 42-→...→node controller 4n→main controller 30". , it is possible to incorporate the sensor group data to be managed by each node controller into the frame signal, and to distribute the actuator control data previously assigned to the frame signal through the main controller 30 to each corresponding node controller. I try to do that.
この結果、信号ＳＯとしてメインコントローラ３０から
発せられた上記のフレーム信号が、信号３ｎとして同メ
インコントローラ３０に帰還されるときには、該フレー
ム信号に一括搭載された上記アクチュエータ制御データ
の全てが、各対応するノードコントローラに割り振られ
、かつ管理対象となる全てのセンサのセンサデータが、
各対応するノードコントローラを通じて同フレーム信号
に取り込まれるようになる。この間、各ノードコントロ
ーラでは、各々管理対象となるセンサ群については、そ
のセンサ出力を常時取り込んで、上記フレーム信号が到
来する毎に、この取り込んだセンサ出力を、所定態様の
データとして該フレーム信号の所定位置に付加し、また
アクチュエータ群については、同フレーム信号が到来す
る毎に、この所定位置に含まれる当該アクチュエータ群
に関する制御データを所定のタイミングで抜き取るとと
もに、これを所定のアクチュエータ駆動信号に変換して
、各対応するアクチュエータの駆動を実制御する。As a result, when the above-mentioned frame signal emitted from the main controller 30 as the signal SO is returned to the main controller 30 as the signal 3n, all the above-mentioned actuator control data collectively installed in the frame signal are The sensor data of all the sensors that are assigned to the node controller and managed are
The same frame signal is captured through each corresponding node controller. During this time, each node controller constantly captures the sensor outputs of the sensor groups to be managed, and each time the frame signal arrives, the captured sensor outputs are used as data in a predetermined format to form part of the frame signal. Added to a predetermined position, and for an actuator group, every time the same frame signal arrives, control data related to the actuator group included in this predetermined position is extracted at a predetermined timing, and this is converted into a predetermined actuator drive signal. Then, the drive of each corresponding actuator is actually controlled.
なお、当の直列制御装置の構成として、第１図において
は、図示の便宜上、
〈イ〉メインコントローラに直列接続される全てのノー
ドコントローラが、センサ群とアクチュエータ群との双
方を併せ管理する。For convenience of illustration, the configuration of the serial control device in FIG. 1 is as follows: (a) All node controllers connected in series to the main controller jointly manage both the sensor group and the actuator group.
構成についてのみ示したが、他に、
〈口〉センサ群とアクチュエータ群との双方を併せ管理
する第１種のノードコントローラと、センサ群のみを管
理する第２種のノードコントローラと、アクチュエータ
群のみを管理する第３種のノードコントローラと、の３
種のノードコントローラのうちの少なくとも２種のノー
ドコントローラが、混在して前記メインコンＩ・ローラ
に直列接続される。Although only the configuration has been shown, there are also a first type node controller that manages both the sensor group and actuator group, a second type node controller that manages only the sensor group, and only the actuator group. a third type of node controller that manages the
At least two types of node controllers among the types of node controllers are connected in series to the main controller I/roller in a mixed manner.
〈ハ〉メインコントローラに直列接続される全てのノー
ドコントローラが、センサ群のみを管理する。<C> All node controllers connected in series to the main controller manage only the sensor group.
〈二〉メインコントローラに直列接続される全てのノー
ドコントローラが、アクチュエータ群のみを管理する。<2> All node controllers connected in series to the main controller manage only actuator groups.
〈ホ〉メインコントローラに直列接続される全てのノー
ドコントローラがアクチュエータ群のみを管理する場合
であって、終段の第ｎノードコントローラ４ｎとメイン
コントローラ３０とが切り離され、いわゆるデジーチェ
ーン状の直列接続となる。<E> In the case where all the node controllers connected in series to the main controller manage only the actuator group, the n-th node controller 4n at the final stage and the main controller 30 are separated, and the series connection is in a so-called daisy chain. becomes.
構成なども、適用対衆となる楯械の実情に応じて適宜採
用される。The configuration etc. will be adopted as appropriate depending on the actual situation of the shield machine to which it will be applied.
また、上記においては、より一般的な態様として、セン
サあるいはアクチュエータがいくつかずつにグループ分
けされ、群として各ノードコントローラに管理されると
したが、これらセンサあるいはアクチュエータが各々単
体で１つのノードコントローラに管理されることもある
。Furthermore, in the above, in a more general manner, sensors or actuators are grouped into several groups and managed as a group by each node controller, but each sensor or actuator is individually controlled by one node controller. It may also be managed by
次に、第２図を参照して、この発明にかかる直列制ｔｌ
Ｉｌ装置に採用して好適なメインコントローラと各ノー
ドコントローラとの間における信号授受手法、すなわち
信号伝送に際してのプロトコルについて説明する。Next, referring to FIG. 2, the series system tl according to the present invention will be described.
A method of transmitting and receiving signals between the main controller and each node controller that is suitable for use in the Il device, that is, a protocol for transmitting signals will be described.
第２図に示す各信号フレームにおいて、ｒｓＴＩＪ、ｒ
ＤＩＪ、ｒＤＩ、Ｊ、Ｉ’５ＴＯＪ、ｒＤＯＪ、「ＤＯ
（ｌ」、ｒｓＰＪ、およびｒＥＲＲＪとは、それぞれ
ＳＴＩ： 入力用データ（センサデータ）の先頭位置を
示すために、所定の論３！Ｉ！Ｊ？４造をもつビット列
として、メインコントローラから同フレームに予め付加
される入力データ用スタートコード。In each signal frame shown in FIG. 2, rsTIJ, r
DIJ, rDI, J, I'5TOJ, rDOJ, ``DO
(l), rsPJ, and rERRJ are STI: In order to indicate the beginning position of input data (sensor data), the main controller sends the same frame as a bit string with a predetermined logic 3!I!J?4 structure. Start code for input data that is added in advance to .
ＤＩ： 各ノードコントローラを介して同フレームに取
り込まれる入力データの列。DI: A string of input data taken into the same frame via each node controller.
ＤＩ ： 第６番目のノードコントローラを介して同フ
レームに取り込まれる第６番目の入力データ（列）。DI: 6th input data (column) taken into the same frame via the 6th node controller.
ＳＴＯ： 出力用データ（アクチュエータ制御データ
）の先頭位置を示すために、上記
ｒｓＴＩＪとは異なる所定の論理構造をもつビット列と
して、メインコントローラから同フレームに予め付加さ
れる出力データ用スタートコード。STO: An output data start code that is added in advance from the main controller to the same frame as a bit string having a predetermined logical structure different from the above rsTIJ to indicate the start position of the output data (actuator control data).
ＤＯ： 各ノードコントローラを介して同フレームから
抜き取られる出力データの列。DO: A string of output data extracted from the same frame via each node controller.
メインコントローラから上記ｒｓＴＯＪに引き続いて出
力される。It is output from the main controller following the above rsTOJ.
ＤＯ： 第６番目のノードコントローラを介して同フレ
ームから抜き取られる第６番目の出力データ（列）。DO: 6th output data (column) extracted from the same frame via the 6th node controller.
ＳＰ： 同フレーム中に存在する、若しくは同フレーム
に取り込まれるべきデータ列の終端位置を示すために、
上記のｒｓＴＩＪあるいはｒｓＴＯＪと異なる所定の論
理４１造をもつビット列として、メインコントローラか
ら同フレームに予め付加されるストップコード。SP: To indicate the end position of a data string that exists in the same frame or should be captured in the same frame,
A stop code that is added in advance to the same frame from the main controller as a bit string with a predetermined logic structure different from the above rsTIJ or rsTOJ.
ＥＲＲ： フレーム信号伝送中におけるデータエラー
に関して各々次段コントローラにその適宜な処理を促す
ための所定ビット列からなるコード、すなわちエラー処
理コ−ド。ここでは主に、フレーム信号伝送中における
データエラー発生の有無をチエツクするためのコードと
して、各々次段に伝送するデータ列内容に基づきメイン
およびノードの各コントローラが自ら生成付加するエラ
ーチエツクコードを想定する。ERR: A code consisting of a predetermined bit string, ie, an error processing code, for prompting the next stage controller to take appropriate processing regarding data errors during frame signal transmission. Here, we mainly assume error check codes that are generated and added by each main and node controller on their own based on the data string contents to be transmitted to the next stage, as codes for checking the occurrence of data errors during frame signal transmission. do.
であり、以下に、該直列制御装置において実施される各
種のプロトコルについて、その詳細を列記する。The details of the various protocols implemented in the series control device are listed below.
ここでは便宜上、第１番目のノードコントローラ４１か
ら数えて第６番目にあるノードコントローラ４ｑにおい
て実施されるデータ授受態様を例にとって、各々その必
要とされるノードコントローラ構造を述べる。Here, for convenience, the data exchange mode performed in the sixth node controller 4q counting from the first node controller 41 will be taken as an example, and the required node controller structure will be described.
＜ａ＞ 上記ｒｓＴＩＪおよび「ＳＴＯ」に関して、
これを時間的にｒｓＴＩＪ→ｒｓＴＯＪの順に伝送する
場合に、入力されるフレーム信号のｒｓＴＩＪを検知し
てその直後に自らの入力データ（センサデータ）若しく
は入力データ列であるｒＤ Ｉ、Ｊを付加し、同フレー
ム信号のｒｓＴＯＪを検知してその直後から自らへの出
力データ（アクチュエータ制御データ）若しくは出力デ
ータ列であるｒＤｏ、Ｊを抜き取るよう、ノードコント
ローラ構造を決定する手法（第２図（ａ）参照）。<a> Regarding the above rsTIJ and "STO",
When transmitting this temporally in the order of rsTIJ → rsTOJ, it detects rsTIJ of the input frame signal and immediately adds its own input data (sensor data) or input data string rD I, J. , a method of determining the node controller structure so as to detect rsTOJ of the same frame signal and extract the output data (actuator control data) or the output data string rDo,J to itself immediately after that (see Fig. 2(a)). reference).
この場合、ｒＤＩＪは、ｒｓＴＩＪに引き続き、順に後
段の（メインコントローラから信号伝送上の距離が遠い
）ノードコントローラからのデータが取り込まれ、また
ｒＤＯＪは、ｒｓＴＯＪに引き続き、順に先般の（メイ
ンコントローラから信号伝送上の距離が近い）ノードコ
ントローラへの出力データが予めセットされる。In this case, rDIJ, following rsTIJ, receives data from the subsequent node controller (which has a long signal transmission distance from the main controller), and rDOJ, following rsTOJ, receives data from the previous node controller (signal transmission distance from the main controller). The output data to the node controller (within a short transmission distance) is set in advance.
＜ｂ＞ 同じ＜ｒｓＴＩＪ→ｒｓＴＯＪの順に伝送す
る場合に、入力されるフレーム信号のｒｓＴＯＪを検知
して、その直前に自らの入力データ若しくは入力データ
列であるｒＤ Ｉ、Ｊを付加し、同ｒｓＴＯＪの直後か
ら自らへの出力データ若しくは出力データ列である「Ｄ
ＯＱ」を抜き取るよう、ノードコントローラ構造を決定
する手法（第２図（ｂ）参照）。この場合、ｒＤＩＪは
、ｒｓＴＩＪに引き続き、順に先般のノードコントロー
ラからのデータが取り込まれ、また「ＤＯ」は、ｒｓＴ
ＯＪに引き続き、順に先般のノードコントローラへの出
力データが予めセットされる。<b> When transmitting in the same order as <rsTIJ → rsTOJ, detect rsTOJ of the input frame signal, add its own input data or input data string rD I, J immediately before it, and transmit the same rsTOJ. "D", which is the output data or output data string to itself immediately after
A method of determining the node controller structure so as to extract "OQ" (see FIG. 2(b)). In this case, rDIJ is sequentially loaded with data from the previous node controller following rsTIJ, and "DO" is rsT.
Following OJ, output data to the previous node controller is set in advance in order.
＜Ｃ＞ 同じ＜ｒｓＴＩＪ→ｒｓＴＯＪの順に伝送す
る場合に、入力されるフレーム信号のｒｓＴＯＪを検知
してその直前に自らの入力データ若しくは入力データ列
である「ＤＩｌｌ」を付加し、同フレーム信号のｒｓＰ
Ｉを検知してその直前から自らへの出力データ若しくは
出力データ列である「ＤＯｑ」を抜き取るよう、ノード
コントローラ構造を決定する手法（第２図（ｃ）参照）
。この場合、ｒＤＩＪは、ｒｓＴＩＪに引き続き、順に
先般のノードコントローラからのデータが取り込まれ、
また「ＤＯ」は、ｒｓＴＯＪに引き続き、逆順に後段の
ノードコントローラへの出力データが予めセットされる
。<C> Same < When transmitting in the order of rsTIJ → rsTOJ, detect rsTOJ of the input frame signal, add its own input data or input data string "DIll" immediately before it, and transmit the same frame signal. rsP
A method of determining the node controller structure so as to detect I and extract the output data or output data string "DOq" to itself from immediately before that (see Figure 2 (c)).
. In this case, rDIJ sequentially imports data from the previous node controller following rsTIJ,
Further, in "DO", output data to the subsequent node controller is set in advance in reverse order following rsTOJ.
＜ｄ＞ 同じ＜ｒｓＴＩＪ→ｒｓＴＯＪの順に伝送す
る場合に、入力されるフレーム信号のｒｓＴＩＪを検知
してその直後に自らの入力データ若しくは入力データ列
である「ＤＩ、」を付加し、同フレーム信号のｒｓＰＪ
を検知してその直前から自らへの出力データ若しくは出
力データ列である「ＤＯｑ」を抜き取るよう、ノードコ
ントローラ構造を決定する手法（第２図（ｄ）参照）。<d> Same < When transmitting in the order of rsTIJ → rsTOJ, detect rsTIJ of the input frame signal and immediately add "DI," which is its own input data or input data string, and transmit the same frame signal. rsPJ
A method of determining the node controller structure so as to detect the node controller and extract the output data or output data string "DOq" from immediately before the node controller (see FIG. 2(d)).
この場合、ｒＤＩＪは、ｒｓＴＩＪに引き続き、順に後
段のノードコントローラからのデータが取り込まれ、ま
たｒＤＯＪは、ｒｓＴＯＪに引き続き、逆順に後段のノ
ードコントローラへの出力データが予めセットされる。In this case, rDIJ sequentially receives data from the subsequent node controller following rsTIJ, and rDOJ is preset with output data to the subsequent node controller in reverse order following rsTOJ.
＜ｅ＞ 上記ｒｓＴＩＪおよびｒｓＴＯＪに関して、
これを時間的にｒｓＴＯＪ→ｒｓＴＩＪの順に伝送する
場合に、入力されるフレーム信号のｒｓＴＯＪを検知し
てその直猜から自らへの出力データ若しくは出力データ
列であるｒＤｏ、Ｊを抜き取り、同フレーム信号のｒｓ
ＴＩＪを検知してその直後に自らの入力データ若しくは
入力データ列で列であるｒＤＩ、Ｊを付加するよう、ノ
ードコントローラ構造を決定する手法く第２図（ｅ）参
照）。<e> Regarding the above rsTIJ and rsTOJ,
When transmitting this temporally in the order of rsTOJ → rsTIJ, the input frame signal rsTOJ is detected and rDo, J, which is the output data or output data string to itself, is extracted from the input frame signal, and the same frame signal is rs
A method of determining the node controller structure so as to detect TIJ and immediately add a string rDI,J with its own input data or input data string (see FIG. 2(e)).
この場合、「ＤＯ」は、ｒｓＴＯＪに引き続き、順に先
般のノードコントローラへの出力データが予めセットさ
れ、また「ＤＩ」は、ｒｓＴＩＪに引き続き、順に後段
のノードコントローラからのデータが取り込まれる。In this case, "DO" is set in advance with output data to the previous node controller following rsTOJ, and "DI" is sequentially loaded with data from a subsequent node controller following rsTIJ.
＜ｆ＞ 同じ＜ ｒｓＴＯＪ→ｒｓＴＴｊの順に伝送
する場合に、入力されるフレーム信号のｒｓＴＩＪを検
知して、その直前から自らへの出力データ若しくは出力
データ列である「ＤＯｑ」を抜き取り、同ｒｓＴＩＪの
直後に自らの入力データ若しくは入力データ列であるｒ
ＤＩ、Ｊを付加するよう、ノードコントローラ構造を決
定する手法（第２図（ｆ）参照）。この場合、ｒＤＯＪ
は、ｒｓＴＯＪに引き続き、逆順に後段のノードコント
ローラへの出力データが予めセットされ、また［ＤＩＪ
は、ｒｓＴＩＪに引き続き、順に後段のノードコントロ
ーラからのデータが取り込まれる。<f> Same < When transmitting in the order of rsTOJ → rsTTj, detects rsTIJ of the input frame signal, extracts "DOq" which is the output data or output data string to itself from immediately before it, and extracts "DOq" which is the output data or output data string from the same rsTIJ. Immediately after, r which is its own input data or input data string
A method of determining the node controller structure so as to add DI and J (see FIG. 2(f)). In this case, rDOJ
Following rsTOJ, the output data to the subsequent node controller is set in advance in reverse order, and [DIJ
Following rsTIJ, data is sequentially fetched from the subsequent node controller.
＜ｑ＞ 同じ＜ ｒｓＴＯＪ→ｒｓＴＴＪの順に伝送
する場合に、入力されるフレーム信号のｒｓＴＩＪを検
知してその直前から自らの出力データ若しくは出力デー
タ列であるｒＤｏ、Ｊを抜き取り、同フレーム信号のｌ
５ＰＪを検知してその直前に自らの入力データ若しく（
よ入力データ列である「ＤＩｑ」を付加するよう、メー
トコントローラ１ｍを決定する手法（第２図（ｇ）参照
）。この場合、「ＤＯ」は、ｒｓＴＯＪに引き続き、順
に後段のノードコントローラへの出力データが予めセッ
トされ、またｒＤＩＪは、ｒｓＴＩＪに引き続き、順に
先般のノードコントローラからのデータが取り込まれる
。<q> Same < When transmitting in the order of rsTOJ → rsTTJ, detect rsTIJ of the input frame signal, extract its own output data or output data string rDo, J from immediately before it, and extract l of the same frame signal.
5PJ is detected and immediately before that, input data or (
A method of determining the mate controller 1m to add the input data string "DIq" (see FIG. 2(g)). In this case, "DO" is set in advance with output data to a subsequent node controller following rsTOJ, and rDIJ is sequentially loaded with data from a recent node controller following rsTIJ.
＜ｈ＞ 同じ＜ ｒｓＴＯＪ→ｒｓＴＩＪの順に伝送
する場合に、入力されるフレーム信号のｒ Ｓ ’Ｔ
ＯＪを検知してその直後から自らへの出力データ若しく
は出力データ列であるｒＤｏ、Ｊを抜き取り、同フレー
ム信号のｌ５ＰＪを検知してその直前に自らの入力デー
タ若しくは入力データ列であるｒＤＩ、Ｊを付加するよ
う、／−ドコントローラ構造を決定する手法（第２図（
ｈ）参照）。この場合、ｒＤＯＪは、ｒｓＴＯＪに引き
続き、順に先般のノードコントローラへの出力データが
予めセットされ、またｒＤＩＪは、ｒ Ｓ −ｒ Ｉ
ｊに引き続き、順に先般のノードコントローラからのデ
ータが取り込まれる。<h> Same < r S 'T of the input frame signal when transmitting in the order of rsTOJ → rsTIJ
Immediately after detecting OJ, rDo, J, which is the output data or output data string to itself, is extracted, and l5PJ of the same frame signal is detected, and just before that, rDI, J, which is the own input data or input data string, is extracted. A method for determining the /-de controller structure so as to add
h)). In this case, rDOJ is preset with the output data to the previous node controller in order following rsTOJ, and rDIJ is r S - r I
Following j, data from the previous node controller is sequentially fetched.
〈１〉 特に前記〈ハ〉として示した直列制御装置構成
において、メインコントローラ３０からｒｓＴＩＪ、ｌ
５ＰＪおよびｒＥＲＲＪのみを伝送する場合に、入力さ
れるフレーム信号のｒｓＴＩＪを検知して、その直後に
自らの入力データ若しくは入力データ列であるｒＤＩ
Ｊを付加するよう、ノードコントロ−ラ栴造を決定す
る手法（第２図（１）参照）。<1> In particular, in the series control device configuration shown as <C> above, from the main controller 30 to rsTIJ, l
When transmitting only 5PJ and rERRJ, rsTIJ of the input frame signal is detected, and immediately after that, rDI which is its own input data or input data string is transmitted.
A method for determining the node controller Seizo to add J (see FIG. 2 (1)).
この場合、ｒＤ Ｎは、ｒｓＴＩＪに引き続き、順に後
段のノードコントローラからのデータが取り込まれる。In this case, following rsTIJ, rDN sequentially receives data from the subsequent node controller.
＜ｊ＞ 同じく前記〈ハ〉の構成において、メインコ
ントローラ３０からｒｓＴＩＪ、Ｉｓ ＰＪおよびｒＥ
ＲＲＪのみを伝送する場合に、入力されるフレーム＠乃
のｒｓＰＪを検知して、モの直前に自らの入力データ若
しくは入力データ列である「ＤＩ。」を付加するよう、
ノードコントローラ構造を決定する手法（第２図（ｊ）
参照）。この場合、ｒＤＩＪは、「５ＴＩＪに引き続き
、順に先般のノードコントローラからのデータが取り込
まれる。<j> Similarly, in the configuration <c> above, rsTIJ, Is PJ and rE from the main controller 30
When transmitting only RRJ, detect rsPJ of input frame @no and add its own input data or input data string "DI." immediately before rsPJ of frame @no.
Method for determining node controller structure (Figure 2 (j)
reference). In this case, rDIJ reads, ``Following 5TIJ, data from the previous node controller is taken in in order.
＜ｋ＞ 特に前記〈二〉またはくホ〉の直列制御装置
構成において、メインコントローラ３０からｒｓＴＯＪ
、ｒＤＯＪ、ｒｓＰ、ＪおよびｒＥＲＲＪのみを伝送す
る場合に、入力されるフレーム信号のｒｓＴＯＪを検知
して、その直後から自らへの出力データ若しくは出力デ
ータ列であるｒＤｏ、Ｊを抜ぎ取るよう、メートコント
ローラ＠乃を決定する手法（第２図（ｋ）参照）。この
場合、「ＤＯ」は、ｒｓＴＯＪに引き続き、順に先般の
ノードコントローラへの出力データが予めセントされる
。<k> In particular, in the serial control device configuration of <2> or Kuho>, from the main controller 30 to rsTOJ
, rDOJ, rsP, J, and rERRJ, detect rsTOJ of the input frame signal and immediately extract rDo, J, which is the output data or output data string to itself, when transmitting only rDOJ, rsP, J, and rERRJ, Method for determining mate controller@no (see FIG. 2(k)). In this case, in "DO", the output data to the recent node controller is pre-sent in order following rsTOJ.
〈１〉 同じく前記く二〉または〈ホ〉の構成において
、メインコントローラ３０からｒｓＴＯＪ、ｒＤＯＪ、
ｌ５ＰＪおよびｒＥＲＲＪのみを伝送する場合に、入力
されるフレーム信号のｒｓＰＪを検知して、その直前か
ら自らへの出力データ若しくは出力データ列であるｒＤ
ｏ、Ｊを抜き取るよう、ノードコントローラ構造を決定
する手法（第２図（１）参照）。この場合、ｒＤＯＪは
、ｒｓＴＯＪに引き続き、順に後段のノードコントロー
ラへの出力データが予めセットされる。<1> Similarly, in the configuration of the above-mentioned 2) or
When transmitting only l5PJ and rERRJ, detect rsPJ of the input frame signal and rD which is the output data or output data string to itself from immediately before it.
A method of determining the node controller structure so as to extract o and J (see FIG. 2 (1)). In this case, in rDOJ, following rsTOJ, output data to the subsequent node controller is set in advance.
この直列制ｇ装置においては、先の〈イ〉〜〈ホ〉とし
て示した構成に応じて、以上＜ａ＞〜〈１〉として示し
た１２種のプロトコルのうちのいずれか１つが選択的に
採用される。これらいずれかのプロトコルが採用される
場合であっても、該直列制６Ｄ装置を構成するメインコ
ントローラと各ノードコントローラとの間での、都度必
要とされるデータ授受は良好に達成される。実用上は、
プレス等の適用対象機械の一連の動作を円滑に制御し得
る十分に短い時間周期をもって、こうしたメインコント
ローラと各ノードコントローラとの間でのデータ授受が
繰り返し実行される。In this series g device, any one of the 12 protocols shown as <a> to <1> above can be selectively executed depending on the configuration shown as <a> to <e> above. Adopted. Even when any one of these protocols is adopted, the required data exchange between the main controller and each node controller constituting the serial 6D device can be achieved satisfactorily. In practical terms,
Such data exchange between the main controller and each node controller is repeatedly performed at a sufficiently short time period to smoothly control a series of operations of a target machine such as a press.
なおここでは、前記センサとして、１ビツトの信号を論
理値゛１”または“Ｏｎとして出力するオン−オフセン
サ、また前記アクチュエータとしても、論理値“１“ま
たは′０″からなる１ビツトの駆動信号に基づいて２値
的に動作する２値駆動アクチユエータ、をそれぞれ想定
している。こうした都合上、該実施例では、前記ｆ’５
ＴＩＪ、ｒｓＴＯＪおよびｒｓＰＪが、例えば次表第１
表に示すような論理構造をもって構成される場合には、
これらセンサデータやアクチュエータ制御データに関す
るフレーム信号への搭載データ（前記ｒＤＩＪ、「ＤＩ
ｑ」、「ＤＯ」、「ＤＯｑ」）を例えば第２表のように
栴、成して、これらデータがいかなる態様で列化されて
も、前記ｒｓＴｔＪ、ｒｓＴＯＪおよび「ｓＰｊの識別
が的確になされるようにしている。Here, the sensor is an on-off sensor that outputs a 1-bit signal as a logical value "1" or "On," and the actuator is a 1-bit drive signal that has a logical value of "1" or "0." For these reasons, in this embodiment, the f'5
TIJ, rsTOJ and rsPJ, for example, as shown in Table 1 below.
When configured with the logical structure shown in the table,
Data mounted on frame signals regarding these sensor data and actuator control data (rDIJ, “DI
q'', ``DO'', ``DOq'') as shown in Table 2, and no matter how these data are columnarized, the rsTtJ, rsTOJ, and sPj can be accurately identified. I try to do that.
第１表
第２表
なお、ｒｓＴＩＪ、ｒｓＴＯＪおよびｒｓＰＪの４ｉＩ
ｔ造が第１表のようである場合には、オンデータ（論理
値“１ｎのデータ）の連続する数が「５」未満（前段ノ
ードコントローラの出力に関しては「４」未満）となる
場合に限って、上記フレーム搭載データとしても、実デ
ータと同様「１」またはｒＯＪの１ビツトのデータを用
いるようにすることもできる。Table 1 Table 2 In addition, 4iI of rsTIJ, rsTOJ and rsPJ
When the structure is as shown in Table 1, if the number of consecutive ON data (data with logical value "1n") is less than "5" (less than "4" for the output of the previous node controller), However, as with the actual data, 1-bit data of "1" or rOJ may also be used as the frame-mounted data.
また、前記ｒＥＲＲＪとしては、例えば１６ビツト程度
の固定長さのコード（内容はその都度のデータ列内容に
応じて変わる）が用意される。Further, as the rERRJ, a fixed length code of, for example, about 16 bits (the contents change depending on the contents of the data string each time) is prepared.
第３図に、直列制御ｌＩ装置構成として前記くイ〉また
はく口〉の構成、またプロトコルとして前記＜ａ＞のプ
ロトコルを採用する場合に、センサ群とアクチュエータ
群との双方を併せ管理するノードコントローラとして好
適なノードコントローラ構成の一例を示す。FIG. 3 shows the configuration of the above-mentioned 〉 or 〉 as the serial control II device configuration, and the node that manages both the sensor group and the actuator group when the protocol 〈a〉 is adopted as the protocol. An example of a node controller configuration suitable as a controller is shown.
第１番目のノードコントローラ４１から数えて第９番目
にあたるとするこのノードコントローラ４ｑは、同第３
図に示されるように、前段のノードコントローラ４（Ｑ
−１）から例えば適宜変調されて伝送されるとするフレ
ーム信号を入力してこれを所要の形態に復調する入力回
路４０１と、この復調されたフレーム信号から例えば第
１表に示したような論理構造をもつ前記のｒｓＴＩＪを
検出するＳＴＩ検出回路４０２と、同フレーム信号から
これも例えば第１表に示したような論理構造をもつ前記
のｒｓＴＯＪを検出する第１および第２の２つのＳＴＯ
検出回路４０３ａおよび４０３ｂと、同フレーム信号か
ら同様に第１表に示したような論理構造をもつ前記のｒ
ｓＰＪを検出する第１および第２の２つの３ｐ検出回路
４０４ａおよび４０４ｂと、同フレーム信号に含まれる
前記のｒＥＲＲＪに基づき前段ノードコントローラ４（
ｑ−１＞からの伝送信号についてのエラー発生の有無を
検査するエラーチエツク回路４０５と、同フレーム信号
の一通路におかれてこれをシリアル−（ｋｘｉ）ビット
パラレル（ｋ：アクチュエータ群２ｑＡにあるアクチュ
エータの数、ｉ：アクチュエータ１個当りについてのデ
ータビット数−第２表参照）の両形態にて出力するデー
タ抽出回路４０６と、入力されるフレーム信号（ここで
はデータ抽出回路４０６のシリアル出力）を（ｉｘｊ）
ビットだけシフトする＜１ｘｊ）ビットシフト回路４０
７と（ｉ：センサ群２ ｑＳにあるセンサの数、ｊ：セ
ンサ１個当りについてのデータビット数−第２表参照）
、入力されるフレーム信号（ここでは同様にデータ抽出
回路４０６のシリアル出力）を（ｉｘｊ−ｋｘｉ）ビッ
トだ【プシフトする（ｉｘｊ−ｋＸｊりビットシフト回
路４０８と、フレーム信号中のデータ列（ｒＤＩＪ、ｒ
ＤＯＪ ）に基づいて前記ｒＥＲＲＪの新たなコードで
あるｒＥＲＲ’ Ｊを生成出力するとともに、これに入
力されるフレーム信号からｒｓＰＪを検出して、その後
ｒＥＲＲ’ Ｊのビット時間後にＥＲＲ’送出完了信号
を出力するＥＲＲ’生成回路４０つと、当該ノードコン
トローラ４ｑとしての出力フレーム信号を所要に変調し
て、次段ノードコントローラ４（ｑ＋１＞へ送出する出
力回路４１０と、センサ群２ｑＳから加えられるセンサ
出力を先の第２表に例示した如くの「フレーム搭載デー
タ」に変換してこれを出力するデータ生成回路４１１と
、上記データ抽出回路４０６の（ｋＸｉ）ビットパラレ
ル出力を所定タイミングでラッチするためのラッチ回路
４１２と、このラッチ回路４１２にラッチされた（ｋｘ
ｌ）ビットデータを所定タイミングで取り込んでアクチ
ュエータ群２ｑＡにあるに個のアクチュエータに各々対
応したｋだけの７クチユ工−タ駆動信号を生成出力する
アクチュエータ駆動信号生成回路４１３と、コード検出
出力（ここではＳＴＩ検出回路４０２によるｒｓＴＩＪ
検出出力）を受入してこれを（ｉｘｊ＞ビット分だけ遅
延出力する（ｉｘｊ＞ビット遅延回路４１４と、同じく
コード検出出力（ここでは第１ＳＴＯ検出回路４０３ａ
によるｒｓＴＯＪ検出出力）を受入してこれを（ｋｘｉ
−０，５＞ビット分だけ遅延出力する（ｋＸＪ−０，５
）ビット遅延回路４１５と、これも同様にコード検出出
力（ここでは第１ＳＰ検出回路４０４ａによるｒｓＰＪ
検出出力）を受入してこれを時間Ｔ （ｒＥＲＲＪ
のビット時間）ＲＲ
／どけ遅延出力する王、□遅延回路４１６と、上記ＳＴ
Ｉ検出回路４０２、（ｉｘｊ）ビｒｔ ｌ” 遅延回路
４１４、（ｋＸｉ−０，５）ビット遅延回路４１５、第
２８ＴＯ検出回路４０３ｂ１ＴＥＲＩｌ辻延回路４１６
、および第２ＳＰ検出回路４０４ｂからの各出力、並び
にエラーチエツク回路４０５からのエラーチエツク完了
信号、ＥＲＲ’生成回路４０９からのＥＲＲ’送出完了
信号をそれぞれ受入して、同ノードコントローラ４ｑ内
部の第１〜第７のスイッチ回路ＳＷ１１〜５Ｗ１７の切
換制御を行なう内部コントローラ４１７と、をそれぞれ
具えて構成される。This node controller 4q, which is the ninth node controller counting from the first node controller 41, is the third node controller 4q.
As shown in the figure, the node controller 4 (Q
-1), for example, an input circuit 401 that inputs a frame signal that is to be appropriately modulated and transmitted and demodulates it into a required form, and a logic circuit 401 that inputs a frame signal that is to be transmitted after being appropriately modulated, and demodulates it into a required form, and from this demodulated frame signal, a logic circuit as shown in Table 1 an STI detection circuit 402 that detects the above-mentioned rsTIJ having a structure, and a first and second STO that detects the above-mentioned rsTOJ that also has a logic structure as shown in Table 1 from the same frame signal.
The detection circuits 403a and 403b and the above-mentioned r having the logic structure shown in Table 1 from the same frame signal
The first and second two 3p detection circuits 404a and 404b detect sPJ, and the previous node controller 4 (
An error check circuit 405 is placed in one path of the same frame signal to check whether an error has occurred in the transmission signal from A data extraction circuit 406 that outputs both the number of actuators (i: number of data bits per actuator - see Table 2) and an input frame signal (here, the serial output of the data extraction circuit 406). (ixj)
Bit shift circuit 40 that shifts only bits <1xj)
7 and (i: number of sensors in sensor group 2 qS, j: number of data bits per sensor - see Table 2)
, the input frame signal (here, the serial output of the data extraction circuit 406) is shifted by (ixj-kxi) bits (ixj-kXj) and the data string (rDIJ, rDIJ, r
It generates and outputs rERR'J, which is a new code of the rERRJ, based on the rERRJ), detects rsPJ from the frame signal input thereto, and then outputs an ERR' transmission completion signal after the bit time of rERR'J. 40 ERR' generation circuits that output, an output circuit 410 that modulates the output frame signal as the node controller 4q as required and sends it to the next node controller 4 (q+1>), and sensor outputs added from the sensor group 2qS. A data generation circuit 411 that converts into "frame mounted data" and outputs it as exemplified in Table 2 above, and a latch that latches the (kXi) bit parallel output of the data extraction circuit 406 at a predetermined timing. circuit 412 and latched by this latch circuit 412 (kx
l) An actuator drive signal generation circuit 413 that takes in bit data at a predetermined timing and generates and outputs k 7 actuator drive signals corresponding to each of the actuators in the actuator group 2qA, and a code detection output (here Then, rsTIJ by STI detection circuit 402
The code detection output (in this case, the first STO detection circuit 403a
rsTOJ detection output) and convert it to (kxi
-0,5> Delayed output by bits (kXJ-0,5
) Bit delay circuit 415 and code detection output (here, rsPJ by the first SP detection circuit 404a)
detection output) and convert it to time T (rERRJ
bit time) RR
I detection circuit 402, (ixj) bit delay circuit 414, (kXi-0,5) bit delay circuit 415, 28th TO detection circuit 403b1TERIl Tsujinobu circuit 416
, the outputs from the second SP detection circuit 404b, the error check completion signal from the error check circuit 405, and the ERR' transmission completion signal from the ERR' generation circuit 409, and ~ an internal controller 417 that performs switching control of the seventh switch circuits SW11 to SW17, respectively.
なお、このノードコントローラ４ｑにおいて、スイッチ
回路ＳＷＯは、上記ビット数（ｉｘｊ）および（ｋＸｆ
）の関係が、
（ｉｘｊ）−（ｋｘｉ）≧Ｏ−（１）
であるとき、予めｒｏ−ａＪ側に切り換えられ、同関係
が
（ｉＸｊ）−（ｋｘｊり＜Ｏ・（２）
であるとき、予めｒｏ−ｂＪ側に切り換えられるモード
スイッチである。In addition, in this node controller 4q, the switch circuit SWO has the above bit number (ixj) and (kXf
) is (ixj)-(kxi)≧O-(1), it is switched to the ro-aJ side in advance, and when the relationship is (iXj)-(kxj<O・(2)) , is a mode switch that can be switched to the ro-bJ side in advance.
このスイッチ回路ＳＷＯのｒｏ−ｂＪ側に配されるαビ
ットオフセット回路４１８とは、例えばシフトレジスタ
の入出力態様の切換操作により、（ｉｘｊ）−（ｋｘｉ
）＋ｃｒ＝Ｏ−（３）となるα１７１分だけ、上記デー
タ抽出回路４０６を介して（ｉｘｊ）ビットシフト回路
４０７および（ｉｘｊ−ｋｘＪ）ビットシフト回路４０
８に加えられるフレーム信号を見かけ上進める回路であ
る。The α bit offset circuit 418 disposed on the ro-bJ side of the switch circuit SWO is configured such that (ixj)−(kxi
)+cr=O-(3) for α171 through the data extraction circuit 406 to the (ixj) bit shift circuit 407 and the (ixj-kxJ) bit shift circuit 40.
This is a circuit that apparently advances the frame signal added to 8.
また、上記入力回路４０１は、各コントローラ間の信号
授受がメタルケーブル（ライスペアケーブルや同軸ケー
ブル等々）を介して電気的に行なわれる場合には、イン
ピーダンスマツチング回路、入力アンプ、復調回路等を
有した構成となり、同信号授受が光ファイバを介して光
学的に行なわれる場合には、光−電気変換器および復調
回路（マンチェスター復調回路あるいはＣＭＩ復調回路
等）等を有した構成となる。In addition, the input circuit 401 includes an impedance matching circuit, an input amplifier, a demodulation circuit, etc. when signals are exchanged electrically between the controllers via metal cables (rice pair cables, coaxial cables, etc.). If the same signal transmission and reception is performed optically via an optical fiber, the configuration includes an optical-to-electrical converter and a demodulation circuit (such as a Manchester demodulation circuit or a CMI demodulation circuit).
他方、上記出力回路４１０も、各コントローラ間の信号
授受が、上記の如く電気的に行なわれる場合には、変調
回路やドライバ回路を有した構成となり、光学的に行な
われる場合には、変調回路や電気−光変換器を有した構
成となる。On the other hand, the output circuit 410 also includes a modulation circuit and a driver circuit when the signal transmission and reception between the controllers is performed electrically as described above, and a modulation circuit and a driver circuit when it is performed optically. The configuration includes an electric-to-optical converter.
また、上記エラーチエツク回路４０５は、ＣＲＣチエツ
ク方式や垂直水平パリティチエツク方式等により前記の
エラーチエツクを行なう周知の回路である。The error check circuit 405 is a well-known circuit that performs the error check using a CRC check method, a vertical/horizontal parity check method, or the like.
第４図は、この第３図に示したノードコントローラ４ｑ
における上記内部コントローラ４１７の入出力論理を示
す図表であり（内部コントローラはこうした図表に示さ
れる入出力特性をもってその制御ｇ！論理が予め組まれ
た回路）、該内部コントローラ４１７による同第４図に
示す如くのスイッチ回路切換制御により、−例として上
記（１）式が満足されている場合、すなわちスイッチ回
路ＳＷＯがｒＯ−ａＪ側にある場合、同ノードコントロ
ーラ４ｑは、前記フレーム信号の入力に伴ない、第５図
に示す態様をもって動作するようになる。FIG. 4 shows the node controller 4q shown in FIG.
This is a diagram showing the input/output logic of the internal controller 417 in FIG. As a result of the switch circuit switching control as shown in FIG. However, it operates in the manner shown in FIG.
第５図において、斜線で示す部分が、次段ノードコント
ローラ４（ｑ−＋ｌ）への伝送フレーム信号を構成する
要素として各々選択出力される部分である。In FIG. 5, the hatched portions are the portions that are selectively output as elements constituting the transmission frame signal to the next-stage node controller 4 (q-+l).
この第５図からも明らかなように、第３図に示したノー
ドコントローラ４ｑにあっては、前記（ｉｘｊ）と（ｋ
Ｘｊりとのビット関係に応じて入力フレーム信号の位相
（時間）を所要に調整することにより、当該センサデー
タｒＤＩ。」のフレーム信号への取り込み、並びに当該
アクチュエータ制御データ「ＤＯｑ」のフレーム信号か
らの抽出、の−括実行（時間的には多少ずれて実行され
るが・・・）を可能としている。As is clear from FIG. 5, in the node controller 4q shown in FIG.
By adjusting the phase (time) of the input frame signal as required according to the bit relationship with Xj, the sensor data rDI. '' into the frame signal, and the extraction of the actuator control data ``DOq'' from the frame signal.
なお、上記制御データ「ＤＯｑ」のアクヂュエータ駆動
信号土成回路４１３への取り込みは、正常なエラーチエ
ツク完了信号の出力があってはじめて実現されるもので
あり（第５図（Ｓ）および（ｑ）参照）、これによって
「異常データ（エラーデータ）におけるアクチュエータ
の誤制御」などといった問題も良好に回避される。Note that the above-mentioned control data "DOq" can be taken into the actuator drive signal generation circuit 413 only after a normal error check completion signal is output (see (S) and (q) in Fig. 5). ), thereby effectively avoiding problems such as "erroneous control of the actuator due to abnormal data (error data)".
また、説明の便宜上、第３図〜第５図での図示は省略し
たが、エラーチエツク回路４０５にてエラーの発生が検
知された場合には、ＥＲＲ’生成回路４０９、あるいは
別途の回路を通じて、その旨示す適宜のコードがＥＲＲ
’ として、あるいは別途のコードとして、上記出力さ
れるフレーム信号に付加される。この場合は、通常、入
力フレーム信号からこの新たに付加されるコード部分の
存在を検出するための回路も更に具えられることとなる
。Although not shown in FIGS. 3 to 5 for convenience of explanation, when the error check circuit 405 detects the occurrence of an error, the ERR' generation circuit 409 or a separate circuit The appropriate code indicating this is ERR.
' or as a separate code is added to the above output frame signal. In this case, a circuit for detecting the presence of this newly added code portion from the input frame signal is also usually provided.
第６図に、この第３図に示したノードコントロ−ラ４ｑ
が前記〈イ〉の構成に適用される場合を想定したフレー
ム信号の伝送推移を参考までに示す。FIG. 6 shows the node controller 4q shown in FIG.
For reference, the transmission transition of the frame signal is shown assuming that this is applied to the configuration of <A> above.
第７図は、先の第３図と同様、直列制御装置構成として
前記〈イ〉またはく口〉の構成、またプロトコルとして
前記＜ａ＞のプロトコルを採用する場合に、センサ群と
アクチュエータ群との双方を併せ管理するノードコント
ローラとして好適なノードコントローラ構成の他の例を
示すものである。FIG. 7, similar to the previous FIG. This figure shows another example of a node controller configuration suitable as a node controller that manages both of the following.
なおこの第７図において、先の第３図に示した回路要素
と同一の回路要素にはそれぞれ同一の符号を付して示し
ており、これら回路要素についての重複する説明は省略
する（後述する第１１図以降の説明においても同様とす
る）。Note that in FIG. 7, circuit elements that are the same as those shown in FIG. The same applies to the explanations after FIG. 11).
さて、ここでも第９番目にあるとするこのノードコント
ローラ４ｑは、同第７図に示されるように、入力回路４
０１、ＳＴＩ検出回路４０２、ＳＴＯ検出回路４０３、
第１および第２のＳＰ検出回路４０４ａおよび４０４ｂ
、エラーチエツク回路４０５、（ｉｘｊ）ビットシフト
回路４０７、ＥＲＲ’生成回路４０９、出力回路４１０
、データ生成回路４１１、ラッチ回路（ただしここでは
シリアル−パラレル変換１能を有する）４１２’、アク
チュエータ駆動信号生成回路４１３、（ｉＸｊ）ピッｌ
−遅延回路４１４、およびＴＥＲＲ遅延回路４１６に加
えて、入力されるフレーム信号（ここではスイッチ回路
５Ｗ２２の出力信号）を（ｋＸノンごットだ（ナシフト
する（ｋＸＪ）ビットシフト回路４２０と、コード検出
出力（ここではＳＴＩ検出回路４０２によるｒ Ｓ Ｔ
、 Ｉ Ｊ検出出力並びにＳＴＯ検出回路４０３による
ｒｓＴＯＪ検出出力）を受入してこれを（ｋＸｉ）ビッ
ト分だけ遅延出力する（ｋｘｉ）ビット遅延回路４２１
と、同じくコード検出出力（ここでは第２ＳＰ検出回路
４０４ｂによるｒｓＰＪ検出出力）を受入してこれを（
ＴＥＲＲ＋ｋｘＪｌ）分だけ遅延出力す７；ｔ （Ｔ、
ＲＲ＋ｋｘ、ｃ ）遅延回路４２２と、上記ＳＴＩ検出
回路４０２、（ｉｘｊ）ビット遅延回路４１４、（ｋＸ
ｉ）ビット遅延回路４２１、ＳＴＯ検出回路４０３、Ｔ
Ｅ□遅延回路４１６、第２ＳＰ検出回路４ Ｑ ４ ｂ
、、および（Ｔ［ＲＲ＋ｋＸＪ）遅延回路４２２かう
各出力、並びにエラーチエツク回路４０５からのエラー
チエツク完了信号、ＥＲＲ’生成回路４０９からのＥＲ
Ｒ’送出完了信号をそれぞれ受入して、同ノードコント
ローラ内部の第１〜第７のスイッチ回路ＳＷ２１〜２７
の切換制御を行なう内部コントローラ４２３と、をそれ
ぞれ具えて構成される。Now, this node controller 4q, which is also assumed to be the ninth node controller, is connected to the input circuit 4 as shown in FIG.
01, STI detection circuit 402, STO detection circuit 403,
First and second SP detection circuits 404a and 404b
, error check circuit 405, (ixj) bit shift circuit 407, ERR' generation circuit 409, output circuit 410
, data generation circuit 411, latch circuit (here, it has a serial-parallel conversion function) 412', actuator drive signal generation circuit 413, (iXj) pin
- In addition to the delay circuit 414 and the TERR delay circuit 416, a bit shift circuit 420 that shifts the input frame signal (in this case, the output signal of the switch circuit 5W22) (kXJ), and a code Detection output (here, r S T by the STI detection circuit 402
, IJ detection output and rsTOJ detection output from the STO detection circuit 403) and outputs it with a delay of (kXi) bits.
Similarly, the code detection output (in this case, the rsPJ detection output from the second SP detection circuit 404b) is accepted and the code is output as (
The output is delayed by TERR+kxJl)7;t(T,
RR+kx,c) delay circuit 422, the above STI detection circuit 402, (ixj) bit delay circuit 414, (kX
i) Bit delay circuit 421, STO detection circuit 403, T
E□Delay circuit 416, second SP detection circuit 4 Q 4 b
, , and (T[RR+kXJ) delay circuit 422, the error check completion signal from the error check circuit 405, and the ER from the ERR' generation circuit 409.
Upon receiving the R' transmission completion signal, the first to seventh switch circuits SW21 to SW27 in the same node controller
and an internal controller 423 that performs switching control.
第８図は、第７図に示したノードコントローラ４ｑ１．
：おける上記内部コントローラ４２３の入出力論理を示
す図表であり、該内部コントローラ４２３による同第８
図に示す如くのスイッチ回路切換制御により、このノー
ドコントローラ４ｑは、前記フレーム信号の入力に伴な
い、第９図に示す態様をもって動作するようになる。FIG. 8 shows the node controller 4q1. shown in FIG.
: is a diagram showing the input/output logic of the internal controller 423 in
By the switch circuit switching control as shown in the figure, this node controller 4q comes to operate in the manner shown in FIG. 9 in response to the input of the frame signal.
第９図においても、斜線で示す部分が、次段ノードコン
トローラ４（ｑ＋１）への伝送フレーム信号を構成する
要素として各々選択出力される部分である。Also in FIG. 9, the hatched portions are the portions that are selectively output as elements constituting the transmission frame signal to the next-stage node controller 4 (q+1).
この第９図から明らかなように、第７図に示したノード
コントローラ４ｑでは、入力フレーム信号の位相を適宜
に調整して先ず当該センサデータ「ＤＩＩｌｌ」のフレ
ーム信号への取り込みを実行し、その後このセンサデー
タｒｒ）１ ４の取り込まれたフレーム信号を更に位相
調整して、当該アクチュエータ制御データ「Ｄｏｑ」の
同フレーム信号からの抽出を実行する回路を意図してい
る。As is clear from FIG. 9, in the node controller 4q shown in FIG. 7, the phase of the input frame signal is appropriately adjusted to first incorporate the sensor data "DIIll" into the frame signal, and then This circuit is intended to further adjust the phase of the captured frame signal of the sensor data rr)14 and extract the actuator control data "Doq" from the same frame signal.
なお、上記制御データｒＤｏ、Ｊのアクチュエータ駆ｖ
Ｊ信号生成回路４１３への取り込みに関する配慮、ある
いはエラー発生に関する対処、等は、先の第３図に示し
たノードコントローラに共通する。In addition, the actuator drive v of the above control data rDo, J
Considerations regarding input into the J signal generation circuit 413, countermeasures regarding error occurrence, etc. are common to the node controller shown in FIG. 3 above.
第１０図に、この第７図に示したノードコントローラ４
ｑが前記くイ〉の構成に適用される場合を想定したフレ
ーム信号の伝送推移を参考までに示す。FIG. 10 shows the node controller 4 shown in FIG.
For reference, the transmission transition of the frame signal is shown assuming that q is applied to the configuration in (a) above.
第１１図は、直列制御装置構成として前〈口〉またはく
ハ〉の構成、またプロトコルとして前記＜ａ＞または＜
ｄ＞または＜ｅ＞または＜ｆ＞または＜ｉ＞のプロトコ
ルを採用する場合に、センサ群のみを管理するノードコ
ン１〜ローラとして好適なノードコントローラ構成の一
例を示すものである。FIG. 11 shows the configuration of the serial controller as the configuration of the previous <a> or <a> as the protocol, and
d>, <e>, <f>, or <i>, an example of a node controller configuration suitable for node controllers 1 to 1 that manage only sensor groups is shown.
ここでも、第ｑ番目にあるとするこのノードコントロー
ラ４ｑは、同第１１図に示されるように、入力回路４０
１ＳＴ［検出回路４０２、第１および第２のＳＰ検出回
路４０４ａおよび４０４ｂ、エラーチエツク回路４０５
、（ｉｘｊ）ビットシフト回路４０７、ＥＲＲ’生成回
路４０９、出力回路４１０、データ生成回路４１１、（
ｉｘｊ）ビット遅延回路４１４、およびＴ ＥＲＲ遅延
回路４１６に加えて、上記ＳＴＩ検出回路４０２、（ｉ
ｘｊ）ビット遅延回路４１４、Ｔ ＥＲＲ遅延回路４１
６．および第２ＳＰ検出回路４０４ｂからの各出力、並
びにエラーチエツク回路４０５からのエラーチエツク完
了信号、ＥＲＲ’生成回路４０９からのＥＲＲ’送出完
了信号をそれぞれ受入して、同ノードコントローラ内部
の第１〜第４のスイッチ回路ＳＷ３１〜５Ｗ３４の切換
制御を行なう内部コントローラ４２４、をそれぞれ具え
て構成される。Again, this node controller 4q, which is assumed to be the qth node controller, has an input circuit 40 as shown in FIG.
1ST [detection circuit 402, first and second SP detection circuits 404a and 404b, error check circuit 405
, (ixj) bit shift circuit 407, ERR' generation circuit 409, output circuit 410, data generation circuit 411, (
ixj) In addition to the bit delay circuit 414 and the T ERR delay circuit 416, the STI detection circuit 402, (i
xj) Bit delay circuit 414, T ERR delay circuit 41
6. and each output from the second SP detection circuit 404b, an error check completion signal from the error check circuit 405, and an ERR' transmission completion signal from the ERR' generation circuit 409, and Each of the four switch circuits SW31 to SW34 is provided with an internal controller 424 that controls switching of the four switch circuits SW31 to SW34.
第１２図は、第１１図に示したノードコントローラ４ｑ
における上記内部コントローラ４２４の入出力論理を示
す図表であり、該内部コントローラ４２４による同第１
２図に示す如くのスイッチ回路切換制御により、このノ
ードコントローラ４ｑは、前記フレーム信号の入力に伴
ない、第１３図に示す態様をもって動作するようになる
。FIG. 12 shows the node controller 4q shown in FIG.
2 is a diagram showing the input/output logic of the internal controller 424 in the first
By the switch circuit switching control as shown in FIG. 2, this node controller 4q comes to operate in the manner shown in FIG. 13 in response to the input of the frame signal.
第１３図においても、斜線で示す部分が、次段ノードコ
ントローラ４（Ｑ＋１）への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。Also in FIG. 13, the hatched portions are the portions that are selectively output as elements constituting the transmission frame signal to the next-stage node controller 4 (Q+1).
この第１３図から明らかなように、第１１図に示したノ
ードコントローラでは、入力フレーム信号中の前記ｒｓ
ＴＩＪとｒｓＰＪのみを検出対象として、当該センサデ
ータｒＤＩ、’ＪのｒｓＴＩＪ直後への取り込みを実現
しており、同人力フレーム信号中に前記のｒｓＴＰＪや
ｒＤＯＪが存在していても、これらはそのまま次段ノー
ドコントローラ４ （ｑ＋１）への伝送信号として通過
される。As is clear from FIG. 13, in the node controller shown in FIG. 11, the rs in the input frame signal
With only TIJ and rsPJ as detection targets, the sensor data rDI, 'J is captured immediately after rsTIJ, and even if the rsTPJ and rDOJ are present in the human frame signal, they will be transferred to the next one as is. It is passed as a transmission signal to stage node controller 4 (q+1).
第１４図は、直列制御装置溝酸として前記〈口〉または
〈二〉またはくホ〉の構成、またプロトコルとして前記
＜ａ＞または＜ｂ＞または＜ｅ＞または＜ｈ＞または＜
ｋ＞のプロトコルを採用する場合に、アクチュエータ群
のみを管理するノードコントローラとして好適なノード
コントローラ構成の一例を示すものである。Fig. 14 shows the configuration of the <mouth> or <2> or hu> as an in -line control device ditchic acid, and as a protocol, <a> or <B> or <E> or <H> or <H>.
This figure shows an example of a node controller configuration suitable as a node controller that manages only a group of actuators when a protocol of >k> is adopted.
第ｑ番目にあるとするこのノードコントローラ４ｑは、
同第１４図に示されるように、入力回路４０１、ＳＴＯ
検出回路４０３、ＳＰ検出回路４０４、エラーチエツク
回路４０５、データ抽出回路４０６、ＥＲＲ’生成回路
４０９、出力回路４１０、ラッチ回路４１２、アクチュ
エータ駆動信号生成回路４１３、（ｋＸｉ）ビットシフ
ト回路４２０、（ｋｘｉ−０，５）ビット遅延回路４１
５、’ ＥＲＲ遅延回路４１６、（ｋＸｉ）ビット遅延
回路４２１、および＜ Ｔ ＥＲＲ＋ ｋ ｘ り遅延
回路４２２に加えて、上記ＳＴＯ検出回路４０３、（ｋ
Ｘｊりビット遅延回路４２１、（ｋｘＪ−０，５）ビッ
ト遅延回路４１５、ＳＰ＠出回路４０４、ＴＥＲＲ遅延
回路４１６、および（Ｔ、ＲＲ＋ｋＸＪ）ｉ迂回路４２
２からの各出力、並びにエラーチエツク回路４０５から
のエラーチエツク完了信号、ＥＲＲ’生成回路４０９か
らのＥＲＲ’送出完了信号をそれぞれ受入して、同ノー
ドコントローラ内部の第１〜第６のスイッチ回路ＳＷ４
１〜５Ｗ４６の切換制御を行なう内部コントローラ４２
５、をそれぞれ具えて構成される。This node controller 4q, which is assumed to be the qth node controller, is
As shown in FIG. 14, the input circuit 401, STO
Detection circuit 403, SP detection circuit 404, error check circuit 405, data extraction circuit 406, ERR' generation circuit 409, output circuit 410, latch circuit 412, actuator drive signal generation circuit 413, (kXi) bit shift circuit 420, (kXi) -0,5) Bit delay circuit 41
5. In addition to the ERR delay circuit 416, (kXi) bit delay circuit 421, and the < T ERR + k x delay circuit 422, the STO detection circuit 403, (kXi)
Xj bit delay circuit 421, (kxJ-0,5) bit delay circuit 415, SP@ output circuit 404, TERR delay circuit 416, and (T, RR+kXJ)i detour 42
2, the error check completion signal from the error check circuit 405, and the ERR' transmission completion signal from the ERR' generation circuit 409, respectively, to the first to sixth switch circuits SW4 in the same node controller.
Internal controller 42 that performs switching control of 1 to 5W46
5, respectively.
第１５図は、第１４図に示したノードコントローラ４ｑ
における上記内部コントローラ４２５の入出力論理を示
す図表であり、該内部コントローラ４２５による同第１
５図に示す如くのスイッチ回路切換制御により、このノ
ードコントローラ４ｑは、前記フレーム信号の入力に伴
ない、第１６図に示す態様をもって動作するようになる
。FIG. 15 shows the node controller 4q shown in FIG.
This is a diagram showing the input/output logic of the internal controller 425 in the first
By the switch circuit switching control as shown in FIG. 5, this node controller 4q comes to operate in the manner shown in FIG. 16 in response to the input of the frame signal.
第１６図においても、斜線で示す部分が、次段ノードコ
ントローラ４（Ｑ＋１＞への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。Also in FIG. 16, the hatched portions are the portions that are selectively output as elements constituting the transmission frame signal to the next-stage node controller 4 (Q+1>).
この第１６図から明らかなように、第１４図に示したノ
ードコントローラでは、入力フレーム信号中の前記ｒｓ
ＴＯＪとｌ５ＰＪのみを検出対象として、当該アクチュ
エータ制御データｒＤｏ、ＪのｒｓＴＯＪ直後からの抽
出を実現しており、同人力フレーム信号中に前記のｒｓ
ＴＩＪやｒＤＩＪが存在しても、これらはそのまま次段
ノードコントローラ４（Ｑ＋１）への伝送信号として通
過される。上記制御データ「ＤＯｑ」のアクチュエーク
駆動信号生成回路４１３への取り込み等に関するメカニ
ズムは、先の第３図あるいは第７図に示したノードコン
トローラと同様である。As is clear from FIG. 16, in the node controller shown in FIG.
With only TOJ and l5PJ as detection targets, the relevant actuator control data rDo, J is extracted immediately after rsTOJ, and the above rs is detected in the same human frame signal.
Even if there is a TIJ or rDIJ, these are passed through as transmission signals to the next node controller 4 (Q+1) as they are. The mechanism for importing the control data "DOq" into the actuate drive signal generation circuit 413 is the same as that of the node controller shown in FIG. 3 or FIG. 7 above.
第１７図は、直列制６！Ｉ装置構成として前記〈口〉ま
たは〈ハ〉の構成、またプロトコルとして前記＜ｂ＞ま
たは＜ｃ＞または＜ｑ＞または＜ｈ＞または＜ｊ＞のプ
ロトコルを採用する場合に、センサ群のみを管理するノ
ードコントローラとして好適なノードコントローラ構成
の一例を示すものである。Figure 17 shows series system 6! I When adopting the configuration of the above <mouth> or <c> as the device configuration, and the protocol of <b> or <c> or <q> or <h> or <j> as the protocol, only the sensor group is used. It shows an example of a node controller configuration suitable as a node controller to manage.
第ｑ番目にあるとするこのノードコントローラ４ｑは、
同第１７図に示されるように、入力回路４０１、ＳＴＩ
検出回路４０２、ＳＰ検出回路４０４、エラーチエツク
回路４０５、（ｉｘｊ）ビットシフト回路４０７、ＥＲ
Ｒ’生成回路４０９、出力回路４１０、データ生成回路
４１１、および（ｉｘｊ）ビット遅延回路４１４に加え
て、入力されるフレーム信号を前記ｒｓＰＪのビット時
間である時間Ｔ だけシフトするＴｓ、シフト回Ｐ
路４２６と、コード検出出力（ここで１よＳＰ検出回路
４０４によるｒｓＰＪ検出出力）を受入してこれを時間
りＴＳＰ”ＥＲＲ）だけ「延する（ＴＳ。This node controller 4q, which is assumed to be the qth node controller, is
As shown in FIG. 17, the input circuit 401, STI
Detection circuit 402, SP detection circuit 404, error check circuit 405, (ixj) bit shift circuit 407, ER
In addition to the R' generation circuit 409, the output circuit 410, the data generation circuit 411, and the (ixj) bit delay circuit 414, there is a shift time Ts and a shift time P for shifting the input frame signal by a time T, which is the bit time of the rsPJ. 426 and the code detection output (here, 1 is the rsPJ detection output by the SP detection circuit 404) and extends it by a time TSP (TSP).ERR).
＋ＴＥＲＲ）遅延回路４２７と、コード検出出力（ここ
ではＳＰ検出回路４０４によるｒｓＰＪ検出出力を（ｉ
ｘｊ＞ビット遅延回路４１４により＜１ｘｊ）ビット分
遅延した信号）を時間Ｔ８．たけ遅延出力するＴ８−延
回路４２８と、上記ＳＴ■検出回路４０２、ＳＰ検出回
路４０４、（Ｔ８゜＋Ｔｏ＋ｔ＋）遅延回路４２７、（
ｉｘｊ）ビット遅延回路４１４、およびＴ３−延回路４
２８からの各出力、並びにエラーチエツク回路４０５か
らのエラーチエツク完了信号、ＥＲＲ’生成回路４０９
からのＥＲＲ’送出完了信号をそれぞれ受入して、同ノ
ードコントローラ内部の第１〜第４のスイッチ回路ＳＷ
５１〜５Ｗ５４の切換制御を行なう内部コントローラ４
２９と、をそれぞれ具えて構成される。+TERR) delay circuit 427 and the code detection output (here, the rsPJ detection output by the SP detection circuit 404 is
xj> A signal delayed by <1xj) bits by the bit delay circuit 414 at time T8. The T8-delay circuit 428 that outputs a delayed output, the ST■ detection circuit 402, the SP detection circuit 404, (T8°+To+t+) delay circuit 427, (
ixj) Bit delay circuit 414 and T3-delay circuit 4
28, an error check completion signal from the error check circuit 405, and an ERR' generation circuit 409.
The first to fourth switch circuits SW in the same node controller receive the ERR' transmission completion signal from the
Internal controller 4 that performs switching control of 51 to 5W54
29, respectively.
第１８図は、第１７図に示したノードコントローラ４ｑ
１．：おける上記内部コントローラ４２９の入出力論理
を示す図表であり、該内部コントローラ４２９による同
第１８図に示す如くのスイッチ回路切換制御により、こ
のノードコントローラ４ｑは、前記フレーム信号の入力
に伴ない、第１９図に示す態様をもって動作するように
なる。FIG. 18 shows the node controller 4q shown in FIG.
1. 18 is a diagram showing the input/output logic of the internal controller 429 in FIG. 18. Under the switch circuit switching control as shown in FIG. It comes to operate in the manner shown in FIG.
第１９図においても、斜線で示す部分が、次段ノードコ
ントローラ４（ｑ＋１＞への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。Also in FIG. 19, the hatched portions are the portions that are selectively output as elements constituting the transmission frame signal to the next-stage node controller 4 (q+1>).
この第１９図から明らかなように、第１７図に示したノ
ードコントローラでは、入力フレーム信号中の前記ｒｓ
ＴＩＪとｒｓＰＪのみを検出対象として、当該センサデ
ータｒＤＩ、Ｊの「ＳＰ」直前への取り込みを突環して
あり、同人力フレーム信号中に前記のｒｓＴＯＪや「Ｄ
Ｏ」が存在していても、これらはそのまま次段ノードコ
ントローラ４（Ｑ＋１）への伝送信号として通過される
。As is clear from FIG. 19, in the node controller shown in FIG. 17, the rs in the input frame signal
With only TIJ and rsPJ as detection targets, the sensor data rDI, J is captured immediately before "SP", and the above-mentioned rsTOJ and "D" are included in the human frame signal.
Even if "O" is present, these are passed through as transmission signals to the next stage node controller 4 (Q+1) as they are.
なお、この第１７図に示したノードコントローラ４ｑが
、特に前記＜ｂ＞または＜Ｃ＞のプロトコルに採用され
る場合には、別途にＳＴＯ検出回路（４０３）が追加さ
れ、この回路による前記ｒｓＴＯＪの検出に基づいてそ
の直前に当該センサデータｒＤ ＩＱＪが取り込まれる
よう、内部コントローラ４２９のｌ！ｉｌＩ御論理が変
更される。Note that when the node controller 4q shown in FIG. 17 is particularly adopted in the protocol <b> or <C>, a separate STO detection circuit (403) is added, and this circuit detects the rsTOJ. l! of the internal controller 429 so that the sensor data rD_IQJ is taken in immediately before the detection of l! ilI control logic is changed.
第２０図は、直列制御装置構成として前記＜０＞または
く二〉またはくホ〉の構成、またプロトコルとして前記
＜Ｃ＞または＜ｄ＞または＜ｆ＞または＜ｑ＞または＜
４＞のプロトコルを採用する場合に、アクチュエータ群
のみを管理するノードコントローラとして好適なノード
コントローラ構成の一例を示すものである。FIG. 20 shows the configuration of <0> or kuji or kuho> as a serial control device configuration, and the configuration of <C> or <d> or <f> or <q> or <as a protocol.
4 shows an example of a suitable node controller configuration as a node controller that manages only a group of actuators when the protocol of 4> is adopted.
同様に第ｑ番目にあるとするこのノードコントローラ４
ｑは、同第２０図に示されるように、入力回路４０１、
第１および第２ののＳＴＯ検出回路４０３ａおよび４０
３ｂ、ＳＰ検出回路４０４、エラーチエツク回路４０５
、データ抽出回路４０６、ＥＲＲ’生成回路４０９、出
力回路４１０、ラッチ回路４１２、アクチュエータ駆動
信号生成回路４１３、（ｋＸｉ−０，５）ビット遅延回
路４１５、ＴＥＲＲ遅延回路４１６、’ｓｐシフト回路
４２６、およびＴ３−延回路４２８に加えて、入力され
るフレーム信号を（ｋｘ ｐ ＋ Ｔｓｐ ）だけ〃延
する（ｋｘ、ｃ＋ＴＳ、）、ｑ延回路４３０と、コード
検出出力（ここではＳＰ＠出回路４０４によるｒＳＰＪ
検出出力）を受入してこれを（ｋＸＪ＋”ＳＰ”ＥＲＲ
）だけ遅延する（ｋ、ｘｉ十丁Ｓ、→−”ＥＲＲ）遅延
回路４３１と、上記第１および第２８ＴＯ検出回路４０
３ａおよび４０３ｂ１ＳＰ検出回路４０４、（ｋｘＪ−
０，５）ビット遅延回路４１５、Ｔ ｓ、ａ延回路４２
８、（ｋ Ｘ Ｊ ＋ Ｔ３ｐ＋ＴＥＲＲ）遅延回路４
３１、およびＴＥＲＲ遅延回路４１６からの各出力、並
びにエラーチエツク回路４０５からのエラーチエツク完
了信号、ＥＲＲ’生成回路４０９からのＥＲＲ’送出完
了信号をそれぞれ受入して、同ノードコントローラ内部
の第１〜第７のスイッチ回路５Ｗ６１〜５Ｗ６７の切換
制御を行なう内部コントローラ４３２と、をそれぞれ具
えて機成される。Similarly, this node controller 4, which is assumed to be the qth node controller
q is the input circuit 401, as shown in FIG.
First and second STO detection circuits 403a and 40
3b, SP detection circuit 404, error check circuit 405
, data extraction circuit 406, ERR' generation circuit 409, output circuit 410, latch circuit 412, actuator drive signal generation circuit 413, (kXi-0,5) bit delay circuit 415, TERR delay circuit 416, 'sp shift circuit 426, In addition to the T3-spreading circuit 428, a q-spreading circuit 430 that spreads the input frame signal by (kx p + Tsp) (kx, c+TS,), and a code detection output (SP@output circuit 404 in this case). rSPJ by
(detection output) and convert it into (kXJ+”SP”ERR
) delay circuit 431 that delays by (k, xi 10 S, →-”ERR), and the first and 28th TO detection circuits 40
3a and 403b1SP detection circuit 404, (kxJ-
0, 5) Bit delay circuit 415, Ts, a delay circuit 42
8, (k x J + T3p + TERR) delay circuit 4
31 and the TERR delay circuit 416, an error check completion signal from the error check circuit 405, and an ERR' transmission completion signal from the ERR' generation circuit 409. and an internal controller 432 that controls switching of the seventh switch circuits 5W61 to 5W67.
第２１図は、第２０図に示したノードコン］・ローラ４
ｑにおける上記内部コントローラ４３２の入出力論理を
示す図表であり、該内部コントローラ４３２による同第
２１図に示す如くのスイッチ回路切換制御により、この
ノードコントローラ４ｑは、前記フレーム信号の入力に
伴ない、第２２図に示す態様をもって動作するようにな
る。Figure 21 shows the node controller shown in Figure 20] Roller 4
21 is a diagram showing the input/output logic of the internal controller 432 in FIG. 21. Under the switch circuit switching control by the internal controller 432 as shown in FIG. It operates in the manner shown in FIG. 22.
第２２図においても、斜線で示す部分が、次段ノードコ
ントローラ４（Ｑ＋１＞への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。Also in FIG. 22, the hatched portions are the portions that are selectively output as elements constituting the transmission frame signal to the next-stage node controller 4 (Q+1>).
この第２２図から明らかなように、第２０図に示したノ
ードコントローラでは、入力フレーム信号中の前記ｒｓ
ＴＯＪと「ＳＰ」のみを検出対象として、当該アクチュ
エータ制御データｒｏｏ、、＋のｒｓＰＪ直前からの抽
出を実現しており、同人力フレーム信号中に前記ｒｓＴ
ＩＪやｒＤＩＪが存在していても、これらはそのまま次
段ノードコントローラ４（ｑ＋１）、への伝送信号とし
て通過される。As is clear from FIG. 22, in the node controller shown in FIG.
With only TOJ and "SP" as detection targets, the relevant actuator control data roo, , + is extracted from immediately before rsPJ, and the rsT is detected in the same human frame signal.
Even if IJs and rDIJs exist, they are passed through as transmission signals to the next-stage node controller 4 (q+1) as they are.
なお、この第２０図に示したノードコントローラ４ｑが
、特に前記＜ｆ＞または＜（７＞のプロトコルに採用さ
れる場合には、別途にＳＴＩ検出回路（４，０２＞が追
加され、この回路による前記ｒｓＴＩＪの検出に基づい
てその直前から当該アクチコエータ制御データ「ＤＯｑ
」が抽出されるよう、内部コントローラ４３２の制Ｗ論
理が変更される。Note that when the node controller 4q shown in FIG. 20 is particularly adopted for the protocol <f> or <(7>), a separate STI detection circuit (4,02> is added and this circuit Based on the detection of the rsTIJ, the acticoator control data "DOq
” is extracted, the control logic of the internal controller 432 is changed.
また、このノードコントローラ４ｑにおいても、上記制
御データ「ＤＯｑ」のアクチュエータ駆動信号生成回路
４１３への取り込み等に関するメカニズムは、先の第３
図あるいは第７図あるいは第１４図に示したノードコン
トローラと同様である。Also, in this node controller 4q, the mechanism for importing the control data "DOq" into the actuator drive signal generation circuit 413, etc.
It is similar to the node controller shown in FIG. 7 or 14.
以上、直列制御装置構成くイ〉〜くホ〉とプロトコル＜
ａ＞〜〈ｌ〉との各組み合わせのちとに、これに適用さ
れるいくつかのノードコントローラ構成についてその一
例を示したが、上記においで割愛した他の組み合わせに
ついて適用されるノードコントローラ、例えば前記〈イ
〉またはく口〉の直列制御装置構成において前記＜ｂ＞
または＜Ｃ＞または＜ｄ＞または＜ｅ＞または＜ｆ＞ま
たは＜ｇ＞または＜ｈ＞のプロトコルを採用する場合の
センサ群およびアクチュエータ群双方を併せ管理するノ
ードコントローラなど、についても、上記例示した各ノ
ードコントローラと同様、入力フレーム信号からのそれ
ぞれ目標とするコード（ｒｓＴＩＪ、ｒｓＴＯＪ、ｒｓ
ＰＪ）の検出に基づいた同フレーム信号の任意の位相調
整等により、容易にこれを構成することができる。The above is the configuration of the series controller and the protocol.
Examples of some node controller configurations applied to the combinations a> to <l> are shown below, but examples of node controller configurations applied to other combinations omitted above, such as the above In the serial control device configuration of <A> or <B>,
The above example also applies to a node controller that manages both a sensor group and an actuator group when the protocol of <C> or <d> or <e> or <f> or <g> or <h> is adopted. As well as each node controller, each target code (rsTIJ, rsTOJ, rs
This can be easily configured by arbitrary phase adjustment of the same frame signal based on the detection of PJ).
なお、同直列制御装置を構成するメインコントローラ３
０については、その具体構成の図示を割愛したが、これ
は例えば、先の第６図（ａ）あるいは第１０図（ａ）に
示した形態で信号ＳＯを出力し、同第６図（「）あるい
は第１０図（ｆ’）に示した態様で帰還される信号Ｓｎ
を取り込み青る回路であればよく（前記くホ〉のデジー
チェン状となる構成においは信号ＳＯの出力のみとなる
）、第２図に示した各種フレーム信号の形態に応じて、
これも任意かつ容易に構成することができる。こうした
直列制御装置にあっては、各ノードコントローラの構成
に応じてその信号授受に関するプロトコルが決定される
。In addition, the main controller 3 that constitutes the same series control device
0, the illustration of its specific configuration is omitted, but for example, this outputs the signal SO in the form shown in FIG. 6(a) or FIG. 10(a), and ) or the signal Sn fed back in the manner shown in FIG. 10(f')
(In the daisy-chain configuration shown above, only the signal SO is output), depending on the format of the various frame signals shown in Fig. 2.
This can also be configured arbitrarily and easily. In such a serial control device, a protocol regarding signal exchange is determined depending on the configuration of each node controller.
また、以上の説明においては、各ノードコントローラに
よって直接的に管理される端末要素が、センサ若しくは
アクチュエータであるとしたが、当該直列制御装置に対
してデータ入力対象となる端末要素、若しくは同直列制
′ａ装置からのデータ出力対条となる端末要素でさえあ
れば、他のいかなる端末であってもよいことは勿論であ
る。In addition, in the above explanation, the terminal element directly managed by each node controller is a sensor or actuator, but the terminal element that is the subject of data input to the series control device or the same series controller It goes without saying that any other terminal may be used as long as it is a terminal element that is used for data output from the 'a device.
（発明の効果〕
以上説明したように、この発明によれば、■ 非常に簡
素な信号線配線構造をもって、合理的かつ高能率な端末
の運用管理が実現される。(Effects of the Invention) As explained above, according to the present invention, (1) rational and highly efficient terminal operation management is realized with a very simple signal line wiring structure;
■ またこのため、端末数が非常に多い機械についても
、配線のためのスペースを削減でき、ひいては１械自体
の小型化を図ることも可能となる。■For this reason, even in machines with a large number of terminals, the space for wiring can be reduced, and it is also possible to downsize the machine itself.
■ 直接的に端末を管理する各ノードコントローラは、
何らアドレス等を必要としないため、端末の追加、削除
、あるいは入れ換え等に際しても、信号伝送系に対する
配慮は不要となり、機械の改造等も容易となる。■ Each node controller that directly manages terminals is
Since no address or the like is required, there is no need to consider the signal transmission system when adding, deleting, or replacing terminals, making it easy to modify the machine.
等々の多くの優れた効果を得ることができる。You can obtain many excellent effects such as.
第１図はこの発明にかかる直列制ｔＩＩ装置の一実施例
についてその構成の概要を示すブロック図、第２図は同
直列制御装置においで採用される各種フレーム信号の形
態並びに信号授受のプロトコルについてその概念を模式
的に示す略図、第３図および第７図および第１１図およ
び第１４図および第１７図および第２０図はそれぞれ同
直列制′ａ装置に適用されるノードコントローラについ
てその構成の一例を示すブロック図、第４図は第３図に
示したノードコントローラにおける内部コントローラの
入出力論理を示す図表、第５図は第３図に示したノード
コントローラの動作例を示すタイミングチャート、第６
図は第３図に示したノードコントローラの直接接続によ
り構成される直列制御装置の各コントローラ間における
フレーム信号の伝送推移を模式的に示すタイムチャート
、第８図は第７図に示したノードコントローラにお【プ
る内部コン］・ローラの入出力論理を示す図表、第９図
は第７図に示したノードコントローラの動作例を示すタ
イムチャート、第１０図は第７図に示したノードコント
ローラの直列接続により構成される直列制御装置の各コ
ントローラ間くおけるフレーム信号の伝送推移を模式的
に示すタイムチャート、第１２図は第１１図に示したノ
ードコントローラにおける内部コントローラの入出力論
理を示す図表、第１３図は第１１図に示したノードコン
トローラの動作例を示すタイムチャート、第１５図は第
１４図に示したノードコントローラにおける内部コント
ローラの入出力論理を示す図表、第１６図は第１４図に
示したノードコントローラの動作例を示すダイミンクチ
ャート、第１８図は第１７図に示したノードコントロー
ラにおける内部コントローラの入出力論理を示す図表、
第１９図は第１７図に示したノードコントローラの動作
例を示すタイミングチャート、第２１図は第２０図に示
したノードコントローラにおける内部コントローラの入
出力論理を示す図表、第２２図は第２０図に示したノー
ドコントローラの動作例を示すタイミングチャート、第
２３図および第２４図はそれぞれ従来の制御装置の一例
を示すブロック図である。
１０・・・マシンコントローラ、２１８〜２ｎＳ・・・
センサ群、２１Ａ〜２ｎＡ・・・アクチュエータ肝、３
０・・・メインコントローラ、４１〜４ｎ、４ｑ・・・
ノードコントローラ、４０１・・・入力回路、４０２・
・・ＳＴＩ検出回路、４０３・・・ＳＴＯ検出回路、４
０４・・・ＳＰ検出回路、４０５・・・エラーチエツク
回路、４０６・・・データ抽出回路、４０７・・・（ｉ
Ｘｊ）ビットシフト回路、４０８・・・（ｉｘｊ−ｋｘ
ｌ）ピッ１−シフト回路、４０９・・・ＥＲＲ’生成回
路、４１０・・・出力回路、４１１・・・データ生成回
路、４１２・・・ラッチ回路、４１３・・・アクチュエ
ータ駆動信号生成回路、４１４・・・（ｉｘｊ）ビット
遅延回路、４１５− （ｋｘｌ −０，５） ヒラｔ”
遅１ｆｆｉＯｏｌ、４１６・・・” ＥＲＲ遅延回路、
４１７，４２３，４２４．４２５，４２９．４３２・・
・内部コントローラ、４１８・・・αビットオフセット
回路、４２０・・・（ｋｘｌ）ビットシフト回路、４２
１・・・（ｋＸｉ＞ビット遅延回路、４２２−＜ＴＥＲ
Ｒ十ｋｘ １ ）遅延回路、４２６・・・’ｓｐシフト
回路、４２７・・・（Ｔ８゜”ＥＲＲ）遅延回路、４２
８・・・ＴＳ−延回路、４３０−（ｋｘ、４＋、Ｔ８．
）シフト回路、４３１−・・（ｋ ｘ １＋ Ｔ Ｓ
Ｐ ＋ Ｔ Ｅ ＲＲ＞ ｗ 延ｒ”＋ ｎ、ＳＷＯ。
ＳＷｌ １〜５Ｗ１７，３Ｗ２１〜５Ｗ２７，５Ｗ３
１〜５Ｗ３４，５Ｗ４１〜５Ｗ４６，５Ｗ５１へ一３Ｗ
５４，５Ｗ６１〜ＳＷ６７・・・イッチ回銘、ＡＤ１〜
ＡＤ４−７：／ド’７’−ト、ＯＲ１，ＯＲ２・・・オ
アゲート。
Ｄ’ｌ ｑ
第２図FIG. 1 is a block diagram showing an overview of the configuration of an embodiment of the serial tII device according to the present invention, and FIG. 2 shows the formats of various frame signals and signal exchange protocols employed in the serial control device. Schematic diagrams illustrating the concept, FIGS. 3, 7, 11, 14, 17, and 20 respectively show the configuration of the node controller applied to the serial system'a device. FIG. 4 is a block diagram showing an example; FIG. 4 is a diagram showing the input/output logic of the internal controller in the node controller shown in FIG. 3; FIG. 5 is a timing chart showing an example of the operation of the node controller shown in FIG. 6
The figure is a time chart schematically showing the transmission transition of frame signals between each controller of the serial control device configured by direct connection of the node controllers shown in Fig. 3, and Fig. 8 is a time chart showing the transmission transition of frame signals between the node controllers shown in Fig. 7. Figure 9 is a time chart showing an example of the operation of the node controller shown in Figure 7. Figure 10 is a diagram showing the input/output logic of the internal controller shown in Figure 7. Fig. 12 is a time chart schematically showing the transmission transition of frame signals between each controller of a series control device configured by serial connection of . 13 is a time chart showing an example of the operation of the node controller shown in FIG. 11, FIG. 15 is a chart showing the input/output logic of the internal controller in the node controller shown in FIG. 14, and FIG. FIG. 14 is a diagram showing an example of the operation of the node controller; FIG. 18 is a diagram showing the input/output logic of the internal controller in the node controller shown in FIG. 17;
FIG. 19 is a timing chart showing an example of the operation of the node controller shown in FIG. 17, FIG. 21 is a chart showing the input/output logic of the internal controller in the node controller shown in FIG. 20, and FIG. FIG. 23 and FIG. 24 are block diagrams each showing an example of a conventional control device. 10...Machine controller, 218~2nS...
Sensor group, 21A to 2nA...actuator liver, 3
0... Main controller, 41~4n, 4q...
Node controller, 401... input circuit, 402...
...STI detection circuit, 403...STO detection circuit, 4
04...SP detection circuit, 405...Error check circuit, 406...Data extraction circuit, 407...(i
Xj) Bit shift circuit, 408...(ixj-kx
l) Pitch 1-shift circuit, 409... ERR' generation circuit, 410... Output circuit, 411... Data generation circuit, 412... Latch circuit, 413... Actuator drive signal generation circuit, 414 ...(ixj) Bit delay circuit, 415- (kxl -0,5) Hira t"
delay 1ffiOol, 416...”ERR delay circuit,
417,423,424.425,429.432...
- Internal controller, 418...α bit offset circuit, 420... (kxl) bit shift circuit, 42
1...(kXi>bit delay circuit, 422-<TER
R1kx 1) Delay circuit, 426...'sp shift circuit, 427...(T8゜''ERR) delay circuit, 42
8...TS- extension circuit, 430-(kx, 4+, T8.
) shift circuit, 431-...(k x 1+ T S
P + T E RR> w extension r"+ n, SWO. SWl 1~5W17, 3W21~5W27, 5W3
1-3W to 5W34, 5W41-5W46, 5W51
54,5W61~SW67...Ich time, AD1~
AD4-7:/do'7'-to, OR1, OR2...OR gate. D'l q Figure 2
Claims (34)
力対象となる第２の端末の多数と１つの制御手段との間
で信号の授受を実行するに、前記第１および第２の端末
、または第１の端末、または第２の端末に対応して、そ
の１乃至複数をそれぞれ管理単位とした第１の端末から
の出力データの受入、若しくは第２の端末へのデータ出
力を直接的に実行する第１〜第ｎの複数のノードコント
ローラを設け、また前記制御手段に対応して、前記第１
および第２の端末を統括管理するメインコントローラを
設けて、これらメインコントローラと第１〜第ｎのノー
ドコントローラとを各々信号線を介して環状に直列接続
するとともに、メインコントローラから発するフレーム
信号の第１〜第ｎのノードコントローラへの順次の伝播
に伴なって、ノードコントローラに受入される第１の端
末データの該フレーム信号への取り込み、若しくはメイ
ンコントローラを通じて同フレーム信号に予め割り付け
られた第２の端末への出力データの各対応するノードコ
ントローラへの振り分けを行なう直列制御装置であって
、 前記メインコントローラは、前記フレーム信号の１フレ
ーム中に、前記第１の端末データに関してその先頭位置
を示すための第１の識別コードと、前記第２の端末への
出力データに関してその先頭位置を示すための第２の識
別コードとを少なくとも具えて、これを送出し、 前記ノードコントローラは、フレーム信号に含まれる前
記第１および第２の識別コードの認識に基づいて第１の
端末データの該フレーム信号への付加、若しくは同フレ
ーム信号からの対応する第２の端末への出力データの抽
出を行なう ことを特徴とする直列制御装置。(1) For transmitting and receiving signals between a plurality of first terminals to be data input targets and second terminals to be data output targets and one control means, the first and second terminals; Or, corresponding to the first terminal or the second terminal, one or more of them can be used as a management unit to receive output data from the first terminal, or directly output data to the second terminal. A plurality of first to nth node controllers are provided to execute the first to nth node controllers, and corresponding to the control means, the first to nth node controllers are provided.
A main controller is provided to centrally manage the second terminal and the first to nth node controllers, and these main controllers and the first to nth node controllers are connected in series in a circular manner through respective signal lines, and the first to nth node controllers are connected in series through respective signal lines. Along with the sequential propagation to the 1st to nth node controllers, the first terminal data received by the node controller is incorporated into the frame signal, or the second terminal data previously allocated to the same frame signal through the main controller is A serial control device that distributes output data to a terminal to each corresponding node controller, wherein the main controller indicates a leading position of the first terminal data in one frame of the frame signal. and a second identification code for indicating the leading position of output data to the second terminal, and transmitting the same, the node controller transmits the frame signal to the frame signal. Adding first terminal data to the frame signal or extracting output data from the frame signal to the corresponding second terminal based on recognition of the first and second identification codes included. A series control device featuring:
らの出力時、第１の識別コード、第２の識別コード、お
よび第２の端末への出力データ列、の順にフレーム構成
される 請求項（１）記載の直列制御装置。(2) When the frame signal is output from the main controller, the frame is configured in the order of the first identification code, the second identification code, and the output data string to the second terminal (1). Series controller as described.
信号の、前記第１の識別コードの直後に管理対象となる
第１の端末データを付加し、前記第２の識別コードの直
後の第２の端末用出力データを管理対象となる第２の端
末への出力データとして抽出する 請求項（２）記載の直列制御装置。(3) The node controller adds first terminal data to be managed immediately after the first identification code to the input frame signal, and adds data on a second terminal immediately after the second identification code. 3. The serial control device according to claim 2, wherein output data for the second terminal is extracted as output data to a second terminal to be managed.
信号の、前記第２の識別コードの直前に管理対象となる
第１の端末データを付加し、同第２の識別コードの直後
の第２の端末用出力データを管理対象となる第２の端末
への出力データとして抽出する 請求項（２）記載の直列制御装置。(4) The node controller adds first terminal data to be managed immediately before the second identification code of the input frame signal, and adds data of the first terminal to be managed immediately after the second identification code, and 3. The serial control device according to claim 2, wherein output data for the second terminal is extracted as output data to a second terminal to be managed.
１フレーム中に、前記第２の端末用出力データ列の終端
位置を示すための第３の識別コードを更に具えて、これ
を送出し、 前記ノードコントローラは、フレーム信号に含まれる前
記第１乃至第３の識別コードのうちの少なくとも２つの
コードの認識に基づいて第１の端末データの該フレーム
信号への付加、若しくは同フレーム信号からの対応する
第２の端末への出力データの抽出を行なう 請求項（２）記載の直列制御装置。(5) The main controller further includes, in one frame of the frame signal, a third identification code for indicating the end position of the output data string for the second terminal, and sends this to the node; The controller adds first terminal data to the frame signal based on recognition of at least two of the first to third identification codes included in the frame signal, or adds corresponding data from the frame signal. 3. The serial control device according to claim 2, wherein output data is extracted to the second terminal.
信号の、前記第２の識別コードの直前に管理対象となる
第１の端末データを付加し、前記第３の識別コードの直
前の第２の端末用出力データを管理対象となる第２の端
末への出力データとして抽出する 請求項（５）記載の直列制御装置。(6) The node controller adds first terminal data to be managed to the input frame signal immediately before the second identification code, and adds data of the first terminal to be managed immediately before the second identification code, and 6. The serial control device according to claim 5, wherein output data for the second terminal is extracted as output data to a second terminal to be managed.
信号の、前記第１の識別コードの直後に管理対象となる
第１の端末データを付加し、前記第３の識別コードの直
前の第２の端末用出力データを管理対象となる第２の端
末への出力データとして抽出する 請求項（５）記載の直列制御装置。(7) The node controller adds first terminal data to be managed immediately after the first identification code to the input frame signal, and adds data on a second terminal immediately before the third identification code. 6. The serial control device according to claim 5, wherein output data for the second terminal is extracted as output data to a second terminal to be managed.
１のシフト手段と、 入力フレーム信号を（ｉ×ｊ−ｋ×ｌ）ビットだけシフ
トする第２のシフト手段と、 入力フレーム信号から前記第１の識別コードを検出する
第１の検出手段と、 前記第１のシフト手段によるシフト信号から前記第２の
識別コードを検出する第２の検出手段と、 前記第１の検出手段による検出出力を（ｉ×ｊ）ビット
分だけ遅延出力する遅延手段と、を少なくとも具え、前
記フレーム信号の入口に基づきその第１の識別コードを
、前記第１の検出手段の検出出力に基づき管理対象とな
る第１の端末に関しての全データを、前記遅延手段の遅
延出力に基づき前記第１のシフト手段によるシフト信号
を、前記第２の検出手段の検出出力に基づき前記第２の
シフト手段によるシフト信号を、それぞれ次段ノードコ
ントローラへの入力フレーム信号として選択出力する 請求項（３）記載の直列制御装置。(8) Regarding the first and second terminals that it manages, number j: number of data bits per second terminal}, and when (i x j) - (k x l) ≧ 0, shift the input frame signal by (i x j) bits. a first shifting means; a second shifting means for shifting the input frame signal by (i×j−k×l) bits; and a first detecting means for detecting the first identification code from the input frame signal. , second detection means for detecting the second identification code from the shift signal by the first shift means, and delay means for delaying and outputting the detection output from the first detection means by (i×j) bits. and transmitting the first identification code based on the input of the frame signal and all data regarding the first terminal to be managed based on the detection output of the first detection means to the delay means. A shift signal by the first shift means based on the delayed output and a shift signal by the second shift means based on the detection output of the second detection means are selected and output as input frame signals to the next-stage node controller, respectively. The series control device according to claim (3).
段に入力されるフレーム信号を見かけ上進めるオフセッ
ト手段を更に具える 請求項（８）記載の直列制御装置。(9) With respect to the first and second terminals, when (i x j) - (k x l) < 0, (i x j) - (k x l) + α = 0. 9. The serial control device according to claim 8, further comprising an offset means for apparently advancing the frame signal input to the first and second shift means by α bits.
１の端末の数 ｊ：第１の端末１個当りについてのデータビット数 ｋ：第２の端末の数 ｊ：第２の端末１個当りについてのデータビット数｝ とするとき、 入力フレーム信号を（ｉ×ｊ）ビットだけシフトする第
１のシフト手段と、 入力フレーム信号から前記第１の識別コードを検出する
第１の検出手段と、 この第１の検出手段による検出出力を（ｉ×ｊ）ビット
分だけ遅延出力する第１の遅延手段と、 前記第１のシフト手段によるシフト信号から前記第２の
識別コードを検出する第２の検出手段と、 この第２の検出手段による検出出力を（ｋ×ｌ）ビット
分だけ遅延出力する第２の遅延出力と、 前記フレーム信号の入力に基づきその第１の識別コード
を、前記第１の検出手段の検出信号出力タイミングから
前記第１の遅延手段の遅延信号出力タイミングまで管理
対象となる第１の端末に関しての全データを、同第１の
遅延手段の遅延信号出力タイミング以降は前記第１のシ
フト手段によるシフト信号をそれぞれ選択出力する第１
の選択手段と、 この第１の選択手段による選択信号を（ｋ×ｌ）ビット
分だけシフトする第２のシフト手段と、 初期状態においてこの第２のシフト手段によるシフト信
号を選択出力し、前記第２の遅延手段の遅延出力に基づ
き前記第１の選択手段による選択信号を選択出力する第
２の選択手段と、 を少なくとも具え、前記第２の選択手段による選択信号
をそれぞれ次段ノードコントローラへの入力フレーム信
号として出力する 請求項（３）記載の直列制御装置。(10) Regarding the first and second terminals each managed, the node controller calculates {i: number of first terminals j: number of data bits per first terminal k: number of second terminals. number j: number of data bits per second terminal}, a first shifting means for shifting an input frame signal by (i×j) bits; and a first identification code from the input frame signal. a first detection means for detecting the first detection means; a first delay means for delaying and outputting the detection output of the first detection means by (i×j) bits; a second detection means for detecting the identification code of No. 2; a second delay output for delaying and outputting the detection output of the second detection means by (k×l) bits; All data regarding the first terminal to be managed from the detection signal output timing of the first detection means to the delay signal output timing of the first delay means are transferred to the first identification code by the first delay. After the delay signal output timing of the means, the first shift means selects and outputs the shift signal by the first shift means.
a second shift means for shifting the selection signal by the first selection means by (k×l) bits; and a second shift means for selectively outputting the shift signal by the second shift means in an initial state; a second selection means for selectively outputting the selection signal from the first selection means based on the delayed output of the second delay means, and transmitting the selection signal from the second selection means to the next node controller, respectively. The serial control device according to claim 3, wherein the serial control device outputs the input frame signal as an input frame signal.
フト手段と、 入力フレーム信号から前記第１の識別コードを検出する
検出手段と、 この検出手段による検出出力を（ｉ×ｊ）ビット分だけ
遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づきそ
の第１の識別コードを、前記検出手段の検出出力に基づ
き管理対象となる第１の端末に関しての全データを、前
記遅延手段の遅延出力に基づき前記シフト手段によるシ
フト信号を、それぞれ次段ノードコントローラへの入力
フレーム信号として選択出力する 請求項（３）または（７）記載の直列制御装置。(11) Regarding the first terminals each managed, the node controller converts the input frame signal into ( Shifting means for shifting by (i x j) bits; detection means for detecting the first identification code from the input frame signal; and delay means for delaying and outputting the detection output of the detection means by (i x j) bits. , the first identification code is determined based on the input of the frame signal, all data regarding the first terminal to be managed is determined based on the detection output of the detection means, and the entire data regarding the first terminal to be managed is determined based on the delayed output of the delay means. The serial control device according to claim 3 or 7, wherein the shift signal by the shift means is selectively outputted as an input frame signal to a next-stage node controller, respectively.
フト手段と、 入力フレーム信号から前記第２の識別コードを検出する
検出手段と、 この検出手段による検出出力を（ｋ×ｌ）ビット分だけ
遅延出力する遅延手段と を少なくとも具え、前記フレーム信号の入力に基づき前
記シフト手段によるシフト信号を、前記遅延手段の遅延
出力に基づき入力フレーム信号を、それぞれ次段ノード
コントローラへの入力フレーム信号として選択出力する 請求項（３）または（４）記載の直列制御装置。(12) Regarding the second terminals each managed by the node controller, when {k: number of second terminals l: number of data bits per second terminal}, the input frame signal is a shift means for shifting by (k×l) bits; a detection means for detecting the second identification code from the input frame signal; and a delay means for delaying and outputting the detection output of the detection means by (k×l) bits. Claim 3, further comprising: selectively outputting the shift signal by the shifting means based on the input of the frame signal, and the input frame signal based on the delayed output of the delay means, respectively, as input frame signals to the next-stage node controller. ) or the series control device described in (4).
だけシフトする第１のシフト手段と、 この第１のシフト手段によるシフト信号を更に（ｉ×ｊ
）ビットだけシフトする第２のシフト手段と、 入力フレーム信号から前記第２の識別コードを検出する
検出手段と、 この検出手段による検出出力を（ｉ×ｊ）ビット分だけ
遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
記第１のシフト手段によるシフト信号を、前記検出手段
の検出出力に基づき管理対象となる第１の端末に関して
の全データを、前記遅延手段の遅延出力に基づき前記第
２のシフト手段によるシフト信号を、それぞれ次段ノー
ドコントローラへの入力フレーム信号として選択出力す
る 請求項（４）または（６）記載の直列制御装置。(13) Regarding the first terminals each managed, the node controller converts the input frame signal to the a first shift means for shifting by the number of bits of the second identification code; and a shift signal by the first shift means further (i
) bits; a detection means for detecting the second identification code from the input frame signal; and a delay means for delaying and outputting the detection output of the detection means by (i x j) bits. , a shift signal by the first shifting means based on the input of the frame signal, all data regarding the first terminal to be managed based on the detection output of the detecting means, and a delay of the delay means. The serial control device according to claim 4 or 6, wherein the shift signal from the second shift means is selectively outputted as an input frame signal to the next-stage node controller, respectively, based on the output.
だけシフトする第１のシフト手段と、 この第１のシフト手段によるシフト信号を更に（ｋ×ｌ
）ビットだけシフトする第２のシフト手段と、 入力フレーム信号から前記第３の識別コードを検出する
検出手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
記第２のシフト手段によるシフト信号を、前記検出手段
の検出出力に基づき前記第１のシフト手段によるシフト
信号を、それぞれ次段ノードコントローラへの入力フレ
ーム信号として選択出力する 請求項（６）または（７）記載の直列制御装置。(14) Regarding the second terminals each managed, the node controller converts the input frame signal into a first shift means for shifting by the number of bits of the third identification code;
) a second shifting means for shifting by bits, and a detection means for detecting the third identification code from the input frame signal, and detecting the shift signal by the second shifting means based on the input of the frame signal , The serial control device according to claim 6 or 7, wherein the shift signal by the first shift means is selectively outputted as an input frame signal to a next-stage node controller, respectively, based on the detection output of the detection means.
端末を管理対象とする第１種のノードコントローラと、
第１の端末のみを管理対象とする第２種のノードコント
ローラと、第２の端末のみを管理対象とする第３種のノ
ードコントローラと、の３種のノードコントローラから
なり、このうちの少なくとも２種のノードコントローラ
が前記メインコントローラに対して環状に直列接続され
る 請求項（３）または（４）または（６）または（７）記
載の直列制御装置。 前記第１種のノートコントローブは、各々(15) The node controller is a first type node controller that manages first and second terminals;
It consists of three types of node controllers: a second type node controller that manages only the first terminal, and a third type node controller that manages only the second terminal, and at least two of these node controllers 7. The series control device according to claim 3, wherein a plurality of node controllers are connected in series in a ring to said main controller. Each of the first type note controls is
：第１の端末の数 ｊ：第１の端末１個当りについてのデータビット数 ｋ：第２の端末の数 ｌ：第２の端末１個当りについてのデータビット数｝ であって、（ｉ×ｊ）−（ｋ×ｌ）≧０とするとき、 入力フレーム信号を（ｉ×ｊ）ビットだけシフトする第
１のシフト手段と、 入力フレーム信号を（ｉ×ｊ−ｋ×ｌ）ビットだけシフ
トする第２のシフト手段と、 入力フレーム信号から前記第１の識別コードを検出する
第１の検出手段と、 前記第１のシフト手段によるシフト信号から前記第２の
識別コードを検出する第２の検出手段と、 前記第１の検出手段による検出出力を（ｉ×ｊ）ビット
分だけ遅延出力する第１の遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づきそ
の第１の識別コードを、前記第１の検出手段の検出出力
に基づき管理対象となる第１の端末に関しての全データ
を、前記遅延手段の遅延出力に基づき前記第１のシフト
手段によるシフト信号を、前記第２の検出手段の検出出
力に基づき前記第２のシフト手段によるシフト信号を、
それぞれ次段ノードコントローラへの入力信号として選
択出力し、前記第２種のノードコントローラは、 各々管理する第１の端末に関して、 ｛ａ：第１の端末の数 ｂ：第１の端末１個当りについてのデータ ビット数｝ とするとき、 入力フレーム信号を（ａ×ｂ）ビットだけシフトする第
３のシフト手段と、 入力フレーム信号から前記第１の識別コードを検出する
第３の検出手段と、 この第３の検出手段による検出出力を（ａ×ｂ）ビット
分だけ遅延出力する第２の遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づきそ
の第１の識別コードを、前記第３の検出手段の検出出力
に基づき管理対象となる第１の端末に関しての全データ
を、前記第２の遅延手段の遅延出力に基づき前記第３の
シフト手段によるシフト信号を、それぞれ次段ノードコ
ントローラへの入力フレーム信号として選択出力し、 前記第３種のノードコントローラは、 各々管理する第２の端末に関して、 ｛ｃ：第２の端末の数 ｄ：第２の端末１個当りについてのデータ ビット数｝ とするとき、 入力フレーム信号を（ｃ×ｄ）ビットだけシフトする第
４のシフト手段と、 入力フレーム信号から前記第２の識別コードを検出する
第４の検出手段と、 この第４の検出手段による検出出力を（ｃ×ｄ）ビット
分だけ遅延出力する第３の遅延手段と を少なくとも具え、前記フレーム信号の入力に基づき前
記第４のシフト手段によるシフト信号を、前記第３の遅
延手段の遅延出力に基づき入力フレーム信号を、それぞ
れ次段ノードコントローラへの入力フレーム信号として
選択出力する 請求項（１５）記載の直列制御装置。(16) Regarding the first and second terminals to be managed, {i
: Number of first terminals j: Number of data bits per first terminal k: Number of second terminals l: Number of data bits per second terminal}, where (i ×j)-(k×l)≧0, the first shifting means shifts the input frame signal by (i×j) bits, and the input frame signal shifts by (i×j−k×l) bits. a second shift means for shifting; a first detection means for detecting the first identification code from the input frame signal; and a second detection means for detecting the second identification code from the shift signal by the first shift means. detection means; and a first delay means for delaying and outputting the detection output of the first detection means by (i×j) bits, and detecting the first identification code based on the input of the frame signal. , all data regarding the first terminal to be managed based on the detection output of the first detection means, a shift signal by the first shift means based on the delayed output of the delay means, and a shift signal of the first terminal to be managed based on the detection output of the first detection means; A shift signal by the second shift means based on the detection output of the detection means,
Each of them is selectively outputted as an input signal to the next-stage node controller, and the second type of node controller performs the following with respect to the respective first terminals that it manages: {a: number of first terminals b: per first terminal the number of data bits for }, a third shifting means for shifting the input frame signal by (a×b) bits; a third detecting means for detecting the first identification code from the input frame signal; a second delay means for delaying and outputting the detection output from the third detection means by (a×b) bits, and transmitting the first identification code based on the input of the frame signal to the third all the data regarding the first terminal to be managed based on the detection output of the detection means, and the shift signal from the third shift means based on the delayed output of the second delay means to the next node controller, respectively. The third type of node controller selects and outputs the input frame signal as an input frame signal, and the third type node controller, for each second terminal to manage, {c: number of second terminals d: number of data bits per second terminal }, a fourth shifting means for shifting the input frame signal by (c×d) bits, a fourth detection means for detecting the second identification code from the input frame signal, and this fourth detection. and a third delay means for delaying and outputting the detection output by the means by (c×d) bits, and the third delay means outputs the shift signal from the fourth shift means based on the input of the frame signal. 16. The serial control device according to claim 15, wherein the input frame signals are selectively outputted as input frame signals to the respective next-stage node controllers based on the delayed outputs of the controllers.
および第２の端末に関して、 （ｉ×ｊ）−（ｋ×ｌ）＜０ であるとき、 （ｉ×ｊ）−（ｋ×ｌ）＋α＝０ とするαビット分だけ、前記第１および第２のシフト手
段に入力されるフレーム信号を見かけ上進めるオフセッ
ト手段を更に具える 請求項（１６）記載の直列制御装置。(17) The first type of node controller is configured to
And regarding the second terminal, when (i x j) - (k x l) < 0, the first and second terminals are 17. The serial control device according to claim 16, further comprising offset means for apparently advancing the frame signal input to the second shift means.
する第１および第２の端末に関して、｛ｉ：第１の端末
の数 ｊ：第１の端末１個当りについてのデータ ビット数 ｋ：第２の端末の数 ｌ：第２の端末１個当りについてのデータ ビット数｝ とするとき、 入力フレーム信号を（ｉ×ｊ）ビットだけシフトする第
１のシフト手段と、 入力フレーム信号から前記第１の識別コードを検出する
第１の検出手段と、 この第１の検出手段による検出出力を（ｉ×ｊ）ビット
分だけ遅延出力する第１の遅延手段前記第１のシフト手
段によるシフト信号から前記第２の識別コードを検出す
る第２の検出手段と、 この第２の検出手段による検出出力を（ｋ×ｌ）ビット
分だけ遅延出力する第２の遅延手段と、 前記フレーム信号の入力に基づきその第１の識別コード
を、前記第１の検出手段の検出信号出力タイミングから
前記第１の遅延手段の遅延信号出力タイミングまで、管
理対象となる第１の端末に関しての全データを、同第１
の遅延手段の遅延信号出力タイミング以降は前記第１の
シフト手段によるシフト信号をそれぞれ選択出力する第
１の選択手段と、 この第１の選択手段による選択信号を（ｋ×ｌ）ビット
分だけシフトする第２のシフト手段と、 初期状態においてこの第２のシフト手段によるシフト信
号を選択出力し、前記第２の遅延手段の遅延出力に基づ
き前記第１の選択手段による選択信号を選択出力する第
２の選択手段と、を少なくとも具え、前記第２の選択手
段による選択信号をそれぞれ次段ノードコントローラへ
の入力フレーム信号として出力し、 前記第２種のノードコントローラは、 各々管理する第１の端末に関して、 ｛ａ：第１の端末の数 ｂ：第１の端末１個当りについてのデータ ビット数｝ とするとき、 入力フレーム信号を（ａ×ｂ）ビットだけシフトする第
３のシフト手段と、 入力フレーム信号から前記第１の識別コードを検出する
第３の検出手段と、 この検出手段による検出出力を（ａ×ｂ）ビット分だけ
遅延出力する第３の遅延手段と、を少なくとも具え、前
記フレーム信号の入力に基づきその第１の識別コードを
、前記第３の検出手段の検出出力に基づき管理対象とな
る第１の端末に間しての全データを、前記第３の遅延手
段の遅延出力に基づき前記第３のシフト手段によるシフ
ト信号を、それぞれ次段ノードコントローラへの入力フ
レーム信号として選択出力し、 前記第３種のノードコントローラは、 各々管理する第２の端末に関して、 ｛ｃ：第２の端末の数 ｄ：第２の端末１個当りについてのデータ ビット数｝ とするとき、 入力フレーム信号を（ｃ×ｄ）ビットだけシフトする第
４のシフト手段と、 入力フレーム信号から前記第２の識別コードを検出する
第４の検出手段と、 この第４の検出手段による検出出力を（ｃ×ｄ）ビット
分だけ遅延出力する第４の遅延手段と を少なくとも具え、前記フレーム信号の入力に基づき前
記第４のシフト手段によるシフト信号を、前記第４の遅
延手段の遅延出力に基づき入力フレーム信号を、それぞ
れ次段ノードコントローラへの入力フレーム信号として
選択出力する 請求項（１５）記載の直列制御装置。(18) Regarding the first and second terminals that the first type node controller manages, {i: number of first terminals j: number of data bits per first terminal k: th 2, the number of terminals l: the number of data bits per second terminal}, a first shifting means for shifting the input frame signal by (i x j) bits; a first detection means for detecting an identification code of 1; and a first delay means for delaying and outputting the detection output of the first detection means by (i×j) bits from the shift signal by the first shift means. a second detection means for detecting the second identification code; a second delay means for delaying and outputting the detection output of the second detection means by (k×l) bits; and at the input of the frame signal. Based on the first identification code, all data regarding the first terminal to be managed, from the detection signal output timing of the first detection means to the delay signal output timing of the first delay means, are 1
After the delay signal output timing of the delay means, a first selection means selectively outputs the shift signal by the first shift means, and a selection signal by the first selection means is shifted by (k×l) bits. a second shift means for selectively outputting a shift signal from the second shift means in an initial state, and a second shift means for selectively outputting a selection signal from the first selection means based on a delayed output from the second delay means; 2 selection means, each outputs a selection signal from the second selection means as an input frame signal to the next stage node controller, and the second type node controller each manages a first terminal. Regarding {a: number of first terminals b: number of data bits per first terminal}, a third shifting means for shifting the input frame signal by (a×b) bits; comprising at least a third detection means for detecting the first identification code from the input frame signal; and a third delay means for delaying and outputting the detection output of the detection means by (a×b) bits; Based on the input of the frame signal, the first identification code is transmitted to the first terminal to be managed based on the detection output of the third detection means, and all data transmitted to the first terminal to be managed is delayed by the third delay means. Based on the output, the shift signals from the third shift means are selectively outputted as input frame signals to the respective next-stage node controllers, and the third type node controllers perform the following with respect to the second terminals that they respectively manage: number of second terminals d: number of data bits per second terminal}; a fourth shifting means for shifting the input frame signal by (c×d) bits; The frame signal includes at least a fourth detection means for detecting the second identification code, and a fourth delay means for delaying and outputting the detection output of the fourth detection means by (c×d) bits. According to claim (15), the shift signal by the fourth shift means based on the input and the input frame signal based on the delayed output of the fourth delay means are selectively outputted as input frame signals to the next-stage node controller, respectively. series controller.
からの出力時、第２の識別コード、第２の端末用出力デ
ータ列、および第１の識別コードの順にフレーム構成さ
れる 請求項（１）記載の直列制御装置。(19) The frame signal according to claim (1), when output from the main controller, is configured into a frame in the order of the second identification code, the second terminal output data string, and the first identification code. Series controller.
ム信号の、前記第２の識別コードの直後の第２の端末用
出力データを管理対象となる第２の端末への出力データ
として抽出し、前記第１の識別コードの直後に管理対象
となる第１の端末データを付加する 請求項（１９）記載の直列制御装置。(20) The node controller extracts output data for the second terminal immediately after the second identification code of the input frame signal as output data to the second terminal to be managed, and 20. The serial control device according to claim 19, wherein the first terminal data to be managed is added immediately after the first identification code.
ム信号の、前記第１の識別コードの直前の第２の端末用
出力データを管理対象となる第２の端末への出力データ
として抽出し、同第１の識別コードの直後に管理対象と
なる第１の端末データを付加する 請求項（１９）記載の直列制御装置。(21) The node controller extracts output data for the second terminal immediately before the first identification code of the input frame signal as output data to the second terminal to be managed, and 20. The serial control device according to claim 19, wherein the first terminal data to be managed is added immediately after the first identification code.
の１フレーム中に、前記第１の端末データ列の終端位置
を示すための第３の識別コードを更に具えて、これを送
出し、 前記ノードコントローラは、フレーム信号に含まれる前
記第１乃至第３の識別コードのうちの少なくとも２つの
コードの認識に基づいて第１の端末データの該フレーム
信号への付加、若しくは同フレーム信号からの対応する
第２の端末への出力データの抽出を行なう 請求項（１９）記載の直列制御装置。(22) The main controller further includes a third identification code for indicating the end position of the first terminal data string in one frame of the frame signal, and sends this, and the node controller , adding first terminal data to the frame signal based on recognition of at least two of the first to third identification codes included in the frame signal, or adding corresponding second terminal data from the same frame signal. 20. The serial control device according to claim 19, wherein output data is extracted to a terminal.
ム信号の、前記第１の識別コードの直前の第２の端末用
出力データを管理対象となる第２の端末への出力データ
として抽出し、前記第３の識別コードの直前に管理対象
となる第１の端末データを付加する 請求項（２２）記載の直列制御装置。(23) The node controller extracts output data for the second terminal immediately before the first identification code of the input frame signal as output data to the second terminal to be managed, and 23. The serial control device according to claim 22, wherein the first terminal data to be managed is added immediately before the identification code No. 3.
ム信号の、前記第２の識別コードの直後の第２の端末用
出力データを管理対象となる第２の端末への出力データ
として抽出し、前記第３の識別コードの直前に管理対象
となる第１の端末データを付加する 請求項（２２）記載の直列制御装置。(24) The node controller extracts output data for the second terminal immediately after the second identification code of the input frame signal as output data to the second terminal to be managed, and 23. The serial control device according to claim 22, wherein the first terminal data to be managed is added immediately before the identification code No. 3.
手段との間で信号の授受を実行するに、前記端末に対応
して、その１乃至複数をそれぞれ管理単位とした端末か
らの出力データの受入を直接的に実行する第１〜第ｎの
複数のノードコントローラを設け、また前記制御手段に
対応して、前記端末を統括管理するメインコントローラ
を設けて、これらメインコントローラと第１〜第ｎのノ
ードコントローラとを各々信号線を介して環状に直列接
続するとともに、メインコントローラから発するフレー
ム信号の第１〜第ｎのノードコントローラへの順次の伝
播に伴なって、ノードコントローラに受入される端末デ
ータの該フレーム信号への取り込みを行なう直列制御方
法であって、 前記メインコントローラは、前記フレーム信号の１フレ
ーム中に、前記端末データの先頭位置を示すための第１
の識別コードを少なくとも具えて、これを送出し、 前記ノードコントローラは、フレーム信号に含まれる前
記第１の識別コードの認識に基づいて端末データの該フ
レーム信号への付加を行なう ことを特徴とする直列制御装置。(25) When transmitting and receiving signals between a large number of terminals to which data is input and one control means, output data from the terminals corresponding to the terminals and with one or more of them as a management unit, respectively. A plurality of first to nth node controllers are provided that directly execute the acceptance of the terminals, and a main controller that centrally manages the terminals is provided corresponding to the control means, and these main controllers and the first to nth n node controllers are connected in series in a circular manner via signal lines, and the frame signals emitted from the main controller are received by the node controllers as they are sequentially propagated to the first to nth node controllers. A serial control method for capturing terminal data into the frame signal, wherein the main controller includes a first controller in one frame of the frame signal for indicating a leading position of the terminal data.
the first identification code included in the frame signal, and the node controller adds terminal data to the frame signal based on recognition of the first identification code included in the frame signal. Series controller.
フト手段と、 入力フレーム信号から前記第１の識別コードを検出する
検出手段と、 この検出手段による検出出力を（ｉ×ｊ）ビット分だけ
遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づきそ
の第１の識別コードを、前記検出手段の検出出力に基づ
き管理対象となる端末に関しての全データを、前記遅延
手段の遅延出力に基づき前記シフト手段によるシフト信
号を、それぞれ次段ノードコントローラへの入力フレー
ム信号として選択出力する 請求項（２５）記載の直列制御装置。(26) The node controller performs a shift of shifting the input frame signal by (i x j) bits, where {i: number of terminals j: number of data bits per terminal} for each terminal to manage. detecting means for detecting the first identification code from the input frame signal; and delay means for delaying and outputting the detection output of the detecting means by (i x j) bits, and detecting the first identification code from the input frame signal. The first identification code is transmitted to the next node based on the input, all data regarding the terminal to be managed is determined based on the detection output of the detection means, and the shift signal by the shift means is transmitted based on the delayed output of the delay means, respectively. 26. The serial control device according to claim 25, wherein the serial control device selectively outputs as an input frame signal to a controller.
の１フレーム中に、端末データ列の終端位置を示すため
の第２の識別コードを更に具えて、これを送出し、 前記ノードコントローラは、フレーム信号に含まれる前
記第１および第２の識別コードのうちの少なくとも一方
の認識に基づいて端末データの該フレーム信号への付加
を行なう 請求項（２５）記載の直列制御装置。(27) The main controller further includes a second identification code for indicating the end position of the terminal data string in one frame of the frame signal, and sends this, and the node controller transmits the second identification code to the frame signal. 26. The serial control device according to claim 25, wherein terminal data is added to the frame signal based on recognition of at least one of the included first and second identification codes.
だけシフトする第１のシフト手段と、 この第１のシフト手段によるシフト信号を更に（ｉ×ｊ
）ビットだけシフトする第２のシフト手段と、 入力フレーム信号から前記第２の識別コードを検出する
検出手段と、 この検出手段による検出出力を（ｉ×ｊ）ビット分だけ
遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
記第１のシフト手段によるシフト信号を、前記検出手段
の検出出力に基づき管理対象となる端末に関しての全デ
ータを、前記遅延手段の遅延出力に基づき前記第２のシ
フト手段によるシフト信号を、それぞれ次段ノードコン
トローラへの入力フレームとして選択出力する 請求項（２７）記載の直列制御装置。(28) Regarding each terminal to be managed, the node controller divides the input frame signal by the number of bits of the second identification code, where {i: number of terminals j: number of data bits per terminal} a first shift means that shifts the shift signal by (i×j
) bits; a detection means for detecting the second identification code from the input frame signal; and a delay means for delaying and outputting the detection output of the detection means by (i x j) bits. , a shift signal by the first shift means based on the input of the frame signal, all data regarding the terminal to be managed based on the detection output of the detection means, and a shift signal based on the delayed output of the delay means. 28. The serial control device according to claim 27, wherein the shift signals from the second shift means are selectively outputted as input frames to respective next-stage node controllers.
手段との間で信号の授受を実行するに、前記端末に対応
して、その１乃至複数をそれぞれ管理単位とした端末へ
のデータ出力を直接的に実行する第１〜第ｎの複数のノ
ードコントローラを設け、また前記制御手段に対応して
、前記端末を統括管理するメインコントローラを設けて
、れらメインコントローラと第１〜第ｎのノードコード
コントローラとを各々信号線を介して直列接続するとと
もに、メインコントローラから発生するフレーム信号の
第１〜第ｎのノードコントローラへの順次の伝播に伴な
って、メインコントローラを通じて該フレーム信号に予
め割り付けられた端末への出力データの各対応するノー
ドコントローラへの振り分けを行なう直列制御装置であ
つて、 前記メインコントローラは、前記フレーム信号の１フレ
ーム中に、前記端末への出力データに関してその先頭位
置を示すための第１の識別コードを少なくとも具えて、
これを送出し、前記ノードコントローラは、フレーム信
号に含まれる前記第１の識別コードの認識に基づいて該
フレーム信号からの対応する端末への出力データの抽出
を行なう ことを特徴とする直列制御装置。(29) When transmitting and receiving signals between a large number of terminals to be data output and one control means, data is output to the terminal with one or more of them as a management unit, corresponding to the terminals. A plurality of first to nth node controllers that directly execute the above are provided, and a main controller that centrally manages the terminals is provided corresponding to the control means, and these main controllers and the first to nth node controllers are provided. are connected in series through signal lines, and as the frame signal generated from the main controller is sequentially propagated to the first to nth node controllers, the frame signal is transmitted through the main controller. A serial control device that distributes output data to a pre-allocated terminal to each corresponding node controller, wherein the main controller is configured to distribute output data to the terminal, which is assigned in advance, to each corresponding node controller, and in which the main controller performs a first at least a first identification code for indicating a location;
The serial control device is characterized in that the node controller extracts output data from the frame signal to the corresponding terminal based on recognition of the first identification code included in the frame signal. .
フト手段と、 入力フレーム信号から前記第１の識別コードを検出する
検出手段と、 この検出手段による検出出力を（ｋ×ｌ）ビット分だけ
遅延出力する遅延手段と を少なくとも具え、前記フレーム信号の入力に基づき前
記シフト手段によるシフト信号を、前記遅延手段の遅延
出力に基づき入力フレーム信号を、それぞれ次段ノード
コントローラへの入力フレーム信号として選択出力する 請求項（２９）記載の直列制御装置。(30) The node controller performs a shift of shifting the input frame signal by (k×l) bits, where {k: number of terminals l: number of data bits per terminal} for each terminal to manage. means, a detection means for detecting the first identification code from the input frame signal, and a delay means for delaying and outputting the detection output of the detection means by (k×l) bits; 30. The serial control device according to claim 29, wherein the shift signal by the shift means is selectively outputted based on the shift signal, and the input frame signal is selectively outputted based on the delayed output of the delay means as the input frame signal to the next-stage node controller.
の１フレーム中に、前記端末用出力データ列の終端位置
を示すための第２の識別コードを更に具え、これを送出
し、 前記ノードコントローラは、フレーム信号に含まれる前
記第１および第２の識別コードのうちの少なくとも一方
の認識に基づいて該フレーム信号からの対応する端末へ
の出力データの抽出を行なう 請求項（２９）記載の直列制御装置。(31) The main controller further includes, in one frame of the frame signal, a second identification code for indicating the end position of the output data string for the terminal, and sends this; 30. The serial control device according to claim 29, wherein output data to a corresponding terminal is extracted from the frame signal based on recognition of at least one of the first and second identification codes included in the signal.
だけシフトする第１のシフト手段と、 この第１のシフト手段によるシフト信号を更に（ｋ×Ｊ
）ビットだけシフトする第２のシフト手段と、 入力フレーム信号から前記第２の識別コードを検出する
検出手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
記第２のシフト手段によるシフト信号を、前記検出手段
の検出出力に基づき前記第１のシフト手段によるシフト
信号を、それぞれ次段ノードコントローラへのフレーム
信号として選択出力する 請求項（３１）記載の直列制御装置。(32) Regarding each terminal to be managed, the node controller divides the input frame signal by the number of bits of the second identification code, where {k: number of terminals J: number of data bits per terminal} a first shift means that shifts the shift signal by (k×J
) a second shifting means for shifting by bits, and a detection means for detecting the second identification code from the input frame signal, and detecting the shift signal by the second shifting means based on input of the frame signal. 32. The serial control device according to claim 31, wherein the shift signals by the first shift means are selectively outputted as frame signals to respective next-stage node controllers based on the detection output of the detection means.
ードコントローラは、環状に直列接続される 請求項（２９）または（３０）または（３１）または（
３２）記載の直列制御装置。(33) The main controller and the first to nth node controllers are connected in series in a ring shape.
32) The series control device described.
ードコントローラとは、メインコントローラを先頭とし
て第１〜第ｎのノードコントローラがこれにデジ−チェ
ーン状に直列接続される 請求項（２９）または（３０）または（３１）または（
３２）記載の直列制御装置。(34) The main controller and the first to nth node controllers are connected in series in a digital chain with the main controller at the head, or (30) or (31) or (
32) The series control device described.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63120337A JPH088579B2 (en) | 1988-05-17 | 1988-05-17 | Series controller |
| US07/459,811 US5095417A (en) | 1988-05-17 | 1989-05-16 | Apparatus for carrying out serial control |
| DE68925889T DE68925889T2 (en) | 1988-05-17 | 1989-05-16 | CONTROL DEVICE IN ROW |
| PCT/JP1989/000494 WO1989011763A1 (en) | 1988-05-17 | 1989-05-16 | Series controller |
| KR1019900700081A KR0121880B1 (en) | 1988-05-17 | 1989-05-16 | A series controller |
| EP89905766A EP0380680B1 (en) | 1988-05-17 | 1989-05-16 | Series controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63120337A JPH088579B2 (en) | 1988-05-17 | 1988-05-17 | Series controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01290341A true JPH01290341A (en) | 1989-11-22 |
| JPH088579B2 JPH088579B2 (en) | 1996-01-29 |
Family
ID=14783761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63120337A Expired - Lifetime JPH088579B2 (en) | 1988-05-17 | 1988-05-17 | Series controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088579B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03201636A (en) * | 1989-12-27 | 1991-09-03 | Komatsu Ltd | Data input controller for serial controller |
| JPH04225646A (en) * | 1990-12-27 | 1992-08-14 | Komatsu Ltd | Node address allotment controller for series control device |
| EP0507947A1 (en) * | 1989-12-26 | 1992-10-14 | Kabushiki Kaisha Komatsu Seisakusho | Serial controller |
| JP2016114220A (en) * | 2014-12-17 | 2016-06-23 | 日本ギア工業株式会社 | Valve actuator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58120341A (en) * | 1982-01-13 | 1983-07-18 | Omron Tateisi Electronics Co | Input and output data transmission system of programmable controller |
-
1988
- 1988-05-17 JP JP63120337A patent/JPH088579B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58120341A (en) * | 1982-01-13 | 1983-07-18 | Omron Tateisi Electronics Co | Input and output data transmission system of programmable controller |
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| JPH04225646A (en) * | 1990-12-27 | 1992-08-14 | Komatsu Ltd | Node address allotment controller for series control device |
| JP2016114220A (en) * | 2014-12-17 | 2016-06-23 | 日本ギア工業株式会社 | Valve actuator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088579B2 (en) | 1996-01-29 |
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