JPH088465Y2 - 波形発生装置 - Google Patents
波形発生装置Info
- Publication number
- JPH088465Y2 JPH088465Y2 JP11874890U JP11874890U JPH088465Y2 JP H088465 Y2 JPH088465 Y2 JP H088465Y2 JP 11874890 U JP11874890 U JP 11874890U JP 11874890 U JP11874890 U JP 11874890U JP H088465 Y2 JPH088465 Y2 JP H088465Y2
- Authority
- JP
- Japan
- Prior art keywords
- waveform
- digital data
- tri
- state buffer
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、LSI等の検査に用いられるアナログ波形を
発生する波形発生器に関し、更に詳しくは、波形のスタ
ート時とストップ時の際にも安定してアナログ波形を発
生することができる波形発生装置に関する。
発生する波形発生器に関し、更に詳しくは、波形のスタ
ート時とストップ時の際にも安定してアナログ波形を発
生することができる波形発生装置に関する。
〈従来の技術〉 LSIのテストは、1個のLSIに対し100以上ものテスト
条件が必要で、高速かつ高精度で行われる必要がある。
このテストのためのアナログ波形は、波形メモリのデジ
タルデータがDA変換器でDA変換されて得られている。
条件が必要で、高速かつ高精度で行われる必要がある。
このテストのためのアナログ波形は、波形メモリのデジ
タルデータがDA変換器でDA変換されて得られている。
第4図は、テストのためのアナログ波形がLSIに出力
される様子を示したものである。図は、停止1の後、テ
ストパターン1が出力され、再び停止2し、次のテスト
パターン2が出力されている様子を示している。停止期
間がテストパターンの間に設けられているのは、他のモ
ジュールにノイズの影響を与えないよう考慮した場合の
ことで、特に停止動作を設けないで複数のテストパター
ンを連続的に出力することもできる。
される様子を示したものである。図は、停止1の後、テ
ストパターン1が出力され、再び停止2し、次のテスト
パターン2が出力されている様子を示している。停止期
間がテストパターンの間に設けられているのは、他のモ
ジュールにノイズの影響を与えないよう考慮した場合の
ことで、特に停止動作を設けないで複数のテストパター
ンを連続的に出力することもできる。
〈考案が解決しようとする課題〉 しかしながら、従来の波形発生装置から出力されるア
ナログ波形は、システム内で同期して動く他のモジュー
ルのために、波形のスタート時やストップ時に不安定に
なってしまう。第5図は、第4図のアナログ波形のスタ
ート時及びストップ時を拡大して示したものである。波
形のスタート時においては、波形が不安定になり、スト
ップ時には電圧がゼロレベルにならない場合を示してい
る。
ナログ波形は、システム内で同期して動く他のモジュー
ルのために、波形のスタート時やストップ時に不安定に
なってしまう。第5図は、第4図のアナログ波形のスタ
ート時及びストップ時を拡大して示したものである。波
形のスタート時においては、波形が不安定になり、スト
ップ時には電圧がゼロレベルにならない場合を示してい
る。
本考案は、このような点に鑑みてなされたもので、LS
Iテスタ等のシステム内で、他のモジュールと同期して
動くような場合であっても、安定して高速にテスト用の
アナログ波形を出力することができる波形発生装置を提
供することにある。
Iテスタ等のシステム内で、他のモジュールと同期して
動くような場合であっても、安定して高速にテスト用の
アナログ波形を出力することができる波形発生装置を提
供することにある。
〈課題を解決するための手段〉 このような目的を達成するために、本考案は、 波形メモリに記憶されたデジタルデータをDA変換器に
よりDA変換してアナログ波形を発生する波形発生装置に
おいて、 前記波形メモリから入力したデジタルデータを外部信
号のオン/オフに基ずいて前記DA変換器に出力するトラ
イステートバッファを設け、 前記トライステートバッファのオフした時に、前記デ
ジタルデータを最上位ビットのみをプルダウンし、他の
ビットはプルアップして出力するようにしたことを特徴
としている。
よりDA変換してアナログ波形を発生する波形発生装置に
おいて、 前記波形メモリから入力したデジタルデータを外部信
号のオン/オフに基ずいて前記DA変換器に出力するトラ
イステートバッファを設け、 前記トライステートバッファのオフした時に、前記デ
ジタルデータを最上位ビットのみをプルダウンし、他の
ビットはプルアップして出力するようにしたことを特徴
としている。
〈作用〉 本考案の各構成要素は、次のような作用をする。
デジタルパターン発生部は、波形メモリに記憶されて
いる波形のデジタルデータをトライステートバッファに
出力する。
いる波形のデジタルデータをトライステートバッファに
出力する。
トライステートバッファは、波形メモリからの出力を
モジュールコントローラからのスタート/ストップ信号
に基づいてDA変換器に出力する。トライステートバッフ
ァは、スタート/ストップ信号でオフされると、デジタ
ルデータの最上位ビットはプルダウンされ、他のビット
はプルアップされる。
モジュールコントローラからのスタート/ストップ信号
に基づいてDA変換器に出力する。トライステートバッフ
ァは、スタート/ストップ信号でオフされると、デジタ
ルデータの最上位ビットはプルダウンされ、他のビット
はプルアップされる。
DA変換器は、トライステートバッファからのデジタル
データをDA変換し、ローパスフィルタを介してDUT(被
検査対象デバイス)に出力する。
データをDA変換し、ローパスフィルタを介してDUT(被
検査対象デバイス)に出力する。
〈実施例〉 以下図面を用いて、本考案の一実施例を詳細に説明す
る。
る。
第1図は、本考案の波形発生装置の一実施例を示す構
成ブロック図である。図中、1はシステムコントローラ
で、LSIテスタ内の複数のモジュール、例えば、波形発
生装置のモジュールコントローラ2、測定装置のモジュ
ールコントローラ3等を統括コントロールする。
成ブロック図である。図中、1はシステムコントローラ
で、LSIテスタ内の複数のモジュール、例えば、波形発
生装置のモジュールコントローラ2、測定装置のモジュ
ールコントローラ3等を統括コントロールする。
4は出力するアナログ波形のデジタルデータを発生す
るデジタルパターン発生部で、デジタルパターン発生部
4から出力されるデジタルデータD1は、トライステート
バッファ5を介しDA変換器6でDA変換され、ローパスフ
ィルタ7からDUT8(被検査対象物)に出力される。
るデジタルパターン発生部で、デジタルパターン発生部
4から出力されるデジタルデータD1は、トライステート
バッファ5を介しDA変換器6でDA変換され、ローパスフ
ィルタ7からDUT8(被検査対象物)に出力される。
デジタルパターン発生器4において、41は波形データ
が記憶されている波形メモリ、42は波形メモリに記憶さ
れているテストパタンを選択するレジスタ、43は選択れ
たテストパターンにアドレスを指定するカウンタであ
る。
が記憶されている波形メモリ、42は波形メモリに記憶さ
れているテストパタンを選択するレジスタ、43は選択れ
たテストパターンにアドレスを指定するカウンタであ
る。
モジュールコントローラ2は、システムコントローラ
1からテストスタートトリガ信号S0が入力されると、レ
ジスタ42にテストパタンのアドレスAD1を指定するテス
トパターン指定信号S1を出力するとともに、ゲート回路
44とトライステートバッファ5にスタート/ストップ信
号S2を出力する。
1からテストスタートトリガ信号S0が入力されると、レ
ジスタ42にテストパタンのアドレスAD1を指定するテス
トパターン指定信号S1を出力するとともに、ゲート回路
44とトライステートバッファ5にスタート/ストップ信
号S2を出力する。
ゲート回路44は、このスタート/ストップ信号S2をゲ
ート信号とし、クロック発生器45からクロックCLKをカ
ウンタ43に出力する。カウンタ43はこのクロックCLKに
基づいてレジスタ42が指定したテストパターンにアドレ
スAD2を送出する。
ート信号とし、クロック発生器45からクロックCLKをカ
ウンタ43に出力する。カウンタ43はこのクロックCLKに
基づいてレジスタ42が指定したテストパターンにアドレ
スAD2を送出する。
トライステートバッファ5は、波形メモリ41から入力
したデジタルデータD1を、モジュールコントローラ2か
らのスタート/ストップ信号S2に基づいてDA変換器6に
出力する。トライステートバッファ5は、最上位ビット
MSBが抵抗R15を介してアースにプルダウンされ、その他
のビットは抵抗R0〜R14を介し正電位にプルアップされ
るようになって、スタート/ストップ信号S2によってオ
フされると、同期してデジタルデータD1がプルアップ及
びプルダウンされる。例えば、デジタルデータD1が16ビ
ットの場合は、7FFFとなり、DA変換器7からの出力は0
レベルが維持される。
したデジタルデータD1を、モジュールコントローラ2か
らのスタート/ストップ信号S2に基づいてDA変換器6に
出力する。トライステートバッファ5は、最上位ビット
MSBが抵抗R15を介してアースにプルダウンされ、その他
のビットは抵抗R0〜R14を介し正電位にプルアップされ
るようになって、スタート/ストップ信号S2によってオ
フされると、同期してデジタルデータD1がプルアップ及
びプルダウンされる。例えば、デジタルデータD1が16ビ
ットの場合は、7FFFとなり、DA変換器7からの出力は0
レベルが維持される。
第2図は、本考案の波形発生装置の動作を説明するタ
イムチャートで、第3図は、この時の波形メモリの構成
説明図で、(A)は波形メモリメモリに記憶されている
テストパターン、(B)はレジスタで指定されたテスト
パターンdとアドレスAD2との様子を示している。
(a)はテストスタートトリガ信号S0、(b)はスター
ト/ストップ信号S1、(c)はトライステートバッファ
から出力されるデジタルデータD1、(d)はローパスフ
ィルタから出力されるアナログ波形S3である。
イムチャートで、第3図は、この時の波形メモリの構成
説明図で、(A)は波形メモリメモリに記憶されている
テストパターン、(B)はレジスタで指定されたテスト
パターンdとアドレスAD2との様子を示している。
(a)はテストスタートトリガ信号S0、(b)はスター
ト/ストップ信号S1、(c)はトライステートバッファ
から出力されるデジタルデータD1、(d)はローパスフ
ィルタから出力されるアナログ波形S3である。
システムコントローラ1からテストスタートトリガ
信号S0が出力されと、モジュールコントローラ2は、こ
のテストスタートトリガ信号S0の立ち下がりで、レジス
タ42に波形メモリ41のテストパターンを指定するテスト
パターン指定信号S1データを出力する。
信号S0が出力されと、モジュールコントローラ2は、こ
のテストスタートトリガ信号S0の立ち下がりで、レジス
タ42に波形メモリ41のテストパターンを指定するテスト
パターン指定信号S1データを出力する。
レジスタ42は、テストパターン指定信号S1に基づいて
アドレスAD1を波形メモリ41に出力し、例えば、第3図
(A)に示すように、テストパターンa〜dの中からテ
ストパターンdを指定する。
アドレスAD1を波形メモリ41に出力し、例えば、第3図
(A)に示すように、テストパターンa〜dの中からテ
ストパターンdを指定する。
一方、モジュールコントローラ2は、ゲート回路44
とトライステートバッファ5にスタート/ストップ信号
S2を出力する。
とトライステートバッファ5にスタート/ストップ信号
S2を出力する。
ゲート回路44にスタート/ストップ信号S2が入力さ
れると、カウンタ43は、クロック発生器45からのクロッ
ク信号CLKに基づいて、波形メモリ41にテストパターン
dのアドレスAD2を指定する。波形メモリ41は、このア
ドレスAD2に基づいて、トライステートバッファ5にデ
ジタルデータD1を出力する。第3図(B)は、この様子
を16ビットの場合で示したものである。
れると、カウンタ43は、クロック発生器45からのクロッ
ク信号CLKに基づいて、波形メモリ41にテストパターン
dのアドレスAD2を指定する。波形メモリ41は、このア
ドレスAD2に基づいて、トライステートバッファ5にデ
ジタルデータD1を出力する。第3図(B)は、この様子
を16ビットの場合で示したものである。
DA変換器6は、トライステートバッファ5を介して
入力されたデジタルデータD1をDA変換し、ローパスフィ
ルタ7で高調波成分を除去してからDUT8に出力する。
入力されたデジタルデータD1をDA変換し、ローパスフィ
ルタ7で高調波成分を除去してからDUT8に出力する。
次に、システムコントローラ1からテストスタート
トリガ信号S0がモジュールコントローラ2に出力される
と、モジュールコントローラ2は、テストスタートトリ
ガ信号S0の立ち下がりで、ストップのスタート/ストッ
プ信号S2を出力する。
トリガ信号S0がモジュールコントローラ2に出力される
と、モジュールコントローラ2は、テストスタートトリ
ガ信号S0の立ち下がりで、ストップのスタート/ストッ
プ信号S2を出力する。
このスタート/ストップ信号S2によって、ゲート回
路44はディセーブル状態になり、カウンタ43は波形メモ
リ41にアドレスAD2の送出を停止する。また、同時にス
タート/ストップ信号S2が入力されたトライステートバ
ッファ5も出力を停止する。
路44はディセーブル状態になり、カウンタ43は波形メモ
リ41にアドレスAD2の送出を停止する。また、同時にス
タート/ストップ信号S2が入力されたトライステートバ
ッファ5も出力を停止する。
トライステートバッファ5は、オフされるとデジタ
ルデータD1の最上位ビットはプルダウンされ、他のビッ
トはプルアップされる。このためデジタルデータD1は7F
FFとなり、DA変換器6の出力は0レベルが維持される。
ルデータD1の最上位ビットはプルダウンされ、他のビッ
トはプルアップされる。このためデジタルデータD1は7F
FFとなり、DA変換器6の出力は0レベルが維持される。
〈考案の効果〉 以上詳細に説明したように、本考案の波形発生装置
は、トライステートバッファがオフの状態においては、
最上位ビットのみをプルアップし、他のビットはプルア
ップするようにしたものである。このため、システム内
で他のモジュールと同期して動くような場合であって
も、安定してアナログ波形を発生することができる。
は、トライステートバッファがオフの状態においては、
最上位ビットのみをプルアップし、他のビットはプルア
ップするようにしたものである。このため、システム内
で他のモジュールと同期して動くような場合であって
も、安定してアナログ波形を発生することができる。
第1図は本考案の波形発生装置の構成ブロック図、第2
図は本考案の波形発生装置の動作を説明するタイムチャ
ート、第3図は波形メモリの構成の説明図、第4図及び
第5図は従来例を示したアナログ波形である。 2…モジュールコントローラ、4…デジタルパターン発
生部、5…トライステートバッファ、6…DA変換器、R0
〜R15…抵抗。
図は本考案の波形発生装置の動作を説明するタイムチャ
ート、第3図は波形メモリの構成の説明図、第4図及び
第5図は従来例を示したアナログ波形である。 2…モジュールコントローラ、4…デジタルパターン発
生部、5…トライステートバッファ、6…DA変換器、R0
〜R15…抵抗。
Claims (1)
- 【請求項1】波形メモリに記憶されたデジタルデータを
DA変換器によりDA変換してアナログ波形を発生する波形
発生装置において、 前記波形メモリから入力したデジタルデータを外部信号
のオン/オフに基ずいて前記DA変換器に出力するトライ
ステートバッファを設け、 前記トライステートバッファのオフした時に、前記デジ
タルデータを最上位ビットのみをプルダウンし、他のビ
ットはプルアップして出力するようにしたことを特徴と
する波形発生器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11874890U JPH088465Y2 (ja) | 1990-11-13 | 1990-11-13 | 波形発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11874890U JPH088465Y2 (ja) | 1990-11-13 | 1990-11-13 | 波形発生装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0475975U JPH0475975U (ja) | 1992-07-02 |
JPH088465Y2 true JPH088465Y2 (ja) | 1996-03-06 |
Family
ID=31866702
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11874890U Expired - Lifetime JPH088465Y2 (ja) | 1990-11-13 | 1990-11-13 | 波形発生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH088465Y2 (ja) |
-
1990
- 1990-11-13 JP JP11874890U patent/JPH088465Y2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0475975U (ja) | 1992-07-02 |
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