JPH088434A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH088434A JPH088434A JP16335594A JP16335594A JPH088434A JP H088434 A JPH088434 A JP H088434A JP 16335594 A JP16335594 A JP 16335594A JP 16335594 A JP16335594 A JP 16335594A JP H088434 A JPH088434 A JP H088434A
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Abstract
(57)【要約】
【目的】 オフセットゲート構造の薄膜トランジスタに
おいて、微細なオフセット長を容易にかつ高精度に得
る。 【構成】 ソース・ドレイン領域５間のチャネル領域６
の長さを決めるゲート電極形成部４の下にアンダーカッ
ト部３ａを形成し、このアンダーカット部３ａに対応す
るゲート電極形成部４のオーバーハング部４ａをエッチ
ングすることにより、チャネル領域６の幅よりも幅狭の
ゲート電極７を形成する。したがって、ゲート電極７の
外側に突出した部分のチャネル領域６部分のオフセット
長は、ゲート絶縁層３のアンダーカット部３ａに対応す
るゲート電極形成部４のオーバーハング部４ａの突出幅
にほぼ一致する。このため、オーバーハング部４ａをエ
ッチングすることにより微細なオフセット長を自己整合
的に容易にかつ高精度に形成できる。
おいて、微細なオフセット長を容易にかつ高精度に得
る。 【構成】 ソース・ドレイン領域５間のチャネル領域６
の長さを決めるゲート電極形成部４の下にアンダーカッ
ト部３ａを形成し、このアンダーカット部３ａに対応す
るゲート電極形成部４のオーバーハング部４ａをエッチ
ングすることにより、チャネル領域６の幅よりも幅狭の
ゲート電極７を形成する。したがって、ゲート電極７の
外側に突出した部分のチャネル領域６部分のオフセット
長は、ゲート絶縁層３のアンダーカット部３ａに対応す
るゲート電極形成部４のオーバーハング部４ａの突出幅
にほぼ一致する。このため、オーバーハング部４ａをエ
ッチングすることにより微細なオフセット長を自己整合
的に容易にかつ高精度に形成できる。
Description
【０００１】
【産業上の利用分野】この発明はイオンが注入されたソ
ース・ドレイン領域を有する薄膜トランジスタの製造方
法に関する。
ース・ドレイン領域を有する薄膜トランジスタの製造方
法に関する。
【０００２】
【従来の技術】薄膜トランジスタ、特に、イオンが注入
されたソース・ドレイン領域を有するポリシリコン薄膜
トランジスタは、ゲート電圧を逆バイアスにしたときに
大きなリーク電流が生じるという特徴があり、このリー
ク電流を低減する一つの方法としてオフセットゲート構
造が考えられている。オフセットゲート構造とは、ソー
ス・ドレイン領域間のチャネル領域よりゲート電極を小
さく形成した構造であり、ゲート電極の両側端より外側
に突出したチャネル領域部分の長さをオフセット長とい
う。
されたソース・ドレイン領域を有するポリシリコン薄膜
トランジスタは、ゲート電圧を逆バイアスにしたときに
大きなリーク電流が生じるという特徴があり、このリー
ク電流を低減する一つの方法としてオフセットゲート構
造が考えられている。オフセットゲート構造とは、ソー
ス・ドレイン領域間のチャネル領域よりゲート電極を小
さく形成した構造であり、ゲート電極の両側端より外側
に突出したチャネル領域部分の長さをオフセット長とい
う。
【０００３】このようなオフセットゲート構造の薄膜ト
ランジスタは従来、次のように製造されている。まずセ
ラミックやガラスなどの絶縁性基板上にポリシリコン層
をパターン形成し、その上にゲート絶縁層を形成する。
さらにゲート絶縁層上にフォトリソグラフィ法でフォト
レジストパターンを形成し、このフォトレジストパター
ンをマスクとしてイオン注入することにより、ポリシリ
コン層にソース・ドレイン領域を形成する。次にフォト
レジストパターンを除去後、ゲート絶縁層上にアルミニ
ウムなどのゲート電極形成層を形成し、その上に再度フ
ォトリソグラフィ法でフォトレジストパターンを作る。
このとき、フォトレジストパターンは、ソース・ドレイ
ン領域間のチャネル領域より小さく作られている。そし
て、このフォトレジストパターンをマスクとしてゲート
電極形成層をエッチングすることにより、ゲート電極を
チャネル領域より小さく形成し、オフセットゲート構造
の薄膜トランジスタを完成させる。
ランジスタは従来、次のように製造されている。まずセ
ラミックやガラスなどの絶縁性基板上にポリシリコン層
をパターン形成し、その上にゲート絶縁層を形成する。
さらにゲート絶縁層上にフォトリソグラフィ法でフォト
レジストパターンを形成し、このフォトレジストパター
ンをマスクとしてイオン注入することにより、ポリシリ
コン層にソース・ドレイン領域を形成する。次にフォト
レジストパターンを除去後、ゲート絶縁層上にアルミニ
ウムなどのゲート電極形成層を形成し、その上に再度フ
ォトリソグラフィ法でフォトレジストパターンを作る。
このとき、フォトレジストパターンは、ソース・ドレイ
ン領域間のチャネル領域より小さく作られている。そし
て、このフォトレジストパターンをマスクとしてゲート
電極形成層をエッチングすることにより、ゲート電極を
チャネル領域より小さく形成し、オフセットゲート構造
の薄膜トランジスタを完成させる。
【０００４】
【発明が解決しようとする課題】しかるに、上記のよう
な従来の製造方法では、オフセットゲート構造を得るた
めにソース・ドレイン領域形成時とゲート電極形成時の
計２回、フォトリソグラフィ工程を必要とするので工程
が複雑かつ長くなる問題点があった。また、通常、オフ
セット長はあまり長くするとトランジスタのオン電流が
低下してしまうので、１μｍ以下が望ましいが、上記の
従来の製造方法では、２回のフォトリソグラフィ工程の
関連でオフセット長が決るため、微細なオフセット長を
得るためには、各フォトリソグラフィ工程において高い
アライメント精度や加工精度が要求されるという欠点が
あった。この発明の目的は、ゲート電極側端とソース・
ドレイン領域間の長さを容易にかつ高精度に作ることが
でき、しかもフォトリソグラフィ工程の回数を減らすこ
とができる薄膜トランジスタの製造方法を提供すること
にある。
な従来の製造方法では、オフセットゲート構造を得るた
めにソース・ドレイン領域形成時とゲート電極形成時の
計２回、フォトリソグラフィ工程を必要とするので工程
が複雑かつ長くなる問題点があった。また、通常、オフ
セット長はあまり長くするとトランジスタのオン電流が
低下してしまうので、１μｍ以下が望ましいが、上記の
従来の製造方法では、２回のフォトリソグラフィ工程の
関連でオフセット長が決るため、微細なオフセット長を
得るためには、各フォトリソグラフィ工程において高い
アライメント精度や加工精度が要求されるという欠点が
あった。この発明の目的は、ゲート電極側端とソース・
ドレイン領域間の長さを容易にかつ高精度に作ることが
でき、しかもフォトリソグラフィ工程の回数を減らすこ
とができる薄膜トランジスタの製造方法を提供すること
にある。
【０００５】
【課題を解決するための手段】この発明は、半導体層、
ゲート絶縁層を形成した後、このゲート絶縁層上にゲー
ト電極形成部を所定形状に形成し、このゲート電極形成
部をマスクとして前記ゲート絶縁層をエッチングするこ
とにより前記ゲート電極形成部の下側にアンダーカット
部を形成するとともに、前記ゲート電極形成部をマスク
として前記半導体層にイオンを注入し、この後前記アン
ダーカット部に対応する前記ゲート電極形成部のオーバ
ーハング部をエッチングすることにより前記ゲート電極
形成部よりも幅狭のゲート電極を形成するようにしたも
のである。
ゲート絶縁層を形成した後、このゲート絶縁層上にゲー
ト電極形成部を所定形状に形成し、このゲート電極形成
部をマスクとして前記ゲート絶縁層をエッチングするこ
とにより前記ゲート電極形成部の下側にアンダーカット
部を形成するとともに、前記ゲート電極形成部をマスク
として前記半導体層にイオンを注入し、この後前記アン
ダーカット部に対応する前記ゲート電極形成部のオーバ
ーハング部をエッチングすることにより前記ゲート電極
形成部よりも幅狭のゲート電極を形成するようにしたも
のである。
【０００６】
【作用】この発明によれば、ソース・ドレイン領域間の
チャネル領域の長さはゲート電極形成部の幅で決り、ゲ
ート電極の両側端から外側に突出したチャネル領域部分
の長さであるオフセット長はゲート絶縁層に形成された
アンダーカット部に対応するゲート電極形成部のオーバ
ーハング部の突出幅にほぼ一致し、このオーバーハング
部のエッチング量によりオフセット長を自己整合的に容
易にかつ高精度に形成することができ、またフォトリソ
グラフィ工程はゲート電極形成部を形成する時の１回の
みとなり、製造工程が簡単かつ短くなる。
チャネル領域の長さはゲート電極形成部の幅で決り、ゲ
ート電極の両側端から外側に突出したチャネル領域部分
の長さであるオフセット長はゲート絶縁層に形成された
アンダーカット部に対応するゲート電極形成部のオーバ
ーハング部の突出幅にほぼ一致し、このオーバーハング
部のエッチング量によりオフセット長を自己整合的に容
易にかつ高精度に形成することができ、またフォトリソ
グラフィ工程はゲート電極形成部を形成する時の１回の
みとなり、製造工程が簡単かつ短くなる。
【０００７】
【実施例】図１ないし図４はこの発明の一実施例を製造
工程順に示す断面図である。これらの図を参照して以下
一実施例について説明する。まず図１に示すように、セ
ラミックやガラスなどからなる絶縁性基板１の上面にポ
リシリコン層２をパターン形成する。次に、図２に示す
ように、全表面に酸化シリコンなどからなるゲート絶縁
層３を形成し、このゲート絶縁層３でポリシリコン層２
を覆う。さらにゲート絶縁層３上にクロムなどからなる
ゲート電極膜を形成し、このゲート電極膜上にフォトレ
ジストを形成した上フォトリソグラグィ技術によりゲー
ト電極形成部４を所定形状に形成する。
工程順に示す断面図である。これらの図を参照して以下
一実施例について説明する。まず図１に示すように、セ
ラミックやガラスなどからなる絶縁性基板１の上面にポ
リシリコン層２をパターン形成する。次に、図２に示す
ように、全表面に酸化シリコンなどからなるゲート絶縁
層３を形成し、このゲート絶縁層３でポリシリコン層２
を覆う。さらにゲート絶縁層３上にクロムなどからなる
ゲート電極膜を形成し、このゲート電極膜上にフォトレ
ジストを形成した上フォトリソグラグィ技術によりゲー
ト電極形成部４を所定形状に形成する。
【０００８】次に、ゲート電極形成部４をマスクとして
ゲート絶縁層３をエッチングすることにより、図３に示
すようにゲート絶縁層３の膜厚を薄くするとともにゲー
ト電極形成部４の下にアンダーカット部３ａを形成す
る。ここで、ゲート電極形成部４をマスクとする場合、
ゲート電極形成部４上に残存するフォトレジスト（図示
せず）は、残存したままでも、あるいは除去しておいて
も構わない。このときのエッチングは、等方性のドライ
エッチング、例えばCF4+O2ガスを用いたアノードカップ
ルのプラズマエッチングが好ましいが、異方性のドライ
エッチングでもよく、またウエットエッチングでもよ
い。この後、ゲート電極形成部４をマスクとして不純物
をポリシリコン層２にイオン注入し、熱処理することに
よりソース・ドレイン領域５を活性化する。これによ
り、ポリシリコン層２にはゲート電極形成部４の幅だけ
離れて一対のソース・ドレイン領域５が形成され、この
ソース・ドレイン領域５相互間におけるゲート電極形成
部４の幅に対応する部分がチャネル領域６となる。
ゲート絶縁層３をエッチングすることにより、図３に示
すようにゲート絶縁層３の膜厚を薄くするとともにゲー
ト電極形成部４の下にアンダーカット部３ａを形成す
る。ここで、ゲート電極形成部４をマスクとする場合、
ゲート電極形成部４上に残存するフォトレジスト（図示
せず）は、残存したままでも、あるいは除去しておいて
も構わない。このときのエッチングは、等方性のドライ
エッチング、例えばCF4+O2ガスを用いたアノードカップ
ルのプラズマエッチングが好ましいが、異方性のドライ
エッチングでもよく、またウエットエッチングでもよ
い。この後、ゲート電極形成部４をマスクとして不純物
をポリシリコン層２にイオン注入し、熱処理することに
よりソース・ドレイン領域５を活性化する。これによ
り、ポリシリコン層２にはゲート電極形成部４の幅だけ
離れて一対のソース・ドレイン領域５が形成され、この
ソース・ドレイン領域５相互間におけるゲート電極形成
部４の幅に対応する部分がチャネル領域６となる。
【０００９】次に、ゲート電極形成部４の表面を均等に
エッチングすることにより、ゲート絶縁層３のアンダー
カット部３ａに対応するゲート電極形成部４のオーバー
ハング部４ａおよび上部を均等に除去し、ゲート絶縁層
３のアンダーカット部３ａ相互間の幅にほぼ対応するゲ
ート電極７を形成する。このときのエッチングは、等方
性エッチングであり、例えばウエットエッチングが好ま
しいが、等方性のドライエッチングでも良い。これによ
り、ゲート電極７がチャネル領域６より小さいオフセッ
トゲート構造が得られる。ここで、ゲート電極７の側端
とソース・ドレイン領域５との間の長さ、すなわちオフ
セット長は、ゲート絶縁層３のアンダーカット部３ａに
対応するゲート電極形成部４のオーバーハング部４ａに
ほぼ一致する。この方法では、オフセット長がゲート電
極形成部４のオーバーハング部４ａのエッチング量によ
って決まるため、エッチング時間を制御することにより
オフセット長を正確に制御でき、これによりオフセット
長を自己整合的に容易にかつ高精細に形成できる。
エッチングすることにより、ゲート絶縁層３のアンダー
カット部３ａに対応するゲート電極形成部４のオーバー
ハング部４ａおよび上部を均等に除去し、ゲート絶縁層
３のアンダーカット部３ａ相互間の幅にほぼ対応するゲ
ート電極７を形成する。このときのエッチングは、等方
性エッチングであり、例えばウエットエッチングが好ま
しいが、等方性のドライエッチングでも良い。これによ
り、ゲート電極７がチャネル領域６より小さいオフセッ
トゲート構造が得られる。ここで、ゲート電極７の側端
とソース・ドレイン領域５との間の長さ、すなわちオフ
セット長は、ゲート絶縁層３のアンダーカット部３ａに
対応するゲート電極形成部４のオーバーハング部４ａに
ほぼ一致する。この方法では、オフセット長がゲート電
極形成部４のオーバーハング部４ａのエッチング量によ
って決まるため、エッチング時間を制御することにより
オフセット長を正確に制御でき、これによりオフセット
長を自己整合的に容易にかつ高精細に形成できる。
【００１０】このようにしてオフセットゲート構造を形
成したならば、図４に示すように層間絶縁膜８を全表面
に形成する。そして、この層間絶縁膜８とゲート絶縁層
３に、ポリシリコン層２のソース・ドレイン領域５に到
達するようにコンタクトホール９を開け、さらにそのコ
ンタクトホール９を通してソース・ドレイン領域５に接
続されるソース・ドレイン電極１０を形成する。かくし
てオフセットゲート構造の薄膜トランジスタが完成す
る。
成したならば、図４に示すように層間絶縁膜８を全表面
に形成する。そして、この層間絶縁膜８とゲート絶縁層
３に、ポリシリコン層２のソース・ドレイン領域５に到
達するようにコンタクトホール９を開け、さらにそのコ
ンタクトホール９を通してソース・ドレイン領域５に接
続されるソース・ドレイン電極１０を形成する。かくし
てオフセットゲート構造の薄膜トランジスタが完成す
る。
【００１１】なお、この発明は、上記実施例に限らず、
例えばゲート絶縁膜３上に形成されたゲート電極形成部
４をマスクとしてポリシリコン層２に高濃度不純物を注
入し、ゲート電極形成部４をエッチングすることにより
形成されたゲート電極７をマスクとしてポリシリコン層
２に低濃度不純物を注入すれば、ソース・ドレイン領域
５が高濃度不純物領域となり、この高濃度不純物領域間
におけるゲート電極７の両側端より外側に突出した部分
に対応するポリシリコン層２に低濃度不純物領域が形成
されたＬＤＤ構造の薄膜トランジスタを得ることができ
る。
例えばゲート絶縁膜３上に形成されたゲート電極形成部
４をマスクとしてポリシリコン層２に高濃度不純物を注
入し、ゲート電極形成部４をエッチングすることにより
形成されたゲート電極７をマスクとしてポリシリコン層
２に低濃度不純物を注入すれば、ソース・ドレイン領域
５が高濃度不純物領域となり、この高濃度不純物領域間
におけるゲート電極７の両側端より外側に突出した部分
に対応するポリシリコン層２に低濃度不純物領域が形成
されたＬＤＤ構造の薄膜トランジスタを得ることができ
る。
【００１２】また、上記実施例では、ゲート絶縁層３を
エッチングした後に不純物をポリシコン層２に注入して
いるが、これに限らず、予めゲート電極形成部４をマス
クとしてポリシリコン層２に不純物を注入した後、ゲー
ト電極形成部４をマスクとしてゲート絶縁層３をエッチ
ングするようにしてもよい。
エッチングした後に不純物をポリシコン層２に注入して
いるが、これに限らず、予めゲート電極形成部４をマス
クとしてポリシリコン層２に不純物を注入した後、ゲー
ト電極形成部４をマスクとしてゲート絶縁層３をエッチ
ングするようにしてもよい。
【００１３】
【発明の効果】以上説明したように、この発明によれ
ば、ソース・ドレイン領域間のチャネル領域の長さを決
めるゲート電極形成部の下にアンダーカット部を形成
し、このアンダーカット部に対応するゲート電極形成部
のオーバーハング部をエッチングすることにより、微細
なオフセット長を自己整合的に容易にかつ高精度に形成
することができる。したがって、この発明の方法で形成
された薄膜トランジスタは、逆バイアス印加時のリーク
電流を抑えられ、かつオン電流を大きくとることがで
き、液晶ディスプレイなどのドライバーに利用すること
ができる。また、この発明によれば、フォトリソグラフ
ィ工程はゲート電極形成部の形成時の１回のみとなり、
製造工程を簡単かつ短くできる。
ば、ソース・ドレイン領域間のチャネル領域の長さを決
めるゲート電極形成部の下にアンダーカット部を形成
し、このアンダーカット部に対応するゲート電極形成部
のオーバーハング部をエッチングすることにより、微細
なオフセット長を自己整合的に容易にかつ高精度に形成
することができる。したがって、この発明の方法で形成
された薄膜トランジスタは、逆バイアス印加時のリーク
電流を抑えられ、かつオン電流を大きくとることがで
き、液晶ディスプレイなどのドライバーに利用すること
ができる。また、この発明によれば、フォトリソグラフ
ィ工程はゲート電極形成部の形成時の１回のみとなり、
製造工程を簡単かつ短くできる。
【図１】この発明の一実施例において、第１工程を示す
断面図。
断面図。
【図２】この発明の一実施例において、図１に続く工程
を示す断面図。
を示す断面図。
【図３】この発明の一実施例において、図２に続く工程
を示す断面図。
を示す断面図。
【図４】この発明の一実施例において、図３に続く工程
を示す断面図。
を示す断面図。
２ ポリシリコン層 ３ ゲート絶縁層 ４ ゲート電極形成部 ４ａ オーバーハング部 ５ ソース・ドレイン領域 ６ チャネル領域 ７ ゲート電極
Claims (3)
- 【請求項１】 半導体層、ゲート絶縁層を形成した後、
このゲート絶縁層上にゲート電極形成部を所定形状に形
成し、 前記ゲート電極形成部をマスクとして前記ゲート絶縁層
をエッチングすることにより前記ゲート電極形成部の下
側にアンダーカット部を形成するとともに、前記ゲート
電極形成部をマスクとして前記半導体層にイオン注入
し、 前記アンダーカット部に対応する前記ゲート電極形成部
のオーバーハング部をエッチングすることにより前記ゲ
ート電極形成部よりも幅狭のゲート電極を形成する、 ことを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 前記ゲート電極形成部をマスクとして前
記半導体層に高濃度不純物をイオン注入し、前記ゲート
電極形成部よりも幅狭に形成されたゲート電極をマスク
として前記半導体層に低濃度不純物をイオン注入するこ
とを特徴とする請求項１記載の薄膜トランジスタの製造
方法。 - 【請求項３】 前記ゲート電極形成部をマスクとして前
記ゲート絶縁層をエッチングした後、前記半導体層にイ
オン注入することを特徴とする請求項１または２記載の
薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16335594A JP3374534B2 (ja) | 1994-06-23 | 1994-06-23 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16335594A JP3374534B2 (ja) | 1994-06-23 | 1994-06-23 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088434A true JPH088434A (ja) | 1996-01-12 |
| JP3374534B2 JP3374534B2 (ja) | 2003-02-04 |
Family
ID=15772319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16335594A Expired - Lifetime JP3374534B2 (ja) | 1994-06-23 | 1994-06-23 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3374534B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011086848A (ja) * | 2009-10-19 | 2011-04-28 | Sony Corp | 薄膜トランジスタの製造方法および液晶表示装置の製造方法 |
-
1994
- 1994-06-23 JP JP16335594A patent/JP3374534B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011086848A (ja) * | 2009-10-19 | 2011-04-28 | Sony Corp | 薄膜トランジスタの製造方法および液晶表示装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3374534B2 (ja) | 2003-02-04 |
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