JPH088434A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH088434A JPH088434A JP16335594A JP16335594A JPH088434A JP H088434 A JPH088434 A JP H088434A JP 16335594 A JP16335594 A JP 16335594A JP 16335594 A JP16335594 A JP 16335594A JP H088434 A JPH088434 A JP H088434A
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Abstract
おいて、微細なオフセット長を容易にかつ高精度に得
る。 【構成】 ソース・ドレイン領域5間のチャネル領域6
の長さを決めるゲート電極形成部4の下にアンダーカッ
ト部3aを形成し、このアンダーカット部3aに対応す
るゲート電極形成部4のオーバーハング部4aをエッチ
ングすることにより、チャネル領域6の幅よりも幅狭の
ゲート電極7を形成する。したがって、ゲート電極7の
外側に突出した部分のチャネル領域6部分のオフセット
長は、ゲート絶縁層3のアンダーカット部3aに対応す
るゲート電極形成部4のオーバーハング部4aの突出幅
にほぼ一致する。このため、オーバーハング部4aをエ
ッチングすることにより微細なオフセット長を自己整合
的に容易にかつ高精度に形成できる。
Description
ース・ドレイン領域を有する薄膜トランジスタの製造方
法に関する。
されたソース・ドレイン領域を有するポリシリコン薄膜
トランジスタは、ゲート電圧を逆バイアスにしたときに
大きなリーク電流が生じるという特徴があり、このリー
ク電流を低減する一つの方法としてオフセットゲート構
造が考えられている。オフセットゲート構造とは、ソー
ス・ドレイン領域間のチャネル領域よりゲート電極を小
さく形成した構造であり、ゲート電極の両側端より外側
に突出したチャネル領域部分の長さをオフセット長とい
う。
ランジスタは従来、次のように製造されている。まずセ
ラミックやガラスなどの絶縁性基板上にポリシリコン層
をパターン形成し、その上にゲート絶縁層を形成する。
さらにゲート絶縁層上にフォトリソグラフィ法でフォト
レジストパターンを形成し、このフォトレジストパター
ンをマスクとしてイオン注入することにより、ポリシリ
コン層にソース・ドレイン領域を形成する。次にフォト
レジストパターンを除去後、ゲート絶縁層上にアルミニ
ウムなどのゲート電極形成層を形成し、その上に再度フ
ォトリソグラフィ法でフォトレジストパターンを作る。
このとき、フォトレジストパターンは、ソース・ドレイ
ン領域間のチャネル領域より小さく作られている。そし
て、このフォトレジストパターンをマスクとしてゲート
電極形成層をエッチングすることにより、ゲート電極を
チャネル領域より小さく形成し、オフセットゲート構造
の薄膜トランジスタを完成させる。
な従来の製造方法では、オフセットゲート構造を得るた
めにソース・ドレイン領域形成時とゲート電極形成時の
計2回、フォトリソグラフィ工程を必要とするので工程
が複雑かつ長くなる問題点があった。また、通常、オフ
セット長はあまり長くするとトランジスタのオン電流が
低下してしまうので、1μm以下が望ましいが、上記の
従来の製造方法では、2回のフォトリソグラフィ工程の
関連でオフセット長が決るため、微細なオフセット長を
得るためには、各フォトリソグラフィ工程において高い
アライメント精度や加工精度が要求されるという欠点が
あった。この発明の目的は、ゲート電極側端とソース・
ドレイン領域間の長さを容易にかつ高精度に作ることが
でき、しかもフォトリソグラフィ工程の回数を減らすこ
とができる薄膜トランジスタの製造方法を提供すること
にある。
ゲート絶縁層を形成した後、このゲート絶縁層上にゲー
ト電極形成部を所定形状に形成し、このゲート電極形成
部をマスクとして前記ゲート絶縁層をエッチングするこ
とにより前記ゲート電極形成部の下側にアンダーカット
部を形成するとともに、前記ゲート電極形成部をマスク
として前記半導体層にイオンを注入し、この後前記アン
ダーカット部に対応する前記ゲート電極形成部のオーバ
ーハング部をエッチングすることにより前記ゲート電極
形成部よりも幅狭のゲート電極を形成するようにしたも
のである。
チャネル領域の長さはゲート電極形成部の幅で決り、ゲ
ート電極の両側端から外側に突出したチャネル領域部分
の長さであるオフセット長はゲート絶縁層に形成された
アンダーカット部に対応するゲート電極形成部のオーバ
ーハング部の突出幅にほぼ一致し、このオーバーハング
部のエッチング量によりオフセット長を自己整合的に容
易にかつ高精度に形成することができ、またフォトリソ
グラフィ工程はゲート電極形成部を形成する時の1回の
みとなり、製造工程が簡単かつ短くなる。
工程順に示す断面図である。これらの図を参照して以下
一実施例について説明する。まず図1に示すように、セ
ラミックやガラスなどからなる絶縁性基板1の上面にポ
リシリコン層2をパターン形成する。次に、図2に示す
ように、全表面に酸化シリコンなどからなるゲート絶縁
層3を形成し、このゲート絶縁層3でポリシリコン層2
を覆う。さらにゲート絶縁層3上にクロムなどからなる
ゲート電極膜を形成し、このゲート電極膜上にフォトレ
ジストを形成した上フォトリソグラグィ技術によりゲー
ト電極形成部4を所定形状に形成する。
ゲート絶縁層3をエッチングすることにより、図3に示
すようにゲート絶縁層3の膜厚を薄くするとともにゲー
ト電極形成部4の下にアンダーカット部3aを形成す
る。ここで、ゲート電極形成部4をマスクとする場合、
ゲート電極形成部4上に残存するフォトレジスト(図示
せず)は、残存したままでも、あるいは除去しておいて
も構わない。このときのエッチングは、等方性のドライ
エッチング、例えばCF4+O2ガスを用いたアノードカップ
ルのプラズマエッチングが好ましいが、異方性のドライ
エッチングでもよく、またウエットエッチングでもよ
い。この後、ゲート電極形成部4をマスクとして不純物
をポリシリコン層2にイオン注入し、熱処理することに
よりソース・ドレイン領域5を活性化する。これによ
り、ポリシリコン層2にはゲート電極形成部4の幅だけ
離れて一対のソース・ドレイン領域5が形成され、この
ソース・ドレイン領域5相互間におけるゲート電極形成
部4の幅に対応する部分がチャネル領域6となる。
エッチングすることにより、ゲート絶縁層3のアンダー
カット部3aに対応するゲート電極形成部4のオーバー
ハング部4aおよび上部を均等に除去し、ゲート絶縁層
3のアンダーカット部3a相互間の幅にほぼ対応するゲ
ート電極7を形成する。このときのエッチングは、等方
性エッチングであり、例えばウエットエッチングが好ま
しいが、等方性のドライエッチングでも良い。これによ
り、ゲート電極7がチャネル領域6より小さいオフセッ
トゲート構造が得られる。ここで、ゲート電極7の側端
とソース・ドレイン領域5との間の長さ、すなわちオフ
セット長は、ゲート絶縁層3のアンダーカット部3aに
対応するゲート電極形成部4のオーバーハング部4aに
ほぼ一致する。この方法では、オフセット長がゲート電
極形成部4のオーバーハング部4aのエッチング量によ
って決まるため、エッチング時間を制御することにより
オフセット長を正確に制御でき、これによりオフセット
長を自己整合的に容易にかつ高精細に形成できる。
成したならば、図4に示すように層間絶縁膜8を全表面
に形成する。そして、この層間絶縁膜8とゲート絶縁層
3に、ポリシリコン層2のソース・ドレイン領域5に到
達するようにコンタクトホール9を開け、さらにそのコ
ンタクトホール9を通してソース・ドレイン領域5に接
続されるソース・ドレイン電極10を形成する。かくし
てオフセットゲート構造の薄膜トランジスタが完成す
る。
例えばゲート絶縁膜3上に形成されたゲート電極形成部
4をマスクとしてポリシリコン層2に高濃度不純物を注
入し、ゲート電極形成部4をエッチングすることにより
形成されたゲート電極7をマスクとしてポリシリコン層
2に低濃度不純物を注入すれば、ソース・ドレイン領域
5が高濃度不純物領域となり、この高濃度不純物領域間
におけるゲート電極7の両側端より外側に突出した部分
に対応するポリシリコン層2に低濃度不純物領域が形成
されたLDD構造の薄膜トランジスタを得ることができ
る。
エッチングした後に不純物をポリシコン層2に注入して
いるが、これに限らず、予めゲート電極形成部4をマス
クとしてポリシリコン層2に不純物を注入した後、ゲー
ト電極形成部4をマスクとしてゲート絶縁層3をエッチ
ングするようにしてもよい。
ば、ソース・ドレイン領域間のチャネル領域の長さを決
めるゲート電極形成部の下にアンダーカット部を形成
し、このアンダーカット部に対応するゲート電極形成部
のオーバーハング部をエッチングすることにより、微細
なオフセット長を自己整合的に容易にかつ高精度に形成
することができる。したがって、この発明の方法で形成
された薄膜トランジスタは、逆バイアス印加時のリーク
電流を抑えられ、かつオン電流を大きくとることがで
き、液晶ディスプレイなどのドライバーに利用すること
ができる。また、この発明によれば、フォトリソグラフ
ィ工程はゲート電極形成部の形成時の1回のみとなり、
製造工程を簡単かつ短くできる。
断面図。
を示す断面図。
を示す断面図。
を示す断面図。
Claims (3)
- 【請求項1】 半導体層、ゲート絶縁層を形成した後、
このゲート絶縁層上にゲート電極形成部を所定形状に形
成し、 前記ゲート電極形成部をマスクとして前記ゲート絶縁層
をエッチングすることにより前記ゲート電極形成部の下
側にアンダーカット部を形成するとともに、前記ゲート
電極形成部をマスクとして前記半導体層にイオン注入
し、 前記アンダーカット部に対応する前記ゲート電極形成部
のオーバーハング部をエッチングすることにより前記ゲ
ート電極形成部よりも幅狭のゲート電極を形成する、 ことを特徴とする薄膜トランジスタの製造方法。 - 【請求項2】 前記ゲート電極形成部をマスクとして前
記半導体層に高濃度不純物をイオン注入し、前記ゲート
電極形成部よりも幅狭に形成されたゲート電極をマスク
として前記半導体層に低濃度不純物をイオン注入するこ
とを特徴とする請求項1記載の薄膜トランジスタの製造
方法。 - 【請求項3】 前記ゲート電極形成部をマスクとして前
記ゲート絶縁層をエッチングした後、前記半導体層にイ
オン注入することを特徴とする請求項1または2記載の
薄膜トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16335594A JP3374534B2 (ja) | 1994-06-23 | 1994-06-23 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16335594A JP3374534B2 (ja) | 1994-06-23 | 1994-06-23 | 薄膜トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH088434A true JPH088434A (ja) | 1996-01-12 |
JP3374534B2 JP3374534B2 (ja) | 2003-02-04 |
Family
ID=15772319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16335594A Expired - Lifetime JP3374534B2 (ja) | 1994-06-23 | 1994-06-23 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3374534B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011086848A (ja) * | 2009-10-19 | 2011-04-28 | Sony Corp | 薄膜トランジスタの製造方法および液晶表示装置の製造方法 |
-
1994
- 1994-06-23 JP JP16335594A patent/JP3374534B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011086848A (ja) * | 2009-10-19 | 2011-04-28 | Sony Corp | 薄膜トランジスタの製造方法および液晶表示装置の製造方法 |
Also Published As
Publication number | Publication date |
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JP3374534B2 (ja) | 2003-02-04 |
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