JP3159713B2

JP3159713B2 - デジタル化ビデオシーケンス符号器における運動推定回路

Info

Publication number: JP3159713B2
Application number: JP54011398A
Authority: JP
Inventors: ベリフエミネ，フアビオ; ボラーノ，ギアンマリオ; ガンデイニ，マルコ; ガリノ，ピエランジエロ; トリエリー，アレツサンドロ; マルチシオ，マウロ; フイノテロー，アンドレア; モンベール，フレデリツク; ドジモン，ステフアニー; グンム，マルテイン; ニコラズ，デイデイエ; マツタヴエリー，マルコ
Original assignee: クセルト―セントロ・ステユデイ・エ・ラボラトリ・テレコミニカチオーニ・エツセ・ピー・アー
Priority date: 1997-03-14
Filing date: 1998-03-12
Publication date: 2001-04-23
Anticipated expiration: 2018-03-12
Also published as: AU711190B2; DE69803266D1; US6122320A; JPH11510994A; WO1998042137A1; CA2255900A1; ES2169507T3; ATE209423T1; EP0919099A1; CA2255900C; AU6831098A; DE69803266T2; EP0919099B1

Description

【発明の詳細な説明】ここに記載された発明は、デジタル化ビデオ信号処理
に係り、特に、デジタル化ビデオシーケンスの符号化又
は圧縮化における運動推定回路に関する。以下、非制限
的な例として、国際規格ISO/IEC13818−２（ISO/MPEG2
としても公知）に従ったシーケンスが参照されるが、本
発明は該規格に開示されたものと類似の原理に従って符
号化又は復号化されたシーケンスに適用することもでき
る。簡単のため、以下においてこれらのシーケンスをMP
EG2ビデオシーケンス又はデータと称する。

周知のように、この規格は、デジタル記憶及びデジタ
ルビデオ通信のためのビデオシーケンスの符号化（又は
圧縮化）表現を規定し、また復号化処理を定める。符号
化処理は、この規格には定められてなく、本質的にハイ
ブリッド符号化であり、時間冗長性を減じるべく運動推
定による時間予測技術を使用し（規格により定められる
階層レベルの一つに対応したピクセル集合のレベル、例
えばマクロブロックレベルにて）、かつ、空間冗長性を
減じるべく現ピクチャー又は現ピクチャーと予測ピクチ
ャー間の有為な差に適用される２次元変換技術を使用す
る。（例えば予測及び／又は運動補償を用いた又は用い
ない）符号化手順に関する情報、運動情報、及び空間情
報は、シーケンス内に含められ、該シーケンスは、可変
長コードによる符号化の後に伝送又は記憶される。復号
化するには、その表示のために元のピクチャーシーケン
スを回復するまで、連続ステップにて圧縮シーケンスを
処理することを伴う。さらなる詳細は、規格ISO/IEC111
72−２（ISO/MPEG1）及びD.J.ルギャル（Le Gall）によ
る論文「MPEGビデオ圧縮アルゴリズム」、信号処理：ピ
クチャー通信、第４巻、第２号、129頁以降、だけでな
く上記規格にも記載されている。

一般に、運動情報は、１又はそれより多い基準ピクチ
ャー内のマクロブロックが有する位置に対する、現ピク
チャー内の輝度マクロブロック（16x16ピクセル）の変
位を表す１又はそれより多いベクトルを含み（ベクトル
の数は、ピクチャーのタイプ及び要求される予測のタイ
プに依存する）、かつ、推定エラーの指標を与える「コ
スト」を含む。基準ピクチャーは、イントラ−ピクチャ
ー符号化が為されたピクチャー（Ｉピクチャー）、すな
わち、ピクチャー自身内に含まれる情報のみを用いて符
号化されたピクチャー、又は予測により符号化されたピ
クチャー（Ｐピクチャー）、すなわち、現ピクチャー
と、１又はそれより多い過去の基準ピクチャーを用いた
運動補償を伴った予測により得られたピクチャーとの差
が符号化されたピクチャーである。運動推定ユニットに
より与えられるベクトルは、コスト関数を最小化するベ
クトルである。すなわち、運動推定は、基準ピクチャー
内で現マクロブロックと最もマッチするマクロブロック
を識別する。運動情報は、符号化コスト関数を評価する
ためのパラメータとして用いることもでき、符号化の質
と伝送すべき情報量の間の最良のトレードオフを生じる
予測戦略を適用することを可能にする。

運動推定で最も一般に採用されるマッチング基準（又
はコスト関数）は、現ピクチャー内のマクロブロック内
の輝度ピクセルと、基準ピクチャー内のサーチ領域内の
マクロブロック内の相同ピクセルとの平均絶対差又は平
均二乗差（又はエラー）である。理論的には、最高のマ
ッチングマクロブロックが実際に識別されるために、サ
ーチ領域内の全ての可能なマクロブロック位置が考慮さ
れるべきであり（全サーチ）、さらに、信頼できる推定
とするためにサーチ領域は相対的に広くしなければなら
ない。マクロブロックが256個のピクセルを含み、各マ
クロブロックに対して幾つかのベクトル／コストの対が
計算されるべきことを考慮すると、特に生放送で必要と
なる実時間推定が実行される場合には、運動推定に固有
の計算負担は非常に厳しいことは明らかである。１秒当
たり数10億回の操作が要求されることが概算されてい
る。

当該技術に習熟したものには公知のように、このよう
な高い処理パワーは、専用ハードウエアによってのみ得
ることができ、該専用ハードウエアは、好ましくは集積
回路形式にて作られる。大量のデータを外部メモリから
処理ユニットに転送する必要性は、処理速度の制限を来
すのであるが、この必要性を回避するために、処理ユニ
ットとメモリの両方を同じチップ上に含むことが望まし
い。しかし、現在の集積回路製造技術では、妥当なコス
トで処理ユニットとメモリを同じチップ上に形成するこ
とはできない。従って、各動作サイクルでの新しいデー
タの要求と、そのデータを外部メモリから処理ユニット
に転送する必要とが両立した処理技術、及び外部メモリ
が使用される。

市販コンポーネントや文献に開示された多くの提案
は、決定性サーチ（すなわちサーチポイントの配置が予
測可能なサーチ）を行うこと、及びいわゆるシストリッ
クアレイプロセッサーを用いて必要な計算を行うことに
より、上記必要性に応じる。シストリックアレイは、実
質的に並列処理システムであり、個々のユニットは、あ
る規則に従ってピクセルと関連し、コスト関数の実質的
に反復計算を行うべく適当に接続される。決定性サーチ
は、上記全サーチ又は階層サーチとできる。階層サーチ
は、一連の全サーチと見ることができ、サーチポイント
が配置されているグリッドのサイズが固定されているの
ではなくステップ的に変わる。このような種類のサーチ
により、サーチ領域において適切にステップサイズと走
査規則を選ぶことにより、マクロブロックの実質的な部
分は、あるステップからその次のステップへと変化せ
ず、各ステップにおいて処理ユニットに与えられるべき
新しいデータの量は制限されて維持されることは明らか
である。

シストリックアレイを用いた解決策の例は、論文「ビ
デオ圧縮のためのVLSIアーキテクチャー−一サーベイ
（VLSI Architectures for Video Compression−A Surv
ey）」、P.パーシェ（Pirsch）他、Proceedings of the
IEEE、Vol.83、No.2、1995年２月、220頁以降、に開示
されている。階層サーチに基づいた解決策は、論文「MP
EG2ビデオ符号化のための広いサーチレンジを有した実
時間運動推定及び補償LSI（A Real−time Motion Estim
ation and Compensation LSI with Wide−Search Range
for MPEG2 Video Encoding）」K.スグリ（Suguri）
他、IEEE International Solid State Circuits Confer
ence、サンフランシスコ（米国）、1996年２月８〜10
日、ペーパーFP15.1、に特定的に開示されている。

明らかに全サーチは、サーチ領域内で最高にマッチン
グしたマクロブロックを識別するが、現在の回路の処理
パワーでは、制限された領域（典型的な最大変位が、垂
直方向で±８ピクセルであり、水平方向で±16ピクセル
である）内でしかサーチかできない。このような領域
は、明らかにピクチャーの非常に小さい部分であり（CC
IR601又はMPEG2規格によると数百の行と列を有するピク
セルマトリックスから成る）、結果として得られる質は
常に満足できるものではない。

スグリ他による論文に開示されたような階層サーチ
（３ステップのサーチアルゴリズムであり、最下位のス
テップはサーチ領域内の４ピクセルから１ピクセルのみ
を考慮することにより、データの4:1サブサンプリング
を行い、２番目と３番目のステップはそれぞれ±１ピク
セル及び±0.5ピクセル内にて全サーチを行う）は、サ
ブサンプリング比に対応する範囲まで計算負担を軽減す
るが、十分なものではなく、さらに、該階層サーチは、
半ピクセル及び双対主（dual prime）運動推定に適用で
きない。

文献に開示された異なる技術は、いわゆる「遺伝アル
ゴリズム（genetic algorithms）」を使用し、これらは
複雑な最適化問題を解決するために数年来用いられてい
る。これらのアルゴリズムは、発見的な方法を表し、サ
ーチ空間において全サーチを行わず、よって、コスト関
数の探索された絶対最小の達成を保証しない。しかし、
絶対最小に非常に近い解決策を与え得るものではある。
運動推定におけるこのようなアルゴリズムの使用は、K.
Hung−Kei Chow及びMing L.Liouによる論文「ビデオ
圧縮のための遺伝運動サーチアルゴリズム（Genetic Mo
tion Search Algorithm for Video Compression）」、I
EEE Transactions on Circuits and Systems for Video
Technology、Vol.3、No.6、1993年12月、440頁以降、
に提案されている。基本的なアイデアは、異なるステッ
プで最良の候補ベクトルを得るサーチを分割することで
ある（母集団発生）。新しい母集団の各々は、前の母集
団の幾つかの最良ベクトル（父）にバイナリ操作（クロ
スオーバー）を行うことにより前の母集団から得られる
遺伝情報（息子ベクトル）を含む。

このようなアルゴリズムの変更が、M.MattavelliとD.
Nicoulazにより提出された論文「MPEG2符号化のための
低複雑性運動推定アルゴリズム（A Low Complexity Mot
ion Estimation Algorithm for MPEG−2 Encodin
g）」、Hamlet RACE 2110 Workshop、Rennes、1996年２
月27日〜28日、に開示されている。この変更は、推定の
質を改善し処理を簡単にすることを狙っており、主に以
下のものに関係する。すなわち、クロスオーバーオペレ
ーターがもはや突然変異されることのないクロスオーバ
ー操作；前に受け取った基準ピクチャー内の幾つかの周
囲マクロブロックの最良ベクトルを用いることによる、
マクロブロックの第１母集団の発生；及び擬ガウス分布
をしたランダムベクトルの使用に関係する。

本発明は、上記アルゴリズムに基づいた運動推定を行
うための高フレキシブル回路を提供する。この回路は、
予測モードの選択においてはもとより、類似又は異なる
回路により得られた候補運動ベクトルの精密化をも行う
のに用いることができる。

本発明による回路の特徴は、添付の請求の範囲におい
て定められる。

以下、本発明は添付図面を参照して詳細に開示され
る。

− 図１は、MPEG2シーケンスを発生できる符号器の概
略的な機能ブロック図である。

− 図２は、単一チップとして作られた場合の、本発明
による回路の入力及び出力を描いた図である。

− 図３は、複数チップ回路のブロック図である。

− 図４は、本発明の一般的なブロック図である。

− 図５〜図９は、図４の回路における幾つかのユニッ
トのブロック図である。

− 図10〜図12は、図４の回路におけるデータ転送のタ
イム図である。

− 図13は、テストユニットのブロック図である。

− 図14と図15は、本回路に関連した外部メモリにおけ
るデータ編成図である。

− 図16〜図18は、本回路と外部メモリをインターフェ
ースするユニットのブロック図である。

− 図19と図20は、図18に示されたロジックネットワー
クの動作のフローチャートである。

図面について詳細に説明する前に、デジタル化ピクチ
ャー内のピクセルの階層配置、及びMPEG2規格で使用さ
れるような予測戦略に関する幾つかの定義を思い出すこ
とにする。輝度サンプル及びクロミナンスサンプル（ピ
クセル）の両方が、各々8x8マトリックス（各々８ピク
セルからなる８行）から成るブロックにグループ化され
る。特定数の輝度ブロックとクロミナンスブロック（例
えば、４ブロックの輝度データと対応する２ブロックの
クロミナンスデータ）がマクロブロックを形成する。デ
ジタル化ピクチャーは、マクロブロックのマトリックス
から成り、そのサイズは、選ばれたプロファイル（すな
わち解像度）、及び電源周波数に依存する。例えば、50
Hzの電源の場合には、該サイズは、18x32マクロブロッ
クからなる最小から、72x120からなる最大までの範囲と
できる。ピクチャーは、フレーム構造（次の行のピクセ
ルは異なるフィールドに属する）、又はフィールド構造
（全てのピクセルは同じフィールドに属する）を有する
ことができる。従って、マクロブロックも同様にフレー
ム又はフィールド構想を有することができる。ピクチャ
ーは、ピクチャーのグループに編成され、そこでは第１
ピクチャーは常にＩピクチャーであり、それに続いて幾
つかのＢピクチャー（双方向補間ピクチャーであり、こ
れは前方若しくは後方予測又は両方の予測が為されたも
のである。ここで「前方」は、予測が前の基準ピクチャ
ーに基づいていることを意味し、「後方」は、予測が未
来の基準ピクチャーに基づいていることを意味する。）
があり、それに続いてＰピクチャーがある。Ｐピクチャ
ーは、Ｂピクチャーの予測に用いられており、Ｉピクチ
ャーの直後に符号化される。

図１を参照すると、ソース（図示せず）が、上記階層
構造により構成されたデジタルサンプルを符号器又は送
信器にライン１を介して与える。ライン１上のシーケン
スは、コード化順、すなわち予測のために基準ピクチャ
ーを利用するピクチャー前に基準ピクチャーを利用可能
にする順に既に構成されていることが仮定される。サン
プルストリームは、運動推定ユニットSMにより受け取ら
れる。運動推定ユニットSMは、コード化されるピクチャ
ー内の各マクロブロックに対して１又はそれより多い運
動ベクトル、及びその各ベクトルに関連するコスト又は
エラーを計算して送出する。用語「コスト」と「エラ
ー」は、ベクトルに関する場合には、明細書を通じて同
じ意味で用いられる。ブロックSMは、基準ピクチャーを
も記憶するため必要なメモリを含む。

マクロブロックに対する運動ベクトルの決定は、最も
一般的な場合には連続した３ステップとできる。第１ス
テップは、１組の候補ベクトルの決定であり、第２ステ
ップ（従来の多くの符号器では不要であり、よって、第
１ステップが実際の運動推定を表す）は、第１ステップ
で計算されたベクトルの精密化であり、第３ステップ
は、予測モードの選択である。そのため、ブロックSM
は、３つのカスケード状要素SM1,SM2,SM3から成るよう
に示されており、その各々では上記ステップのうちの一
つが行われる。ブロックSM1は、所与のマクロブロック
構造に対して可能な予測の各タイプに対して１つの候補
ベクトル及び関連コストを発生する。さらに特定する
と、「フレーム」ピクチャーに対して、予測は、完全マ
クロブロックに関する「フレーム」;2つのフィールド別
々に関する「フィールド」；ダブルフィールド予測及び
２つの予測のクロス結合（トップ−ボトムフィールド）
から成り、予測マクロブロックを生じる「デュアルプラ
イム」とできる。フィールドピクチャーに対して、予測
は、上記「フレーム」、「フィールド」及び「デュアル
プライム」予測に実質的に類似した「フィールド」、16
x8又は「デュアルプライム」とでき、唯一の相違は、
「フィールド」予測が、同じ又は異なるパリティを有す
るフィールドと関係し、16x8予測が、マクロブロックの
上半分又は下半分（８連続行）と関係することである。
ブロックSM2は、ベクトル転送で要求されるビット量に
関係した重みで各候補ベクトルを重み付けすることによ
り、いわゆる「ゾーン」内、すなわちマクロブロックサ
イズよりも僅かに大きい所定サイズのピクセル組内で徹
底的なサーチを行う。SM2もまた、各予測タイプに対す
るベクトルと関連コストを発生する。最後に、ブロック
SM3は、考慮しうる全体の符号化コスト、すなわち予測
に固有のコスト、及び予測又は運動補償を不要にするコ
ストを評価し、最も適した予測戦略、すなわち伝送され
るべき情報の量と質の間のより良いトレードオフを与え
る戦略を決め、実際の運動ベクトルを与える。

そのタスクを実行するために、ユニットSMが、例えば
サイズ、符号化タイプ、構造及び所謂「一時基準」のよ
うなピクチャー特性についての情報（すなわち、シーケ
ンスをコード化順に構成する際にピクチャーに為される
一時変位についての情報）、並びに精密化のための重み
及び予測選択のためのコストについての情報を要求する
ことは、上記説明から明らかである。図面を簡単にする
ために、そのような情報はライン１上に存在することが
仮定される。

ビデオサンプル、運動ベクトル及び予測情報は、SMに
よりライン３を介して、全体をCODで示された実際の符
号化（又は圧縮）ユニットに送られる。CODの入力に
て、減算器STは、Ｐ及びＢピクチャーの場合に、回路PR
により与えられた基準ピクチャーを現ピクチャーから減
算し、その差を回路Ｔに送る。回路PRは、予測及び運動
補償を行う。回路Ｔは、２次元変換（特に、離散コサイ
ン変換）を計算し、量子化器Ｑが後ろに接続される。量
子化情報は一方では符号器CDに送られ、他方ではピクチ
ャーを再構成するためのローカル復号器に送られる。符
号器CDは、可変長コードに従って量子化情報を符号化
し、符号化情報をライン５を介して受信器又はメモリ装
置に送る。ローカル復号器は、本質的に逆量子化器IQと
逆変換を計算する回路ITとから成る。ITからの出力信号
は、加算器ADにおいて予測ピクチャーに加算され、PR内
に記憶され、遅延要素RT内で適当に遅延させられる。そ
の結果得られるものが、新しい予測のためにPRに送られ
る。PRはまた、予測及び運動補償に必要な全ての情報を
SMから受け取る。予測ピクチャーはまた、SMに送られて
基準ピクチャーとして用いられる。ライン４は、SMとPR
間のこのような情報交換を可能にする接続全体を略示す
る。

本発明の回路は、ブロックSM1〜SM3のいずれの一つの
タスクでも実行するのに用いることができる。単一の回
路が、これらのブロックのうちの一つのタスク、又は或
アルゴリズム手段が採用された際には、ブロックSM2
（ブロックSM2が不要な場合には、ブロックSM1）のタス
クに加えてブロックSM3のタスクを実行できる。

図２は、本発明による回路が単一の集積回路コンポー
ネント（チップ）IMから成る場合には、以下の入力及び
出力を備えることを示す。

− ビデオデータ用の２つの入力接続又はバス６、７及
び出力接続又はバス８、 − 処理に要求される情報（以下、処理パラメータと称
す）及び処理結果（ベクトルと関連コスト）用の入力接
続又はバス９及び出力接続又はバス10、 − 外部メモリSDとの接続用の双方向接続又はバス11、 − 外部コントローラーCPから来る又はに向けられる情
報及び制御信号用の双方向接続又はバス12、 − 本回路の自己テストに関係した信号用の双方向接続
又はバス13、 − 従来のクロック、イネーブル信号及びリセット信号
をIMに与える別の入力グループ（全体が14にて示され
る）。

バス６〜10は、実質的に図１の接続１、３、４に対応
し、ビデオデータ又はパラメータ抽出に関係する同期信
号をも伝送する。例として、バス６〜10上のクロック周
波数18MHzと、SDでの読み出し／書き込み用周波数54MHz
が必要に応じて参照される。SDへの及びからのデータ転
送用のこのような周波数は、速度とメモリコストとの間
の良好な妥協である。本発明を理解するのに興味ある主
同期信号は、ピクチャー同期信号（その周期はピクチャ
ー内のマクロブロック数に依存する）、及びマクロブロ
ック同期信号（その周期は18MHzクロック信号の420パル
ス分である）である。同期信号は、有効データ信号も含
む。

ビデオデータ用の入力／出力バスは、以下において
「ピクチャーバス」とも称し、処理パラメータ及び処理
結果用の入力／出力バスは、以下において「情報バス」
とも称す。

回路の用途が何であれ、ピクチャーバス６は、処理さ
れるピクチャーのピクセルをIMに与える。ベクトルを決
定する際には、それらのピクチャーの１つ又はそれより
多くのものが基準ピクチャーとしても働く。本回路がベ
クトル精密化のために動作し基準ピクチャーのピクセル
をIMに与える際には、ピクチャーバス７が使用される。
出力ピクチャーバス８は、符号器内の次のユニットにビ
デオデータを伝送する。有利には、輝度に対しては、マ
クロブロックの16ピクセル行が次の行に移る前に読み出
され、一方、クロミナンスに対しては、ピクセル対Cb,C
rが順に読み出されるように、バス６〜８上のビデオデ
ータが編成される。IMに到着する又はIMより放出される
ビデオデータは、一時的にSD内に記憶される。

処理パラメータは、入力情報バス９を介して又はコン
トローラーCPにより与えられる。符号化及びピクチャー
構造のタイプに関係するパラメータは、ピクチャーレー
トで与えられ、その他のものはマクロブロックレートで
与えられる。IMがSM1（図１）の機能を実行する場合に
は、要求される全ての情報がコントローラーCPにより与
えられ、その際には入力情報バスは使用されない。IMが
SM2及び／又はSM3の機能を実行する場合には、IMは、符
号化及びピクチャー構造のタイプに関するパラメータ、
上流回路SM1（又はSM2）により与えられるベクトル、及
びなんらかのコスト情報を入力情報バス９を介して受け
取る。重みは、CPにより与えられる。代替として、ベク
トル精密化及び予測選択の場合にも、ピクチャーレート
にて変わる情報が、CPにより与え得る。

ピクチャー構造に依存して、ここに記載の模範的実施
態様では、IMは、フレームピクチャーの場合には各マク
ロブロックに対して７つのベクトル／コスト対が計算で
き（すなわち、フレーム予測に対して１つ、フィールド
予測に対して４つ（すなわち、２つのフィールドの可能
な各組合せにつき１つ）、及びデュアルプライム予測に
対して２つ）、フィールドピクチャーの場合には８つの
ベクトル／コスト対が計算できる（すなわち、フィール
ド予測に対する１フィールドにつき１つ、16x8予測に対
して４つ（すなわち、２つの半フィールドの可能な各組
合せにつき１つ）、及びデュアルプライム予測に対して
２つ）。

有利には、メモリSDはSDRAM（Synchronous Dynamic R
AM）メモリであり、これは、基準イメージ、処理すべき
入来データ、及び処理結果（すなわち、ベクトル及び関
連コスト）をそれらが下流のユニットに送られる前に記
憶する。メモリSDが編成される方法は、本発明の主題で
はない。しかしながら、記載をより明瞭にするために、
模範的な編成についての詳細の一部が、図14と図15を参
照して後に与えられる。

外部コントローラーCPは、通常運転中、立ち上げ段階
において回路の初期化に要求される全ての情報をIMに与
え、ベクトル精密化用の重みマトリックスがピクチャー
レートにて変化する際には該重みマトリックスを含め
て、ピクチャーレートにて要求されるパラメータをIMに
与える（又は与え得る）。

図３に示されているように、IMと同様の複数のチップ
IM1...IMnが鎖構造にて共に接続でき、より高い処理パ
ワーが得られる。しかしながら、各鎖は、図２における
単一チップのように動作する傾向にある。すなわち、各
鎖は、場合によっては予測選択と共同して上記機能の一
つのみを行うことができる。図３に示されたような２つ
のカスケード状鎖が、候補ベクトルの決定及びベクトル
精密化の両方を行うべく設けられなければならない。単
一チップが機能の一つを行い、複数チップ構造が他の機
能を行うような、混合解決策も可能である。候補ベクト
ルを決定するため、複数チップ構成は、サーチ領域のサ
イズの拡大を可能にし、又は１マクロブロック当たりの
マッチング数を増加することを可能にする。ベクトル精
密化のため、ゾーンのサイズが増大できる。チップIM
1...IMnは、同じ外部コントローラーCP及び同じピクチ
ャーバス６、７に接続される。図面に示されているよう
に、全てのチップが同じサーチウインドウ上で動作しな
ければならない場合には、それらは同じメモリSDを共有
できる。というのは、メモリバス11内で利用可能なバン
ド幅全体が利用されるからである。もし異なるサーチウ
インドウ上での異なるチップによる動作が要求されるな
らば（前方及び後方予測では異なる基準ピクチャーが要
求されるので、双方向予測の際に必要となる）、鎖内の
回路はそれぞれのメモリに接続されなければならない。
各チップは、直接、例えば情報バス10を介して若しくは
好ましくは専用ライン100を介して、又は外部メモリSD
が全てのチップに共用されている際には外部メモリSDを
介して、中間処理結果を後続のチップに与える。鎖の最
後のチップIMnは、ビデオデータ、パラメータ及びベク
トル／エラーを出力ピクチャー及び情報バス８、10上に
送り出す。

図４は、回路IMの一般的なブロック図を示す。回路の
必須のコンポーネントは、操作ユニット（モジュール）
M1,M2であり、これらの操作ユニットは、候補運動ベク
トルを計算し又は類似回路により計算された候補ベクト
ルを精密化するためのサーチアルゴリズムを実行し、及
び／又は場合によっては予測戦略を選択するのに必要な
操作を実行する。示された実施態様では、２つのモジュ
ールM1,M2が使用されている。２つのモジュールの存在
は、一方のサイドにおける性能ともう一方サイドにおけ
るチップ領域及び製造コストとの間の妥当なトレードオ
フを表し、さらに、実時間動作要求を満たすことを可能
にする。実際、第２マクロブロック周期が各マクロブロ
ックの処理に割り当てられるべく、マクロブロック周期
の実質的な部分は、SDからIMへのデータ転送により占め
られる。すなわち、２つのモジュールを用いることによ
り、２マクロブロック周期毎に、２マクロブロックに対
する運動／予測情報が発生される。モジュールM1,M2
は、ハードウエア−ソフトウエア混合アプローチに基づ
いており、ピクセル情報からベクトルのコストを計算す
るのに専用ハードウエアが用いられ、専用ハードウエア
を制御するRISC（Reduced Instruction Set Computer）
プロセッサーは、候補運動ベクトルを計算するようにプ
ログラム化される。これらのモジュールは、サーチウイ
ンドウ（現マクロブロックに対して非対称的に配置する
こともできる）及び現マクロブロックを記憶するための
内部メモリを含む。２つの異なるマクロブロックを同時
に独立して処理するために、２つのモジュールが用いら
れ、回路IMはMIMD（Multiple Instruction,Multiple Da
ta）構造を構成し、各モジュールは異なるピクセル（複
数データ）上で異なる方式（複数命令）にて振る舞うこ
とができる。マクロブロックに対する処理の終わりに、
異なる予測モードに対する最良のベクトルと関連コスト
が外部メモリSDに送られる。

本発明の好ましい実施態様においては、候補ベクトル
の決定に関する限り、モジュールは上記論文に開示され
た遺伝アルゴリズムを実行し、それらの構造はこの用途
に最適化される。より良い理解のため、アルゴリズムの
主なステップをここにまとめる。

− 初期化:Nベクトル又は染色体からなる第１組（初期
母集団）が発生される。この組は以下のものから成る。
すなわち、（論文に報告されている例では９個までの）
ベクトルのグループであって、前に受け取った基準ピク
チャー内の現マクロブロックを取り囲む同数のマクロブ
ロックと関連し、かつ、一時的な相関を表すベクトルの
グループ；空間相関を表す、前のマクロブロックの運動
ベクトル（空間的な意味において考慮されたもの、すな
わち、２つのマクロブロックが同じ行に属する場合に
は、現マクロブロックのちょうど前にコード化されたマ
クロブロック、又は新しい行の始まりにおける前の行の
第１マクロブロック）；上述したベクトルの各々にラン
ダムベクトルを加えることにより得られる別のベクトル
のグループ。初期母集団は、情報バス９を介して与えら
れる別のベクトル（ガイドベクトル）を含むこともでき
る。ガイドベクトルもまた、ピクチャー又はピクチャー
間に存在する相関を表し、最良にマッチングするマクロ
ブロックを検索するのを容易にするよう働く。

− 評価：各ベクトルは、平均絶対差をコスト関数とし
て用いることにより評価される。

− 選択：ベクトルが並べられ、部分集合（例えば９個
の最良ベクトル）が、別のベクトル発生（反復）を計算
するのに使用するためにモジュール内に記憶される。

− 反復：これは例えば３ステップにて実行される。各
ステップにおいて、前のステップの終わりに維持された
部分集合のベクトルが、それらの半ベクトル和を計算す
ることにより結合され、息子ベクトルのグループ（例え
ば10）が得られる。現在の世代の母集団は、ランダムベ
クトルを各息子ベクトルに加えることにより完成され
る。ベクトルは、上述のように評価される。

− 終了：（次のマクロブロックの処理で使用されるべ
き）マクロブロック全体に関する予測に対する最良候補
ベクトルと共に、各予測タイプに対する最良ベクトルと
関連コストがSD内に記憶される。

上述したように、ベクトル精密化の場合には、モジュ
ールM1,M2は、各候補ベクトルを適当な重みで重み付け
することにより、ゾーン内で最良にマッチングするマク
ロブロックを徹底的にサーチするように、プログラム化
される。

モジュールM1,M2の構造は、図５〜図７を参照してさ
らに詳しく開示される。

モジュールM1,M2は、２つの内部バス15、16に接続さ
れる。

バス15は、外部コントローラーCPとの情報の交換のた
め、及びモジュール自身と回路内の他のユニット間での
情報の交換のため（特に、以下で説明するように、モジ
ュールが内部メモリΜＰにアクセスするため）働く。外
部コントローラーCPとの情報交換は、インターフェース
ICを介して制御される。インターフェースICは、IMの状
態をモニターするためだけでなく、スタート段階におい
て構成レジスターを初期化し必要なプログラムをロード
するため、及び通常動作中に処理パラメータと重みマト
リックスを書き込むために、CPがIMにアクセスするのを
可能にする。ICは、モジュールM1,M2及びコントローラ
ーCPのバス15へのアクセスを仲裁する仲裁ユニットを含
む。この仲裁は、モジュールが相互に排他的な方法にて
アクセスを得て、かつ、モニタリング及びデバッギング
のためにCPが常にM1,M2の動作を中断し得るように行わ
れる。インターフェースICのタスクを行う装置は、当該
技術では周知である。

バス16は、外部メモリSDに書き込まれる又はSDから読
み出されるべきデータを伝送する。バス16は、一方サイ
ドでは、モジュールM1,M2の入力／出力ポートに接続さ
れる。この入力／出力ポートは、サーチウインドウ及び
現マクロブロックに属するピクセルをモジュール内にロ
ードし、ベクトル／コスト対を送り出す。バス16は、他
方サイドでは、バッファーB1〜B3に接続され、バス６、
７から来るビデオデータを一時記憶し、バス８上に送
り、また、ピクチャーバス（例えば８ビット）上で使用
されるフォーマットとバス16（例えば16ビット）上で使
用されるフォーマット間でデータパラレル度を変換す
る。通常、バッファーB1〜B3は、ピンポン方式にて動作
する２つのセクションに分割される。

バス16は、さらに、情報バスマネージャーIBを介して
情報バス９、10に接続される。情報バスマネージャーIB
は、これらのバスから来る又はこれらのバスに向かう情
報の転送を管理する。該情報は、以下のことが可能であ
る。

− バス16を介してIM内のユニット間で交換すること、 − 空電方式にてIM内の他のユニットへ同報通信するこ
と、 − IBの内部ユニットと外部メモリSD間で交換するこ
と、 − 外部コントローラーCPによりバス15を介して読み出
す／書き込むこと（上述のように、処理パラメータはCP
により与え得る一方、内部レジスタはテスト及び診断目
的のために読み出し得る）、 − 複数チップ構成における回路の異なるチップIMi間
で交換すること。

中間処理結果の転送が専用ライン100を介して行われ
る複数チップ構成に属する回路の場合、専用ライン100
は、情報バスマネージャーIBに接続される。

IBの構造は、図８を参照してさらに詳細に開示され
る。

バス16を介してのデータ転送は、メモリインターフェ
ースISの協力の下、マイクロプログラム化制御ユニット
GC（全体又は内部コントローラー）により制御される。
制御ユニットGCは実質的に以下のことを行わなければな
らない。

− 回路内の動作の全体フローを制御すること、 − 一般タイミング同期を発生して回路ブロックに配る
こと、 − 内部回路アクティビティを外部同期と同期させるこ
と、 − バス16上の全データ転送（以下「トランザクショ
ン」という）を開始すること、 − モジュールの動作を開始すること。

制御ユニットGCは、パラメータ、特に、ピクチャーレ
ートで変化し情報バス９を介して回路に到来しIB及び別
の内部バス19によりGCに送られた処理パラメータにも応
答する。

GCは、本質的にカウンターグループとマイクロプログ
ラム化シーケンサーから成る。ソース及びデスティネー
ションインターフェース、並びに、場合によっては、転
送されるべきデータブロックサイズ及びその位置を識別
することにより、GCは、シーケンサーメモリ内の命令に
基づいて、データを転送しなければならない２つ（又は
それより多い）ユニットをアドレス指定する。GCは、デ
ータ転送を管理するのみで、ユニットの内部アドレスを
計算することはしない。GCの構造は、図９を参照してさ
らに詳細に開示される。トランザクションのスケジュー
ルは、図10〜図12を参照して開示される。

一旦コントローラーGCが転送に関連するユニットを識
別すると、全ての必要なアドレス指定信号及び制御信号
を発生することにより、インターフェースISは、ハード
ウエアー構造を介してデータ転送用メモリSD（図２）へ
の実際のアクセスを管理する。インターフェースISは、
２つのブロックSAG,SSGを含む。最初のブロックSAGは、
データブロックを読み出す／書き込むべくSDにアクセス
するためのアドレスを発生する。このデータブロックの
サイズは、各操作のため又はメモリをリフレッシュする
ためにGCにより通信され得る。一方、二番目のブロック
SSGは、SAGから受け取った情報を用いて、個々のメモリ
位置内で実際の読み出し及び書き込みコマンドを発生す
る。これらのコマンドは、接続110に送られる。接続110
は、SDにより送り返されたデータ転送管理に関する信号
も伝送する。ISは、該データ（ピクセルと処理結果の両
方）には無関係（透過的）であり、該データは、バス16
を介してIMからSDに又はその逆に直接通る。よって、図
２と図３のライン11は、実際には接続110とバス16の適
当な線を含む。インターフェースISは、転送処理におい
てはマスターユニットとして動作し、一方、他のユニッ
トはスレーブユニットである。SAGとSSGの構造は、図16
〜図20を参照してさらに詳細に開示される。

本回路は、内部メモリΜＰとテストユニットTEをさら
に含む。

メモリΜＰは、従来のランダムアクセスメモリであ
り、該ランダムアクセスメモリは、IMがベクトル精密化
を行う際にCPにより与えられた重みマトリックスを記憶
する。メモリΜＰは、モジュールM1,M2により補助メモ
リとして使用されることもできる。

テストユニットTEは、規格IEEE1149.1に従った所謂JT
AG（Joint Test Action Group）インターフェースであ
る。テストユニットTEは、バス13を介して従来のテスト
コントローラー（図示せず）に接続され、次の標準入
力、すなわちTMS（JTAG Test Mode Selection）、TCK
（Test Clock for JTAG Interface）、TDI（JTAG Test
Data In）、TRST（JTAG Test Reset）、及び標準出力TD
O（JTAG Test Data Out）を有する。ユニットTEは、図1
3（上記入力／出力が示されている）を参照して以下に
説明されるように拡張され、回路の全てのビルトイン自
己テスト特性の制御を可能にする。この目的のため、TE
は、バス15、16に接続された全てのリソースにバス15、
16を介してアクセスする。さらに、TEは、モジュールM
1,M2に（バス17を介して）、及びメモリΜＰとGC内のメ
モリに（バス18を介して）直接アクセスし、これらのメ
モリ内での自己テスト機能を制御し且つテストステータ
ス情報とテスト結果を受け取る。

図５を参照して、モジュールMi（ｉ＝1,2）は本質的
に以下のものを含む。

− ベクトル発生ユニットGV。これは、回路機能と選択
されたアルゴリズムに依存して、運動ベクトルを計算
し、かつ、モジュール内の他のユニットを制御する。

− 第１及び第２メモリMM,MF。これらはそれぞれ、現
マクロブロック、及び基準ピクチャー（フレームピクチ
ャーの場合には前のＩ又はＰピクチャー、又は、フィー
ルドピクチャーの場合には各フィールドに対して前の２
つのＩ又はＰフィールド）から抽出されたサーチウイン
ドウを記憶する。

− アドレス発生ユニットGIN。これは、GVにより与え
られたベクトル及びバス16を介して与えられた制御信号
を利用することにより、MF及びMMに対する読み出しアド
レス及び書き込みアドレスを発生する。

− ピクセルプロセッサー又はマッチングエンジンCE。
これは、回路が実行すべき機能に依存して、ベクトルに
関係するコスト又は異なる予測タイプを決めるのに要求
されるピクセル上での算術演算を行う。CEは、コントロ
ーラーCCE（実質的にはレジスターバンク）に接続され
る。コントローラーCCEは、CEが所与の動作段階におい
て実行すべき動作の種類、及び運動ベクトルについての
情報をGVから受け取る。この運動ベクトルは、MPEG2規
格に従い、操作情報をも含む。

− 記憶及び分類ユニットSU。これは、マクロブロック
に関する処理の間、ベクトルと対応コストをCEから受け
取り、以下のことを行う。すなわち、所与のタイプのエ
ラーに対してエラーランクに従ってベクトルをソート
し、最良のベクトル（すなわち、最低エラーに関係のベ
クトル、例えば９つの最良ベクトル）を利用可能に保つ
こと；予測タイプに従ってベクトル／エラー対を分類
し、そのタイプの予測に対する候補ベクトルとして使用
されるべき各予測タイプに対して最良のベクトルを記憶
すること；候補ベクトル決定の場合に後続のマクロブロ
ックの処理に使用するため（９最良ベクトル／エラー
対）又は精密化のため（予測の各タイプに対する候補ベ
クトル）、外部メモリ又は他の回路ユニットに対して記
憶ベクトル／エラー対を利用可能にすること、及び前に
計算され、GVに対して利用可能にされるべきベクトル／
エラー対を外部メモリから受け取ること。SUの構造は、
図７を参照してさらに開示される。

− SUをバス16に接続するインターフェースIB16。これ
は、SU内で使用されるフォーマットとバス16上のフォー
マット間の必要なフォーマット変換を行い、バス16から
SUへ及びその逆に転送されるべきデータを一時記憶し
て、外部メモリでの読み出し／書き込み（一般にバース
ト、すなわちワードグループによる）の様式、及びSU内
でメモリ位置を適当にアドレス指定する必要をマッチン
グさせる。

− 遺伝アルゴリズムにより要求されるランダムベクト
ルの発生器GVC。

− ローカルレジスタバンクRL。これは、モジュール状
態のように外部に対して利用可能にされるべき情報だけ
でなく、例えばバス15を介してコントローラーGC（図
４）により与えられた情報であって、モジュールの動作
をスタートさせ同期させるのに必要な情報をも記憶す
る。

− メモリテストユニットUTM。これは、テストユニッ
トTE（図４）と共同して、GV内の内部メモリだけでな
く、メモリMF,MMをもテストする。

モジュールは、内部バス20を含み、ユニットCE,CCE,S
U,GVC,RL,UTMは、内部バス20に直接接続される。これに
より、インターフェースIBUを介して、前記ユニットを
バス15又はベクトル発生ユニットGVのどちらかに接続す
ることが可能となる。ベクトル発生ユニットGVは、バス
30を介してIBUに接続される。IBUにより、ベクトル発生
ユニットGVをバス15に接続することも可能となる。よっ
て、IBUは、必要なフォーマット変換に加えて、特定の
動作段階で要求される接続を設定するスイッチングネッ
トワークを含むこととなる。GV自身により制御される動
作（一般的に言えば、モジュールレジスタへの書き込み
又はモジュールレジスタからの読み出し）の場合には、
適切な接続がGVにより設定され、モジュール内のユニッ
トがバス15にアクセスする場合には、外部コントローラ
ーインターフェースIC（図４）により設定される。

メモリMMは、明らかに現マクロブロックの16x16ピク
セルを記憶する。これは、ピンポン方式にて動作する２
つのユニットを含み、各々は、128個の16ビットワード
（すなわち128ピクセル対）を記憶するように構成され
る。各書き込み操作は、同時に２つのピクセルに関係
し、各読み出し操作は同時に８つのピクセルに関係す
る。MMから読み出されたピクセルは、バス21に送られ
る。このような構成により伴うマトリックスジオメトリ
を用いて適当な操作を可能にするために、メモリMMは、
好ましくはレジスタファイルとして作られる。MMに対す
る制御信号及びアドレス信号は、GINにより接続22を介
して与えられる。

メモリMFは、候補ベクトル決定のため、サーチウイン
ドウを記憶するように構成される。該サーチウインドウ
は、ここで非制限的例として記載されて本発明の実施態
様では、96x64ピクセル（6x4マクロブロック）のサイズ
を有する。ベクトル精密化のため、MFは、例えば４マク
ロブロックに対応するサイズを有するゾーンを記憶す
る。メモリMFは、６つのメモリユニットから構成され、
該メモリユニットの各々は、16x64ピクセル（すなわ
ち、４マクロブロックの垂直ストライプ）の記憶容量を
有する。これは、例えば各々64ビットからなる128ワー
ドに編成されている（すなわち、各ワードは８ピクセル
のデータから成る）。有利には、各ユニットは、２つの
要素を有し、各要素は、32ビットからなる128ワードを
記憶する。というのは、当該技術に習熟したものには公
知のように、これら２つの要素の全体の領域は、ユニッ
ト自身の要求される全体記憶容量を有する単一要素が占
める領域より小さいからである。MFに対するアドレス信
号及び制御信号は、GINにより接続27を介して与えられ
る。

MF内の６つのユニットは、それらが候補ベクトル決定
を行う回路に属するか、又はベクトル精密化を行う回路
に属するかのどちらかに依存して、異なる様式にて編成
される。

候補ベクトル決定において、メモリMFの容量全体が、
サーチウインドウを記憶するのに要求され、６つのユニ
ットは、書き込み及び読み出しの両方において個別にア
クセスされる。書き込みでは、隣接マクロブロックに対
するサーチウインドウは、４マクロブロック分の垂直ス
トライプだけ異なっているということを利用しており、
その結果、各マクロブロックサイクルにてこのストライ
プのみがMFに書き込まれ、それにより１ユニットを更新
する。読み出しについては、好適実施態様において用い
られた遺伝アルゴリズムは、実質的にランダムに選ばれ
た基準マクロブロックと現マクロブロックを比較するこ
とを要求し、よって、サーチウインドウ内のランダムポ
イントへのアクセスが可能でなければならない。

ゾーンのみが記憶されるベクトル精密化において、６
つのユニットは、ピンポン方式にて動作する２つのメモ
リバンクを形成する。しかしながら、この場合には、隣
接マクロブロックを処理するのに用いられるべきゾーン
は、なんらかの相対位置を有し得るし、よって、どんな
新しいマクロブロックサイクルにてもゾーンのデータ全
体はMF内にロードされる。確かに各ゾーンは２つの部分
から作られており、その各部分は、（フレームピクチャ
ーに対する）基準ピクチャーの２つのフィールドの一
つ、又はフィールドピクチャーに対する基準フィールド
の一つと関係する。ゾーンサイズが与えられると、ベク
トル精密化においても、MFへの各書き込み操作は、ユニ
ットの一つを更新する。関係するサーチ領域（一般には
20x20ピクセル）内での徹底的なサーチにより要求され
る様式を有した読み出しが行われる。

MF内の個々のユニットは、入力バス23（例えば32ビッ
トパラレル度にて動作する）を介してデータを受け取
り、入力バス23は、16−32ビットデータパラレル度コン
バーターCPDを介してバス16に接続される。MFから読み
出されたデータは、192ビットパラレル度にて動作する
出力バス24上に与えられる（すなわち、24ピクセルが一
度に読み出される）。このことにより、17個の隣接ピク
セル（半ピクセル補間及びデュアルプライム予測に要求
される別のピクセルに加えてマクロブロック行全体）
が、各クロックサイクルにて実際に読み出される。同時
に読み出された17ピクセルを、「グループ」と称する。
MFの出力バス24は、バレル（barrel）シフターBSに接続
され、バレルシフターBSは、接続25を介して制御ユニッ
トCCEにより与えられた適当な制御信号に従って、MFか
ら読み出された24ピクセルのストリング内で対象の17連
接ピクセルを選択し、選択されたピクセルをCEに接続さ
れたバス26上に与える。ブロックCCEは、GVにより与え
られる運動ベクトルの最下位ビット及びグローバルコン
トローラーGC（図４）から送られる構成情報を利用する
ことにより、制御信号を発生する。BSのタスクを実行す
る回路は、当該技術では周知である。

アドレス発生ユニットGINは、書き込みモードにおい
て、バス16を介して外部メモリインターフェースIS（図
４）と協力することにより、ユニットMM,MFをアドレス
指定する。候補ベクトル決定の間にMF内に書き込む際に
は、上述のように６つの要素が周期的に更新されてサー
チウインドウの基点が周期的にシフトすることが考慮さ
れる。読み出しにおいては、GINは、GVにより与えられ
るベクトルのx,y成分値を用いてMFのアドレスを計算す
る。GINは、特定の実行操作に依存して、両方のメモリ
の同時読み出し、又はそれらの１つだけの読み出しを生
じ得る。動作モードの読み出し情報は、接続25を介して
CCEにより与えられると仮定される。

ベクトル発生ユニットGVは、１クロックサイクル当た
り１命令を実行できるパイプラインRISCアーキテクチャ
ーに基づいている。記憶されるプログラムに依存して、
GVは、ベクトル決定、ベクトル精密化、予測選択又はテ
ストのためのどんな所望のアルゴリズムも実行できる。
ベクトル決定及び精密化並びに予測選択が関係する限
り、ユニットGVは、２つのタイプのデータ、すなわちベ
クトル（各命令にて２成分の別々の処理が必要）とエラ
ー（データ項目全体の処理が必要）を処理できなければ
ならない。このため、それは、各々がベクトル及びエラ
ー専用の幾つかの（例えば16）レジスタを備えたレジス
タファイルを含む。レジスタ構成は、レジスタがベクト
ル又はエラーをそれぞれ記憶する２つのセクションを物
理的に含む場合でさえ、単一のロジックアドレスがベク
トル及びエラーに関係するような構成である。処理のた
めのベクトル又はエラーの選択は、命令の適当なコード
化により得られる。

GVは、５つのグループの命令、すなわち算術及びロジ
ック命令；テスト命令；ブランチ及びジャンプ命令；外
部アクセス命令；同期命令を使用する。命令セットは、
初期化段階にバス15及びインターフェースIBUを介してG
V内にロードされる。ローカルレジスタRLを介して、ベ
クトル発生ユニットGVは、グローバルコントローラーGC
（図４）から適当な制御信号を受け取る。この点に関
し、グローバルコントローラーにより、動作サイクルの
異なる瞬間にプログラムの異なる部分を実行させ得るこ
とが予想される。算術命令により、加算、減算、ロジッ
ク結合、比較及びシフトが実行できる。シフトは、実際
の乗算器を必要とすることなく、除算及び乗算を行うた
めの役立つ。エラーに対する操作のため、最大及び最小
を決定することも可能である。同期命令に関しては、同
期命令は、GVをモジュール内の他のユニットと同期させ
るための「ウエイトオン（waiton）」命令を含む。

GVのアーキテクチャーは、これらの種類のユニットの
実質的に標準アーキテクチャーであり、詳細に説明する
必要はないであろう。しかしながら、より良い理解のた
めに、それを図６に概略的に示す。図中、 − RAMは、従来の命令メモリを示し、バス15及び30を
介して外部コントローラーにより書き込まれ、そのビル
トイン自己テストケイパビリティが備わる。

− CUは、制御ユニット全体（プログラムカウンター、
RAMコントロール装置、ブランチングユニット・・・）
を示し、バス30を介してアドレス指定される。

− DECは、命令復号器とパイプラインコントロール装
置を含み、外部アドレスだけでなくGV内の異なるブロッ
クに対しても制御信号及びアドレス指定信号を発生す
る。

− GPRは、上述のように編成されたレジスタファイル
であり、バス30又は算術ロジックユニットALUの出力に
接続されたデータ入力、及び２つのデータ出力を有す
る。これら２つのデータ出力は、操作の観点から見て、
ベクトルに関してのみ分離している。

− MUXは、パイプライン及び伝送ユニットだけでな
く、ALUに対する異なるタイプの入力を選択するマルチ
プレクサーを含む。MUXは、復号器から（即値デー
タ）、ローカルレジスタから（接続300）、及び外部ユ
ニットから（接続301）データを受け取り、外部ユニッ
トに（常に接続301を介して）データを伝送できる。接
続300から302は、バス30の一部である。

− 算術ロジックユニットALUは、２つのベクトル成分
に２つの独立操作を行うか、又はエラーに単一操作を行
う。

ピクセルプロセッサーCEは、同時に処理され且つバス
26、21を介してBS及びMMにより与えられたピクセルグル
ープ内の相同ピクセルを比較することにより、現マクロ
ブロックと基準マクロブロック間の平均絶対エラーを計
算するように構成される。回路が予測選択を行う場合に
は、CEは、イントラピクチャー符号化に関連するコスト
も計算する。エラー計算は、マクロブロック全体（16ラ
インエラー）及びその２つの半分（８ラインエラー）に
亘って実行され、その結果、各マクロブロックに対して
３つのエラーが発生される。当業者には明瞭なように、
これら３つのエラーにより、MPEG2規格により許容され
る全てのタイプの予測に対するコストが評価できる。エ
ラーは、CCEにより与えられる夫々のベクトルと共に、
接続28を介してソートユニットSUに与えられる。基本エ
ラー計算では、マクロブロック内の各ピクセル行に対し
て１クロックサイクル（54MHzにて）が要求される。回
路は、行内の隣接ピクセル間の補間（水平補間）及び／
又は隣接行内の隣接ピクセル間の補間（垂直又は対角線
補間）を行うことにより、整数ピクセルに対するエラー
を計算でき、また、このために、別のクロックサイクル
が要求される。エラーは、処理されたピクセルからのdc
成分除去を行って又は行わずに計算され得る。dc成分の
値も、CEにより計算される。dc除去は、該規格で要求さ
れる２次元変換の良好な性能のために要求される。CE内
で実行されるこのタイプの操作は、接続25を介してCCE
により与えられる制御信号により指示される。

よって、CEは以下のものを計算する。

ａ）一般表式を有する３つのエラー値。ここで、P_SW（i,j）は、サー
チウインドウ内で考慮される基準マクロブロック（又は
マクロブロックの半分）内のｊ番目行のｉ番目ピクセル
（場合によっては補間されている）であり、P_MC（i,J）
は、現マクロブロックのＪ番目行のｉ番目ピクセルであ
り、Ｎは、エラーがマクロブロック全体に関係している
か又はマクロブロックの半分に関係しているかに依存し
て、16又は８である。DC_SW,DC_MCは、それぞれ基準マク
ロブロック又は現マクロブロック（マクロブロック全体
又はマクロブロックの半分に関係する）のdc成分であ
り、一般表式により与えられる。ここで、Ｐは、場合によっては、現
マクロブロック又は基準マクロブロックのピクセルであ
る。

ｂ）予測選択中、次表式により与えられるイントラピクチャーコスト。

明らかに、dc除去が要求される場合にのみ、DCは０と
異なる。

CEは、本質的にパイプラインアーキテクチャーユニッ
トに存し、ここでは、パイプラインステージは、CEが所
与の瞬間に実行する特定の計算に依存して、異なってイ
ネーブルされ得る。操作段階、操作モード及び回路機能
に依存して、CEは以下の操作を実行する。

１）基準マクロブロック内のグループ又は連続グループ
に属するピクセル、及びピクセルベーシスによるピクセ
ルに対する補間（必要ならば）。さらに詳細には、Ａ
（ｋ）によりｋ番目の現在ピクセル（ｋ＝0...15）を示
し、Ｂ（ｋ）により対応する前のピクセルを示すと、以
下のピクセルの一つは次のように計算される。

Q₁（ｋ）≡Ａ（ｋ）整数ピクセル Q₂（ｋ）≡（Ａ（ｋ）＋Ｂ（ｋ）＋１）/2 デュアル
プライム整数又は垂直補間 Q₃（ｋ）≡（Ａ（ｋ）＋Ａ（ｋ＋１）＋１）/2 水平
補間 Q₄（ｋ）≡（Q₂（ｋ）＋Q₂（ｋ＋１））/2 対角線補
間 Q₅（ｋ）≡（Q₂（ｋ）＋Q₂′（ｋ＋１））/2 デュア
ルプライム及び垂直補間 Q₆（ｋ）≡（Q₅（ｋ）＋Q₅（ｋ＋１））/2 デュアル
プライム及び対角線補間 Q₂とQ₃の表式おける加数「＋１」は、規格により要求
されるピクセル値の四捨五入を表す。Q₅の表式における
項Q₂′（ｋ）は、補間に関係する前の行に関するピクセ
ルQ₂（ｋ）である。

2a）dc除去を用いたエラー計算の場合：現マクロブロッ
ク及び基準マクロブロックの行に対するdc成分、及びピ
クセルベーシスによるピクセルに関する計算;16又は18
行に関する成分の累算、及び累算された値の平均化。

2b）行に対するエラー計算、16又は18行に亘る累算、及
び累算結果の平均化。

さらに、予測選択の場合には、次の操作が行われる。

３）現マクロブロックの行に対するdc除去を用いたイン
トラピクチャーコスト計算;16行のコストの累算、及び
累算結果の平均化。

４）イントラピクチャー符号化が為されるピクチャーの
場合、フレーム又はフィールド離散コサイン変換を用い
た符号化のためのコスト評価。

上記数学的な関係式が与えられれば、上記操作を行う
ことができる算術ユニットを設計する上で当業者には問
題は無い。

ランダムベクトル発生器GVCは、線形フィードバック
シフトレジスタの使用に基づいており、ベクトルの各成
分に対してランダム数の擬ガウス分布を与えるように構
成される。所望の分布は、ランダム数の基本セットに反
転及び乗算を行うことにより得られる。分布の両方向に
おける分散は、ベクトル発生ユニットGV又は外部コント
ローラーにより調整できる。GVCは、GVによるリクエス
トを受け取る際にはGVにベクトルを与える。このリクエ
ストが、新しいベクトルの発生を開始する。一旦特定の
分布が知られると、この種の発生器の設計は、当業者に
は問題ではない。

メモリテストユニットUTMは、モジュールのメモリ内
にてビルトイン自己テスト特性と協同する傾向のあるユ
ニットである。UTMは、一方のサイドにおいて、バス17
に接続され、TE（図４）からテスト制御信号を受け取
り、TEにテスト結果及びステータス情報を送る。もう一
方サイドにおいて、UTMは、接続又はバス31を介してM
F、MMに接続される。接続又はバス31を介して、UTMは、
テストに関係する特定メモリ要素をアドレス指定し、テ
ストデータを要素に送り、それからテスト結果を受け取
り、また、RAM（図６）へのアクセスのためにテストデ
ータをバス20へ送る。

図７は、ソート及び分類ユニットSUの機能概略を示
す。SUは、異なる操作段階において外部メモリSD、ベク
トル発生ユニットGV、及びピクセルプロセッサーCEによ
りアクセスされなければならない。外部メモリSDは、GV
に対する初期化ベクトル／エラー対をSU内にロードし、
マクロブロックの処理の終わりに最上ベクトル／エラー
対をSUから受け取る。ベクトル発生ユニットGVは、外部
メモリにより与えられたベクトル／エラー対を読み出
す。ピクセルプロセッサーCEは、ソート及び分類される
べきベクトル／エラー対を書き込む。SUは、機能的に２
つの部分に分割され、その第１の部分は、候補ベクトル
決定の間、ベクトルのソートを実行し（このため特定の
エラーのみ、例えば16ラインエラーを考慮し）、第２の
部分は、ベクトル／エラー対をベクトル精密化のための
予測、及び選択予測のタイプと関連付け、各タイプのエ
ラーに対して最良のベクトル／エラー対を記憶する。

この第１部分は、レジスタバンクSR（例えば、モジュ
ール内で実行される遺伝アルゴリズムの模範実施態様で
は９つ）、及びソートに必要な比較を行うソートロジッ
クSLを含む。レジスタSRは、CE（接続28）により書き込
まれ、GV（バス20を介して）から読み出され、外部メモ
リ（IB16に向かう接続32）により書き込み／読み出され
得る。処理中、コストがそれまで記憶された最低ベクト
ルのコストよりも低いときはいつでも、新しく受け取っ
たベクトル／エラー対が、バンクの適当なレジスタに記
憶される。このことは、接続140により略示されている
ように、SRからSLへの及びその逆へのベクトル／エラー
対の転送を要求する。ブロックWR1は、場合によって
は、外部メモリ又はGV、CE及びSLにより適当なレジスタ
への書き込み及び適当なレジスタからの読み出しを制御
する従来ユニットを略示する。ユニットWR1は、制御ロ
ジックCSUにより制御される。制御ロジックCSUは、必要
なモード情報を例えばCCE（接続25）から受け取り、ま
た、ソートロジックSLの動作を制御しインターフェース
IB16（接続32）を駆動する。

SUの第２部分は、レジスタバンクCR、及び分類ロジッ
クCLをも含む。レジスタバンクの各々は、エラータイプ
と関係し、そのタイプに対する最良ベクトルを記憶す
る。分類ロジックCLは、最良エラーを識別し適当なレジ
スタをアドレス指定するのに必要な比較を行う。例え
ば、同じパリティ及び奇数パリティ基準フィールドに夫
々基づくフィールドピクチャーのフィールド予測のため
に、２つのレジスタが要求される。逆に、他の４つのレ
ジスタは、８つのラインに関する予測と関連し、マクロ
ブロックの上半分又は下半分が考慮され得る。SRと同様
に、CRは、接続28を介してベクトル／エラー対を受け取
り、接続32を介して外部メモリにより書き込み／読み出
しでき、バス20を介してGVにより読み出し得る。さら
に、必要な比較を行う分類ロジックCLと接続141を介し
てベクトル／エラー対を交換する。ブロックWR2は、WR1
と同じタスクを有し、CLをも制御するCSUにより同様に
制御される。

ここで、モジュール操作をまとめる。

安定状態にある所与のマクロブロックに対する候補ベ
クトル決定を考えると（すなわち、基準ピクチャーが既
に利用可能であるとき）、現マクロブロックと関連サー
チウインドウ（さらに特定すると、前のマクロブロック
に対する記憶ウインドウと異なる部分）が、外部メモリ
から読み出され、メモリMM及びMF内にロードされる。さ
らに、ベクトル母集団の初期化に必要なベクトル／エラ
ー対が、外部メモリから読み出され、ソートユニットSU
内のレジスタSRを介してGVに転送される。それから、GV
は、上述のように、GVCにより与えられるランダムベク
トルをも用いることにより、ベクトル母集団の発生を開
始する。遺伝アルゴリズムの各反復ステップの間、ベク
トルは、マッチングエンジンCEを適切に設定するために
マッチングエンジンコントローラーCCEに、及び前記ベ
クトルにより識別されたマクロブロックをMFから読み出
すためにアドレス発生器GINに順に送られる。CEは、エ
ラー計算を行い、各反復ステップの終わりには、最良ベ
クトル（記載された例では９）が、次の世代を構築する
際に使用するためにベクトル発生ユニット内で保持され
る。エラー計算は、新しい各世代のベクトルに対して繰
り返される。全ての世代が考慮されたとき、最良の16ラ
インエラーを示す９ベクトルが、ソートユニットのレジ
スタSR内に記憶される一方、各種のエラーに対する最良
ベクトルが、レジスタCR内に記憶される。SR内の最良ベ
クトルもまた、次のフレームに関係する初期化段階にお
いて使用されるべく外部メモリSD（図２）に転送され、
次のマクロブロックに対してGVにより使用されるべく利
用可能に保持される。CR内のベクトルもまた、外部メモ
リに転送され、外部メモリからバス10上に出力するのに
要求される順にて読み出される。実際、２つのモジュー
ルは、ピクチャー内の同じ列に属する２つのマクロブロ
ックを同時に処理する。一方、ベクトルは、行毎に順に
バス10上に出力される。図３に示されたような複数チッ
プ構造に属する回路の場合には、SUから外部メモリへの
ベクトル転送は鎖内の最後のチップに関係するのみであ
り、他のチップで計算されたベクトルは次のチップのイ
ンターフェースIB（図１）に転送されることは予想され
る。

回路がベクトル精密化に使用される場合には、候補ベ
クトル決定に要求されるようなより広いサーチウインド
ウの代わりに、１ゾーンがMF内にロードされる。ベクト
ル発生ユニットGVとピクセルプロセッサーCEは、外部メ
モリから検索された候補ベクトル（CRとCLにより識別さ
れ分類された）を使用する。ベクトル精密化では、メモ
リMP（図１）内に記憶され且つバス15及びインターフェ
ースIBUを介してGVに到着した重みで候補ベクトルを重
み付けすることが要求される。GVは、ゾーンにおけるサ
ーチ領域内で徹底サーチにより要求されるようにベクト
ルを発生し、新しい各ベクトルに対して、CEは、必要な
らCRを更新して上述のように16ライン及び８ラインエラ
ーを計算する。処理の終わりには、ベクトル／エラー対
が、IB16、バス16及びIB（図５）を介してバス10（図
２）上に直接転送され得る。

最後に、予測選択のため、モジュールは、ベクトル精
密化の終わりに維持される候補ベクトルの組と関連エラ
ーを利用して、GV内に記憶された特定プログラムにより
要求される操作を実行し、ピクチャーに対する最良予測
モジュールが前方、後方又は双方向予測であるかどうか
を認識する。さらに、それは、上述のように、イントラ
ピクチャー符号化コストIPCを計算し、それと識別され
た最良予測モードに関連するエラーMAEとを比較する。
一般に、MAEがIPCを所与の閾値より大きく越えるとき、
イントラピクチャー符号化が選択される。予測選択にお
ける更なるステップは、双方向変換が計算される方法の
選択である。この点に関し、変換はフレーム又はフレー
ムベーシス上で計算され得ることが思い起こされる。す
なわち、イントラピクチャー符号化の場合には決定が関
連し、一方、予測の場合には選択は選択された予測のタ
イプに関連する。

図８を参照して、情報バスマネージャーIBは、本質的
に以下のものを含む。

− 第１入力及び出力インターフェースIIF1及びUIF1。
これらは、情報バス上で使用されるフォーマット（例え
ば４ビット）とバス16上で使用されるフォーマット間の
データパラレル度変換、及びデータ同期のため、バス９
及び10にそれぞれ接続される。

− IBを介して通る情報を一時記憶するためのバッファ
ーIBB。

− 制御ユニットIBC。

− 比較ロジックCM。

− 第２入力及び出力インターフェースIIF及びUIF2。
これらは、専用ライン100が、複数チップ構成における
チップ間で中間処理結果を転送するのに使用される場合
に、そのラインの入力及び出力ブランチ100E及び100Uに
それぞれCMをインターフェースする。

バッファーIBBは、単一ポートSRAM（Synchronous Ran
dom Access Memory）であり、これは、４つの独立バン
クB4〜B7に分割され、各々は例えば１ワード16ビットか
らなる128ワードを記憶する。それは、候補ベクトル決
定及びベクトル精密化に対する２つの異なる振る舞いに
従って、ピンポン方式にて動作する。

候補ベクトル決定のため、４つのバンクが２つの別々
のセクションとして動作する。各セクションは、ピンポ
ン方式にて働く２つのバンクから構成される。常に１つ
のセクションは、制御ユニットIBCが候補運動ベクトル
及びコストを含めてスケルトン情報バスを発生するため
に必要な情報（後に説明）を記憶するのに使用される。
もう一方のセクションは、運動ベクトルとコストを管理
する。

ベクトル精密化のため、回路IM内部でSD、モジュール
M1,M2、比較ロジックCM及びバッファーIBB自身の間で運
動ベクトル及びコストを転送するのに、３つのバンクが
使用され、また、インターフェースIIF1を介して来るデ
ータを、UIF1に送る前に記憶するにに、４番目のバンク
が使用される。後者のタスクは、バンクB4...B7の一つ
から次のものにマクロブロック周波数にて順に転送さ
れ、また、バンクからの読み出しは、他の３つでの書き
込みの後に開始し、それにより、入力情報バス９からの
データ読み出しと出力情報バス10へのデータ書き込みの
間の４マクロブロック周期遅延を与える。

制御ユニットIBCは、本質的に次のタスクを有する。

− 異なる情報に対する異なる規則を用いることによ
り、バッファーIBBをアドレス指定すること。アドレス
指定は、グローバルコントローラーGCにより与えられる
マクロブロックレート同期に従って行われる。

− 情報バス９からピクチャーレートデータを抽出し、
それらをIB自身内部及びIM内部の他のユニットに（特に
バス19を介してGC（図４）に）利用可能にすること。

− 構成フラグ、ピクチャーレートデータ、マクロブロ
ックアドレス、及びバス15を介してグローバルコントロ
ーラーGCにより与えられる同期信号、並びに候補運動ベ
クトル及び候補ベクトル決定における関連コストを使用
することにより、スケルトン情報バスを作ること。

− 複数チップ構成におけるパイプライン処理のため、
運動ベクトル及びコストを供与すること。

− バス15を介して読み出し及び書き込み操作に対処す
ること。

制御ユニットIBCは、内部バス102、103、104、105を
介して入力インターフェースIIF1,IIF2、比較ロジックC
M及び出力インターフェースUIF1に接続される。それ
は、バス16にも接続される。

比較ロジックCMは、回路の複数チップ構成において、
チップ内のモジュールM1,M2により計算されたベクトル
のコストと、鎖内の前のチップで計算されたベクトルの
コストとを比較するべくイネーブルされ、下流チップに
より少ないコストを有するベクトルを伝える。それは、
２組のレジスタを有し、その第１の組は、ローカルにて
処理された運動ベクトル及びコスト（例えば６ベクトル
／コスト対）を記憶するのに使用され、一方、第２の組
は、分散パイプライン処理の結果（例えば12ベクトル／
コスト対）のためのバッファーである。CMは、インター
フェースIIF2,UIF2（それぞれバス103及び108を介してC
Mに接続される）を介してベクトル／コスト対を受け取
り又は送り出し、又は、それはモジュールM1,M2（図
４）からそれらをバス16を介して受け取り、常にバス16
を介してベクトル及びコストをSD内に直接書き込むこと
ができる。

IB内部の種々のユニットも、適当な同期信号を受け取
る。同期信号は、一般にCKで示され、情報バスに関連し
た同期信号（ピクチャー及びマクロブロック同期信号並
びに有効データ信号）だけでなく、全てのユニットに与
えられる54MHzのクロック信号、インターフェース及び
比較ロジックCMに与えられる18MHzのクロック信号を含
む。マクロブロック同期信号及び有効データ信号も、IB
により出力情報バス10に関連付けられる。

IB及びその部分に関係した動作のフローは、以下のよ
うにまとめることができる。

− 初期運動ベクトル（候補又はガイドベクトル）及び
コストが、バッファーIBB内に記憶され、処理開始前に
モジュールM1,M2のレジスタに転送される。

− ベクトル処理が終了するとき、運動ベクトルとコス
トが、出力情報バス10又は専用リンク100を使用して
（複数チップ構成において）チップ間で伝えられ、比較
ロジックCMにおいてローカルに比較される。一般に、同
じ時間インターバルの間、多くのチップが、同じ処理マ
クロブロックに属する運動ベクトル（特定の複数チップ
構成に依存して、同じ又は異なるベクトル）に対して作
用し、それにより、分散パイプライン処理を利用する。

− 遅延が処理の終了とデータ出力の間に存在するか否
かに依存して、複数チップ構成の最後のチップは、処理
結果をSD内記憶するか又はバッファーIBB内に直接記憶
する。前者の場合、その遅延に対応する時間周期の後
に、データがSDから抽出され、バッファーIBBに再度記
憶される。

図９を参照して、グローバルコントローラーGCは、マ
クロ命令シーケンサーSEQ、２組のレジスタRG1,RG2、カ
ウンタグループCNT、出力ロジックネットワークLUS、及
び制御ユニットUCCを本質的に含む。このマクロ命令シ
ーケンサーSEQは、プログラムカウンタCPRにより制御さ
れ、プログラムカウンタCPRは、マクロ命令実行を順に
制御する。

マクロ命令シーケンサーSEQは、回路の初期化段階に
おいてバス15を介して外部コントローラーCPにより与え
られる命令セットを記憶する。これらの命令は、バス16
でのピクセル又はベクトル転送、又はグローバルコント
ローラー自身のレジスタへの及びそれらの間での操作パ
ラメータの転送に本質的に関係する。各命令は、命令自
身の実行に割当てられた時間を定める同期情報だけでな
く、GCがスタートするべき操作を定める操作コードを含
む。命令は、接続40を介して制御ロジックUCCに送ら
れ、制御ロジックUCCは、それらを復号化し、その結
果、適当な動作を開始させる。命令の終わりにプログラ
ムカウンタCPRがシーケンサーSEQを進めるようにするべ
く、同期情報が制御ロジックUCCにより使用される。内
部レジスタへの又は内部レジスタ間のパラメータ転送に
関する命令は、情報も含み、該情報から、制御ロジック
UCCは、レジスタに対する書き込み及び読み出しアドレ
スを抽出できる。

第１組のレジスタRG1は、マクロブロックレートにて
変化する情報を記憶するレジスタとピクチャーレートに
て変化する情報を記憶するレジスタだけでなく、構成レ
ジスタをも含み、構成レジスタは、恒久的に有効なパラ
メータに割当てられ、バス15を介して外部コントローラ
ーCP（図２）により初期化される。前者２つのレジスタ
グループは、バス19を介してIB（図４）から、又はバス
15を介して外部コントローラーCP若しくはベクトル発生
ユニットGV（図５）から到来する。外部メモリは一般に
複数ピクチャーを記憶するので、ピクチャーレートにて
変化する情報のためのレジスタは、ピクチャーの一つに
各々が関連した複数要素から成る。構成レジスタの内
容、及びピクチャーレートにて変化する情報に割当てら
れたレジスタの内容は、例えばCNT内のカウンタを設定
したり出力ロジックLUSの動作に影響を与えたりするの
に用いられ、接続41を介してCNT及びLUSに転送される。
構成レジスタの一つもまた、初期化が終わった（よっ
て、外部コントローラーは動作準備が整っている）こと
を示すフラグを外部コントローラーから受け取り、それ
を制御ユニットUCCにスタート信号として転送する（接
続42）。別のレジスタは、コントローラーをテストモー
ドに設定するテストフラグをTE（図４）からバス18を介
して受け取り得る。マクロブロックレートにて変化する
パラメータは、一般に出力パラメータを構築するのにLU
Sにより使用され、接続43を介してLUSに送られる。

第２組のレジスタRG2は、コントローラーの内部レジ
スタから成り、これは上記パラメータ転送に関係し得
る。これらのレジスタは、SEQから来る命令に含まれる
情報を用いて、UCCにより接続44を介してアドレス指定
される。これらのレジスタの幾つかもまた、バス15を介
して回路の他のユニットによりアクセスされ得る。前記
他のユニットにより与えられる情報又は他のユニットに
向かう情報の中で、接続49を介してローカルレジスタRL
に与えられ且つベクトル発生ユニットGV（図５）の活性
化に関係するステータス情報、及び動作に影響を与える
ために出力ロジックネットワークLUSに送られるべきパ
ラメータ、又は出力パラメータを構築するべくLUSによ
り使用されるべきパラメータについて述べる。ライン4
5、46は、前記パラメータをLUSに伝送する接続を略示す
る。

カウンタCNTは、RG1内の構成レジスタによりプログラ
ム可能な方式にてデータ処理及び出力操作の開始を制御
し；回路内の異なるユニットの動作のタイミングを取る
ために、ピクチャー、マクロブロック及びピクセル同期
信号（全体として出力SYNにより示される）を発生し；
これもRG1内の構成レジスタによりプログラム可能な方
式にて、適当な瞬間にて回路内の異なるユニットを活性
化する。それらのタスクを実行するために、カウンタCN
Tは、バス６上の入来データ（又はバス９上の入来パラ
メータ）に関連するピクチャー同期信号に対して自分自
身をロックし、適当なクロック信号CKを（本発明の好適
実施態様では例えば18又は54MHzにて）受け取る。カウ
ンタの一つは、個々のマクロ命令の実行に費やされる時
間をカウントし、UCCがプログラムカウンタCPRを進める
ことができるようにタイムアウト信号をUCCに送る（接
続48）。

出力ロジックネットワークLUSは、実質的にマルチプ
レクサーのバンクを含み、マルチプレクサーは、カウン
タにより与えられる値、及び／又はRG1,RG2内のレジス
タに記憶された情報を用いて、バス16へのピクセル転送
のための外部メモリへ適切にアクセスすることを支配す
る幾つかのパラメータを構築する。これらのパラメータ
は、バス16を介して外部メモリインターフェースIS（図
４）に送られる。最重要パラメータは、外部メモリに記
憶され且つ転送操作に関係するピクチャー；そのピクチ
ャーにおける現マクロブロック位置；領域位置（領域は
ピクチャー部分、例えばサーチウインドウ又はゾーンで
あり、これはデータ転送操作に関係する）；及び領域サ
イズを示す。もしデータ転送がマクロブロックに関係す
れば、明らかに領域位置とマクロブロック位置は一致す
る。前記パラメータは、どんなピクセル転送操作（例え
ば、マクロブロックの外部メモリからの読み出し又は書
き込み、サーチウインドウ又はゾーンの読み出し）が行
われても送り出されるが、それらは、操作のタイプ及び
／又は特定の処理要求に依存して異なる方式にて構築さ
れ得る。特に、LUSは、デフォルトデータ（マクロブロ
ック位置の場合にはカウンタの出力47に存在する値、領
域位置用の接続43を介してレジスタRG1により与えられ
る値、領域サイズに対する固定値、ピクチャー用レジス
タにより与えられる値）を使用することにより、又は接
続46を介してレジスタRG2により与えられる値を用いる
ことにより、これらのパラメータを構築できる。データ
の適当なソースの選択は、ワイヤ50を介して制御ロジッ
クUCCにより与えられる操作タイプ（OP_CODE）について
の情報、及び接続41、45を介してRG1,RG2内のレジスタ
により与えられる信号により制御される。一般に、後者
の信号は、レジスタRG2に記憶された特定の値のLUSによ
る選択を生じさせる。

制御ロジックUCCは、復号化ロジックネットワークと
シーケンシャルロジック（状態機械）を本質的に含み、
復号化ロジックネットワークは、SEQにより発生された
命令を復号化し、シーケンシャルロジックは、上記スタ
ートフラグを受け取る際にコントローラーGCの一般操作
を開始し、シーケンサーに記憶されたマイクロプログラ
ムの展開を制御する。UCCは、カウンタから適当な同期
信号SYNも受け取り、命令の実行中は、イネーブル信号
（ADR_VAL）をバス16のワイヤ16Bに送り出す。該信号
（ADR_VAL）は、ワイヤ16Aに存在する情報OP_CODEによ
り識別される操作を実行するべく、バス16に接続された
関連ユニットをイネーブルする。情報OP_CODEは、バス1
6上に与えられるものに関して予め接続50を介してLUSに
送られる。そのため、２つの別々の接続が示されている
のである。OP_CODEは、命令に含まれる操作コード、又
は操作が行われないことを示すコード、若しくは外部メ
モリのリフレッシュが行われることを示すコードとでき
る。後者のコードは、UCC内のシーケンシャルロジック
により発生される。命令内に示される特定のトランザク
ションがイネーブルされないとき、この「操作無し」コ
ードはUCCにより発生される。すなわち、個々のトラン
ザクションをイネーブルすることは、回路の一般状況
（シーケンシャルロジック内で利用可能）やカウンタCN
Tにより与えられる値を考慮することにより、UCCにより
内部的に扱われる。一般に、この「外部メモリリフレッ
シュ」コードは、命令の内容とは独立して、データ転送
がイネーブルされ得ない状況で発生される。すなわち、
例えば、リフレッシュは、いわゆる「ストライプブラン
キング（stripe blanking）」の出力を要求する命令に
対応して起こり得る。

カウンタCNT、シーケンサーSEQ、及び制御ロジックUC
Cは、TE（図４）によるテストのためにバス18にも接続
される。

コントローラー動作をより良く理解するために、図10
〜図12が参照され得る。これらの図は、それぞれ候補ベ
クトル決定及びベクトル精密化のため、ピクチャー周期
（図10）中およびマクロブロック周期中の処理展開及び
トランザクションシーケンスを開示する（図11と図1
2）。

図10を参照して、上部ラインはピクチャー同期信号Ｐ
を示し、次の６つのラインは、ピクセル管理（最初の３
つのライン）とベクトル／エラー管理（その他３つ）に
関係し、最後のラインは、処理パラメータ及び処理結果
の出力に関する。６、８及び10で示されたラインは、同
じ呼称で異なるバスでの操作に関する。ピクチャー同期
信号のアクティブ周期の間、バス６（図２）を介して到
来する入力ピクチャーがSDにロードされる。潜在時間Ld
（一般に、候補ベクトル決定に対しては２マクロブロッ
クストライプであり、ベクトル精密化に対しては１マク
ロブロック周期である）の後、データの処理が開始し、
サーチウインドウと現マクロブロックがモジュールM1,M
2に（特に、メモリMF,MM（図５）に）転送される。処理
遅延Pd（一般に、ベクトル精密化に対しては３マクロブ
ロックであり、候補ベクトル決定に対しては２から47マ
クロブロックの範囲、すなわち２マクロブロックに１ス
トライプをプラスしたものである）の終わりに、ピクチ
ャーが出力ピクチャーバス８上にSDから送られる。ピク
セル処理の開始と同時に、モジュールM1,M2は、SDから
の初期化ベクトルの読み出しを開始して適当なサーチア
ルゴリズムを実行し、最良のベクトル／エラー対をSDに
送る。処理の終わりには、SD内に記憶されたベクトル
は、ピクセル及び処理パラメータに同期して出力情報バ
スに転送される。

図11と図12は、それぞれ候補ベクトル決定及びベクト
ル精密化のための、図７における瞬間τのような瞬間で
のマクロブロックに関する操作を示す。一番上のライン
は、マクロブロック同期信号を示し、９、10、100、16
で示されたラインは、同音異義のバスに関する操作を示
す。これらの図は、処理の進展をも示す。特に、該処理
は、前のマクロブロック周期で実行された処理結果を収
集可能にするため、マクロブロック周期の開始時にすぐ
に始まることができないことが分かる。一旦処理が開始
されると、それは、候補ベクトル決定においてマクロブ
ロック周期の残りの部分及び次のマクロブロック周期の
全体を占め、一方、ベクトル精密化においてそれは、全
体として処理が２マクロブロック周期よりも僅かに短い
としても、次のマクロブロック周期全体及び別のマクロ
ブロック周期の初期部分に亘って拡張する。

候補ベクトル決定のため、トランザクションシーケン
スは次のようにできる。

− 前のマクロブロック周期の間に計算された最良ベク
トルをモジュールM1,M2（図４）の一つからSD（図２）
に転送すること（図中のトランザクション８）。

− モジュール内で維持されたベクトル／エラー対を比
較ロジックCM（図８）に転送すること（トランザクショ
ン９）。この操作は、複数チップ構成において実行され
る。

− 初期化ベクトルをSDからモジュールに転送すること
（トランザクション１）。

− サーチウインドウの４つの垂直マクロブロックをSD
からモジュール内のメモリMF（図５）に転送すること
（トランザクション２）。複数チップ構成の場合、この
操作と同時に、鎖中の前のチップにより与えられるベク
トル／エラー対をバッファーIBB（図８）にロードし、
バッファーIBBから比較ロジックCMに転送すること（ト
ランザクション７）、又は複数チップ構成における異な
るチップのパイプライン操作が開始される。

− マクロブロックの輝度及びクロミナンスピクセルを
SDから出力バッファーB3（図４）に転送すること（トラ
ンザクション５）。実際の処理は、このトランザクショ
ンの初めに開始する。

− 現マクロブロック（輝度ピクセルのみ）をSDからモ
ジュール内のメモリMM（図５）に転送すること（トラン
ザクション３）。

− マクロブロック（輝度及びクロミナンスピクセル）
を入力バッファーB1（図４）からSDに転送すること（ト
ランザクション４）。

− ベクトル／エラー対をSDからバッファーIBBに転送
すること（トランザクション６）。この操作の終わり
は、ベクトルを入力情報バスから回路に及び回路から出
力情報バスに転送するのに要する時間、又はパイプライ
ン処理に要する時間の終わりに一致する。

− 複数チップ構成の場合、ベクトル／エラー対をCMか
らSDに転送すること（トランザクション12）。

ベクトル精密化の場合（図12）、処理パラメータを入
力情報バス９（図２）からIMに又はIMから出力情報バス
10に転送するには、実質的に全マクロブロック時間を要
する。この操作シーケンスは、次のようにできる。

− 輝度及びクロミナンスピクセルを入力ピクチャーバ
ス６からSDに転送し、現マクロブロック（輝度ピクセル
のみ）をSDからモジュール内のメモリMM（図５）に転送
すること（トランザクション１）。この操作の間、２マ
クロブロック周期前に始まったマクロブロックの処理が
終わる。

− 複数チップ構造の場合、精密化ベクトルのグループ
をモジュールから比較ロジックCM（図８）に転送するこ
と（トランザクション６）。

− 候補ベクトルのグループをIBBからモジュールに転
送すること（トランザクション８）。

− 基準ピクチャーの輝度ピクセルを入力ピクチャーバ
ス７（図２）からSDに転送すること（トランザクション
２）。操作の始まりと同時に、処理及び複数チップ構成
におけるパイプライン操作が開始する。

− マクロブロックの輝度及びクロミナンスピクセルを
SDから出力ピクチャーバス８に転送すること（トランザ
クション３）。

− ゾーンの第１フィールドをSDからモジュール内のメ
モリMF（図５）に転送すること（トランザクション
４）。

− ゾーンの第２フィールドをSDからモジュール内のメ
モリMFに転送すること（トランザクション５）。

トランザクション５の終わりからマクロブロック周期
の終わりまでに経過する時間の間、パイプライン処理が
終了し、精密化されたベクトルがIBB（図８）に転送さ
れる（トランザクション７）。

個々の操作は、UCC（図９）内で発生されたそれぞれ
のイネーブル信号の存在下において上記信号ADR_VAL及
びOP_CODEにより開始される。明らかに、潜在時間及び
処理遅延の間、上記操作のうち幾つかのもののみ実行さ
れる。残りの操作に対するイネーブル信号は、発生され
ず、代わりにGCが「操作無し」コードを送出する。

図13を参照して、テストユニットTEは、従来の命令レ
ジスタ（本発明により特別命令RUNBISTを含む）及び命
令復号器を含む規格JTAGインターフェースIJ;内部バス
アクセス用のエクストラデータレジスタTAC（Test Acce
ss Control Register）；内部テスト制御用のレジスタT
CR（Test Control Register）；テスト結果読み出し用
のレジスタTRR（Test Result Register）；及び最後に
テストステータスデータ用のレジスタTSR（Test Status
Register）を含む。

RUNBIST命令は、自己テストを活性化し、レジスタTAC
を介してレジスタTCRの出力をイネーブルする。

レジスタTACは、２つのアクセスを与える。第１のも
のは、レジスタTCR（書き込み）、TRR（読み出し）、TS
R（読み出し）へのアクセスであり、テストを制御しテ
スト結果を評価する。第２のものは、バス15及び16への
アクセスであり、それらのバスに接続された全リソース
からの読み出し又は書き込みをイネーブルし、標準テス
トユニットを介しての回路デバッグを強化できる。この
２番目のアクセスタイプの場合、レジスタTACは、アド
レス、データ及び２制御ビットをインターフェースIJを
介してロードできる。制御ビットは、選択されるバス
（バス15又はバス16）及びアクセスモード（読み出し／
書き込み）を示す。TACは、入力テストデータTDIをバス
13を介して順に受け取り、それらを並列にTCRに送る。
反対方向において、それは、ステータス情報及びTCRとT
SRからの結果を並列に受け取り、それらを出力シリアル
テストデータTDOに変換する。

レジスタTCR内の各位置は、回路の特定の自己テスト
機能、すなわち、メモリビルトイン自己テスト又はモジ
ュール内のRISCプロセッサーによりソフトウエアで制御
されたビルトイン自己テストをイネーブルする１ビット
を含む。レジスタTRR内の各位置は、１つの特定テスト
の結果を示す１ビットを含む。レジスタTSR内の各位置
は、１つの特定自己テストのステータス（稼働中／非稼
働中）を示す１ビットを含む。レジスタTCR内の全位置
は、モジュールM1,M2（図４）内の自己テスト機能を制
御するビットを含み、バス17を介してモジュールに直接
接続される。全ての結果及びモジュールM1,M2からのス
テータス情報は、これもバス17を介してレジスタTSR及
びTRR内の対応位置に直接転送される。レジスタTCR内の
全位置は、ブロックGC及びMP（図４）内のメモリのビル
トイン自己テスト機能を制御し、バス18を介して対応す
るメモリビルトイン自己テストモジュールに直接接続さ
れる。全ての結果及び前記ブロックのメモリビルトイン
自己テストモジュールのステータス出力は、これもバス
18を介してレジスタTSR及びTRR内の対応位置に接続され
る。

外部メモリインターフェースIS（図４）の構造及び動
作が、図16〜図20を参照して詳細に説明される。詳細図
において、図を簡単にするため、単一接続ラインは各ブ
ロック対に対して示されているが、ブロックの異なる出
力信号は、異なる回路にルーチングできる。さらに、バ
ス16において、SAGに入り出ていくワイヤ、及び出力
は、それぞれ16i及び16uにより別々に示されている。図
を説明する前に、図14と図15を参照してメモリSDで用い
られるデータ編成を手短に説明する。

メモリSDは、以下のものを記憶できる容量を備えた単
一チップから成る。

− ３ピクチャーの輝度及びクロミナンスピクセルYi,C
i（ｉ＝1,2,3）。

− ３ピクチャーを処理するための遺伝アルゴリズムを
初期化するのに用いられる運動ベクトルBVi（１マクロ
ブロック当たり１つ）。各々のベクトルは、水平成分と
垂直成分により表され、各成分は、16ビットワードによ
り表される。ベクトルBViは、輝度ピクセルとクロミナ
ンスピクセル間に位置すると仮定される。

− ベクトル精密化の場合に用いられる基準ピクチャー
の輝度及びクロミナンスピクセルYr,Cr。

− 処理されているピクチャーの６マクロブロックスト
ライプに関係する運動ベクトルCV（現ベクトル）、及び
それと関連したエラー（これも16ビットワードにより表
される）。

チップは、各2048行からなる２バンクA,Bに編成さ
れ、ピクセルに関し、各行は、２つの輝度マクロブロッ
ク又は４つのクロミナンスマクロブロックを記憶する。
マクロブロックは、フレームフォーマットにて記憶され
る。ピクチャー内の同じ水平ストライプのマクロブロッ
ク（図15のMB0,MB1,MB2を参照）は、２つのバンクに１
行当たり１つづつ交互に書き込まれ、次の２ストライプ
のマクロブロック（例えばΜB0,MB45）は、記憶される
ピクチャーフォーマットには関わらず、フレーム全体が
同じ行に記憶されるように、同じ行内に書き込まれる。
もし書き込まれるマクロブロックがフィールドタイプな
らば、交互のメモリ位置は、フレーム構造を得るべくア
ドレス指定されなけらばならない。

ベクトルBViに対しては、連続ストライプのマクロブ
ロックに関連のベクトル（STR0,STR1...）が、２つのバ
ンクに交互に書き込まれ、バンクの各行は、２つのスト
ライプを記憶できる。

基準ピクチャーに対しては、４マクロブロックの輝度
ピクセルYrとクロミナンスピクセルCrが、上述したバン
ク間と同様に交互に記憶される。

ベクトルCVに対しては、ベクトル決定のための回路操
作は、１マクロブロック当たり12個のベクトル／エラー
対を記憶することを要求する。各行は、ベクトル及び４
マクロブロックに関係するエラーを記憶する。

一般に、書き込み操作は、ピクセルに対する全体マク
ロブロックのデータ又は全体マクロブロックに係るデー
タに関係し、一般に、これらのマクロブロックは、ピク
チャー内のマクロブロックに一致する。よって、特にマ
クロブロックレベルでIMにより決められたベクトル／エ
ラーに対して有効である。しかしながら、上述のよう
に、回路は、サイズが各操作にて設定できるピクチャー
部分に作用でき、よって、サイズがマクロブロックサイ
ズと異なるか又はピクチャー内でのマクロブロックと一
致しないピクセルの組が、書き込まれ得る。読み出しに
関しては、ベクトル読み出しは、１又はそれより多いマ
クロブロックに関連のベクトルに関係し、これらはピク
チャー内のマクロブロックに再度一致する。ピクセルの
場合には、単一のマクロブロック（一般にピクチャー内
のマクロブロックグリッドに対して配置される）のピク
セル、又はマクロブロックより大きいサイズの領域が、
読み出され得る。以下、用語「マクロブロックの読み出
し（又は抽出）」は、読み出されるピクセル組がピクチ
ャーのマクロブロックに一致する場合に用いられ、用語
「領域の読み出し（又は抽出）」は、その反対の場合に
用いられる。同期ダイナミックメモリにおいて、各操作
が、ある長さのワード（バースト）からなる数ブロック
に関係することも考慮すべきである。本発明では、バー
ストの数と長さの両方が、アドレス指定段階の間に決め
られ得る。ピクセルに対する読み出し案が、より詳細な
場合として図15に示される。すなわち、読み出しは、マ
クロブロック毎、ストライプ毎に行われる。開示された
データ編成により、マクロブロック変化は、SD（図２）
内部での行変化に対応し、一方、同じマクロブロック内
部での１ピクセル行から別のピクセル行への推移は、数
列のジャンプに対応する。

図16を参照して、ブロックSAGは、本質的に以下のも
のを含む。

− 第１結合ロジックFCA。これは、SDから抽出される
領域又はSDに書き込まれるマクロブロックに関する情報
の第１処理を行う。

− ２つブロックROW及びCOL。これらは、FCAにより与
えられる情報、及びメモリ内のデータの特定編成に基づ
いて、SDに対する行及び列のアドレスを実際に計算す
る。

− 操作コードを復号化するための第２結合ロジックOC
D。

− 制御ユニット機能を備えた状態機械ISC。

ロジックネットワークFCAは、コントローラーGC（図
４）から以下の情報を受け取る。

− 操作に対する開始ポイントとして働くマクロブロッ
ク（以下「基点マクロブロック」と称す）のピクチャー
内の位置（ストライプ及び列アドレスIMBS,IMBC）。

− 現運動ベクトルの水平及び垂直成分HMV,VMV。これ
らは、基点マクロブロックの第１ピクセルに対する、抽
出される領域内の第１ピクセルの水平及び垂直変位を示
す。

− 垂直フィールド選択MVFS。これは、フィールド読み
出しの場合、読み出されるフィールドが第１のものか第
２のものかを示す。

− 領域の水平及び垂直サイズRH,RV。

−構成ビットL625及びFI_FR_READ。これらは、それぞれ
ピクチャーが625行又は525行のどちらを有するのか、及
び読み出しがフレーム又はフィールドモードのどちらで
行われるのかを示す。これらのビットは、GC内の構成レ
ジスタにより与えられ、一方、その他の信号は、マクロ
命令シーケンサーSEQ（図９）により与えられる。

FCAは、ライン200のワイヤを介してISCから信号CHROM
Aも受け取り、信号CHROMAは、クロミナンス又は輝度ピ
クセルのどちらが抽出されるかを示す。

FCAは、以下のものを計算しその出力201上に送出す
る。

− 抽出される領域、又は書き込まれるか若しくは抽出
されるマクロブロックの左コーナーが存在するマクロブ
ロックのストライプ及び列アドレスSTRIPE_OUT,COLUMN_
OUT。もし読み出し／書き込み操作がベクトルに関係す
るならば、アドレスは基点マクロブロックに関係する。
これらのアドレスは、行アドレスを計算する回路ROWに
与えられる。

− 領域抽出に関係するストライプ及び列の数（N_STRI
P及びN_COL）、領域の最初及び最後のマクロブロック内
でそれぞれ読み出されるピクセル行の数（Y_SH_1MB及び
Y_SH_LMB）、及び領域内の左上部及び右上部それぞれの
マクロブロックの各ライン内で読み出されるピクセル数
（X_SH_1MB及びX_SHLMB）。これらの情報は、制御ロジ
ックISCに与えられる。行及びピクセルの数について考
慮することは、右上部及び左上部のマクロブロックのピ
クセルの一部のみが読み出されるように、領域が基点マ
クロブロックに対して非対称的に配置され得ることであ
る（図15参照）。

− 領域の左上部コーナーの位置（H_OFFSET及びV_OFFS
ET）。これは、列アドレスを計算する回路COLに与えら
れる。

復号器OCDは、実行される操作（特に、マクロブロッ
ク、所与のサイズの領域、初期化ベクトル又は現ベクト
ル、及び関連エラーの読み出し又は書き込み）を特定す
る操作コードOP_CODE、及びイネーブル信号ADR_VALをグ
ローバルコントローラーGCの制御ロジックUCC（図９）
から受け取る。OP_CODEの値に依存して、OCDは、ISCに
送られる信号READ,WRITE及びREFRESH、並びにROW,COL及
びISCに送られる構成信号RD_WR_CONF及びEXTRを出力202
に送出し、上記ブロックを特定の動作モードにする。特
に、EXTRは、操作が領域抽出であるか否かを特定し、RD
_WR_CONFは、次の動作モード、すなわち、領域抽出又は
マクロブロック書き込み；初期化ベクトルBV（図14）の
読み出し／書き込み；現ベクトルCVと関連エラーの読み
出し／書き込み；及び基準ピクチャーIrの遅延のうちの
１つを選択可能にする。

特に、ブロックROW及びCOLは、ピクチャー内の位置の
情報を行及び列アドレスADD_R,ADD_Cに変換し、それぞ
れのリクエストNEWRAS,NEWCASの存在下においてそれら
をライン210、211を介してSSGに与える。これらのリク
エストNEWRAS,NEWCASは、他のブロックの入力において
全体として213として示されている接続の夫々のワイヤ2
13A,213Bを介してSSGから送られる。SAG内の他のブロッ
クにより与えられる上述の情報に加えて、特定操作のた
めのアドレスを適切に計算するために、ROW及びCOLは、
垂直フィールド選択信号MVFS（ROWにより使用）、処理
されているピクチャーがフレーム又はフィールドピクチ
ャーのどちらであるかを示す信号FIFR、構成ビットFI_F
R_READ（両回路に与えられる）、指標M123であって、SD
に記憶されるその３つのピクチャーが操作に含まれる該
指標M123（ピクセルを読み出す／書き込み、かつ初期化
ベクトルを読み出し／書き込むため）、及びフィールド
選択信号TOP,BOT（前のものに対して相互に排他的）を
必要とする。COLはまた、現マクロブロックのストライ
プ及び列アドレス、並びに現フィールドについての情報
を接続214を介してROWから受け取る。

ブロックISCは、SAG内の他のブロック（特にFCA及びO
CD）、SSG（ライン213）、及び回路IMにより与えられる
情報に基づいてメモリSDに関する操作の進展を追跡し、
特定操作に従ってブロックROW,COLを駆動し、SDと回路
間のデータ交換に関係するダイアローグプロトコルを管
理する。さらに、ISCは、各操作に関係するバーストの
数とサイズに関する情報をSSGに（ライン212を介して）
与えなけらばならない。

図18に示されるように、ブロックISCは、カウント回
路CSC、回路BUE、回路SIG、回路ENG、及び回路AGGを含
む。カウント回路CSCは、読み出し／書き込み操作に関
係するマクロブロック列及びストライプの数を評価し、
読み出し／書き込み操作の進行を追跡する。回路BUE
は、領域抽出の場合にSDへの各アクセスにて読み出され
るバーストの数とサイズを特徴付ける信号を発生する。
回路SIGは、SSGに対するコマンド信号、及びバス16のデ
ータワイヤを駆動する信号を発生する。回路ENGは、イ
ネーブル信号を発生する。回路AGGは、モジュールのメ
モリMF,MF（図５）内にデータを正しく書き込むための
信号を発生する。

さらに特定すれば、CSCは、FCAから信号N_STRIPEとN_
COL（入力201）を、OCDから信号READ,WRITE,RD_WR_CONF
及びEXTR（入力202）を、SSGから信号NEWCAS,NEWRAS
（入力213）を受け取り、ライン200（図16）の一部であ
る出力200A上に次のものを発生する。

− ２つの信号N_STRIPE及びN_COL_O。これらは、N_STR
IPE及びN_COLと同じ意味を有し、操作が領域又はマクロ
ブロック抽出に関係する場合にはそれらに一致し、一
方、ベクトルの操作の場合には、それらは、ベクトル及
びピクセル記憶手順が異なることを考慮する後者の信号
の処理を通じて得られる。両方の信号は、ROW及びCOL
（図16）だけでなく、AGGにも与えられる。N_COL_Oは、
SIGにも与えられる。

− ２つの信号CONTA_COL,CONTA_STR。これらは、読み
出し操作の進行の指標を与える。これらの信号は、各列
又はピクチャーの各ストライプにおいてそれぞれ読み出
されるマクロブロック数を示す初期値を有し、マクロブ
ロックが完全に読み出されるときはいつでもデクリメン
トされる。これらの信号は、ブロックSAG内のROW及びCO
Lに、並びにISC内部でAGG、SIG及びBUEにも与えられ
る。

ブロックBUEは、一対の信号N_BURST,BURST_Lを発生
し、ライン212（図16）のワイヤ212Aを介してSSGに送
る。これらの信号N_BURST,BURST_Lは、SDからの読み出
し操作に関係するバーストの数及びサイズをぞれぞれ示
す。このために、BUEは、OCD及びCSCにより送出される
信号、及びFCAにより与えられる信号Y_SH_1MB及びY_SH_
LMB,X_SH_1MB及びX_SH_LMB,FI_FR_READを使用する。信
号N_BURST,BURST_Lは、ブロックENGにも与えられる。

ブロックSIGは、本質的にライン212のワイヤ212Bを介
してSSGに信号RD,WR,REFを与え、これらの信号は、SSG
がSD内での読み出し、書き込み及びリフレッシュ操作を
活性化することを可能にする。これらの信号の発生のた
めに、SIGは、上記信号CONTA_COL,CONTA_STRに加えて、
OCDにより与えられる信号READ,WRITE,REFRESH,EXTR、新
しい行アドレスのためのリクエストNEWRAS、SSG（接続2
13）から到来する「メモリレディ」信号ST、及びワイヤ
200Bを介してENGにより与えられる信号CHROMA,CONTACAS
を使用する。後者の信号は、現メモリバンクに対してEN
Gにより受け取られたNEWCAS信号の数を表す。これらの
信号共々、SIGが読み出し及び書き込み操作の始まりと
終了、並びにそれらのシーケンスを識別するのを可能に
する。信号REFは、リフレッシュ操作全体の間、アクテ
ィブである。信号RDは、リセットされており、同じバン
クに記憶された２つのマクロブロックが順に読み出され
る際に再びセットされる（バンクの閉鎖及び再オープ
ン）。サイン号WRは、同様にリセットされており、読み
出し輝度ピクセルから同じマクロブロックに関係するク
ロミナンスピクセルに推移する際に再びセットされる。
信号RD及びWRは、ENGにも与えられる。実行される操作
が、SDへの書き込み又はSDからの読み出しである場合に
は、回路SIGは、ワイヤ16uの一つに別の信号EN_DQをも
発生する。信号EN_DQは、SDからIMへの方向、又はその
逆方向へのデータ転送のためにデータワイヤ16Dをセッ
トする。

回路ENGは、上記検討された信号NEWCAS,NEWRAS,EXTR,
READ,WRITE,RD_WR_CONFを受け取り、この情報に基づい
て出力200B上に以下の信号を発生する。すなわち、ブロ
ックSIG及びSAGに与えられ、操作に関係のバンクを示す
信号BANK1_2;既に検討された信号CHROMA及びCONTACAS;S
Dへの書き込みの場合にIM（図２）に関係するユニット
から新しいデータをリクエストする信号DATA_REQとSDか
らの読み出しの場合にバス16上のデータの存在を関連ユ
ニットに信号伝送する（ワイヤ16u上に送出）。

最後に、ブロックAGGは、信号X_SHIFT,Y_SHIFT及びTO
PDOWNを発生し、モジュール内のアドレス指定ユニットG
IN（図５）に送る。これらの信号X_SHIFT,Y_SHIFT及びT
OPDOWNは、これらのメモリにおける正しい位置にデータ
記憶することを可能にする。最初の２つの信号は、マク
ロブロックの始まりに対して読み出されつつあるメモリ
位置の水平及び垂直変位をそれぞれ示す。３番目の信号
は、次の３つのイベント、すなわち領域の第１マクロブ
ロックの読み出し、列変化、及び行変化のうちの一つを
示すことができる。ブロックAGGは、ISC（前出）の他の
ブロックから受け取る情報、OCD（図４）により与えら
れる操作タイプに関する情報、及びIMから到来するデー
タリクエストに基づいて動作する。

図18に関し、ブロックSSGは、２つのロジックネット
ワークSSG1及びSSG2を含む。ロジックネットワークSSG1
は、実際の操作回路であり、SAGにより送出される信号
を受け取り、SDに対するコマンドを発生する。もう一方
のロジックネットワークSSG2は、カウントロジックであ
り、SSG1により実行される操作の進展を監視する。この
図は、SSG1の種々の入力−出力信号を示す。入力信号W
R,RD,REF,BURST_L,N_BURST及びADD_R,ADD_Cは、既に述
べた。入力の組合せに依存し、適当な瞬間にてSSG1は、
ライン211上にSDに向けてアドレスADD_OUT（これはADD_
R又はADD_Cのどちらか）、従来のチップ選択及び書き込
みイネーブル信号CS,WEを送出する。これらの信号CS,WE
は、行及び列アドレスに対するコマンドRAS,CASと協力
して、アドレスADD_OUTが行又は列アドレスのどちらで
あるかをSD（図２）が認識することを可能にし、また、
アドレスADD_OUTにて実行される操作を完全に特徴付け
る。また、それは、SAG（図１）に向けてライン213上に
「メモリレディ」信号ST、及び上記検討した新しいアド
レスNEWRAS,NEWCASに対するリクエストを送出する。

制御ロジックSSG2は、本質的にバースト内のL_BURST
ワード及びN_BURSTバーストの読み出し／書き込みの進
行を追跡する。SSG2は、値N_BURST及びL_BURSTがロード
されて更新されるレジスタバンク、並びに各々の新しい
ワード／バーストが読み出される際にデクリメントされ
るカウンタを本質的に含む。アイドル時間を避けるべく
前のバーストが完全に読み出される前に、新しいバース
トに関係する情報がSAGから到来可能であるので、２つ
のレジスタが、N_BURST及びL_BURST両方に対して設けら
れる。３番目のレジスタも、N_BURST及びL_BURST両方に
対して設けられ、操作中に進展させる夫々のパラメータ
の更新値を含む。ロジックSSG2はまた、SDがデータを連
続して受け入れ又は送出できないかもしれないこと、よ
って、バースト内又はバースト間でアイドル時間が発生
し得ることを考慮する。

操作の進展は、幾つかの内部信号により管理され、こ
れらの内部信号のうち次のものは、フローチャートに示
される操作にとって実際的な関心を引き起こす。

−bank1_2。これは、回路SAGの説明において検討した
信号BANK1_2と類似の意味を有する。

− b_1_reg（b_1_regl,b_1_reg2）,n_b_reg（n_b_reg
1,n_b_reg2）。これらは、BURST_L,N_BURSTに関連のレ
ジスタの内容を示す（数値インデックスを有さない信号
は、現在の値に対するものである）。

− b_1_cnt,n_b_cnt。これらは、それぞれBURST_L,N_B
URSTに対するカウント値である。

− reg。これは、第１又は第２レジスタのどちらがBUR
ST_L,N_BURSTに対して現在使用中であるかを示す。

SSG1の操作は、図19の状態図に総合的に示され、ここ
では、信号RD,WR,REFが低ロジックレベルのときにはア
クティブであることが仮定される。矢印に沿った符号Ａ
は、とられる動作を示し、符号Ｃは、条件決定動作を示
す。

回路の立ち上げに際し（及び全てのリセット後）、SS
G1は、メモリ初期化及びプログラミングに要求される幾
つかのチェックを実行する活性化状態α１に移行し；こ
の状態において行われる操作の終わりに、SSG1は、出力
信号及び種々の内部信号を初期化する初期待ち状態α２
に移行し；メモリが動作準備できていることを示す信号
STをSAGに向けて（特にISC（図４）に向けて）送出し；
そして、操作リクエストがSAGから到来するのを待つ。
次の進展は、リクエストされた操作に依存し、SSG1を読
み出し状態α３若しくは書き込み状態α４、又はリフレ
ッシュ状態α５にする。読み出し又は書き込みの場合、
該ロジックは、種々の信号CS,RAS,CAS,WEに所定値を割
り当てる。それは、関連のメモリバンクに対する信号AD
D_OUTとして信号ADD_Rを初期に送出し、読み出し／書き
込みリクエストがリセット（STOP）されるまで、リクエ
ストされた操作を実行する。これは、例えば、同じバン
クに記憶された新しいマクロブロックを前のものとして
操作する必要がある故、又は、操作のストップが中断信
号によりリクエストされた故である。いずれにしても、
待ち状態α２に戻る前に、SSG1は、既に開始した操作を
完了する。SDのようなメモリは、長さが最小長さ（２つ
の16ビットワード、すなわち４バイト）より大きくなけ
ればならないバーストを操作する一方、SAGは、１−ワ
ードバーストをリクエストし得たことに留意すべきであ
る。これらの条件下では、SSG1は、BURST_LをSSG2に転
送する前にそれを変更する。この動作は、後の付録Ｉで
説明される。他方において、上述のようなリフレッシュ
操作は、連続操作であり、従って、SSG1は、REFがセッ
トされるとき状態α５に移行し、たとえ信号REFが操作
の終了前にリセットされたとしても、操作の終了の際に
状態α２に戻る。

SSG2の操作は、図８のフローチャートに示され、操作
の進展を支配する条件及び各ステップで実行される動作
が、付録IIにおいて理解を容易にするために示される。
ステップ801、802は、初期回路活性化に対応し、ステッ
プ803〜804は、メモリがデータを与える／受け入れるこ
とができるか否かについてのチェック、及び反対のカウ
ントストップに関係する。関連のレジスタバンクの識別
についてのチェック805の後、SSG2により実行される操
作は、レジスタバンクがなんであれ同一であり、よっ
て、それらは、２つのバンクのうちの一つに対してのみ
詳細に示される（ステップ806〜817）。特に、ステップ
806、807は、関連バーストが最後のものか否か、及びも
しそうならワードが最後のものか否かをチェックするこ
とを伴う。ステップ809〜814では、該ロジックは、ワー
ドが最後のものか又は最後の次のものである場合に自分
自身がもう一方のレジスタバンクに切り換える準備をす
る。ワードが最後のものでも最後の次のものでもない場
合には、操作は、最後の次のものが到着するまで、ワー
ド毎に進む。ステップ815〜817は、ワードの代わりにバ
ーストに関係する操作の進行を示し、それらは、前のも
のと概念的に類似している。ステップ818は、全てのバ
ーストが最後のワードに達することのチェックである。
最後に、ステップ819〜823は、一連の操作の完結に関係
し、それらは、ステップ819に達するまでの経路、及び
次の操作サイクルに移動するのに要求される動作につい
てのチェックに関係する。

上記説明は、非制限的な例として与えられただけであ
り、本発明は、当業者が想到する範囲内の変化及び改変
全てを含むことは明らかである。

付録Ｉ書き込み又は読み出し状態に移行するときSSG1により
実行される動作。CSN,RASN,CASN,WENは、明細書中で述
べた信号CS,RAS,CAS,WEに対応し、符号の終わりにある
文字Ｎは、対応する信号が低ロジックレベルにてアクテ
ィブであることを単に示す。

付録II SSG2の操作（図18のフローチャート参照）。イタリッ
クワードは、操作に対するコメントである。信号fcas1,
fcas2は、それぞれバンク１又は２に対するコマンドCAS
の送出に関するフラグであり、fpre1,fpre2は、バンク
１又は２のプリチャージ（閉鎖）に関するフラグであ
り、これらのフラグに対するプリフィックス「de1」
は、その遅延された再送出を示す。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号ＴＯ９７Ａ００１０３５ (32)優先日平成９年11月27日(1997．11．27) (33)優先権主張国イタリア（ＩＴ） (72)発明者ガンデイニ，マルコイタリー国アイ―10145 トリノ、シー．エツセオ・スヴイツツエラ 60 (72)発明者ガリノ，ピエランジエロイタリー国アイ―10088 ヴオルピアーノ、ヴイア・チルコンヴアラツイオーネ 131 (72)発明者トリエリー，アレツサンドロイタリー国アイ―10141 トリノ、シー．エツセオ・トラパーニ 114 (72)発明者マルチシオ，マウロイタリー国アイ―10137 トリノ、シー．エツセオ・アグネリー 118 (72)発明者フイノテロー，アンドレアイタリー国アイ―10036 セツテイモ・トリネーゼ、ヴイア・ゴベツテイー３ (72)発明者モンベール，フレデリツクフランス国エフ―59570 テニエール ―オン、リユ・デ・グロース・エー（番地なし) (72)発明者ドジモン，ステフアニーベルギー国ビー―7390 カレニヨン、シユマン・ド・バンシユ 61 (72)発明者グンム，マルテインスイス国シー・エイチ―1004 ローザンヌ、アヴエニユ・ド・リヤン―モン１ (72)発明者ニコラズ，デイデイエ神奈川県厚木市岡田４―５―３厚木・ユース―ハイム・アール113 (72)発明者マツタヴエリー，マルコスイス国シー・エイチ―1196 グラン、シユマン・ド・ラ・ペルード２ビー (56)参考文献特開昭63−209286（ＪＰ，Ａ) 特開平７−184210（ＪＰ，Ａ) 特開平６−165166（ＪＰ，Ａ) 特開平６−113290（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 7/24 - 7/68

Claims

(57)【特許請求の範囲】

【請求項１】一連のデジタル化ピクチャーを符号化する
ビデオ符号器における運動推定用回路であって、現ピク
チャーのピクセルから成る幾つかの集合を受け取り、こ
れらピクセル集合（以下「現集合」という）の各々に対
して、対応するピクセル集合（以下「基準集合」とい
う）に対する現集合の変位を表す１又はそれより多いベ
クトルを、基準ピクチャーに属するサーチウインドウ内
で発生する運動推定用回路において、運動推定用回路は、少なくとも１つの集積回路コンポー
ネント（IM;IM1...IMn）を含み、該集積回路コンポーネ
ントは、 − 少なくとも１対の操作ユニット（Μ1,Μ２）であっ
て、独立にプログラム可能であり、複数命令複数データ
処理技術に従って現ピクチャー且つサーチウインドウに
おける異なるデータを同時に処理して、下記（ア）〜
（イ）に記載の機能、すなわち（ア）現集合の各々に対する１組の候補運動ベクトル、
及び各候補ベクトルに関連する推定エラーの決定であっ
て、該組における各ベクトルは、所与の予測モードに対
する最低推定エラーに関連するベクトルであり、該予測
モードは、現集合に最高にマッチングする基準集合を識
別する予測モードの所定の組内から選択される、上記決
定、（イ）ウインドウ自身の制限された領域内でのさらなる
サーチを行うことにより、且つ、ベクトル自身を転送す
るのに要求されるビット量に関係する重みで各候補ベク
トルを重み付けすることにより、最高にマッチングする
基準集合の識別を向上するためのベクトル精密化、のうちの一つを実行するように構成された少なくとも１
対の操作ユニット（Μ1,Μ２）、 − 前記操作ユニット（Μ1,Μ２）が接続される第１内
部バス（15）であって、プログラミング及び初期化情
報、又は外部コントローラー（CP）から送られる処理パ
ラメータをコンポーネント（IM;IM1...IMn）に転送し、
モニタリング情報をコンポーネント（IM;IM1...IMn）か
ら前記外部コントローラーに伝送し、回路内の異なるユ
ニット間で情報交換を可能にする第１内部バス（15）、 − 前記操作ユニット（Μ1,Μ２）が接続される第２内
部バス（16）であって、ビデオデータ、処理パラメータ
及び処理結果として得られる関連エラーに関係するベク
トルを伝送し、これらは、コンポーネント（IM;IM1...I
Mn）に関連の外部メモリ（SD）に書き込まれ、又は前記
外部メモリ（SD）から読み出される、第２内部バス（1
6）、 − コンポーネント（IM;IM1...IMn）と前記外部コント
ローラー（CP）間での情報交換のために、前記第１内部
バス（15）をライン（12）に接続するための第１インタ
ーフェース（IC）、 − ビデオデータ、処理パラメータ及び処理結果をコン
ポーネント（IM;IM1...IMn）に伝送し又はコンポーネン
ト（IM;IM1...IMn）から出力する入力／出力ライン
（6...10）に、前記第２内部バス（16）を接続するため
の第２インターフェース手段（B1...B3,IB）、 − ビデオデータ、処理情報及びベクトル／エラー対を
前記外部メモリ（SD）に及び外部メモリ（SD）から伝送
するライン（11）に、前記第２内部バス（16）を接続
し、且つ、外部メモリ（SD）へのアクセスを制御するた
めの第３インターフェース手段（IS）、 − 前記第１及び第２内部バス（15、16）に接続された
内部コントローラー（GC）であって、前記第２バス（1
6）へのデータ転送に関係する回路ユニットを識別しイ
ネーブルし；処理サイクルの異なる部分を異なるユニッ
トに割当て；一般同期を発生して回路ユニットに分配
し；回路内での操作の全体フローを制御し；内部回路ア
クティビティを外部同期に同期させ；そして、操作ユニ
ット（Μ1,Μ２）の動作を初期化する内部コントローラ
ー（GC）、を含むことを特徴とする運動推定用回路。
【請求項２】外部コントローラー（CP）により与えら
れ、ベクトル精密化において使用される重みを記憶する
ための内部メモリ（ΜＰ）をさらに含み、前記内部メモ
リは、前記第１バス（15）を介して前記操作ユニット
（Μ1,Μ２）により相互に排他的な方式にてアクセス可
能であることを特徴とする請求の範囲第１項記載の回
路。
【請求項３】前記操作ユニット（Μ1,Μ２）、前記第２
インターフェース手段（B1,B2,B3;IB）内及び前記内部
コントローラー（GC）内に含まれるメモリ手段、及びも
し存在すれば前記内部メモリ（ΜＰ）の自己テストを実
行するよう構成されたテストユニット（TE）をさらに含
み、テストユニット（TE）は、特定の活性化命令に応答
してこれらの自己テストを行い、 − 各々が特定テストをイネーブルする複数ビットを記
憶するテスト制御レジスタ（TCR）であって、この特定
テストは、メモリビルトイン自己テスト又はソフトウエ
ア制御されたビルトイン自己テストのどちらかとでき
る、テスト制御レジスタ、 − 各々が特定テストの結果を示す複数ビットを記憶す
るテスト結果レジスタ（TRR）、 − 各々が特定テストの実行／非実行ステータスを示す
複数ビットを記憶するテストステータスレジスタ（TS
R）、 − テストを制御しテスト結果を評価するためにテスト
制御、テスト結果、及びテストステータスレジスタ（TC
R,TRR,TSR）にアクセスし、ユニットにより受け取られ
たシリアルテストデータのシリアル−パラレル変換及び
出力されるテストデータのパラレル−シリアル変換を行
い、そして、テスト目的で前記バスに接続されたユニッ
トからの読み出し及び該ユニットへの書き込みをイネー
ブルするために前記第１及び第２バス（15、16）にアク
セスするテストアクセス制御レジスタ（TAC）、を含むことを特徴とする請求の範囲第１項又は第２項に
記載の回路。
【請求項４】前記メモリ手段及び前記内部メモリ（Μ
Ｐ）が、ビルトイン自己テストモジュールを備えるこ
と、且つ、テスト制御、テスト結果及びテストステータ
スレジスタ（TCR,TRR,TSR）が、前記ビルトイン自己テ
ストモジュール及び前記操作ユニット（Μ1,Μ２）にメ
モリテストバス（18）を介して直接接続されて、テスト
を制御しテスト結果とステータス情報を受け取ることを
特徴とする請求の範囲第３項記載の回路。
【請求項５】予測モードの選択を行うため、且つ、符号
化品質と符号化ピクチャーを表すのに必要な情報量間の
より良いトレードオフをもたらす予測モードに対応する
運動ベクトルを決めるため、前記操作ユニット（Μ1,Μ
２）がプログラム可能であることを特徴とする請求の範
囲第１項〜第４項のいずれか一項に記載の回路。
【請求項６】候補ベクトル決定、ベクトル精密化、及び
予測モードの選択を行うための異なる集積回路コンポー
ネントを含むことを特徴とする請求の範囲第５項記載の
回路。
【請求項７】予測モードの選択が、ベクトル精密化を行
うコンポーネントにより、又はベクトル精密化が行われ
ない回路では候補ベクトル決定を行うコンポーネントに
より実行されることを特徴とする請求の範囲第５項記載
の回路。
【請求項８】カスケード状に接続された第１の複数同一
集積回路コンポーネント（IM1...IMn）を含み、これら
は全て、場合によっては予測選択機能と共同でベクトル
決定又はベクトル精密化の同じ機能を実行するようにプ
ログラムされ、また、同じデータを受け取り同じ外部コ
ントローラー（CP）を共用することを特徴とする請求の
範囲第１項〜第７項のいずれか一項に記載の回路。
【請求項９】カスケード状に接続され、全てがベクトル
決定の同じ機能を実行するようプログラムされた第１の
複数同一集積回路コンポーネント（IM1...IMn）、及び
この第１の複数同一集積回路コンポーネントと直列にカ
スケード状に接続された第２の複数同一集積回路コンポ
ーネント（IM1...IMn）を含み、これらは全て、場合に
よっては予測選択機能と共同でベクトル精密化の同じ機
能を実行するようにプログラムされることを特徴とする
請求の範囲第１項〜第８項のいずれか一項に記載の回
路。
【請求項１０】前記第１及び／又は第２複数同一集積回
路コンポーネントにおける全コンポーネントが、同じ外
部メモリ（SD）を共用し、同じサーチウインドウに作用
することを特徴とする請求の範囲第８項又は第９項に記
載の回路。
【請求項１１】第１及び／又は第２複数同一集積回路コ
ンポーネントにおける全コンポーネントが、各々自分の
外部メモリ（SD）に接続され、異なるサーチウインドウ
に作用するよう構成されることを特徴とする請求の範囲
第８項又は第９項に記載の回路。
【請求項１２】複数同一集積回路コンポーネントにおけ
る上流コンポーネント（IM1...IMn）が、上流コンポー
ネントで実行された処理結果として得られるベクトル／
エラー対を、専用線（100）又は処理パラメータを伝送
する同じライン（９、10）を介して下流コンポーネント
に与え、この複数同一集積回路コンポーネントにおける
最後の回路が、処理パラメータのための出力ライン（1
0）に処理の最終結果を送出することを特徴とする請求
の範囲第８項〜第11項のいずれか一項に記載の回路。
【請求項１３】複数同一集積回路コンポーネントにおけ
る上流コンポーネント（IM1...IMn）が、上流コンポー
ネントで実行された処理結果として得られるベクトル／
エラー対を、前記外部メモリ（SD）を介して下流コンポ
ーネントに与えることを特徴とする請求の範囲第11項記
載の回路。
【請求項１４】候補ベクトルの決定のため、前記操作ユ
ニット（Μ1,Μ２）は、ベクトル母集団を用いる遺伝ア
ルゴリズムを行うようプログラム可能であり、該ベクト
ル母集団は、空間的一時相関を考慮し且つ処理サイクル
の終わりに操作ユニット（Μ1...Μ２）から外部メモリ
（SD）に転送される第１グループのベクトルを含み、第
１グループのベクトルは、外部メモリから次サイクルの
始まりにて操作ユニット（Μ1...Μ２）により読み出さ
れて前記次サイクルに対する初期ベクトル母集団を構築
するのに使用されることを特徴とする請求の範囲第１項
〜第13項のいずれか一項に記載の回路。
【請求項１５】前記操作ユニット（Μ1,Μ２）は、ピク
セルの現集合の処理の終わりに所定の予測モードに対す
る最低エラーに関連のベクトルを前記外部メモリ（SD）
に書き込むように構成され、前記ベクトルは、初期ベク
トル母集団が作られるとき前記操作ユニット（Μ1,Μ
２）により読み出されることを特徴とする請求の範囲第
14項記載の回路。
【請求項１６】各操作ユニット（Μ1...Μ２）が、 − 初期化段階中にベクトル発生ユニット（GV）内にロ
ードされ且つ候補ベクトル決定若しくは精密化又は予測
選択のための所定アルゴリズムに関連の命令を実行する
ことにより、サーチウインドウにおいてテストされる複
数の基準集合に対する、ピクセルの現集合の変位を表わ
す運動ベクトルを発生するベクトル発生ユニット（G
V）、 − 前記第２バス（16）に接続され、ピクセルの前記現
集合及び前記外部メモリにより与えられるそれぞれのサ
ーチウインドウをそれぞれ記憶する第１及び第２内部メ
モリユニット（MM,MF）、 − ベクトル発生ユニット（GV）により与えられるベク
トルを用いて、前記第１及び第２内部メモリユニット
（MM,MF）に対する読み出し及び書き込みアドレスを発
生するアドレス発生ユニット（GIN）、 − 前記メモリユニット（MM,MF）から現集合及び基準
集合のピクセルを受け取り、前記ベクトル発生ユニット
（GV）からベクトル及びピクセルプロセッサー（CE）が
実行する操作の種類に関する情報を受け取るピクセルプ
ロセッサー（CE,CCE）であって、ピクセルプロセッサー
は、前記ベクトル発生ユニット（GV）により発生された
ベクトルによりサーチウインドウ内で識別された幾つか
の基準集合における相同グループと、現集合内のピクセ
ルグループを比較することにより、前記推定エラーを決
めるのに要求されるか、又は適当な予測モードを選択す
るのに要求される算術操作を前記ピクセルに行い、前記
ピクセルプロセッサーは、集合全体又は集合の異なる部
分に対する前記推定エラーを計算する、ピクセルプロセ
ッサー（CE,CCE）、 − 前記ピクセルプロセッサー（CE;CCE）に接続された
ソートユニット（SU）であって、該ピクセルプロセッサ
ーから操作モードに関する情報と共に運動ベクトル及び
関連エラーを受け取り、また、予測モードに従ってベク
トルを分離し、各予測モードに対する最低エラーに関連
するベクトルを認識し、それぞれのエラーと共にその予
測モードに対する候補ベクトルとしてこのベクトルを記
憶するための手段（CR,CL）を含み、前記分離し識別し
記憶する手段（CR）は、前の集合の処理中に計算された
ベクトル／エラー対を書き込むために、外部メモリ（S
D）及び回路内の他のユニットによりアクセス可能であ
り、かつ、外部メモリ（SD）により書き込まれたベクト
ル／エラー対を読み出すために、前記ベクトル発生ユニ
ット（GV）によりアクセス可能である、ソートユニット
（SU）、 − 前記アドレス発生ユニット（GIN）、前記ピクセル
プロセッサー（CE,CCE）及び前記ソートユニット（SU）
が接続される第３内部バス（20）であって、該第３内部
バス（20）は、前記第３バス（20）と前記第１内部バス
（15）間又は前記第３バス（20）と前記ベクトル発生ユ
ニット（GV）間又は前記第１内部バス（15）と前記ベク
トル発生ユニット（GV）間での接続を確立するための手
段（IBU）に関連している、第３内部バス（20）、を含むことを特徴とする請求の範囲第１項〜第15項のい
ずれか一項に記載の回路。
【請求項１７】各操作ユニット（Μ1,Μ２）が、ランダ
ムベクトルの発生器（GVC）をさらに含み、該発生器
は、前記第３内部バス（20）に接続され、候補ベクトル
決定のための前記遺伝アルゴリズムを実行するのに要求
されるベクトル母集団を構築するのに用いられるランダ
ムベクトルを、ベクトル発生ユニット（GV）に与えるこ
とを特徴とする請求の範囲第14項〜第16項のいずれか一
項に記載の回路。
【請求項１８】前記ランダムベクトル発生器（GVC）
は、擬ガウス分布を有するランダム数の発生器であり、
各ベクトルの水平及び垂直成分の両方に対して構成可能
分布を発生するよう構成されることを特徴とする請求の
範囲第17項記載の回路。
【請求項１９】前記ソートユニット（SU）は、前記プロ
セッサーにより計算された推定エラーのうちの一つの値
にも従ってピクセルプロセッサー（CE,CCE）により与え
られるベクトルをソートし、且つ、ピクセル集合に関す
る処理の終わりにそれぞれのエラーと共に最低エラーを
示す幾つかのベクトルをソートするための手段（SR,S
L）をも含み、前記ソート及び記憶手段（SR,SL）は、前
の集合の処理中に計算されたベクトル／エラー対を書き
込むため、及び現集合に関係する処理の終わりに維持さ
れるベクトル／エラー対を読み出すために、前記外部メ
モリ及び回路内の他のユニットによりアクセス可能であ
り、また、ベクトル母集団の構築の初期化段階において
外部メモリ（SD）により書き込まれたベクトル／エラー
対を読み出すため、前記ベクトル発生ユニット（GV）に
よりアクセス可能であることを特徴とする請求の範囲第
16項〜第18項のいずれか一項に記載の回路。
【請求項２０】前記ベクトル発生ユニット（GV）は、第
１バンクのレジスタ（GPR）を含むパイプラインRISCプ
ロセッサーを含み、第１バンクレジスタ（GPR）は、２
組のレジスタから成り、そのうちの一つ（「ベクトルレ
ジスタ」）は、ベクトルを記憶するよう構成され、もう
一方（「エラーレジスタ」）は、エラーを記憶するよう
構成され、各ベクトルレジスタは、２部分に分割され、
各々がそれぞれのベクトルの水平成分と垂直成分を記憶
し、同じロジックアドレスは、各ベクトルと関連エラー
間の関連を確立維持するようにベクトルレジスタ及びエ
ラーレジスタに割当てられ、同じアドレスに関係するベ
クトルレジスタ又はエラーレジスタからの処理されるべ
きデータの選択は、ユニット内に記憶された命令に含ま
れる操作コードにより実行されることを特徴とする請求
の範囲第16項〜第19項のいずれか一項に記載の回路。
【請求項２１】前記ピクセルプロセッサー（CE,CCE）
は、パイプライン算術ユニット（CE）を含、パイプライ
ン算術ユニット（CE）は、現集合及び基準集合に属する
ピクセルの対応グループを、前記エラー計算のために前
記第１及び第２メモリユニット（MM,MF）から受け取る
ように、且つ、前記ピクセルに対し以下の操作、すなわ
ち a1）基準集合に属するグループ内のピクセルを変化させ
ずにおくこと、 a2）グループ内の隣接ピクセル間、又は次のグループ内
のピクセル間での補間を行うことであり、ここで、操作
a1）及びa2）の実行又は操作a2）における異なる補間の
実行は、相互に排他的であり、プロセッサー内の制御ユ
ニット（CCE）により与えられる制御信号により決めら
れる、ｂ）前記対応グループ内の相同ピクセルを比較し、グル
ープに関係するエラーを計算すること、ｃ）累積エラーを得るため、集合内又は集合部分内の全
グループに関係するエラーを累積すること、ｄ）累積エラーを平均化すること、を行うように構成されることを特徴とする請求の範囲第
16項〜第20項のいずれか一項に記載の回路。
【請求項２２】前記算術ユニット（CE）は、ステップ
ｂ）のエラー計算操作の前にピクセル集合又は集合部分
の平均値を計算し、計算されたエラーから前記平均値を
引くように構成されることを特徴とする請求の範囲第21
項記載の回路。
【請求項２３】前記算術ユニット（CE）は、予測選択を
行う回路においてイントラピクチャー符号化に関連のコ
ストを計算するように構成され、このコスト計算では、
現集合内のピクセルとその平均値を比較し、比較結果を
累積し、累積値を平均化することが要求されることを特
徴とする請求の範囲第21項又は第22項に記載の回路。
【請求項２４】各操作ユニット（Μ1,Μ２）は、前記内
部コントローラー（GC）により与えられ且つ前記ベクト
ル発生ユニット（GV）により読み出されるべき情報を一
時記憶するため、前記第３内部バス（20）にも接続され
たレジスタ（RL）をさらに含むことを特徴とする請求の
範囲第16項〜第23項のいずれか一項に記載の回路。
【請求項２５】前記第２メモリユニット（MF）は、独立
してアクセス可能なメモリ要素のグループから作られ、
少なくとも候補ベクトルの発生のために相当数の前記基
準集合を含むサーチウインドウのピクセルを記憶するの
に要求されるような記憶容量を全体として与えること、
及び前記第２メモリ（MF）に対するアドレス指定手段
（GIN）は、各書き込み操作が個々のメモリ要素に関係
して少なくとも１つの要素全体を更新させ、読み出しが
複数のメモリ要素及びランダムに選ばれたピクセル集合
に関係してグループ内の全ピクセルを前記ピクセルプロ
セッサー（CE）に同時に転送させるべく前記要素をアド
レス指定するよう構成されることを特徴とする請求の範
囲第16項〜第24項のいずれか一項に記載の回路。
【請求項２６】前記操作ユニット（Μ1,Μ２）が、メモ
リテストユニット（UTM）をさらに含み、メモリテスト
ユニットは、一方のサイドにおいて前記テストユニット
（TE）に接続され、制御情報を受け取り、テスト結果及
びステータス情報を送り、他方サイドにおいて前記第１
及び第２メモリユニット（MM,MF）内の個々の要素に接
続され、テストに関係する特定メモリ要素をアドレス指
定し、テストデータを該要素に送り、そこからテスト結
果を受け取ることを特徴とする請求の範囲第３項及び第
４項の範囲内において第16〜第25項のいずれか一項に記
載の回路。
【請求項２７】前記メモリテストユニット（UTM）は、
前記第３内部バス（20）に接続され、前記ベクトル発生
ユニット（GV）の命令メモリにアクセスしてそれをテス
トすることを特徴とする請求の範囲第26項記載の回路。
【請求項２８】前記第２インターフェース手段（B1...B
3,IB）が、ビデオデータを伝送する入力／出力ライン
（６、７、８）に前記第２内部バス（16）を接続するた
めの第１接続手段（B1...B3）を含み、前記第１接続手
段（B1...B3）は、前記第２バス（16）を２つの入力ラ
イン（６、７）に接続するよう構成され、これら２つの
入力ラインのうち一つは、コンポーネント（IM;IM1...I
Mn）により実行される機能がなんであれ現ピクチャーの
ピクセルをコンポーネント（IM,IM1...IMn）に与え、も
う一方の入力ライン（７）は、コンポーネント（IM;IM
1...IMn）がベクトル精密化を行い基準ピクチャーのピ
クセルをそれに与えるときアクティブとなることを特徴
とする請求の範囲第１項〜第27項のいずれか一項に記載
の回路。
【請求項２９】前記第２インターフェース手段（B1...B
3,IB）が、処理パラメータ及び／又は処理結果を伝送す
る入力／出力ライン（9,10;100）に前記第２内部バス
（16）を接続するための第２接続手段（IB）を含み、前
記第２接続手段（IB）は、前記第１内部バス（15）にも
接続され、コンポーネント（IM）が外部コントローラー
（CP）から処理パラメータを受け取ることを可能にする
ことを特徴とする請求の範囲第28項記載の回路。
【請求項３０】前記第２接続手段（IB）が、 − 処理パラメータ及び／又は処理結果を伝送する前記
入力／出力ライン（9,10;100）上で使用するフォーマッ
トと前記第２バス（16）上で使用するフォーマット間で
のデータパラレル度変換のため、及びデータ同期のため
の第１入力及び出力インターフェース（IIF1,UIF1）、 − コンポーネント内で処理結果として得られた又は上
流コンポーネント（IM,IM1...IMn）から到来する処理パ
ラメータ又はベクトル／エラー対の一時記憶のためのバ
ッファー手段（IBB）、 − 制御ユニット（IBC）であって、コンポーネントに
より実行される機能及び情報の種類に依存したアドレス
指定規則に従ってバッファー手段（IBB）をアドレス指
定し；処理パラメータをコンポーネントに伝送するライ
ン（９）からピクチャーに対して特定の情報を抽出して
記憶し、コンポーネント内の他の全てのユニットが利用
可能なようにし；処理パラメータ及びベクトル／エラー
対を出力するライン（10）上に送出されるべき情報を編
成し；前記第１内部バス（15）に関係する読み出し及び
書き込み操作を制御する、制御ユニット（IBC）、を含むことを特徴とする請求の範囲第29項記載の回路。
【請求項３１】前記バッファー手段（IBB）が、複数の
バッファーユニット（B4...B7）を含み、ここで、 − 候補ベクトル決定のため、前記バッファーユニット
（B4...B7）は、２つの別々のグループに編成され、そ
の１つは、制御ユニット（IBC）により編成されて送出
されるべき情報に対して常に専用され、もう一方は、ベ
クトル及びエラーを管理し、 − ベクトル精密化のため、１つのユニットは、入来す
る処理パラメータを記憶し、その他のユニットは、コン
ポーネント内の他のユニットに送られるべきベクトル／
コスト対を記憶し、これらのユニット（B4...B7）は、
全てのユニットが書き込みサイクルに関係した後にユニ
ット内に記憶されたパラメータの読み出しが行われるよ
うに、処理パラメータの記憶が周期的に委託される、ことを特徴とする請求の範囲第30項記載の回路。
【請求項３２】第２接続手段（IB）が、 − カスケード状の前記第１及び第２複数コンポーネン
トのうちの少なくとも一つを含む回路のコンポーネント
においてイネーブルされ、ローカルに計算されたベクト
ル／エラー対及び上流コンポーネントにより計算された
ベクトル／エラー対を受け取り、相同ベクトルのエラー
を比較してより低いコストに関係するベクトルを下流コ
ンポーネントに伝える比較ロジック（CM）、 − カスケード状の複数コンポーネントにおいて次のコ
ンポーネント間でベクトル及びコストを転送する専用ラ
イン（100）に、前記比較ロジック（CM）をインターフ
ェースする第２入力及び出力インターフェース（IIF2,U
IF2）、をさらに含むことを特徴とする請求の範囲第８項〜第13
項及び第28項〜第31項のいずれか一項に記載の回路。
【請求項３３】前記内部コントローラー（GC）が、 − 回路の初期化段階中に前記シーケンサー（SEQ）に
ロードされ、且つ、前記第２内部バス（16）へのピクセ
ル及び／又はベクトルの転送、又は内部コントローラー
自身のレジスタへの処理パラメータの転送若しくは内部
コントローラー自身のレジスタ間の処理パラメータの転
送に関する情報グループを記憶する命令シーケンサー
（SEQ）、 − 前記命令のシーケンシャルな実行を制御するプログ
ラムカウンタ（CPR）、 − 制御ロジック（UCC）であって、内部コントローラ
ー（GC）が動作準備できていることを示すスタート信号
を受け取る際に活性化され、シーケンサー（SEQ）によ
り発生された命令を復号化する復号化手段、及びシーケ
ンシャルロジックを含み、該シーケンシャルロジック
は、各命令に対してコンポーネント内の他のユニットが
前記命令内で特定される操作を実行し、命令シーケンス
が進行するように前記命令の実行に割当てられた時間の
終わりに前記プログラムカウンタ（CPR）を駆動するこ
とを可能にし、シーケンシャルロジックの進展は、内部
コントローラー（GC）内で発生される同期信号（SYN）
により制御される、制御ロジック（UCC）、 − 第２バンクのレジスタ（RG1）であって、ピクセル
集合又はピクチャーに対して特定の可変情報を記憶する
レジスタだけでなく、外部コントローラーにより与えら
れた恒久情報を記憶する構成レジスタを含み、バンクの
１レジスタは、制御ロジック（UCC）に前記スタート信
号を与える、第２バンクのレジスタ（RG1）、 − カウンターのグループ（CNT）であって、第２バン
クレジスタ（RG1）内の構成レジスタによりプログラム
可能な様式にて処理の開始及びデータ出力操作を制御
し；前記同期信号（SYN）を発生し、また、前記構成レ
ジスタによりプログラム可能な瞬間にコンポーネント内
の異なるユニットを活性化し、前記カウンタ（CNT）
は、これらのタスクの実行のために入来データに関連の
同期信号及び外部クロック信号（CK）を受け取る、カウ
ンターのグループ（CNT）、 − 第３バンクのレジスタ（RG2）であって、前記シー
ケンサー（SEQ）により発生されたパラメータ転送命令
に関係する前記操作パラメータを記憶し、第３バンクに
おいて少なくとも幾つかのレジスタは、前記他のユニッ
トに対して関心ある操作パラメータを読み出すため、又
は前記第２内部バス（16）へのピクセル転送を支配する
出力情報を構築するのに用いられるべき操作パラメータ
を書き込むため、コンポーネント内の他のユニットによ
りアクセス可能である、第３バンクのレジスタ（RG
2）、 − マルチプレクシングユニットを含む出力ロジックネ
ットワーク（LUS）であって、マルチプレクシングユニ
ットは、前記カウンタ（CNT）により与えられる値、及
び少なくとも前記第２バンクレジスタ（RG1）内に記憶
された情報を用いて前記出力情報を構築するよう構成さ
れた、出力ロジックネットワーク（LUS）、を含むことを特徴とする請求の範囲第１項〜第32項のい
ずれか一項に記載の回路。
【請求項３４】前記出力ロジックネットワーク（LUS）
は、選択手段をさらに含み、該選択手段は、前記制御ロ
ジック（UCC）並びに前記第２及び第３バンクレジスタ
（RG1,RG2）により与えられる操作タイプについての情
報に応答し、前記カウンタ（CNT）及び前記第２バンク
レジスタ（RG1）により与えられるデフォルト値から、
又は前記第３バンクレジスタ（RG2）により与えられる
プログラマ可能な値からの前記出力情報の構築を制御す
ることを特徴とする請求の範囲第33項記載の回路。
【請求項３５】前記出力情報が、外部メモリ（SD）内の
ピクチャーの位置；処理されているピクチャー内部のピ
クセルの現集合の位置；ピクセル転送操作に関係するピ
クチャー領域の位置；及び領域のサイズを含むことを特
徴とする請求の範囲第33項又は第34項に記載の回路。
【請求項３６】前記第３インターフェース手段（IS）
が、 − メモリ内部で実行されるべき操作タイプに関する情
報、及び操作に関係するピクチャー部分をコンポーネン
ト（IM）から受け取り、かつ、これらの情報を処理し
て、（ア）アドレス指定信号（ADD_R,ADD_C）であって、次
の操作、すなわちｉ）１又はそれより多いピクチャーに
属するピクセルの書き込み／読み出し;ii）処理結果の
書き込み／読み出し;iii）メモリリフレッシュのうちの
一つに対して特定的であり、かつ、メモリへのアクセス
を可能にして、サイズが毎回コンポーネント（IM）によ
り通信されるピクチャー部分に関係するピクセルを書き
込み／読み出し、１又はそれより多いピクセル集合に関
する処理結果を書き込み／読み出す、アドレス指定信号
（ADD_R,ADD_C）、及び（イ）書き込み／読み出し操作のためのメモリへのアク
セスに関係するデータ量についての情報（N_BURST,BURS
T_L）であって、各アクセスにおいて書き込み／読み出
されるべきデータ量は、データ（N_BURST,BURST_L）の
量についての前記情報に従って操作中に可変である、上
記情報（N_BURST,BURST_L）、に変換するアドレス発生ネットワーク（SAG）、 − 該情報及びアドレス発生ネットワーク（SAG）によ
り発生されたアドレス指定信号（N_BURST,BURST_L,ADD_
R,ADD_C）を受け取り、それらを処理し、メモリにより
直接使用され得るコマンド信号を発生するコマンド発生
ネットワーク（SSG）、を含むことを特徴とする請求の範囲第１項〜第35項のい
ずれか一項に記載の回路。
【請求項３７】前記アドレス発生ネットワーク（SAG）
が、 − 第１結合ロジック回路（OCD）であって、自身を特
定の読み出し／書き込み操作させるべくアドレス発生ネ
ットワーク（SAG）内の他のユニットにより使用される
構成信号と共に、実行されるべき操作のタイプを示すコ
ード、及び前記操作コードを復号化するのをイネーブル
し、それにより、操作が読み出し、書き込み、又はリフ
レッシュ操作であることを示す信号を送出するイネーブ
ル信号を内部コントローラー（GC）から受け取る第１結
合ロジック回路（OCD）、 − 読み出し又は書き込みに関係するピクチャー部分に
関する情報の第１処理を実行する第２結合ロジック回路
（FCA）であって、（ア）そのピクチャー部分の位置及びサイズについての
情報を内部コントローラー（GC）から；ピクチャー及び
操作モードの特性に関する構成信号を第１結合回路（OC
D）から；ピクセル読み出し／書き込み操作が輝度又は
クロミナンスピクセルのどちらかを示す信号をアドレス
発生ネットワーク（SAG）にこれも属する制御回路（IS
C）から受け取り、そして（イ）ピクセル読み出し／書き込みの場合、初期ピクセ
ル集合及び初期集合の第１ピクセルのピクチャーにおけ
る位置について、又は処理結果の読み出し／書き込みの
場合、処理結果が関係するピクセル集合のピクチャー内
の位置についての情報；関連のピクセル集合の数につい
ての情報；及び複数の集合に亘って拡がり且つこれらの
集合の幾つかではピクセルの部分集合のみを含む領域の
読み出しの場合、関連する部分集合のサイズについての
情報を計算し送出する、第２結合ロジック回路（FCA）、 − 前記制御回路（ISC）であって、第１及び第２結合
回路（OCD,FCA）、コマンド発生ネットワーク（SSG）及
び内部コントローラー（GC）により与えられる情報に従
ってメモリ内の操作の進展を追跡し；操作が読み出し、
書き込み又はリフレッシュのどれであるかを示す信号、
及びデータ量についての情報（N_BURST,BURST_L）を前
記発生ネットワーク（SSG）に与え；そして、メモリ（S
D）とコンポーネント（IM）間でのピクセル又は処理操
作の結果の転送に関係するコンポーネント（IM）とのダ
イアローグを管理する、前記制御回路（ISC）、 − 第３及び第４結合ロジック回路（ROW,COL）であっ
て、制御信号及び制御回路（ISC）により与えられる制
御信号に基づいて、第２結合回路（FCA）により与えら
れるピクチャー内部の位置情報を、メモリ（SD）に対す
る行及び列アドレスにそれぞれ変換し、行又は列アドレ
スに対するそれぞれのリクエスト（NEWRAS,NEWCAS）の
存在下において上記アドレスをコマンド発生ネットワー
ク（SSG）に与える、第３及び第４結合ロジック回路（R
OW,COL）、を含むことを特徴とする請求の範囲第36項記載の回路。
【請求項３８】前記制御回路（ISC）が、 − カウント回路（CSC）であって、操作タイプについ
ての情報及び第１結合回路（OCD）により与えられる構
成信号に基づいて、第２結合回路（FCA）により与えら
れる集合のその数についての情報を処理することによ
り、読み出し／書き込み操作に関係するピクチャー部分
内のピクセル集合の数を評価し、また、コマンド発生ネ
ットワーク（SSG）から到来するアドレスリクエストを
用いて書き込み／読み出し操作の進展を追跡するカウン
ト回路（CSC）、 − 書き込み又は読み出されるべきデータ量についての
情報（N_BURST,BURST_L）を発生して少なくとも前記コ
マンド発生ネットワーク（SSG）に送る第５結合回路（B
UE）であって、該情報は、第２結合回路（FCA）により
与えられるピクチャー内部の位置情報から、及びカウン
ト回路（CSC）により与えられるピクセル集合の数につ
いての情報から得られる、第５結合回路（BUE）、 − 第１シーケンシャルロジック回路（SIG）であっ
て、第１結合回路（OCD）により与えられる操作タイプ
についての情報、少なくともカウント回路（CSC）によ
り与えられる読み出し／書き込み操作の進行についての
情報、及びコマンド発生ネットワーク（SSG）により与
えられるアドレスリクエストを用いることにより、コマ
ンド発生ネットワーク（SSG）に与えられてメモリ（S
D）内の読み出し、書き込み及びリフレッシュ操作を開
始又は停止させるための信号グループ（RD,WR,REF）、
並びに前記第２内部バス（16）に向けてデータ転送をイ
ネーブルする信号を発生する第１シーケンシャルロジッ
ク回路（SIG）、 − 第２シーケンシャルロジック回路（ENG）であっ
て、操作タイプについての情報、第１結合回路（OCD）
から到来する構成信号、カウント回路（CSC）により与
えられる操作に関連のデータ量についての情報（N_BURS
T,BURST_L）、及びコマンド発生ネットワーク（SSG）か
ら到来するアドレスリクエストを用いることにより、（ア）操作の進行を示し、第１シーケンシャルロジック
回路（SIG）及び制御回路（ISC）に属する第３シーケン
シャルロジック回路（AGG）に与えられる信号、並びに
操作が輝度又はクロミナンスピクセルのどちらに関係す
るかを示し、前記第２結合回路（FCA）及び第１シーケ
ンシャルロジック回路（SIG）に送られる前記信号、（イ）外部メモリ（SD）とコンポーネント（IM）間のダ
イアローグを管理するための信号、を発生する第２シーケンシャルロジック回路（ENG）、 − 前記第３シーケンシャルロジック回路（AGG）であ
って、メモリ（SD）からコンポーネント（IM）へのデー
タ転送の場合、第１結合回路（OCD）により与えられる
操作タイプについての情報、第２結合回路（FCA）によ
り与えられる位置情報、及び前記カウント回路（CSC）
により与えられ且つ操作に関係するピクセル集合数につ
いての情報に基づいて、コンポーネントの操作ユニット
（Μ1,Μ２）へデータを記憶するための制御信号を発生
する第３シーケンシャルロジック回路（AGG）、を含むことを特徴とする請求の範囲第37項記載の回路。
【請求項３９】前記コマンド発生ネットワーク（SSG）
が、 − アドレス、操作タイプを示す信号、及び操作に関係
するデータ量についての情報をアドレス発生ネットワー
ク（SAG）から受け取り、メモリ（SD）に対するコマン
ド信号及び新しいアドレスのリクエストを送出する操作
回路（SSG1）、及び − 操作ユニットの操作を監視し、操作自身の進展に従
って種々のコマンド及びリクエスト信号を送出させる制
御回路（SSG2）、を含むことを特徴とする請求の範囲第36項〜第38項のい
ずれか一項に記載の回路。