JPH0879758A - Movement compensation prediction device - Google Patents

Abstract

PURPOSE: To provide a movement compensation prediction circuit capable of processings both ISO MPEG1 and ITU-T recommendation H.261 while avoiding the increase of delay and addition elements by making a hardware common as much as possible. CONSTITUTION: A front direction and horizontal, direction processing circuit 2 is provided with both functions of a front direction and horizontal direction half picture element processing circuit in the MPEG1 and a horizontal direction processing circuit in the H.261 and a front direction and vertical direction processing circuit 3 is provided with both functions of a front direction and vertical direction half picture element processing circuit in the MPEG1 and a vertical direction processing circuit in the H.261. Thus, this device is in conformity with both MPEG1 and H.261, and the increase of a circuit scale is suppressed by sharing the circuit.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、動き補償予測器に係
り、特にディジタル動画像を復号するデコーダにおける
動き補償予測器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a motion compensation predictor, and more particularly to a motion compensation predictor in a decoder for decoding digital moving images.

【０００２】一般に動画像の符号化の国際標準として、
ＩＳＯ（国際標準化機構）及びＩＥＣ（国際電気標準会
議）の合同規格であるＭＰＥＧ１（Moving Picture Exp
ertsGroup phase 1；ISO/IEC11172）と、ＩＴＵ−Ｔ勧
告Ｈ．２６１（以下、Ｈ．２６１とする。）とがよく知
られている。Generally, as an international standard for encoding moving images,
MPEG1 (Moving Picture Exp), which is a joint standard of ISO (International Organization for Standardization) and IEC (International Electrotechnical Commission)
ertsGroup phase 1; ISO / IEC11172) and ITU-T Recommendation H.264. 261 (hereinafter referred to as H.261) is well known.

【０００３】近年、テレビ電話、テレビ会議、ディジタ
ルビデオ等をはじめとする分野で、ディジタル動画像情
報の復元が必要とされており、この様な分野ではＭＰＥ
Ｇ１及びＨ．２６１の双方に準拠し、かつ、回路規模を
小さく抑えた動き補償予測器が望まれている。In recent years, it has been necessary to restore digital moving image information in fields such as videophones, videoconferences, and digital video, and MPE is used in such fields.
G1 and H.G. There is a demand for a motion compensation predictor that conforms to both H.261 and has a small circuit size.

【０００４】[0004]

【従来の技術】[Prior art]

ａ）ＭＰＥＧ１について ＭＰＥＧ１は、蓄積型ディジタル記憶媒体用のビデオ高
能率符号化方式について規定している。a) About MPEG1 MPEG1 defines a video high-efficiency encoding system for storage-type digital storage media.

【０００５】主な用途としては、ＣＤ−ＲＯＭ、ＤＡ
Ｔ、ハードディスク等のデータ転送速度が約１．５Ｍｂ
ｐｓ以下の蓄積型ディジタル記憶媒体が、デコーダに直
接あるいは通信回線等の伝送媒体を介して接続されてい
る環境を想定している。Main applications are CD-ROM, DA
Data transfer rate of T, hard disk, etc. is about 1.5Mb
It is assumed that an accumulation type digital storage medium of ps or less is connected to the decoder directly or via a transmission medium such as a communication line.

【０００６】図２８に従来のＭＰＥＧ１における動画像
復元装置の概要構成ブロック図を示す。ＭＰＥＧ１にお
ける動画像復元装置１００は、ＣＤ（Compact Disk）、
ＭＯ（Magneto Optical Disk）等の光ディスクや、磁気
テープ等の記録媒体（蓄積装置）からビデオ（画像）デ
ータ、オーディオ（音声）データ、さらにそれらの付加
データ（テキストデータ等）の圧縮データを再生する蓄
積装置１０１と、圧縮データを、ビデオ圧縮データとオ
ーディオ圧縮データと付加圧縮データとに分離するシス
テム多重化復号装置１０２と、分離されたビデオ圧縮デ
ータを復号し、動画像であるビデオデータにする動画像
情報復号装置１０３と、同期データの付加等の後処理を
行う後処理装置１０４と、後処理の行われた画像データ
をディジタル／アナログ（Ｄ／Ａ）変換して出力するＤ
／Ａ変換装置１０５と、を備えて構成されている。FIG. 28 shows a schematic block diagram of a conventional moving picture restoring apparatus in MPEG1. The moving image restoration apparatus 100 in MPEG1 is a CD (Compact Disk),
Video (image) data, audio (voice) data, and compressed data such as additional data (text data, etc.) from an optical disk such as MO (Magneto Optical Disk) or a recording medium (storage device) such as a magnetic tape are reproduced. A storage device 101, a system multiplexing decoding device 102 that separates compressed data into video compressed data, audio compressed data, and additional compressed data, and decodes the separated video compressed data into video data that is a moving image. A moving image information decoding apparatus 103, a post-processing apparatus 104 that performs post-processing such as addition of synchronization data, and a D that outputs digital-analog (D / A) -converted post-processed image data.
/ A converter 105, and is comprised.

【０００７】図２９に示すように、動画像情報復号装置
１０３は、大別すると、ビデオ圧縮データを、動きベク
トルデータ、量子化の際に用いた量子化テーブルを特定
するための量子化テーブルデータ符号化に用いたモード
を特定するための符号化モードデータ等と、圧縮実画素
データと、を分離するビデオ多重化復号装置１０６と、
圧縮実画素データをビデオデータに復号するビデオソー
ス復号装置１０７とを備えて構成されている。As shown in FIG. 29, the moving picture information decoding apparatus 103 is roughly classified into motion vector data, quantization table data for specifying a quantization table used in quantization. A video multiplex decoding device 106 that separates the compressed real pixel data from the encoded mode data for specifying the mode used for encoding,
And a video source decoding device 107 for decoding the compressed real pixel data into video data.

【０００８】ビデオソース復号装置１０７は、図３０に
示すように、実画素データの逆量子化を行う逆量子化回
路１０８と、逆量子化された実画素データの逆ＤＣＴ
（Discrete Cosine Transform ）処理を行って差分画素
データとして出力する逆ＤＣＴ回路１０９と、差分画素
データと後述の予測画素データとを加算して、画素デー
タとして出力する加算器１１０と、所定タイミングにお
ける画素データをそれぞれ格納する第１フレームメモリ
１１１及び第２フレームメモリ１１２と、第１フレーム
メモリ１１１及び第２フレームメモリ１１２に格納され
た画素データに基づいて半画素精度両方向動き補償予測
を行って予測画素データを出力する半画素精度両方向動
き補償予測回路１１８と、を備えて構成されている。As shown in FIG. 30, the video source decoding device 107 includes an inverse quantization circuit 108 for inverse quantization of real pixel data and an inverse DCT of the inverse quantized real pixel data.
An inverse DCT circuit 109 that performs (Discrete Cosine Transform) processing and outputs it as difference pixel data, an adder 110 that adds the difference pixel data and predicted pixel data described below, and outputs as pixel data, and a pixel at a predetermined timing. A first frame memory 111 and a second frame memory 112 that store data, respectively, and a half-pixel precision bidirectional motion compensation prediction based on pixel data stored in the first frame memory 111 and the second frame memory 112 And a half-pixel precision bidirectional motion compensation prediction circuit 118 that outputs data.

【０００９】半画素精度両方向動き補償予測回路１１８
は、図３１に示すように、時間的に前方向、かつ、画素
配置的に横方向の半画素精度の動き補償予測を行う前方
向横方向半画素処理回路１１３と、時間的に前方向、か
つ、画素配置的に縦方向の半画素精度の動き補償予測を
行う前方向縦方向半画素処理回路１１４と、時間的に後
方向、かつ、画素配置的に横方向の半画素精度の動き補
償予測を行う後方向横方向半画素処理回路１１５と、時
間的に後方向、かつ、画素配置的に縦方向の半画素精度
の動き補償予測を行う後方向縦方向半画素処理回路１１
６と、時間的に両方向の動き補償予測を行う両方向処理
回路１１７と、を備えて構成されている。Half-pixel precision bidirectional motion compensation prediction circuit 118
As shown in FIG. 31, a forward horizontal half-pixel processing circuit 113 that performs a motion-compensated prediction with half-pixel accuracy in the forward direction in terms of time and pixel arrangement in the horizontal direction, and the forward direction in terms of time, In addition, a forward vertical half-pixel processing circuit 114 for performing motion compensation prediction with half-pixel precision in the pixel arrangement in the vertical direction, and motion compensation with half-pixel precision in the backward direction in time and the horizontal direction in pixel arrangement. A backward horizontal half-pixel processing circuit 115 that performs prediction, and a backward vertical half-pixel processing circuit 11 that performs motion-compensated prediction with half-pixel accuracy in the backward direction in terms of time and pixel arrangement in the vertical direction.
6 and a bidirectional processing circuit 117 for temporally performing bidirectional motion compensation prediction.

【００１０】次に動作を説明する。この場合において、
第１フレームメモリ１１１には逆ＤＣＴ回路１０９から
供給される現在の差分画素データに対して、時間的に前
方向（過去）のフレームのデータが記憶され、第２フレ
ームメモリ１１２には逆ＤＣＴ回路１０９から供給され
る現在の差分画像データに対して、時間的に後方向（未
来）のフレームのデータが記憶されるものとする。Next, the operation will be described. In this case,
The first frame memory 111 stores the data of the frame in the forward direction (past) with respect to the current difference pixel data supplied from the inverse DCT circuit 109, and the second frame memory 112 stores the inverse DCT circuit. It is assumed that, with respect to the current difference image data supplied from 109, temporally backward (future) frame data is stored.

【００１１】まず、蓄積装置１０１は、記録媒体（蓄積
装置）からビデオ（画像）データ、オーディオ（音声）
データ、さらにそれらの付加データ（テキストデータ
等）の圧縮データを再生し、システム多重化復号装置１
０２に出力する。システム多重化復号装置１０２は、圧
縮データを、ビデオ圧縮データとオーディオ圧縮データ
と付加圧縮データとに分離して、ビデオ圧縮データを動
画像情報復号装置１０３に出力する。First, the storage device 101 stores video (image) data and audio (voice) from a recording medium (storage device).
The system multiplex decoding apparatus 1 reproduces the data and the compressed data of the additional data (text data etc.).
Output to 02. The system multiplexing decoding apparatus 102 separates the compressed data into video compression data, audio compression data and additional compression data, and outputs the video compression data to the moving picture information decoding apparatus 103.

【００１２】これにより動画像情報復号装置１０３のビ
デオ多重化復号装置１０６は、ビデオ圧縮データを、動
きベクトルデータ、量子化の際に用いた量子化テーブル
を特定するための量子化テーブルデータ、符号化に用い
たモードを特定するための符号化モードデータ等と、圧
縮実画素データと、を分離して圧縮実画素データをビデ
オソース復号装置１０７に出力する。As a result, the video multiplex decoding device 106 of the moving image information decoding device 103 encodes the compressed video data as motion vector data, quantization table data for specifying the quantization table used for quantization, and code. The encoding mode data for specifying the mode used for encoding and the compressed real pixel data are separated, and the compressed real pixel data is output to the video source decoding device 107.

【００１３】ビデオソース復号装置１０７の逆量子化回
路１０８は、実画素データの逆量子化を行い逆ＤＣＴ回
路１０９に出力し、逆ＤＣＴ回路１０９は、逆量子化さ
れた実画素データの逆ＤＣＴ処理を行って差分画素デー
タとして加算器１１０に出力する。The inverse quantization circuit 108 of the video source decoding device 107 inversely quantizes the real pixel data and outputs it to the inverse DCT circuit 109. The inverse DCT circuit 109 inverts the inversely quantized actual pixel data. Processing is performed and the difference pixel data is output to the adder 110.

【００１４】これにより加算器１１０は、差分画素デー
タと後述の予測画素データとを加算して、画素データと
して出力する。これらと並行して、第１フレームメモリ
１１１及び第２フレームメモリ１１２は所定タイミング
における画素データをそれぞれ格納し、半画素精度両方
向動き補償予測回路１１８は、この格納された画素デー
タに基づいて半画素精度両方向動き補償予測を行って予
測画素データを加算器１１０に出力する。As a result, the adder 110 adds the difference pixel data and predicted pixel data, which will be described later, and outputs the result as pixel data. In parallel with these, the first frame memory 111 and the second frame memory 112 respectively store the pixel data at a predetermined timing, and the half-pixel precision bidirectional motion compensation prediction circuit 118 uses the half-pixel accuracy based on the stored pixel data. Precision bidirectional motion compensation prediction is performed and predicted pixel data is output to the adder 110.

【００１５】ここで、動き補償予測について詳細に説明
する。まず、横方向処理及び縦方向処理について説明す
る。半画素精度動き補償予測は、９×９画素のブロック
単位で行われる。Here, the motion compensation prediction will be described in detail. First, the horizontal processing and the vertical processing will be described. Half-pixel precision motion-compensated prediction is performed in block units of 9 × 9 pixels.

【００１６】以下の説明においては、図３２に示すよう
に、元のブロックの隣接する画素を画素ａ、ｂ、ｃ、ｄ
とし、横方向処理で得られる画素を画素Ａ、縦方向処理
で得られる画素を画素Ｂ、横方向処理により得られた画
素Ａ及び縦方向処理により得られた画素Ｂに基づいて横
方向処理及び縦方向処理を行うことにより得られる画素
を画素Ｃとする。In the following description, as shown in FIG. 32, the adjacent pixels of the original block are referred to as pixels a, b, c and d.
Pixel A obtained by the horizontal direction processing, pixel B obtained by the vertical direction processing, pixel A obtained by the horizontal direction processing, and pixel B obtained by the vertical direction processing. A pixel obtained by performing the vertical processing is referred to as a pixel C.

【００１７】横方向処理は、横方向に隣接する画素の平
均値をとることである。より具体的には、 Ａ＝（ａ＋ｂ）／２ Ｅ＝（ｃ＋ｄ）／２ という式で表すことが出来る。The horizontal processing is to take an average value of pixels adjacent in the horizontal direction. More specifically, it can be expressed by the formula A = (a + b) / 2 E = (c + d) / 2.

【００１８】縦方向処理は、縦方向に隣接する画素の平
均値をとることである。より具体的には、 Ｂ＝（ａ＋ｃ）／２ Ｄ＝（ｂ＋ｄ）／２ という式で表すことが出来る。The vertical processing is to take an average value of pixels adjacent in the vertical direction. More specifically, it can be expressed by the equation B = (a + c) / 2 D = (b + d) / 2.

【００１９】また、画素Ｃについては、横方向処理で得
られた画素Ａ及び画素Ｅ並びに縦方向処理で得られた画
素Ｂ及び画素Ｄの４つの画素の平均値をとることであ
る。より具体的には、 Ｃ＝（Ａ＋Ｂ＋Ｄ＋Ｅ）／４ ＝（（（ａ＋ｂ）＋（ａ＋ｃ）＋（ｂ＋ｄ）＋（ｃ＋ｄ））／２）／４ ＝（２・（ａ＋ｂ＋ｃ＋ｄ）／２）／４ ＝（ａ＋ｂ＋ｃ＋ｄ）／４ という式で表すことが出来る。For pixel C, the average value of four pixels, pixel A and pixel E obtained by the horizontal processing and pixel B and pixel D obtained by the vertical processing, is taken. More specifically, C = (A + B + D + E) / 4 = (((a + b) + (a + c) + (b + d) + (c + d)) / 2) / 4 = (2. (a + b + c + d) / 2) / 4 = It can be expressed by the equation (a + b + c + d) / 4.

【００２０】次に図３３を参照して前後両方向の動き補
償予測について説明する。前後両方向動き補償予測は、
時間的に前方向の前方向参照画面の画素ａ’と、時間的
に後方向の後方向参照画面の画素ａ’と同一画素位置の
画素ｂ’と、の平均値をとることである。Next, the motion-compensated prediction in both the front and back directions will be described with reference to FIG. Bi-directional motion compensation prediction
That is, the average value of the pixel a ′ of the forward reference screen that is temporally forward and the pixel b ′ at the same pixel position as the pixel a ′ of the backward reference screen that is temporally backward is taken.

【００２１】より具体的には、 Ａ’＝（ａ’＋ｂ’）／２ という式で表すことが出来る。More specifically, it can be expressed by the equation A '= (a' + b ') / 2.

【００２２】これらの結果、出力された画素データに
は、同期データ等の付加が後処理装置１０４により行わ
れ、さらにＤ／Ａ変換装置１０５によりＤ／Ａ変換され
て出力されて画像表示が行われることとなる。 ｂ）Ｈ．２６１について Ｈ．２６１は、６４ｋ〜２Ｍｂｐｓの転送レートを有す
る１次群サブレートを用いる動画像通信用の映像符号化
方式について規定している。As a result of these, the post-processing device 104 adds synchronization data and the like to the output pixel data, and further D / A-converts it by the D / A conversion device 105 to output and display an image. Will be seen. b) H. H.261 . 261 stipulates a video encoding method for video communication using a primary group sub-rate having a transfer rate of 64 k to 2 Mbps.

【００２３】主な用途としては、テレビ会議あるいはテ
レビ電話を想定している。図３４に従来のＨ．２６１に
おける動画像復元装置の概要構成ブロック図を示す。The main application is assumed to be a video conference or a video telephone. FIG. 34 shows a conventional H.264 standard. 261 shows a schematic block diagram of a moving image restoration apparatus in H.261.

【００２４】Ｈ．２６１における動画像復元装置２００
は、通信回線等の伝送路を介して入力された受信データ
を実時間で伝送復号する伝送符号化復号装置２０１と、
受信データを、ビデオ圧縮データとオーディオ圧縮デー
タと付加圧縮データとに分離するシステム多重化復号装
置２０２と、分離されたビデオ圧縮データを復号し、動
画像であるビデオデータとする動画像情報復号装置２０
３と、同期データの付加等の後処理を行う後処理装置２
０４と、後処理の行われた画像データをディジタル／ア
ナログ（Ｄ／Ａ）変換して出力するＤ／Ａ変換装置２０
５と、を備えて構成されている。H. Moving picture restoration apparatus 200 in H.261
Is a transmission encoding / decoding device 201 for transmitting and decoding reception data input via a transmission line such as a communication line in real time;
A system multiplexing decoding device 202 that separates received data into video compressed data, audio compressed data, and additional compressed data, and a moving image information decoding device that decodes the separated video compressed data into video data that is a moving image. 20
3 and a post-processing device 2 for performing post-processing such as addition of synchronization data
04, and a D / A converter 20 for converting the post-processed image data into digital / analog (D / A) and outputting it.
5, and is comprised.

【００２５】図３５に示すように、動画像情報復号装置
２０３は、大別すると、ビデオ圧縮データを、動きベク
トルデータ、量子化の際に用いた量子化テーブルを特定
するための量子化テーブルデータ、符号化に用いたモー
ドを特定するための符号化モードデータ等と、圧縮実画
素データと、を分離するビデオ多重化復号装置２０６
と、圧縮実画素データをビデオデータに復号するビデオ
ソース復号装置２０７とを備えて構成されている。As shown in FIG. 35, the moving picture information decoding apparatus 203 is roughly classified into motion vector data, quantization table data for specifying a quantization table used at the time of quantization. , A video multiplex decoding device 206 for separating the compressed actual pixel data from the encoding mode data for specifying the mode used for encoding
And a video source decoding device 207 for decoding the compressed real pixel data into video data.

【００２６】ビデオソース復号装置２０７は、図３６に
示すように、実画素データの逆量子化を行う逆量子化回
路２０８と、逆量子化された実画素データの逆ＤＣＴ
（Discrete Cosine Transform ）処理を行って差分画素
データとして出力する逆ＤＣＴ回路２０９と、差分画素
データと後述の予測画素データとを加算して、画素デー
タとして出力する加算器２１０と、所定タイミングにお
ける画素データを格納するとともに動きベクトル量に応
じて遅延量を可変することが可能なフレームメモリ２１
１と、フレームメモリ２１１に格納された画素データに
基づいて前方向動き補償予測を行って予測画素データを
出力する前方向動き補償予測回路２１２と、前方向動き
補償予測回路の差分画素データに対し、フィルタ処理を
行う１−２−１型のディジタルロウパスフィルタである
ループ内フィルタ２１３と、を備えて構成されている。As shown in FIG. 36, the video source decoding device 207 includes an inverse quantization circuit 208 for inverse quantization of real pixel data, and an inverse DCT of the inverse quantized real pixel data.
An inverse DCT circuit 209 that performs (Discrete Cosine Transform) processing and outputs it as difference pixel data, an adder 210 that adds difference pixel data and predicted pixel data described below, and outputs as pixel data, and a pixel at a predetermined timing. A frame memory 21 capable of storing data and varying a delay amount according to a motion vector amount
1 and the forward motion compensation prediction circuit 212 that performs forward motion compensation prediction based on the pixel data stored in the frame memory 211 and outputs the predicted pixel data, and the difference pixel data of the forward motion compensation prediction circuit. , An in-loop filter 213, which is a 1-2-1 type digital low-pass filter that performs filter processing.

【００２７】ループ内フィルタ２１３は、図３７に示す
ように、横方向処理を行う横方向処理回路２１４と、縦
方向処理を行う縦方向処理回路２１５と、を備えて構成
されている。As shown in FIG. 37, the in-loop filter 213 includes a horizontal processing circuit 214 for performing horizontal processing and a vertical processing circuit 215 for performing vertical processing.

【００２８】次に動作を説明する。以下の説明において
は、フレームメモリ２１１には逆ＤＣＴ回路２０９から
供給される現在の差分画素データに対して、時間的に前
方向（過去）のフレームのデータが記憶されるものとす
る。Next, the operation will be described. In the following description, it is assumed that the frame memory 211 stores temporally forward (past) frame data with respect to the current differential pixel data supplied from the inverse DCT circuit 209.

【００２９】まず、伝送符号化復号装置２０１は、通信
回線等の伝送路を介して入力された受信データを実時間
で伝送復号し、システム多重化復号装置２０２に出力す
る。システム多重化復号装置１０２は、受信データを、
ビデオ圧縮データとオーディオ圧縮データと付加データ
とに分離して、ビデオ圧縮データを動画像情報復号装置
２０３に出力する。First, the transmission encoding / decoding apparatus 201 transmits and decodes the received data input via a transmission line such as a communication line in real time and outputs it to the system multiplexing / decoding apparatus 202. The system multiplexing decoding device 102
The video compressed data, the audio compressed data, and the additional data are separated, and the video compressed data is output to the moving image information decoding apparatus 203.

【００３０】これにより動画像情報復号装置２０３のビ
デオ多重化復号装置２０６は、ビデオ圧縮データを、動
きベクトルデータ、量子化の際に用いた量子化テーブル
を特定するための量子化テーブルデータ、符号化に用い
たモードを特定するための符号化モードデータ等と、圧
縮実画素データと、を分離して圧縮実画素データをビデ
オソース復号装置２０７に出力する。As a result, the video multiplex decoding device 206 of the moving image information decoding device 203 encodes the compressed video data into motion vector data, the quantization table data for specifying the quantization table used for quantization, and the code. Encoding mode data for specifying the mode used for encoding and compressed real pixel data are separated, and the compressed real pixel data is output to the video source decoding device 207.

【００３１】ビデオソース復号装置２０７の逆量子化回
路２０８は、実画素データの逆量子化を行い逆ＤＣＴ回
路２０９に出力し、逆ＤＣＴ回路２０９は、逆量子化さ
れた実画素データの逆ＤＣＴ処理を行って差分画素デー
タとして加算器２１０に出力する。The dequantization circuit 208 of the video source decoding device 207 dequantizes the actual pixel data and outputs it to the inverse DCT circuit 209. The inverse DCT circuit 209 inverts the dequantized actual pixel data. Processing is performed and the difference pixel data is output to the adder 210.

【００３２】これにより加算器２１０は、差分画素デー
タと後述の予測画素データとを加算して、画素データと
して出力する。これらと並行して、フレームメモリ２１
１は所定タイミングにおける画素データを格納し、前方
向動き補償予測回路２１２は、この格納された画素デー
タに基づいて前方向動き補償予測を行って予測画素デー
タをループ内フィルタ２１３に出力する。As a result, the adder 210 adds the difference pixel data and predicted pixel data, which will be described later, and outputs the result as pixel data. In parallel with these, the frame memory 21
1 stores pixel data at a predetermined timing, and the forward motion compensation prediction circuit 212 performs forward motion compensation prediction based on the stored pixel data and outputs the predicted pixel data to the in-loop filter 213.

【００３３】ループ内フィルタ２１３は、横方向処理回
路２１４により横方向処理を行うとともに、縦方向処理
回路２１５により縦方向処理を行って加算器２１０に対
しフィルタ処理後の予測画素データを出力する。The in-loop filter 213 performs horizontal processing by the horizontal processing circuit 214 and vertical processing by the vertical processing circuit 215, and outputs the predicted pixel data after the filtering processing to the adder 210.

【００３４】ここで、ループ内フィルタ処理について詳
細に説明する。ループ内フィルタ処理は、８×８画素の
ブロック単位で、１−２−１型のロウパスフィルタでフ
ィルタ処理を行うものである。１−２−１型のロウパス
フィルタとは、横方向処理及び縦方向処理の何れにおい
ても、着目する画素に対する重みを「２」とし、前後又
は上下に隣接する画素に対する重みをそれぞれ「１」と
するものである。Here, the in-loop filter processing will be described in detail. The in-loop filter processing is performed by a 1-2-1 type low-pass filter in block units of 8 × 8 pixels. In the 1-2-1 type low-pass filter, in both the horizontal processing and the vertical processing, the weight for the pixel of interest is set to “2”, and the weight for the pixels adjacent to the front, rear, or top and bottom is set to “1”. It is what

【００３５】図３８は、ループ内フィルタ処理を行う対
象ブロックを模式的に示したものであり、各画素はその
配置により４種類の画素（図中、それぞれ●、○、◎、
□で表す）に分類でき、種類毎に処理が異なっている。FIG. 38 schematically shows a target block to be subjected to the in-loop filter processing. Each pixel has four kinds of pixels (in the figure, ●, ○, ◎, respectively).
(Represented by □) can be classified, and the processing differs for each type.

【００３６】「●」で表される画素は、元の値がＡ”で
あったとすると、そのままの値＝Ａ”とする。「○」で
表される画素については、横方向処理の対象となり、着
目する画素をＢ”、横方向に隣接する画素をＡ”、Ｃ”
とすると、画素Ｂ”については重みを「２」とし、画素
Ａ”、Ｃ”については重みを「１」とし、それらの加算
平均をとる。If the original value of the pixel represented by "" is A ", the original value is A". Pixels represented by “◯” are subjected to the horizontal processing, and the pixel of interest is B ″, and the pixels adjacent in the horizontal direction are A ″ and C ″.
Then, the weight is set to “2” for the pixel B ″, the weight is set to “1” for the pixels A ″ and C ″, and the arithmetic mean thereof is calculated.

【００３７】より具体的には、 ○＝（（Ａ”×１）＋（Ｂ”×２）＋（Ｃ”×１））／４ ＝（Ａ”＋２×Ｂ”＋Ｃ”）／４ という式で表すことが出来る。More specifically, the formula: ◯ = ((A "× 1) + (B" × 2) + (C "× 1)) / 4 = (A" + 2 × B "+ C") / 4 Can be expressed as

【００３８】同様に「◎」で表される画素については、
縦方向処理の対象となり、着目する画素をＢ”、縦方向
に隣接する画素をＡ”、Ｃ”とすると、画素Ｂ”につい
ては重みを「２」とし、画素Ａ”、Ｃ”については重み
を「１」とし、それらの加算平均をとる。Similarly, for the pixel represented by "⊚",
If the pixel of interest is B ″ and the vertically adjacent pixels are A ″ and C ″, the weight is “2” for the pixel B ″ and the weight is for the pixels A ″ and C ″. Is set to "1" and the arithmetic mean of them is calculated.

【００３９】より具体的には、 ◎＝（（Ａ”×１）＋（Ｂ”×２）＋（Ｃ”×１））／４ ＝（Ａ”＋２×Ｂ”＋Ｃ”）／４ という式で表すことが出来る。More specifically, ⊚ = ((A ″ × 1) + (B ″ × 2) + (C ″ × 1)) / 4 = (A ″ + 2 × B ″ + C ″) / 4 Can be expressed as

【００４０】また、「□」で表される画素については、
着目する画素をＥ”、画素Ｅ”に隣接する周囲の画素を
Ａ”、Ｂ”、Ｃ”、Ｄ”、Ｆ”、Ｇ”、Ｈ”、Ｉ”とす
ると、 □＝（（Ａ”＋２×Ｂ”＋Ｃ”）＋２×（Ｄ”＋２×Ｅ”＋Ｆ”） ＋（Ｇ”＋２×Ｈ”＋Ｉ”））／１６ という式で表すことが出来る。For the pixel represented by "□",
If the pixel of interest is E ″, and surrounding pixels adjacent to the pixel E ″ are A ″, B ″, C ″, D ″, F ″, G ″, H ″, and I ″, □ = ((A ″ +2 XB "+ C") + 2x (D "+ 2xE" + F ") + (G" + 2xH "+ I")) / 16.

【００４１】[0041]

【発明が解決しようとする課題】ところでＭＰＥＧ１及
びＨ．２６１の双方に対応可能なシステムを単純に構築
すると、半画素精度両方向動き補償予測回路及びループ
内フィルタの双方をそのまま組込むことになる。By the way, according to MPEG1 and H.264. If a system that can support both H.261 is simply constructed, both the half-pixel precision bidirectional motion compensation prediction circuit and the in-loop filter will be incorporated as they are.

【００４２】図３９に半画素精度両方向動き補償予測回
路及びループ内フィルタを単純に組込む場合の半画素精
度両方向動き補償予測回路及びループ内フィルタ部分の
概要構成ブロック図を示す。図３９において図３１ある
いは図３７と同一の部分には同一の符号を付し、その詳
細な説明を省略する。FIG. 39 shows a schematic block diagram of the half-pixel precision bidirectional motion compensation prediction circuit and the in-loop filter portion when the half-pixel precision bidirectional motion compensation prediction circuit and the in-loop filter are simply incorporated. 39, the same parts as those in FIG. 31 or FIG. 37 are designated by the same reference numerals, and detailed description thereof will be omitted.

【００４３】この場合には、半画素精度両方向動き補償
予測回路及びループ内フィルタを単純に組合わせた構成
に加えて、いずれかの出力を選択するための選択回路２
２０が必要となり、回路規模が増大するとともに冗長な
構成となるという問題点があった。In this case, in addition to the simple combination of the half-pixel precision bidirectional motion compensation prediction circuit and the in-loop filter, the selection circuit 2 for selecting either output.
20 is required, and there is a problem that the circuit scale increases and the configuration becomes redundant.

【００４４】そこで、本発明の目的は、遅延、加算要素
をできる限り共通化し、回路規模の増加を避けつつ、Ｍ
ＰＥＧ１とＨ．２６１の処理の双方が可能な動き補償予
測回路を提供することにある。Therefore, the object of the present invention is to make the delay and addition elements common as much as possible, while avoiding an increase in circuit scale, and
PEG1 and H.264. It is to provide a motion compensation prediction circuit capable of performing both of the processes of H.261.

【００４５】[0045]

【課題を解決するための手段】上記課題を解決するた
め、本発明は、入力画像データに対して時間的に前後両
方向の動き補償予測処理あるいは１−２−１型ディジタ
ルロウパスフィルタを用いた動き補償予測処理のいずれ
かを外部からの選択制御信号に基づいて選択的に行うデ
ィジタル動画像復号器における動き補償予測器であっ
て、前記選択制御信号により前記前後両方向の動き補償
予測処理が選択された場合には、前記入力画像データに
基づいて時間的に前方向、かつ、画素配置的に横方向の
半画素精度の動き補償予測処理を行い第１処理画像デー
タを出力し、前記選択制御信号により前記１−２−１型
ディジタルロウパスフィルタを用いた動き補償予測処理
が選択された場合には、前記１−２−１型ディジタルロ
ウパスフィルタをループ内フィルタとして画素配置的に
横方向のループ内フィルタ処理を行い第２処理画像デー
タを出力する前方向横方向処理手段と、前記第１処理画
像データ又は前記第２処理画像データが入力され、前記
前後両方向の動き補償予測処理が選択された場合には、
前記第１処理画像データに基づいて時間的に前方向、か
つ、画素配置的に縦方向の半画素精度の動き補償予測処
理を行い第３処理画像データを出力し、前記１−２−１
型ディジタルロウパスフィルタを用いた動き補償予測処
理が選択された場合には、前記第２処理画像データに基
づいて前記１−２−１型ディジタルロウパスフィルタを
ループ内フィルタとして画素配置的に縦方向のループ内
フィルタ処理を行い第４処理画像データを出力する前方
向縦方向処理手段と、前記前後両方向の動き補償予測処
理が選択された場合に、前記入力画像データに基づいて
時間的に後方向、かつ、画素配置的に横方向の半画素精
度で動き補償予測処理を行い第５処理画像データを出力
する後方向横方向半画素処理手段と、前記前後両方向の
動き補償予測処理が選択された場合に、前記第５処理画
像データに基づいて時間的に後方向、かつ、画素配置的
に縦方向の半画素精度で動き補償予測処理を行い第６処
理画像データを出力する後方向縦方向半画素処理手段
と、前記第３処理画像データ及び前記第６処理画像デー
タ又は前記第４処理画像データが入力され、前記前後両
方向の動き補償予測処理が選択された場合には、前記第
３処理画像データ及び前記第６処理画像データに基づい
て時間的に前後両方向の動き補償予測処理を行い第７処
理画像データを出力し、前記１−２−１型ディジタルロ
ウパスフィルタを用いた動き補償予測処理が選択された
場合には、前記第４処理画像データをそのまま出力する
両方向処理手段と、を備えて構成する。In order to solve the above problems, the present invention uses a motion compensation prediction process in both forward and backward directions with respect to input image data or a 1-2-1 type digital low pass filter. A motion compensation predictor in a digital video decoder for selectively performing one of motion compensation prediction processes based on an external selection control signal, wherein the motion compensation prediction process in both the front and rear directions is selected by the selection control signal. In this case, based on the input image data, the motion-compensated prediction process is performed in the forward direction in time and in the horizontal direction in terms of pixel arrangement with half-pixel accuracy, and the first processed image data is output to perform the selection control. When the motion-compensated prediction process using the 1-2-1 type digital low-pass filter is selected by the signal, the 1-2-1 type digital low-pass filter is routed. As an inner filter, a forward horizontal processing means for performing horizontal in-loop filter processing in a pixel arrangement manner to output second processed image data, and the first processed image data or the second processed image data are input, and When motion compensation prediction processing in both the front and back directions is selected,
Based on the first processed image data, a motion-compensated prediction process with half-pixel accuracy in the forward direction in time and in the vertical direction in pixel arrangement is performed, and third processed image data is output.
When the motion compensation prediction process using the digital low-pass filter is selected, the 1-2-1 digital low-pass filter is used as a loop filter based on the second processed image data. When the forward vertical processing means for performing the in-loop filter processing and outputting the fourth processed image data, and the motion compensation prediction processing in both the front and rear directions are selected, the temporally rearward processing is performed based on the input image data. The backward horizontal half-pixel processing means that performs the motion compensation prediction processing in the horizontal direction in terms of the pixel arrangement and the half-pixel accuracy in the horizontal direction and outputs the fifth processed image data, and the motion compensation prediction processing in both the front and rear directions are selected. In this case, the motion-compensated prediction process is performed on the basis of the fifth processed image data with a half-pixel accuracy in the backward direction and the pixel arrangement in the vertical direction, and the sixth processed image data is output. In the case where the backward vertical half-pixel processing means, the third processed image data, the sixth processed image data, or the fourth processed image data are input, and the motion compensation prediction process in both the front and rear directions is selected. , The second processed image data and the sixth processed image data are subjected to temporally forward and backward motion compensation prediction processing to output seventh processed image data, and the 1-2-1 type digital low-pass filter is output. When the motion compensation prediction process used is selected, the bidirectional processing means for outputting the fourth processed image data as it is.

【００４６】[0046]

【作用】本発明の作用について、選択制御信号により前
後両方向の動き補償予測処理が選択された場合と、１−
２−１型ディジタルロウパスフィルタを用いた動き補償
予測処理が選択された場合とに分けて説明する。With respect to the operation of the present invention, the case where the motion compensation prediction processing in both the front and rear directions is selected by the selection control signal,
The case where the motion compensation prediction process using the 2-1 type digital low-pass filter is selected will be described separately.

【００４７】１）前後両方向の動き補償予測処理が選択
された場合 前方向横方向処理手段は、選択制御信号により前後両方
向の動き補償予測処理が選択された場合には、入力画像
データに基づいて時間的に前方向、かつ、画素配置的に
横方向の半画素精度の動き補償予測処理を行い第１処理
画像データを前方向縦方向処理手段に出力する。1) Motion compensation prediction processing in both front and rear directions is selected
When the motion compensation prediction process in both the front and rear directions is selected by the selection control signal, the forward and horizontal direction processing means temporally frontward based on the input image data and pixelwise lateral direction. The first processing image data is output to the forward vertical processing means.

【００４８】前方向縦方向処理手段は、第１処理画像デ
ータに基づいて時間的に前方向、かつ、画素配置的に縦
方向の半画素精度の動き補償予測処理を行い第３処理画
像データを両方向処理手段に出力する。The forward-direction vertical-direction processing means performs a motion-compensated prediction process with half-pixel accuracy in the forward direction in time and in the vertical direction in terms of pixel arrangement based on the first processed image data. Output to the bidirectional processing means.

【００４９】これと並行して後方向横方向半画素処理手
段は、入力画像データに基づいて時間的に後方向、か
つ、画素配置的に横方向の半画素精度で動き補償予測処
理を行い第５処理画像データを後方向縦方向半画素処理
手段に出力する。In parallel with this, the backward horizontal half-pixel processing means performs the motion compensation prediction processing on the basis of the input image data with half-pixel accuracy in the backward direction in terms of time and pixel arrangement in the horizontal direction. The 5 processed image data is output to the backward vertical half pixel processing means.

【００５０】後方向縦方向半画素処理手段は、前記第５
処理画像データに基づいて時間的に後方向、かつ、画素
配置的に縦方向の半画素精度で動き補償予測処理を行い
第６処理画像データを両方向処理手段に出力する。The backward vertical half-pixel processing means includes the fifth
Based on the processed image data, the motion-compensated prediction process is performed in the backward direction in time and in the pixel arrangement in the vertical direction with half-pixel accuracy, and the sixth processed image data is output to the bidirectional processing means.

【００５１】これらの結果、両方向処理手段は、第３処
理画像データ及び前記第６処理画像データに基づいて時
間的に前後両方向の動き補償予測処理を行い、前後両方
向の動き補償予測処理の規格に沿った第７処理画像デー
タを出力する。As a result, the bidirectional processing means temporally performs forward and backward bidirectional motion compensation prediction processing based on the third processed image data and the sixth processed image data, and conforms to the forward and backward bidirectional motion compensation prediction processing standard. The seventh processed image data along the line is output.

【００５２】２）１−２−１型ディジタルロウパスフィ
ルタを用いた動き補償予測処理が選択された場合 前方向横方向処理手段は、選択制御信号により１−２−
１型ディジタルロウパスフィルタを用いた動き補償予測
処理が選択された場合には、１−２−１型ディジタルロ
ウパスフィルタをループ内フィルタとして画素配置的に
横方向のループ内フィルタ処理を行い第２処理画像デー
タを前方向縦方向処理手段に出力する。2) 1-2-1 type digital low pass filter
When the motion-compensated prediction process using the filter is selected, the forward-direction / horizontal-direction processing unit receives 1-2 according to the selection control signal.
When the motion compensation prediction process using the 1-type digital low-pass filter is selected, the 1-2-1 type digital low-pass filter is used as the in-loop filter to perform the in-loop filter process in the horizontal direction in the pixel arrangement. The two-processed image data is output to the forward direction vertical direction processing means.

【００５３】前方向縦方向処理手段は、第２処理画像デ
ータに基づいて１−２−１型ディジタルロウパスフィル
タをループ内フィルタとして画素配置的に縦方向のルー
プ内フィルタ処理を行い第４処理画像データを両方向処
理手段に出力する。The forward-direction vertical-direction processing means performs a vertical intra-loop filter process in a pixel arrangement manner using the 1-2-1 type digital low-pass filter as the intra-loop filter based on the second processed image data. The image data is output to the bidirectional processing means.

【００５４】両方向処理手段は、第４処理画像データを
そのまま出力する。この結果、１−２−１型ディジタル
ロウパスフィルタを用いて前方向横方向処理及び前方向
縦方向処理が行われた第４処理画像データを得ることが
できる。The bidirectional processing means outputs the fourth processed image data as it is. As a result, it is possible to obtain the fourth processed image data that has been subjected to the forward horizontal processing and the forward vertical processing using the 1-2-1 type digital low-pass filter.

【００５５】[0055]

【実施例】次に図面を参照して本発明の好適な実施例を
説明する。図１に実施例の動き補償予測器の概要構成ブ
ロック図を示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will now be described with reference to the drawings. FIG. 1 shows a schematic block diagram of the motion compensation predictor of the embodiment.

【００５６】動き補償予測器１は、現在の差分フレーム
画像データに対して前方向（過去）のフレーム画像デー
タＦ_O に基づいて、時間的に前方向、画素配置的に横方
向の処理を行い第１前方向フレーム画像データＦ_O1とし
て出力する前方向横方向処理回路２と、第１前方向フレ
ーム画像データＦ_O1に基づいて、時間的に前方向、画素
配置的に縦方向の処理を行い第２前方向フレーム画像デ
ータＦ_O2として出力する前方向縦方向処理回路３と、現
在の差分フレーム画像データに対して後方向（未来）の
フレーム画像データＦ_F に基づいて、時間的に後方向で
あり、画素配置的に横方向、かつ、半画素（１／２画
素）の処理を行い第１後方向フレーム画像データＦ_F1を
出力する後方向横方向半画素処理回路４と、第１後方向
フレーム画像データＦ_F1に基づいて、時間的に後方向で
あり、画素配置的に縦方向、かつ、半画素（１／２画
素）の処理を行い第２後方向フレーム画像データＦ_F2を
出力する後方向縦方向半画素処理回路５と、第２前方向
フレーム画像データＦ_O2及び第２後方向フレーム画像デ
ータＦ_F2に基づいて時間的に前後両方向の処理を行い予
測フレーム画像データＦ_D として出力する両方向処理回
路６と、を備えて構成されている。The motion compensation predictor 1 processes the current difference frame image data in the forward direction temporally and in the horizontal direction pixelwise based on the forward (past) frame image data F _O. Based on the forward direction horizontal direction processing circuit 2 that outputs the first forward direction frame image data F _O1 and the first forward direction frame image data F _O1 , the time direction forward direction and the pixel arrangement vertical direction process are performed. The forward vertical processing circuit 3 that outputs the second forward frame image data F _O2 and the backward (future) frame image data F _F with respect to the current difference frame image data And the rearward horizontal half-pixel processing circuit 4 for processing the first rearward frame image data F _F1 by processing half pixels (1/2 pixels) in the horizontal direction in terms of pixel arrangement, and the first rearward Directional frame image data F Based on _F1 , it is a backward direction in time, a pixel arrangement is in a vertical direction, and half pixel (1/2 pixel) processing is performed to output second backward direction frame image data F _F2. A half-pixel processing circuit 5 and a bidirectional processing circuit that performs forward and backward bidirectional processing in time based on the second forward frame image data F _O2 and the second backward frame image data F _F2 and outputs the predicted frame image data F _D. 6 is provided.

【００５７】図２に前方向横方向処理回路２の詳細構成
ブロック図を示す。前方横方向処理回路２は、フレーム
画像データＦ_O を構成する第２入力データＤ₂ を２倍し
て出力する乗算器１０と、ＭＰＥＧ１動作モードとＨ．
２６１動作モードとを切替えるためのモード切替信号に
より第２入力データＤ₂ あるいは乗算器１０により２倍
された第２入力データＤ₂ の何れかを選択的に出力する
第１選択回路１１と、第１ループ内フィルタ制御信号に
基づいて、「０」あるいはフレーム画像データＦ_O を構
成する第１入力データＤ₁ の何れかを選択的に出力する
第２選択回路１２と、半画素処理制御信号に基づいて第
１選択回路１１の出力あるいは第２選択回路１２の出力
の何れかを選択的に出力する第３選択回路１３と、第２
選択回路１２の出力と第３選択回路１３の出力を加算し
て出力する第１加算器１４と、第１加算器１４の出力信
号を所定時間遅延して出力する第１画素遅延回路１５
と、第２ループ内フィルタ制御信号に基づいて第２入力
データＤ₂あるいは第１画素遅延回路１５の出力信号の
何れかを選択的に出力する第４選択回路１６と、第１画
素遅延回路１５の出力と第４選択回路１６の出力を加算
する第２加算器１７と、第２加算器１７の出力信号を所
定時間遅延して出力する第２画素遅延回路１８と、を備
えて構成されている。FIG. 2 shows a detailed block diagram of the forward-direction horizontal processing circuit 2. The front / lateral processing circuit 2 includes a multiplier 10 that doubles and outputs the second input data D ₂ that forms the frame image data F _O , an MPEG1 operation mode, and an H.264 standard.
The mode switching signal for switching between 261 operation mode by the second input data D ₂ or multiplier 10 and the first selection circuit 11 for selectively outputting one of the second input data D ₂ that is 2-fold, first The second selection circuit 12 for selectively outputting either "0" or the first input data D ₁ forming the frame image data F _O based on the in-one-loop filter control signal, and the half pixel processing control signal A third selection circuit 13 that selectively outputs either the output of the first selection circuit 11 or the output of the second selection circuit 12 based on the second
A first adder 14 that adds and outputs the output of the selection circuit 12 and the output of the third selection circuit 13, and a first pixel delay circuit 15 that delays and outputs the output signal of the first adder 14 for a predetermined time.
A fourth selection circuit 16 for selectively outputting either the second input data D ₂ or the output signal of the first pixel delay circuit 15 based on the second loop filter control signal; and the first pixel delay circuit 15 2 and the output of the fourth selection circuit 16 are added, and a second pixel delay circuit 18 that outputs the output signal of the second adder 17 after delaying for a predetermined time is configured. There is.

【００５８】次にＭＰＥＧ１とＨ．２６１の場合に分け
て前方向横方向処理回路２の動作を説明する。 ａ）ＭＰＥＧ１の場合 まず動作説明に先立ち、ＭＰＥＧ１の場合の入力データ
フォーマットを図４を参照して説明する。Next, according to MPEG1 and H.264. The operation of the forward / lateral processing circuit 2 will be described separately for the case of H.261. a) In the case of MPEG1 Before describing the operation, the input data format in the case of MPEG1 will be described with reference to FIG.

【００５９】ＭＰＥＧ１の入力データフォーマットは、
図４（ａ）に示すように、９×９画素構成となってお
り、図４（ｂ）に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
４（ａ）に示すように、Ａ→Ｂ→Ｃ→……→Ｉ→Ｊ→Ｋ
→……→Ｚの順序で処理を行うことになる。The input data format of MPEG1 is
As shown in FIG. 4A, it has a 9 × 9 pixel configuration, and as shown in FIG. 4B, processing is sequentially performed from left to right and from top to bottom in a two-dimensional space. More specifically, as shown in FIG. 4A, A → B → C → …… → I → J → K.
→ …… → Z will be processed in the order.

【００６０】次に具体的動作を図３のタイミングチャー
トを参照して説明する。まず、時刻ｔ₀ において、動作
モード切替信号（図３（ｂ）参照）はＭＰＥＧ１側であ
り、第１選択回路１１において第２入力データＤ₂ ＝
「Ｂ」が選択される。Next, the specific operation will be described with reference to the timing chart of FIG. First, at time t ₀ , the operation mode switching signal (see FIG. 3B) is on the MPEG1 side, and the second input data D ₂ =
"B" is selected.

【００６１】一方、第１ループ内フィルタ制御信号は、
ＭＰＥＧ１の処理の際には常に第１入力データＤ₁ （ル
ープ内フィルタオフ）側であり、第２選択回路１２にお
いて第１入力データＤ₁ ＝「Ａ」が選択される。On the other hand, the filter control signal in the first loop is
During the processing of MPEG1, the first input data D ₁ (in-loop filter off) is always present, and the second selection circuit 12 selects the first input data D ₁ = “A”.

【００６２】次に半画素処理制御信号（図３（ｅ）参
照）は、第１選択回路１１側であり、第３選択回路１３
において第１選択回路１１の出力である第２入力データ
Ｄ₂ ＝「Ｂ」が選択される。Next, the half-pixel processing control signal (see FIG. 3E) is on the side of the first selection circuit 11 and the third selection circuit 13
At, the second input data D ₂ = “B” output from the first selection circuit 11 is selected.

【００６３】これらの結果、第１加算器１４において
は、第１入力データＤ₁ と第２入力データＤ₂ が加算さ
れ、時刻ｔ₀ における第１加算器１４の出力データ＝
「Ａ＋Ｂ」となる（図３（ｆ）参照）。As a result, the first input data D ₁ and the second input data D ₂ are added in the first adder 14, and the output data of the first adder 14 at time t ₀ =
It becomes "A + B" (see FIG. 3 (f)).

【００６４】そして出力データは、第１画素遅延回路
１５により１クロック分遅延されて時刻ｔ₁ に出力デー
タ（図３（ｇ）参照）として出力される。このとき、
第２ループ内フィルタ制御信号はＭＰＥＧ１の処理の際
には常に第１画素遅延回路１５（ループ内フィルタオ
フ）側であり、時刻ｔ₁ において第４選択回路１６によ
り第１画素遅延回路１５の出力データである出力データ
が選択され、第２加算器１７により出力データに加
算され、出力データ＝「２×（Ａ＋Ｂ）」となる（図
３（ｈ）参照）。The output data is delayed by one clock by the first pixel delay circuit 15 and output as output data (see FIG. 3 (g)) at time t ₁ . At this time,
The second in-loop filter control signal is always on the first pixel delay circuit 15 (in-loop filter off) side during the MPEG1 processing, and the fourth selection circuit 16 outputs the output of the first pixel delay circuit 15 at time t ₁ . The output data, which is data, is selected and added to the output data by the second adder 17, so that the output data = “2 × (A + B)” (see FIG. 3 (h)).

【００６５】さらにこの出力データは、第２画素遅延
回路１８により１クロック分遅延されて時刻ｔ₂ に出力
データ＝「２×（Ａ＋Ｂ）」として出力される。以
下、同様にして、第２画素遅延回路１８からは、時刻ｔ
₃ 、ｔ₄ 、ｔ₅ 、……のタイミングで、出力データ＝
「２×（Ｂ＋Ｃ）」、「２×（Ｃ＋Ｄ）」、「２×（Ｄ
＋Ｅ）」、……のように順次出力されることになる。Further, this output data is delayed by one clock by the second pixel delay circuit 18 and is output as output data = “2 × (A + B)” at time t ₂ . Thereafter, similarly, the second pixel delay circuit 18 outputs the time t
_At the timing of ₃ , t ₄ , t ₅ , ..., Output data =
"2x (B + C)", "2x (C + D)", "2x (D
+ E) ”, ..., and so on.

【００６６】ｂ）Ｈ．２６１の場合 まず動作説明に先立ち、Ｈ．２６１の場合の入力データ
フォーマットを図７を参照して説明する。B) H. In the case of H.261, prior to the explanation of the operation, H.264 is used. The input data format for H.261 will be described with reference to FIG.

【００６７】Ｈ．２６１の入力データフォーマットは、
図７（ａ）に示すように、８×８画素構成となってお
り、図７（ｂ）に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
７（ａ）に示すように、Ａ→Ｂ→Ｃ→……→Ｆ→Ｇ→Ｈ
→Ｉ→Ｊ→……→Ｚの順序で処理を行うことになる。H. The input data format of H.261 is
As shown in FIG. 7A, it has an 8 × 8 pixel configuration, and as shown in FIG. 7B, processing is sequentially performed from left to right and from top to bottom in a two-dimensional space. More specifically, as shown in FIG. 7A, A → B → C → ... → F → G → H.
The processing is performed in the order of → I → J → …… → Z.

【００６８】次に具体的動作を図５及び図６のタイミン
グチャートを参照して説明する。まず、時刻ｔ₀ におい
て動作モード切替信号（図５（ｂ）参照）はＨ．２６１
側であり、第１選択回路１１において乗算器１０の出力
である２×第２入力データＤ₂ ＝「２×Ａ」が選択され
る。Next, the specific operation will be described with reference to the timing charts of FIGS. First, at time t ₀ , the operation mode switching signal (see FIG. 5B) is H.264. 261
In the first selection circuit 11, 2 × second input data D ₂ = “2 × A”, which is the output of the multiplier 10, is selected.

【００６９】一方、時刻ｔ₀ において第１ループ内フィ
ルタ制御信号（図５（ｅ）参照）は、「０」（ループ内
フィルタオフ）側であり、第２選択回路１２においてデ
ータ＝「０」が選択される。On the other hand, at time t ₀ , the first in-loop filter control signal (see FIG. 5E) is on the “0” (in-loop filter-off) side, and the data = “0” in the second selection circuit 12. Is selected.

【００７０】次に半画素処理制御信号は、Ｈ．２６１の
処理の際には、常に第１選択回路１１側であり、第３選
択回路１３において第１選択回路１１の出力である２倍
の第２入力データＤ₂ ＝「２×Ａ」が選択される。Next, the half pixel processing control signal is H.264. During the processing of 261, the first selection circuit 11 side is always present, and the second selection data D ₂ = “2 × A”, which is the output of the first selection circuit 11, is selected in the third selection circuit 13. To be done.

【００７１】これらの結果、第１加算器１４において
は、２倍の第２入力データＤ₂ と「０」が加算され、時
刻ｔ₀ における第１加算器１４の出力データ＝「２×
Ａ」となる（図５（ｆ）参照）。As a result, in the first adder 14, the doubled second input data D ₂ and “0” are added, and the output data of the first adder 14 at time t ₀ = “2 ×
A ”(see FIG. 5 (f)).

【００７２】そして出力データは、第１画素遅延回路
１５により１クロック分遅延されて時刻ｔ₁ において出
力データ（図５（ｇ）参照）として出力される。この
とき、第２ループ内フィルタ制御信号（図５（ｈ）参
照）は、第１画素遅延回路１５（ループ内フィルタオ
フ）側であり、第４選択回路１６において第１画素遅延
回路１５の出力データである出力データが選択され、
第２加算器１７により出力データに加算され、出力デ
ータ＝「２×（２×Ａ）」、すなわち、時刻ｔ₁ にお
いて出力データ＝「４×Ａ」となる（図５（ｉ）参
照）。The output data is delayed by one clock by the first pixel delay circuit 15 and output as output data (see FIG. 5 (g)) at time t ₁ . At this time, the second in-loop filter control signal (see FIG. 5 (h)) is on the first pixel delay circuit 15 (in-loop filter off) side, and the output of the first pixel delay circuit 15 in the fourth selection circuit 16 is output. Output data that is data is selected,
The output data is added to the output data by the second adder 17, and the output data = “2 × (2 × A)”, that is, the output data = “4 × A” at time t ₁ (see FIG. 5 (i)).

【００７３】さらにこの出力データは、第２画素遅延
回路１８により１クロック分遅延されて時刻ｔ₂ に出力
データ＝「４×Ａ」として出力される（図５（ｊ）参
照）。Further, this output data is delayed by one clock by the second pixel delay circuit 18 and output as output data = “4 × A” at time t ₂ (see FIG. 5 (j)).

【００７４】これと同時に時刻ｔ₂ において、第１選択
回路１１において乗算器１０の出力である２×第２入力
データＤ₂ ＝「２×Ｂ」が選択される。一方、第１ルー
プ内フィルタ制御信号（図５（ｅ）参照）は、第１入力
データＤ₁ ＝「Ａ」（ループ内フィルタオン）側であ
り、第２選択回路１２において第１入力データＤ₁ ＝
「Ａ」が選択される。At the same time, at time t ₂ , 2 × second input data D ₂ = “2 × B” which is the output of the multiplier 10 is selected in the first selection circuit 11. On the other hand, the first in-loop filter control signal (see FIG. 5E) is on the first input data D ₁ = “A” (in-loop filter on) side, and the first input data D in the second selection circuit 12 is ₁ =
"A" is selected.

【００７５】半画素処理制御信号は、常に第１選択回路
１１側であるので、第３選択回路１３において第１選択
回路１１の出力である２倍の第２入力データＤ₂ ＝「２
×Ｂ」が選択される。Since the half pixel processing control signal is always on the first selection circuit 11 side, the second input data D ₂ = “2” which is the output of the first selection circuit 11 in the third selection circuit 13 is doubled.
× B ”is selected.

【００７６】これらの結果、第１加算器１４において
は、２倍の第２入力データＤ₂ ＝「２×Ｂ」と第１入力
データＤ₁ ＝「Ａ」が加算され、時刻ｔ₁ における第１
加算器１４の出力データ＝「Ａ＋２×Ｂ」となる。As a result, in the first adder 14, the doubled second input data D ₂ = “2 × B” and the first input data D ₁ = “A” are added, and the second input data D ₁ = “A” is added at the time t ₁ . 1
The output data of the adder 14 = “A + 2 × B”.

【００７７】そして出力データは、第１画素遅延回路
１５により１クロック分遅延されて時刻ｔ₂ において出
力データとして出力される。このとき、第２ループ内
フィルタ制御信号は、第２入力データＤ₂ ＝「Ｃ」（ル
ープ内フィルタオン）側であり、第４選択回路１６にお
いて第２入力データＤ ₂ 「Ｃ」が選択され、第２加算器
１７により出力データに加算され、時刻ｔ₂において
出力データ＝「Ａ＋２×Ｂ＋Ｃ」となる。The output data is the first pixel delay circuit.
1 clock is delayed by 15 and time t₂Out at
It is output as force data. At this time, in the second loop
The filter control signal is the second input data D₂= "C" (Le
Loop filter on) side, and the fourth selection circuit 16
The second input data D ₂"C" is selected and the second adder
It is added to the output data by 17 and time t₂At
Output data = “A + 2 × B + C”.

【００７８】さらにこの出力データは、第２画素遅延
回路１８により１クロック分遅延されて時刻ｔ₃ に出力
データ＝「Ａ＋２×Ｂ＋Ｃ」として出力される。以
下、同様にして、第２画素遅延回路１８からは、時刻ｔ
₄ 、ｔ₅ 、ｔ₆ 、……のタイミングで、出力データ＝
「Ｂ＋２×Ｃ＋Ｄ」、「Ｃ＋２×Ｄ＋Ｅ」、「Ｄ＋２×
Ｅ＋Ｆ」、……のように順次出力されることになる。Further, the output data is delayed by one clock by the second pixel delay circuit 18 and is output as output data = “A + 2 × B + C” at time t ₃ . Thereafter, similarly, the second pixel delay circuit 18 outputs the time t
_At the timing of ₄ , t ₅ , t ₆ , ..., Output data =
"B + 2xC + D", "C + 2xD + E", "D + 2x"
"E + F", ... will be sequentially output.

【００７９】そして時刻ｔ₇ において、第２入力データ
Ｄ₂ ＝「Ｈ」となると、再び第１ループフィルタ制御信
号は、「０」（ループ内フィルタオフ）側となり、第２
入力データＤ₂ ＝「Ａ」の場合と同様の処理に移行す
る。Then, at time t ₇ , when the second input data D ₂ = “H”, the first loop filter control signal again becomes the “0” (in-loop filter off) side, and the second
The processing shifts to the same processing as when the input data D ₂ = “A”.

【００８０】さらに時刻ｔ₈ （図６参照）において、第
２入力データＤ₂ ＝「Ｉ」となると、再び第２ループフ
ィルタ制御信号は、第１画素遅延回路１５（ループ内フ
ィルタオフ）側となり時刻ｔ₀ （図５参照）の場合と同
様の処理に移行する。Further, at time t ₈ (see FIG. 6), when the second input data D ₂ = “I”, the second loop filter control signal again becomes the first pixel delay circuit 15 (in-loop filter off) side. The processing shifts to the same processing as at time t ₀ (see FIG. 5).

【００８１】より具体的には、時刻ｔ₈ には、出力デー
タとして「Ｆ＋２×Ｇ＋Ｈ」が出力され、時刻ｔ₉ に
は、出力データとして「４×Ｈ」が出力され、時刻ｔ
₁₀には、出力データとして「４×Ｉ」が出力される。More specifically, at time t ₈ , “F + 2 × G + H” is output as output data, at time t ₉ , “4 × H” is output as output data, and at time t _9.
“4 × I” is output to ₁₀ as output data.

【００８２】時刻ｔ₁₁以降は、出力データとして順次
「Ｉ＋２×Ｊ＋Ｋ」、「Ｊ＋２×Ｋ＋Ｌ」、「Ｋ＋２×
Ｌ＋Ｍ」、……のように出力される。図８に後方向横方
向半画素処理回路４の詳細構成ブロック図を示す。After time t ₁₁ , the output data is "I + 2 × J + K", "J + 2 × K + L", "K + 2 ×".
L + M ”, ... FIG. 8 shows a detailed block diagram of the rearward horizontal half-pixel processing circuit 4.

【００８３】後方向横方向半画素処理回路４は、半画素
処理制御信号に基づいて、第１入力データＤ₁₁あるいは
第２入力データＤ₁₂の何れかを選択的に出力する選択回
路２０と、選択回路２０の出力と第１入力データＤ₁₁を
加算する加算器２１と、加算器２１の出力信号を所定時
間遅延して出力する第１画素遅延回路２２と、第１画素
遅延回路２２の出力を２倍する乗算器２３と、乗算器２
３の出力を所定時間遅延して出力する第２画素遅延回路
２４と、を備えて構成されている。The backward horizontal half-pixel processing circuit 4 includes a selection circuit 20 for selectively outputting either the first input data D ₁₁ or the second input data D ₁₂ based on the half-pixel processing control signal. An adder 21 that adds the output of the selection circuit 20 and the first input data D ₁₁ , a first pixel delay circuit 22 that outputs the output signal of the adder 21 after delaying for a predetermined time, and an output of the first pixel delay circuit 22. And a multiplier 23 that doubles
And a second pixel delay circuit 24 which delays the output of No. 3 by a predetermined time and outputs the delayed signal.

【００８４】次に後方向横方向処理回路４の動作を説明
するが、後方向処理はＨ．２６１の場合には存在しない
ので、ＭＰＥＧ１の場合についてのみ説明する。まず動
作説明に先立ち、ＭＰＥＧ１の入力データフォーマット
を図１０を参照して説明する。Next, the operation of the backward horizontal direction processing circuit 4 will be described. Since it does not exist in the case of H.261, only the case of MPEG1 will be described. Before explaining the operation, the input data format of MPEG1 will be described with reference to FIG.

【００８５】ＭＰＥＧ１の入力データフォーマットは、
図１０（ａ）に示すように、９×９画素構成となってお
り、図１０（ｂ）に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
１０（ａ）に示すように、Ａ→Ｂ→Ｃ→……→Ｉ→Ｊ→
Ｋ→……→Ｚの順序で処理を行うことになる。The input data format of MPEG1 is
As shown in FIG. 10A, it has a 9 × 9 pixel configuration, and as shown in FIG. 10B, processing is sequentially performed from left to right and from top to bottom in a two-dimensional space. More specifically, as shown in FIG. 10A, A → B → C → …… → I → J →
Processing is performed in the order of K → ... → Z.

【００８６】次に具体的動作を図９のタイミングチャー
トを参照して説明する。時刻ｔ₀ に半画素処理制御信号
がオンになると、選択回路２０は第２入力データＤ₁₂＝
「Ｂ」を選択し出力する。Next, the specific operation will be described with reference to the timing chart of FIG. When the half pixel processing control signal is turned on at time t ₀ , the selection circuit 20 causes the second input data D ₁₂ =
Select "B" and output.

【００８７】これにより加算器２１は第１入力データＤ
₁₁＝「Ａ」と第２入力データＤ₁₂＝「Ｂ」を加算して、
時刻ｔ₀ に出力データ’＝「Ａ＋Ｂ」として第１画素
遅延回路２２に出力する（図９（ｅ）参照）。As a result, the adder 21 causes the first input data D
₁₁ = “A” and second input data D ₁₂ = “B” are added,
At time t ₀ , output data '= “A + B” is output to the first pixel delay circuit 22 (see FIG. 9E).

【００８８】第１画素遅延回路２２は、出力データ’
を所定時間（１クロック相当）遅延して、時刻ｔ₁ に出
力データ’として乗算器２３に出力する（図９（ｆ）
参照）。The first pixel delay circuit 22 outputs the output data '
Is delayed by a predetermined time (corresponding to one clock) and is output to the multiplier 23 as output data ′ at time t ₁ (FIG. 9 (f)).
reference).

【００８９】乗算器２３は、出力データ’＝「Ａ＋
Ｂ」を２倍して、時刻ｔ₁ に出力データ’＝「２×
（Ａ＋Ｂ）」として第２画素遅延回路２４に出力する
（図９（ｇ）参照）。The multiplier 23 outputs the output data '= “A +
B ”is doubled and output data at time t ₁ ′ =“ 2 ×
(A + B) ”and is output to the second pixel delay circuit 24 (see FIG. 9G).

【００９０】第２画素遅延回路２４は、出力データ’
を所定時間（１クロック相当）遅延し、時刻ｔ₂ に出力
データ’＝「２×（Ａ＋Ｂ）」として出力する。以
下、同様にして、第２画素遅延回路２４からは、時刻ｔ
₃ 、ｔ₄ 、ｔ₅ 、……のタイミングで、出力データ＝
「２×（Ｂ＋Ｃ）」、「２×（Ｃ＋Ｄ）」、「２×（Ｄ
＋Ｅ）」、……のように順次出力されることになる。The second pixel delay circuit 24 outputs the output data '
Is delayed by a predetermined time (corresponding to one clock), and is output as output data '= “2 × (A + B)” at time t ₂ . Thereafter, similarly, the second pixel delay circuit 24 outputs the time t
_At the timing of ₃ , t ₄ , t ₅ , ..., Output data =
"2x (B + C)", "2x (C + D)", "2x (D
+ E) ”, ..., and so on.

【００９１】図１１に前方向縦方向処理回路３の詳細構
成ブロック図を示す。前方向縦方向処理回路３は、入力
データＤ₃ を所定時間（１クロック相当）遅延して出力
データ”として出力する第１画素遅延回路３０と、結
果的に入力データＤ₃ を１行分（８クロック相当）遅延
して出力データ”として出力する第１行遅延回路３１
と、入力データＤ₃ を２倍して出力する乗算器３２と、
ＭＰＥＧ１動作モードとＨ．２６１動作モードとを切替
えるためのモード切替信号により入力データＤ₃ あるい
は乗算器１０により２倍された入力データＤ₃ の何れか
を選択的に出力する第１選択回路３３と、第１ループ内
フィルタ制御信号に基づいて、「０」あるいは出力デー
タ”の何れかを選択的に出力する第２選択回路３４
と、半画素処理制御信号に基づいて第１選択回路３３の
出力あるいは第２選択回路３４の出力の何れかを選択的
に出力する第３選択回路３５と、第２選択回路３４の出
力と第３選択回路３５の出力を加算して出力データ”
として出力する第１加算器３６と、第１加算器３６の出
力信号を所定時間（１クロック相当）遅延して出力デー
タ”として出力する第２画素遅延回路３７と、出力デ
ータ”を１行分（８クロック相当）遅延して出力デー
タ”として出力する第２行遅延回路３８と、前述のモ
ード切替信号により出力データ”あるいは出力データ
”の何れかを選択的に出力する第４選択回路３９と、
第２ループ内フィルタ制御信号に基づいて出力データ
”あるいは第４選択回路３９の出力データの何れかを
選択的に出力する第５選択回路４０と、第４選択回路３
９の出力データと第５選択回路４０の出力データとを加
算して出力データ”として出力する第２加算器４１
と、第２加算器４１の出力データを所定時間（１クロッ
ク相当）遅延して出力データ”として出力する第３画
素遅延回路４２と、出力データ”を１６分の１して出
力する除算器４３と、を備えて構成されている。次にＭ
ＰＥＧ１とＨ．２６１の場合に分けて前方向縦方向処理
回路３の動作を説明する。FIG. 11 shows a detailed block diagram of the forward vertical processing circuit 3. The forward / vertical direction processing circuit 3 delays the input data D ₃ by a predetermined time (corresponding to one clock) and outputs it as output data ", and consequently the input data D ₃ for one row ( First row delay circuit 31 which delays (equivalent to 8 clocks) and outputs as output data "
And a multiplier 32 that doubles and outputs the input data D ₃ .
MPEG1 operating mode and H.264. The first selection circuit 33 for outputting either selectively input data D ₃ or multiplier 10 by 2-fold input data D ₃ by a mode switching signal for switching between 261 operation mode, the first loop filter A second selection circuit 34 that selectively outputs either "0" or output data "based on the control signal.
And a third selection circuit 35 that selectively outputs either the output of the first selection circuit 33 or the output of the second selection circuit 34 based on the half-pixel processing control signal, and the output of the second selection circuit 34 Output data of the output of the 3 selection circuit 35
And a second pixel delay circuit 37 for delaying the output signal of the first adder 36 by a predetermined time (corresponding to one clock) and outputting as output data ", and the output data" for one row. A second row delay circuit 38 that delays (equivalent to 8 clocks) and outputs as output data, and a fourth selection circuit 39 that selectively outputs either output data "or output data" by the mode switching signal described above. ,
A fifth selection circuit 40 for selectively outputting either the output data "or the output data of the fourth selection circuit 39 based on the second loop filter control signal, and the fourth selection circuit 3.
The second adder 41 that adds the output data of 9 and the output data of the fifth selection circuit 40 and outputs the result as "output data".
And a third pixel delay circuit 42 that delays the output data of the second adder 41 for a predetermined time (corresponding to one clock) and outputs the output data as "output data", and a divider 43 that outputs the output data as "1/16". And are provided. Then M
PEG1 and H.264. The operation of the forward vertical processing circuit 3 will be described separately for the case of H.261.

【００９２】ａ）ＭＰＥＧ１の場合 まず動作説明に先立ち、ＭＰＥＧ１の場合の入力データ
フォーマットを図１４を参照して説明する。[0092] a) For MPEG1 first before describing the operation will be described with reference to FIG. 14 the input data formats for MPEG1.

【００９３】ＭＰＥＧ１の入力データフォーマットは、
図１４（ａ）に示すように、８×９画素構成となってお
り、図１４（ｂ）に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
１４（ａ）に示すように、Ａ→Ｂ→Ｃ→……→Ｈ→Ｉ→
Ｊ→……→Ｚの順序で処理を行うこととなる。The input data format of MPEG1 is
As shown in FIG. 14A, it has an 8 × 9 pixel configuration, and as shown in FIG. 14B, processing is sequentially performed from left to right and from top to bottom in a two-dimensional space. More specifically, as shown in FIG. 14A, A → B → C → …… → H → I →
Processing is performed in the order of J → ... → Z.

【００９４】次に具体的動作を図１２及び図１３のタイ
ミングチャートを参照して説明する。まず第１画素遅延
回路３０は、入力データＤ₃ を所定時間（１クロック相
当）遅延して出力データ”（図１１参照）として第１
行遅延回路３１及び第５選択回路４０に出力する。Next, the specific operation will be described with reference to the timing charts of FIGS. 12 and 13. First, the first pixel delay circuit 30 delays the input data D ₃ for a predetermined time (corresponding to one clock) and outputs it as “output data” (see FIG. 11).
It is output to the row delay circuit 31 and the fifth selection circuit 40.

【００９５】より具体的には、データの入力は半画素処
理制御信号がオンとなる時刻ｔ₀ （図１２参照）から開
始するが、実質的に動作を開始するのは、入力データＤ
₃ ＝「Ｉ」、出力データ”＝「Ｈ」、出力データ”
＝「Ａ」のとき、すなわち、時刻ｔ₁ （図１３参照）か
らである。More specifically, the data input is started at time t ₀ (see FIG. 12) when the half pixel processing control signal is turned on, but the operation is substantially started by the input data D.
₃ = "I", output data "=" H ", output data"
= “A”, that is, from time t ₁ (see FIG. 13).

【００９６】時刻ｔ₁ になると、第１選択回路３３は、
入力データＤ₃ ＝「Ｉ」を選択的に出力する。つづいて
第３選択回路３５は半画素処理制御信号に基づいて入力
データＤ₃ ＝「Ｉ」を選択的に第１加算器３６に出力す
る。At time t ₁ , the first selection circuit 33
Input data D ₃ = “I” is selectively output. Subsequently, the third selection circuit 35 selectively outputs the input data D ₃ = “I” to the first adder 36 based on the half pixel processing control signal.

【００９７】一方、第２選択回路３４は、第１ループ内
フィルタ制御信号により、出力データ”＝「Ａ」を選
択し第３選択回路３５及び第１加算器３６に出力する。
これらにより第１加算器３６は出力データ”＝「Ａ」
及び入力データＤ₃ ＝「Ｉ」を加算し、時刻ｔ₁ に出力
データ”＝「Ａ＋Ｉ」を第２画素遅延回路３７に出力
する。On the other hand, the second selection circuit 34 selects the output data "=" A "by the first loop filter control signal and outputs it to the third selection circuit 35 and the first adder 36.
As a result, the first adder 36 outputs data "=" A ".
And input data D ₃ = “I” are added, and output data “=“ A + I ”is output to the second pixel delay circuit 37 at time t ₁ .

【００９８】第２画素遅延回路３７は、出力データ”
を１クロック遅延して出力データ”として時刻ｔ₂ に
第４選択回路３９に出力する。このとき第４選択回路３
９は、モード切替信号により第２画素遅延回路３７側で
あり、出力データ”を選択的に第５選択回路４０及び
第２加算器４１に出力する。The second pixel delay circuit 37 outputs the output data "
Is delayed by 1 clock and output as output data "at time t ₂ to the fourth selection circuit 39. At this time, the fourth selection circuit 3
Reference numeral 9 denotes the second pixel delay circuit 37 side according to the mode switching signal, and selectively outputs the output data "to the fifth selection circuit 40 and the second adder 41.

【００９９】第２ループ内フィルタ制御信号により第５
選択回路４０は第４選択回路３９側であり、これにより
第２加算器４１は、出力データ”に同一の出力データ
”を加算し、時刻ｔ₂ に出力データ”＝「（Ａ＋
Ｉ）＋（Ａ＋Ｉ）」＝「２×（Ａ＋Ｉ）」を第３画素遅
延回路４２に出力する。The fifth in-loop filter control signal
Selection circuit 40 is a fourth selection circuit 39 side, whereby the second adder 41 adds the "same output data to" output data, the output data at time t ₂ "=" (A +
I) + (A + I) ”=“ 2 × (A + I) ”is output to the third pixel delay circuit 42.

【０１００】第３画素遅延回路４２は、出力データ”
を１クロック分遅延して時刻ｔ₃ に出力データ”＝
「２×（Ａ＋Ｉ）」として出力する。これにより除算回
路４３は、出力データ”を１６分の１して出力する。The third pixel delay circuit 42 outputs the output data "
Is delayed by one clock and output data at time t ₃ "=
Output as “2 × (A + I)”. As a result, the division circuit 43 outputs the output data “1/16”.

【０１０１】以下、同様にして、第３画素遅延回路４２
からは、時刻ｔ₄ 、ｔ₅ 、ｔ₆ 、……のタイミングで、
出力データ”＝「２×（Ｂ＋Ｊ）」、「２×（Ｃ＋
Ｋ）」、「２×（Ｄ＋Ｌ）」、……のように順次出力さ
れることになる。Thereafter, in the same manner, the third pixel delay circuit 42
From the time t ₄ , t ₅ , t ₆ , ...
Output data ”=“ 2 × (B + J) ”,“ 2 × (C +
K) ”,“ 2 × (D + L) ”, ...

【０１０２】ｂ）Ｈ．２６１の場合 まず動作説明に先立ち、Ｈ．２６１の場合の入力データ
フォーマットを図１８を参照して説明する。B) H. In the case of H.261, prior to the explanation of the operation, H.264 is used. The input data format for H.261 will be described with reference to FIG.

【０１０３】Ｈ．２６１の入力データフォーマットは、
図１８（ａ）に示すように、８×８画素構成となってお
り、図１８（ｂ）に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
１８（ａ）に示すように、Ａ→Ｂ→Ｃ→……→Ｆ→Ｇ→
Ｈ→Ｉ→Ｊ→……→Ｚの順序で処理を行うことになる。H. The input data format of H.261 is
As shown in FIG. 18A, it has an 8 × 8 pixel configuration, and as shown in FIG. 18B, processing is sequentially performed from left to right and from top to bottom in a two-dimensional space. More specifically, as shown in FIG. 18A, A → B → C → …… → F → G →
Processing is performed in the order of H → I → J → ... → Z.

【０１０４】次に具体的動作を図１５乃至図１７のタイ
ミングチャートを参照して説明する。まず第１画素遅延
回路３０は、時刻ｔ₀ に入力された入力データＤ₃ ＝
「Ａ」を所定時間（１クロック相当）遅延して時刻ｔ₁
に出力データ”として第１行遅延回路３１及び第５選
択回路４０に出力する。Next, the specific operation will be described with reference to the timing charts of FIGS. First 1 pixel delay circuit 30 is inputted is inputted to the time t ₀ data D ₃ =
"A" is delayed by a predetermined time (corresponding to one clock) and time t ₁
To the first row delay circuit 31 and the fifth selection circuit 40.

【０１０５】また、乗算器３２は、入力データＤ₃ ＝
「Ａ」を２倍して（＝「２×Ａ」）第１選択回路３３に
出力する。このとき、第１ループ内フィルタ制御信号は
オフであるので、第２選択回路３４においては「０」が
選択され、第３選択回路３５及び第１加算器３６に出力
される。Further, the multiplier 32 outputs the input data D ₃ =
It doubles “A” (= “2 × A”) and outputs it to the first selection circuit 33. At this time, since the first in-loop filter control signal is off, “0” is selected in the second selection circuit 34 and output to the third selection circuit 35 and the first adder 36.

【０１０６】次に半画素処理制御信号はオフであるので
第１選択回路３３の出力が選択され、第１加算器３６に
より２倍の入力データＤ₃ ＝「２×Ａ」と「０」とが加
算され、時刻ｔ₀ に出力データ”＝「２×Ａ＋０」＝
「２×Ａ」が第２画素遅延回路３７に出力される（図１
５（ｇ）参照）。Next, since the half pixel processing control signal is off, the output of the first selection circuit 33 is selected, and the doubled input data D ₃ = “2 × A” and “0” are selected by the first adder 36. Is added and output data at time t ₀ ″ = “2 × A + 0” =
“2 × A” is output to the second pixel delay circuit 37 (see FIG. 1).
5 (g)).

【０１０７】第２画素遅延回路３７は、出力データ”
＝「２×Ａ」を１クロック分遅延して時刻ｔ₁ に出力デ
ータ”として第２行遅延回路３８及び第４選択回路３
９に出力する（図１５（ｈ）参照）。The second pixel delay circuit 37 outputs the output data
= “2 × A” is delayed by one clock and is output data “at time t ₁ ” as the second row delay circuit 38 and the fourth selection circuit 3
9 (see FIG. 15 (h)).

【０１０８】以下、同様にして、時刻ｔ₂ 、ｔ₃ 、
ｔ₄ 、……のタイミングで、出力データ”＝「２×
Ｂ」、「２×Ｃ」、「２×Ｄ」、……のように順次出力
されることになる。Thereafter, similarly, at times t ₂ , t ₃ ,
t _4, at the timing of the ..., output data "=" 2 ×
“B”, “2 × C”, “2 × D”, ...

【０１０９】つづいて時刻ｔ₅ （図１６参照）になる
と、第１ループ内フィルタ制御信号がオンとなり、第２
選択回路３４は第１行遅延回路３１側となり、その出力
データ”を選択的に第３選択回路３５及び第１加算器
３６に出力することになる。Subsequently, at time t ₅ (see FIG. 16), the first loop filter control signal is turned on and the second loop filter control signal is turned on.
The selection circuit 34 is on the side of the first row delay circuit 31 and selectively outputs the output data "to the third selection circuit 35 and the first adder 36.

【０１１０】第１加算器３６は、第３選択回路３５の出
力データ＝「２×Ｉ」と第２選択回路３４の出力データ
＝「Ａ」とを加算し、時刻ｔ₅ に出力データ”＝「Ａ
＋２×Ｉ」を出力する。The first adder 36 adds the output data = “2 × I” of the third selection circuit 35 and the output data = “A” of the second selection circuit 34, and outputs the output data “=” at time t _5. "A
+ 2 × I ”is output.

【０１１１】以下、同様にして、時刻ｔ₆ 、ｔ₇ 、
ｔ₈ 、……のタイミングで、出力データ”＝「Ｂ＋２
×Ｊ」、「Ｃ＋２×Ｋ」、「Ｄ＋２×Ｌ」、……のよう
に順次出力されることになる。Thereafter, similarly, at times t ₆ , t ₇ ,
At the timing of t ₈ , ..., Output data ”=“ B + 2
XJ ”,“ C + 2 × K ”,“ D + 2 × L ”, ...

【０１１２】さらに時刻ｔ₉ （図１７参照）になると、
第２ループ内フィルタ制御信号がオンとなり、第５選択
回路４０は第１画素遅延回路３０側となり、その出力デ
ータ”を選択的に第２加算器４１に出力することにな
る。At time t ₉ (see FIG. 17),
The filter control signal in the second loop is turned on, the fifth selection circuit 40 becomes the first pixel delay circuit 30 side, and its output data "is selectively output to the second adder 41.

【０１１３】第１加算器３６は、第４選択回路３９の出
力データである出力データ”＝「Ａ＋２×Ｉ」と第５
選択回路４０の出力データである出力データ”＝
「Ｑ」とを加算し、時刻ｔ₉ において出力データ”＝
「Ａ＋２×Ｉ＋Ｑ」を出力する（図１７（ｋ）参照）。The first adder 36 outputs the output data “=“ A + 2 × I ”, which is the output data of the fourth selection circuit 39, to the fifth data.
Output data which is output data of the selection circuit 40 "=
Add "Q" and output data at time t ₉ "=
“A + 2 × I + Q” is output (see FIG. 17 (k)).

【０１１４】以下、同様にして、時刻ｔ₁₀、ｔ₁₁、
ｔ₁₂、……のタイミングで、出力データ”＝「Ｂ＋２
×Ｊ＋Ｒ」、「Ｃ＋２×Ｋ＋Ｓ」、「Ｄ＋２×Ｌ＋
Ｔ」、……のように順次出力されることになる。Thereafter, similarly, at times t ₁₀ , t ₁₁ ,
At the timing of t ₁₂ , ..., Output data ”=“ B + 2
× J + R ”,“ C + 2 × K + S ”,“ D + 2 × L + ”
"T", ... and so on.

【０１１５】図１９に後方向縦方向半画素処理回路５の
詳細構成ブロック図を示す。後方向縦方向半画素処理回
路５は、入力データＤ₄ を１行分（８クロック相当）遅
延して出力データA として出力する行遅延回路５０
と、半画素処理制御信号に基づいて、入力データＤ4 あ
るいは出力データA の何れかを選択的に出力する選択
回路５１と、選択回路５１の出力と出力データA を加
算して出力データA として出力する加算器５２と、出
力データA を所定時間（１クロック相当）遅延して出
力データA として出力する第１画素遅延回路５３と、
出力データA を２倍して出力データA として出力す
る乗算器５４と、出力データAを所定時間（１クロッ
ク相当）遅延して出力データA として出力する第２画
素遅延回路５５と、出力データA を１６分の１する除
算器５６と、を備えて構成されている。FIG. 19 shows a detailed block diagram of the rear half-pixel processing circuit 5 in the vertical direction. The backward vertical half-pixel processing circuit 5 delays the input data D ₄ by one row (equivalent to 8 clocks) and outputs it as output data A.
And a selection circuit 51 which selectively outputs either the input data D4 or the output data A based on the half pixel processing control signal, and the output of the selection circuit 51 and the output data A are added and output as the output data A. An adder 52 for delaying the output data A, a first pixel delay circuit 53 for delaying the output data A by a predetermined time (corresponding to one clock) and outputting the output data A,
A multiplier 54 that doubles the output data A and outputs the output data A, a second pixel delay circuit 55 that delays the output data A by a predetermined time (equivalent to one clock) and outputs the output data A, and an output data A. And a divider 56 that divides 1/16 into

【０１１６】次に後方向縦方向半画素処理回路５の動作
を説明するが、後方向横方向半画素処理の場合と同様に
後方向処理はＨ．２６１の場合には存在しないので、Ｍ
ＰＥＧ１の場合についてのみ説明する。Next, the operation of the backward vertical half-pixel processing circuit 5 will be described. As with the case of the backward horizontal half-pixel processing, the backward processing is H.264. In the case of 261, it does not exist, so M
Only the case of PEG1 will be described.

【０１１７】まず動作説明に先立ち、ＭＰＥＧ１の入力
データフォーマットを図２２を参照して説明する。ＭＰ
ＥＧ１の入力データフォーマットは、図２２（ａ）に示
すように、８×９画素構成となっており、図２２（ｂ）
に示すように、二次元空間上、左から右、上から下へと
順次処理を行う。より具体的には、図２２（ａ）に示す
ように、Ａ→Ｂ→Ｃ→……→Ｉ→Ｊ→Ｋ→……→Ｚの順
序で処理を行うことになる。Before explaining the operation, the input data format of MPEG1 will be described with reference to FIG. MP
The input data format of EG1 has an 8 × 9 pixel configuration as shown in FIG. 22 (a), and FIG.
As shown in, the processing is sequentially performed from left to right and from top to bottom in the two-dimensional space. More specifically, as shown in FIG. 22A, the processing is performed in the order of A → B → C → ... → I → J → K → ... → Z.

【０１１８】次に具体的動作を説明する。図２０に示す
ように、時刻ｔ₀ に半画素処理制御信号がオンになる
と、順次入力データＤ₄ （＝Ａ、Ｂ、Ｃ、Ｄ、……）が
入力され、行遅延回路５０に入力される。Next, the specific operation will be described. As shown in FIG. 20, when the half pixel processing control signal is turned on at time t ₀ , the input data D ₄ (= A, B, C, D, ...) Is sequentially input and is input to the row delay circuit 50. It

【０１１９】そして、図２１に示すように、時刻ｔ₁ に
なると、行遅延回路５０から入力データが順次出力デー
タA として出力されるようになり、後方向縦方向半画
素処理回路５は実質的に動作を開始する。Then, as shown in FIG. 21, at time t ₁ , the row delay circuit 50 sequentially outputs the input data as the output data A, and the rear-direction vertical half-pixel processing circuit 5 is substantially operated. To start operation.

【０１２０】時刻ｔ₁ において、選択回路５１は、半画
素処理制御信号により入力データＤ ₄ 側であり、選択回
路５１は、そのときの入力データである入力データＤ₄
＝「Ｉ」を選択し出力する。Time t₁In the selection circuit 51,
Input data D by elementary processing control signal _FourSide and select times
The path 51 is the input data D which is the input data at that time._Four
= “I” is selected and output.

【０１２１】これにより加算器５２は入力データＤ₄ ＝
「Ｉ」と出力データA ＝「Ａ」を加算して時刻ｔ₁ に
出力データA ＝「Ａ＋Ｉ」として第１画素遅延回路５
３に出力する（図２１（ｅ）参照）。As a result, the adder 52 inputs the input data D ₄ =
"I" and output data A = "A" are added and output data A = "A + I" at time t ₁
3 (see FIG. 21 (e)).

【０１２２】第１画素遅延回路５３は、出力データA
を所定時間（１クロック相当）遅延して、時刻ｔ₂ に出
力データA ＝「Ａ＋Ｉ」として乗算器５４に出力す
る。乗算器５４は、出力データA ＝「Ａ＋Ｉ」を２倍
して、時刻ｔ₂ に出力データA ＝「２×（Ａ＋Ｉ）」
として第２画素遅延回路５５に出力する。The first pixel delay circuit 53 outputs the output data A
Is delayed by a predetermined time (corresponding to one clock), and is output to the multiplier 54 as output data A = “A + I” at time t ₂ . The multiplier 54 doubles the output data A = “A + I” and outputs the output data A = “2 × (A + I)” at time t _2.
Is output to the second pixel delay circuit 55.

【０１２３】第２画素遅延回路５５は、出力データA
を所定時間（１クロック相当）遅延し、時刻ｔ₃ に出力
データA ＝「２×（Ａ＋Ｉ）」として出力する（図２
１（ｈ）参照）。The second pixel delay circuit 55 outputs the output data A
Is delayed by a predetermined time (corresponding to one clock), and is output as output data A = “2 × (A + I)” at time t ₃ (FIG. 2).
1 (h)).

【０１２４】以下、同様にして、第２画素遅延回路２４
からは、時刻ｔ₄ 、ｔ₅ 、ｔ₆ 、……のタイミングで、
出力データA ＝「２×（Ｂ＋Ｊ）」、「２×（Ｃ＋
Ｋ）」、「２×（Ｄ＋Ｌ）」、……のように順次出力さ
れることになる。Thereafter, similarly, the second pixel delay circuit 24
From the time t ₄ , t ₅ , t ₆ , ...
Output data A = "2 x (B + J)", "2 x (C +
K) ”,“ 2 × (D + L) ”, ...

【０１２５】そして除算器５６は出力データA を１６
分の１に除算して出力する。図２３に両方向処理回路６
の詳細構成ブロック図を示す。両方向処理回路６は、前
／後方向選択制御信号により第１入力データＤ₅ あるい
は第２入力データＤ₆ の何れかを出力データB として
選択的に出力する第１選択回路６０と、出力データB
を２倍して出力する乗算器６１と、第１入力データＤ₅
と第２入力データＤ₆ を加算して出力データB として
出力する加算器６２と、両方向処理制御信号に基づいて
加算器６１の出力データあるいは出力データB の何れ
かを選択的に出力データB として出力する第２選択回
路６３と、出力データB を所定時間（１クロック相
当）遅延して出力データB として出力する画素遅延回
路６４と、出力データB を２分の１して出力する除算
器６５と、を備えて構成されている。The divider 56 outputs the output data A 16
Divide to 1 and output. FIG. 23 shows a bidirectional processing circuit 6
2 shows a detailed configuration block diagram of FIG. The bidirectional processing circuit 6 includes a first selection circuit 60 that selectively outputs either the first input data D ₅ or the second input data D ₆ as output data B according to the front / rear direction selection control signal, and the output data B.
A multiplier 61 for doubling and outputting the first input data D ₅
And the second input data D ₆ are added and output as output data B, and either the output data of the adder 61 or the output data B is selectively used as the output data B based on the bidirectional processing control signal. The second selection circuit 63 for outputting, the pixel delay circuit 64 for delaying the output data B 1 by a predetermined time (corresponding to 1 clock) and outputting it as the output data B, and the divider 65 for outputting the output data B 2 by half. And are provided.

【０１２６】次にＭＰＥＧ１とＨ．２６１の場合に分け
て両方向処理回路６の動作を説明する。 ａ）ＭＰＥＧ１の場合 まず動作説明に先立ち、ＭＰＥＧ１の場合の入力データ
フォーマットを図２５を参照して説明する。Next, according to MPEG1 and H.264. The operation of the bidirectional processing circuit 6 will be described separately for the case of H.261. a) In the case of MPEG1 Before explaining the operation, the input data format in the case of MPEG1 will be described with reference to FIG.

【０１２７】ＭＰＥＧ１の処理を行う場合の前方向縦方
向処理回路３からの入力データフォーマットは、図２５
（ａ）に示すように、８×８画素構成となっており、図
２５（ｂ）に示すように、二次元空間上、左から右、上
から下へと順次処理を行う。より具体的には、図２５
（ａ）に示すように、Ａ→Ｂ→Ｃ→……→Ｉ→Ｊ→Ｋ→
……→Ｚの順序でデータが入力されることになる。FIG. 25 shows the input data format from the forward-direction vertical processing circuit 3 when the MPEG1 processing is performed.
As shown in FIG. 25A, it has an 8 × 8 pixel configuration, and as shown in FIG. 25B, processing is performed sequentially from left to right and from top to bottom in a two-dimensional space. More specifically, FIG.
As shown in (a), A → B → C → …… → I → J → K →
The data will be input in the order of →→ Z.

【０１２８】また、ＭＰＥＧ１の処理を行う場合の後方
向縦方向半画素処理回路５からの入力データフォーマッ
トは、図２５（ｃ）に示すように、８×８画素構成とな
っており、図２５（ｄ）に示すように、二次元空間上、
左から右、上から下へと順次処理を行う。より具体的に
は、図２５（ｃ）に示すように、ａ→ｂ→ｃ→……→ｉ
→ｊ→ｋ→……→ｚの順序でデータが入力されることに
なる。The input data format from the rear-direction vertical half-pixel processing circuit 5 in the case of performing the MPEG1 processing has an 8 × 8 pixel configuration as shown in FIG. 25 (c). As shown in (d), in two-dimensional space,
It processes from left to right and from top to bottom. More specifically, as shown in FIG. 25 (c), a → b → c → …… → i
Data will be input in the order of → j → k → …… → z.

【０１２９】次に具体的動作図２４のタイミングチャー
トを参照して説明する。まず時刻ｔ₀ に第１入力データ
Ｄ₅ ＝「Ａ」及び第２入力データＤ₆ ＝「ａ」が入力さ
れると、加算器６２は、第１入力データＤ₅ ＝「Ａ」及
び第２入力データＤ₆ ＝「ａ」を加算し、出力データ
B ＝「Ａ＋ａ」として第２選択回路６３に出力する（図
２４（ｄ）参照）。Next, the specific operation will be described with reference to the timing chart of FIG. First, when the first input data D ₅ = “A” and the second input data D ₆ = “a” are input at time t ₀ , the adder 62 causes the first input data D ₅ = “A” and the second input data D ₅ = “A”. Input data D ₆ = "a" added, output data
B = “A + a” is output to the second selection circuit 63 (see FIG. 24D).

【０１３０】ＭＰＥＧ₁ の処理を行う場合には、両方向
処理制御信号は加算器６２側であり、第２選択回路６３
において出力データB ＝「Ａ＋ａ」が選択され、時刻
ｔ₀に出力データB ＝「Ａ＋ａ」として画素遅延回路
６４に出力される（図２４（ｆ）参照）。When performing MPEG ₁ processing, the bidirectional processing control signal is on the side of the adder 62, and the second selection circuit 63
In, the output data B 2 = “A + a” is selected, and is output to the pixel delay circuit 64 as the output data B 2 = “A + a” at time t ₀ (see FIG. 24 (f)).

【０１３１】そして出力データB は、画素遅延回路６
４により１クロック分遅延されて時刻ｔ₁ に出力データ
B ＝「Ａ＋ａ」として出力される（図２４（ｇ）参
照）。以下、同様にして、画素遅延回路６４からは、時
刻ｔ₂ 、ｔ₃ 、ｔ₄ 、……のタイミングで、出力データ
B 「Ｂ＋ｂ」、「Ｃ＋ｃ」、「Ｄ＋ｄ」、……のよう
に順次出力されることになる。The output data B is the pixel delay circuit 6
Output data at time t ₁ after being delayed by one clock by 4
B = “A + a” is output (see FIG. 24 (g)). Similarly, the output data from the pixel delay circuit 64 is output at the timings of t ₂ , t ₃ , t ₄ , ...
B "B + b", "C + c", "D + d", ... will be sequentially output.

【０１３２】そして、画素遅延回路６４から出力された
出力データB は、除算器６５により２分の１されて出
力されることとなる。これらの結果、両方向処理回路６
からは、ＭＰＥＧ１に準拠したフォーマットを有する予
測フレーム画像データＦ_D が出力されることとなる。The output data B output from the pixel delay circuit 64 is halved by the divider 65 and then output. As a result, the bidirectional processing circuit 6
Will output the predicted frame image data F _D having a format compliant with MPEG1.

【０１３３】ｂ）Ｈ．２６１の場合 まず動作説明に先立ち、Ｈ．２６１の場合の入力データ
フォーマットを図２７を参照して説明する。B) H. In the case of H.261, prior to the explanation of the operation, H.264 is used. The input data format for H.261 will be described with reference to FIG.

【０１３４】Ｈ．２６１の入力データフォーマットは、
図２７（ａ）に示すように、８×８画素構成となってお
り、図２７（ｂ）に示すように、二次元空間上、左から
右、上から下へと順次処理を行う。より具体的には、図
２７（ａ）に示すように、Ａ→Ｂ→Ｃ→……→Ｆ→Ｇ→
Ｈ→Ｉ→Ｊ→……→Ｚの順序で処理を行うことになる。H. The input data format of H.261 is
As shown in FIG. 27A, it has an 8 × 8 pixel configuration, and as shown in FIG. 27B, processing is sequentially performed from left to right and from top to bottom in a two-dimensional space. More specifically, as shown in FIG. 27A, A → B → C → …… → F → G →
Processing is performed in the order of H → I → J → ... → Z.

【０１３５】次に具体的動作を図２６のタイミングチャ
ートを参照して説明する。まず、時刻ｔ₀ において前／
後方向選択制御信号は、「前方向」を選択しており、第
１選択回路６０において第１入力データＤ₅ ＝「Ａ」が
選択される。Next, the specific operation will be described with reference to the timing chart of FIG. First, before / at time t ₀
Backward selection control signal has selected the "forward", the first selection circuit 60 first input data D ₅ = "A" is selected.

【０１３６】一方、両方向処理制御信号は、乗算器６１
（両方向処理オフ）側であり、第２選択回路６３おいて
乗算器６１の出力データ（＝第１入力データＤ₅ ×２）
が選択される。On the other hand, the bidirectional processing control signal is supplied to the multiplier 61.
On the (bidirectional processing off) side, the output data of the multiplier 61 in the second selection circuit 63 (= first input data D ₅ × 2)
Is selected.

【０１３７】この結果、時刻ｔ₀ において第２選択回路
６３から画素遅延回路６４に出力される出力データは出
力データB ＝「２×Ａ」となる（図２６（ｆ）参
照）。そして出力データB は、第１画素遅延回路１５
により１クロック分遅延され時刻ｔ₁ において出力デー
タB ＝「２×Ａ」として出力される（図２６（ｇ）参
照）。As a result, the output data output from the second selection circuit 63 to the pixel delay circuit 64 at time t ₀ becomes output data B = “2 × A” (see FIG. 26 (f)). The output data B is the first pixel delay circuit 15
Thus, the output data B is delayed by one clock and output at time t ₁ as B = “2 × A” (see FIG. 26G).

【０１３８】以下、同様にして、画素遅延回路６４から
は、時刻ｔ₂ 、ｔ₃ 、ｔ₄ 、……のタイミングで、出力
データB ＝「２×Ｂ」、「２×Ｃ」、「２×Ｄ」、…
…のように順次出力されることになる。Similarly, from the pixel delay circuit 64, output data B = “2 × B”, “2 × C”, “2” is output from the pixel delay circuit 64 at the timings of times t ₂ , t ₃ , t ₄ , .... × D ”, ...
... will be output sequentially.

【０１３９】そして、画素遅延回路６４から出力された
出力データB は、除算器６５により２分の１されて出
力されることとなる。これらの結果、両方向処理回路６
からは、Ｈ．２６１に準拠したフォーマットを有する予
測フレーム画像データＦ_D が出力されることとなる。The output data B output from the pixel delay circuit 64 is halved by the divider 65 and then output. As a result, the bidirectional processing circuit 6
From H.M. The predicted frame image data F _D having a format compliant with H.261 is output.

【０１４０】以上の説明のように本実施例によれば、前
方向横方向処理回路２はＭＰＥＧ１における前方向横方
向半画素処理回路及びＨ．２６１における横方向処理回
路の機能を併せ持ち、前方向縦方向処理回路３は、ＭＰ
ＥＧ１における前方向縦方向半画素処理回路及びＨ．２
６１における縦方向処理回路の機能を併せ持っているの
で、ＭＰＥＧ１及びＨ．２６１の両方に準拠していると
ともに、回路の共用により回路規模の増大を抑制するこ
とができる。As described above, according to this embodiment, the forward horizontal direction processing circuit 2 includes the forward horizontal direction half pixel processing circuit and the H.264 / H.264 pixel processing circuit in MPEG1. 261 also has the function of the horizontal direction processing circuit, and the front direction vertical direction processing circuit 3 is MP
The forward-direction vertical half-pixel processing circuit in H.EG1 and H.264. Two
61 also has the function of the vertical direction processing circuit, so that MPEG1 and H. In addition to complying with H.261, it is possible to suppress an increase in circuit scale by sharing the circuit.

【０１４１】より具体的には、図３９の従来例の場合、
およそ１５０００トランジスタ程度必要であったが、図
１の実施例の構成の場合、およそ６５００トランジスタ
程度で構成でき、５０［％］強の回路規模削減が可能で
ある。More specifically, in the case of the conventional example shown in FIG.
Although about 15,000 transistors were required, the configuration of the embodiment shown in FIG. 1 can be configured with about 6500 transistors, and the circuit scale can be reduced by a little over 50 [%].

【０１４２】[0142]

【発明の効果】本発明によれば、前方向横方向処理手段
は前後両方向動き補償予測処理における前方向横方向半
画素処理の機能及び１−２−１型ディジタルロウパスフ
ィルタを用いた動き補償予測処理における横方向処理の
機能を併せ持ち、前方向縦方向処理手段は、前後両方向
動き補償予測処理における前方向縦方向半画素処理機能
及び１−２−１型ディジタルロウパスフィルタを用いた
動き補償予測処理における縦方向処理の機能を併せ持っ
ているので、前後両方向動き補償予測処理及び１−２−
１型ディジタルロウパスフィルタを用いた動き補償予測
処理の双方に準拠しているとともに、回路の主要部の共
用をすることができ、回路規模の増大を抑制することが
できる。According to the present invention, the forward horizontal processing means has the function of the forward horizontal half pixel processing in the forward and backward bidirectional motion compensation prediction processing and the motion compensation using the 1-2-1 type digital low pass filter. It also has a function of horizontal direction processing in the prediction process, and the forward direction vertical direction processing unit uses the forward direction vertical direction half pixel processing function in the forward and backward bidirectional motion compensation prediction process and motion compensation using a 1-2-1 type digital low-pass filter. Since it also has the function of the vertical direction processing in the prediction processing, the forward and backward bidirectional motion compensation prediction processing and 1-2
It complies with both the motion compensation prediction processing using the type 1 digital low-pass filter, and can share the main part of the circuit, thereby suppressing an increase in the circuit scale.

【図面の簡単な説明】[Brief description of drawings]

【図１】動き補償予測器の概要構成ブロック図である。FIG. 1 is a schematic configuration block diagram of a motion compensation predictor.

【図２】前方向横方向処理回路の詳細構成ブロック図で
ある。FIG. 2 is a detailed configuration block diagram of a forward horizontal processing circuit.

【図３】前方向横方向処理回路のタイミングチャート
（ＭＰＥＧ１時）である。FIG. 3 is a timing chart (at the time of MPEG1) of a forward horizontal processing circuit.

【図４】前方向横方向処理回路の入力データフォーマッ
ト（ＭＰＥＧ１時）である。FIG. 4 is an input data format (at the time of MPEG1) of a forward horizontal processing circuit.

【図５】前方向横方向処理回路のタイミングチャート
（Ｈ．２６１時）［その１］である。5 is a timing chart (No. 1 of H.261) [1] of the forward horizontal processing circuit.

【図６】前方向横方向処理回路のタイミングチャート
（Ｈ．２６１時）［その２］である。6 is a timing chart (No. 2) of the forward direction horizontal direction processing circuit (at H.261).

【図７】前方向横方向処理回路の入力データフォーマッ
ト（Ｈ．２６１時）である。7 is an input data format (at H.261) of the forward horizontal processing circuit.

【図８】後方向横方向半画素処理回路の詳細構成ブロッ
ク図である。FIG. 8 is a detailed configuration block diagram of a rearward horizontal half-pixel processing circuit.

【図９】後方向横方向半画素処理回路のタイミングチャ
ートである。FIG. 9 is a timing chart of a rearward horizontal half-pixel processing circuit.

【図１０】後方向横方向半画素処理回路の入力データフ
ォーマット図である。FIG. 10 is an input data format diagram of a rearward horizontal half-pixel processing circuit.

【図１１】前方向縦方向処理回路の詳細構成ブロック図
である。FIG. 11 is a detailed configuration block diagram of a forward vertical processing circuit.

【図１２】前方向縦方向処理回路のタイミングチャート
（ＭＰＥＧ１時）［その１］である。FIG. 12 is a timing chart of the forward-direction vertical processing circuit (at MPEG 1) [No. 1].

【図１３】前方向縦方向処理回路のタイミングチャート
（ＭＰＥＧ１時）［その２］である。FIG. 13 is a timing chart of the forward vertical processing circuit (at MPEG 1) [Part 2].

【図１４】前方向縦方向処理回路の入力データフォーマ
ット（ＭＰＥＧ１時）である。FIG. 14 is an input data format (at the time of MPEG1) of the forward vertical processing circuit.

【図１５】前方向縦方向処理回路のタイミングチャート
（Ｈ．２６１時）［その１］である。15 is a timing chart (No. 1 of H.261) [1] of the forward vertical processing circuit.

【図１６】前方向縦方向処理回路のタイミングチャート
（Ｈ．２６１時）［その２］である。16 is a timing chart (No. 2) of the forward vertical processing circuit (at H.261).

【図１７】前方向縦方向処理回路のタイミングチャート
（Ｈ．２６１時）［その３］である。17 is a timing chart (No. 3 at H.261) [3] of the forward vertical processing circuit.

【図１８】前方向縦方向処理回路の入力データフォーマ
ット（Ｈ．２６１時）である。18 is an input data format (at H.261) of the forward vertical processing circuit.

【図１９】後方向縦方向半画素処理回路の詳細構成ブロ
ック図である。FIG. 19 is a detailed configuration block diagram of a backward vertical half-pixel processing circuit.

【図２０】後方向横方向半画素処理回路のタイミングチ
ャート［その１］である。FIG. 20 is a timing chart [No. 1] of the rearward horizontal half-pixel processing circuit.

【図２１】後方向横方向半画素処理回路のタイミングチ
ャート［その２］である。FIG. 21 is a timing chart [No. 2] of the rearward horizontal half-pixel processing circuit.

【図２２】後方向横方向半画素処理回路の入力データフ
ォーマットである。FIG. 22 is an input data format of a rearward horizontal half-pixel processing circuit.

【図２３】両方向処理回路の詳細構成ブロック図であ
る。FIG. 23 is a detailed configuration block diagram of a bidirectional processing circuit.

【図２４】両方向処理回路のタイミングチャート（ＭＰ
ＥＧ１）である。FIG. 24 is a timing chart of a bidirectional processing circuit (MP
EG1).

【図２５】両方向処理回路の入力データフォーマット
（ＭＰＥＧ１）である。FIG. 25 is an input data format (MPEG1) of the bidirectional processing circuit.

【図２６】両方向処理回路のタイミングチャート（Ｈ．
２６１）であるFIG. 26 is a timing chart of the bidirectional processing circuit (H.
261)

【図２７】両方向処理回路の入力データフォーマット
（Ｈ．２６１）である。27 is an input data format (H.261) of the bidirectional processing circuit.

【図２８】従来の動画像復元装置（ＭＰＥＧ１）の概要
構成ブロック図である。FIG. 28 is a schematic configuration block diagram of a conventional moving image restoration device (MPEG1).

【図２９】動画像情報復号装置（ＭＰＥＧ１）の概要構
成ブロック図である。FIG. 29 is a schematic configuration block diagram of a moving image information decoding device (MPEG1).

【図３０】ビデオソース復号装置の詳細構成ブロック図
である。[Fig. 30] Fig. 30 is a detailed configuration block diagram of a video source decoding device.

【図３１】半画素精度両方向動き補償予測回路の詳細構
成ブロック図である。FIG. 31 is a detailed configuration block diagram of a half-pixel precision bidirectional motion compensation prediction circuit.

【図３２】横方向処理及び縦方向処理（ＭＰＥＧ１）の
説明図である。FIG. 32 is an explanatory diagram of horizontal processing and vertical processing (MPEG1).

【図３３】前後両方向動き補償予測（ＭＰＥＧ１）の説
明図である。FIG. 33 is an explanatory diagram of front-back bidirectional motion compensation prediction (MPEG1).

【図３４】動画像復元装置（Ｈ．２６１）の詳細構成ブ
ロック図である。34 is a detailed configuration block diagram of a moving image restoration device (H.261).

【図３５】動画像情報復号装置（Ｈ．２６１）の概要構
成ブロック図である。35 is a schematic configuration block diagram of a moving image information decoding device (H.261).

【図３６】ビデオソース復号装置（Ｈ．２６１）の詳細
構成ブロック図である。36 is a detailed configuration block diagram of a video source decoding device (H.261).

【図３７】ループ内フィルタの概要構成ブロック図であ
る。FIG. 37 is a schematic block diagram of an in-loop filter.

【図３８】ループ内フィルタ処理の説明図である。FIG. 38 is an explanatory diagram of in-loop filter processing.

【図３９】ＭＰＥＧ１及びＨ．２６１準拠システムの説
明図である。FIG. 39 shows MPEG1 and H.264. It is an explanatory view of a H.261 compliant system.

【符号の説明】[Explanation of symbols]

１…動き補償予測器 ２…前方向横方向処理回路 ３…前方向縦方向処理回路 ４…後方向横方向半画素処理回路 ５…後方向縦方向半画素処理回路 ６…両方向処理回路 １０…乗算器 １１…第１選択回路 １２…第２選択回路 １３…第３選択回路 １４…第１加算器 １５…第１画素遅延回路 １６…第４選択回路 １７…第２加算器 １８…第２画素遅延回路 ２０…選択回路 ２１…加算器 ２２…第１画素遅延回路 ２３…乗算器 ２４…第２画素遅延回路 ３０…第１画素遅延回路 ３１…第１行遅延回路 ３２…乗算器 ３３…第１選択回路 ３４…第２選択回路 ３５…第３選択回路 ３６…第１加算器 ３７…第２画素遅延回路 ３８…第２行遅延回路 ３９…第４選択回路 ４０…第５選択回路 ４１…第２加算器 ４２…第３画素遅延回路 ４３…除算器 ５０…行遅延回路 ５１…選択回路 ５２…加算器 ５３…第１画素遅延回路 ５４…乗算器 ５５…第２画素遅延回路 ５６…除算器 ６０…第１選択回路 ６１…乗算器 ６２…加算器 ６３…第２選択回路 ６４…画素遅延回路 ６５…除算器 Ｆ_O …前方向フレーム画像データ Ｆ_O1…第１前方向フレーム画像データ Ｆ_O2…第２前方向フレーム画像データ Ｆ_F …後方向フレーム画像データ Ｆ_F1…第１後方向フレーム画像データ Ｆ_F2…第２後方向フレーム画像データ Ｆ_D …差分フレーム画像データ Ｄ₁ …第１入力データ Ｄ₂ …第２入力データ Ｄ₁₁…第１入力データ Ｄ₁₂…第２入力データ1 ... Motion compensation predictor 2 ... Forward horizontal processing circuit 3 ... Forward vertical processing circuit 4 ... Rearward horizontal half pixel processing circuit 5 ... Rearward vertical half pixel processing circuit 6 ... Bidirectional processing circuit 10 ... Multiplication 11 ... First selection circuit 12 ... Second selection circuit 13 ... Third selection circuit 14 ... First adder 15 ... First pixel delay circuit 16 ... Fourth selection circuit 17 ... Second adder 18 ... Second pixel delay Circuit 20 ... Selection circuit 21 ... Adder 22 ... First pixel delay circuit 23 ... Multiplier 24 ... Second pixel delay circuit 30 ... First pixel delay circuit 31 ... First row delay circuit 32 ... Multiplier 33 ... First selection Circuit 34 ... Second selection circuit 35 ... Third selection circuit 36 ... First adder 37 ... Second pixel delay circuit 38 ... Second row delay circuit 39 ... Fourth selection circuit 40 ... Fifth selection circuit 41 ... Second addition 42 ... Third pixel delay circuit 43 ... Divider 50 ... Row delay circuit 51 ... Selection circuit 52 ... Adder 53 ... First pixel delay circuit 54 ... Multiplier 55 ... Second pixel delay circuit 56 ... Divider 60 ... First selection circuit 61 ... Multiplier 62 ... Adder 63 ... 2 selection circuit 64 ... Pixel delay circuit 65 ... Divider F _O ... Forward frame image data F _O1 ... First forward frame image data F _O2 ... Second forward frame image data F _F ... Backward frame image data F _F1 … First backward frame image data F _F2 … Second backward frame image data F _D … Differential frame image data D ₁ … First input data D ₂ … Second input data D ₁₁ … First input data D ₁₂ … 2 input data

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 入力画像データに対して時間的に前後両
方向の動き補償予測処理あるいは１−２−１型ディジタ
ルロウパスフィルタを用いた動き補償予測処理のいずれ
かを外部からの選択制御信号に基づいて選択的に行うデ
ィジタル動画像復号器における動き補償予測器であっ
て、 前記選択制御信号により前記前後両方向の動き補償予測
処理が選択された場合には、前記入力画像データに基づ
いて時間的に前方向、かつ、画素配置的に横方向の半画
素精度の動き補償予測処理を行い第１処理画像データを
出力し、前記選択制御信号により前記１−２−１型ディ
ジタルロウパスフィルタを用いた動き補償予測処理が選
択された場合には、前記１−２−１型ディジタルロウパ
スフィルタをループ内フィルタとして画素配置的に横方
向のループ内フィルタ処理を行い第２処理画像データを
出力する前方向横方向処理手段と、 前記第１処理画像データ又は前記第２処理画像データが
入力され、前記前後両方向の動き補償予測処理が選択さ
れた場合には、前記第１処理画像データに基づいて時間
的に前方向、かつ、画素配置的に縦方向の半画素精度の
動き補償予測処理を行い第３処理画像データを出力し、
前記１−２−１型ディジタルロウパスフィルタを用いた
動き補償予測処理が選択された場合には、前記第２処理
画像データに基づいて前記１−２−１型ディジタルロウ
パスフィルタをループ内フィルタとして画素配置的に縦
方向のループ内フィルタ処理を行い第４処理画像データ
を出力する前方向縦方向処理手段と、 前記前後両方向の動き補償予測処理が選択された場合に
は、前記入力画像データに基づいて時間的に後方向、か
つ、画素配置的に横方向の半画素精度の動き補償予測処
理を行い第５処理画像データを出力する後方向横方向半
画素処理手段と、 前記前後両方向の動き補償予測処理が選択された場合に
は、前記第５処理画像データに基づいて時間的に後方
向、かつ、画素配置的に縦方向の半画素精度の動き補償
予測処理を行い第６処理画像データを出力する後方向縦
方向半画素処理手段と、 前記第３処理画像データ及び前記第６処理画像データ又
は前記第４処理画像データが入力され、前記前後両方向
の動き補償予測処理が選択された場合には、前記第３処
理画像データ及び前記第６処理画像データに基づいて時
間的に前後両方向の動き補償予測処理を行い第７処理画
像データを出力し、前記１−２−１型ディジタルロウパ
スフィルタを用いた動き補償予測処理が選択された場合
には、前記第４処理画像データをそのまま出力する両方
向処理手段と、を備えたことを特徴とする動き補償予測
器。1. A selection control signal from the outside is selected from either motion compensation prediction processing in both forward and backward directions with respect to input image data or motion compensation prediction processing using a 1-2-1 type digital low-pass filter. A motion compensation predictor in a digital video decoder selectively performed based on the motion compensation prediction process in both the front and rear directions by the selection control signal, temporally based on the input image data. To the front and in the horizontal direction in terms of pixel arrangement, the motion-compensated prediction processing with half-pixel accuracy is performed, and the first processed image data is output, and the 1-2-1 type digital low-pass filter is used according to the selection control signal. If the motion-compensated prediction process has been selected, the 1-2-1 type digital low-pass filter is used as an in-loop filter in the horizontal loop in the pixel arrangement. Forward direction horizontal direction processing means for performing the second-order image processing and outputting the second processed image data; and the case where the first processed image data or the second processed image data is input and the motion compensation prediction processing in both the front and rear directions is selected. , The motion-compensated prediction processing of half-pixel accuracy in the forward direction in time and the pixel arrangement in the vertical direction based on the first processed image data is performed, and third processed image data is output.
When the motion compensation prediction process using the 1-2-1 type digital low-pass filter is selected, the 1-2-1 type digital low-pass filter is replaced with an in-loop filter based on the second processed image data. As a vertical direction in-loop processing means for performing in-loop filter processing in the vertical direction as pixel arrangement and outputting fourth processed image data, and when the motion compensation prediction processing in both the front and rear directions is selected, the input image data A backward horizontal half-pixel processing unit that performs a motion-compensated prediction process with half-pixel accuracy in the horizontal direction in terms of the pixel rearrangement based on the above, and outputs fifth processed image data; When the motion-compensated prediction process is selected, the motion-compensated predictive process with half-pixel accuracy in the backward direction in time and the pixel direction in the vertical direction is performed based on the fifth processed image data. A backward vertical half-pixel processing unit that outputs processed image data, and the third processed image data and the sixth processed image data or the fourth processed image data are input, and the motion compensation prediction process in both the front and rear directions is selected. In this case, based on the third processed image data and the sixth processed image data, temporally forward and backward motion compensation prediction processing is performed, and seventh processed image data is output. A motion compensation predictor, comprising: bidirectional processing means for directly outputting the fourth processed image data when a motion compensation prediction process using a digital low-pass filter is selected.