JPH0879210A - 多重化回路 - Google Patents
多重化回路Info
- Publication number
- JPH0879210A JPH0879210A JP6213087A JP21308794A JPH0879210A JP H0879210 A JPH0879210 A JP H0879210A JP 6213087 A JP6213087 A JP 6213087A JP 21308794 A JP21308794 A JP 21308794A JP H0879210 A JPH0879210 A JP H0879210A
- Authority
- JP
- Japan
- Prior art keywords
- data
- clock
- multiplexing
- area
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 エラスティックストアやメモリ等の大型でか
つ消費電力が大きいデバイスを用いることなく、１周期
以上のデータ不定領域を含む入力データを多重化可能と
する。 【構成】 フリップフロップ（以下、Ｆ／Ｆとする）１
は入力データｉ１をクロックＣＬＫでリタイミングす
る。Ｆ／Ｆ２はクロックＣＬＫの１周期以上のデータ不
定領域を含む入力データｉ２をクロックＣＬＫでリタイ
ミングする。Ｆ／Ｆ３は制御信号ＳをクロックＣＬＫで
リタイミングする。Ｆ／Ｆ４はＦ／Ｆ２でリタイミング
されたデータＤ２を遅延させ、データＤ２’を生成す
る。２−１セレクタ５はＦ／Ｆ１でリタイミングされた
データＤ１と、Ｆ／Ｆ４で遅延されたデータＤ２’とを
Ｆ／Ｆ３でリタイミングされた制御信号Ｓ’によって多
重化する。Ｆ／Ｆ６は２−１セレクタ５で多重化された
データＤｙに波形整形を行う。
つ消費電力が大きいデバイスを用いることなく、１周期
以上のデータ不定領域を含む入力データを多重化可能と
する。 【構成】 フリップフロップ（以下、Ｆ／Ｆとする）１
は入力データｉ１をクロックＣＬＫでリタイミングす
る。Ｆ／Ｆ２はクロックＣＬＫの１周期以上のデータ不
定領域を含む入力データｉ２をクロックＣＬＫでリタイ
ミングする。Ｆ／Ｆ３は制御信号ＳをクロックＣＬＫで
リタイミングする。Ｆ／Ｆ４はＦ／Ｆ２でリタイミング
されたデータＤ２を遅延させ、データＤ２’を生成す
る。２−１セレクタ５はＦ／Ｆ１でリタイミングされた
データＤ１と、Ｆ／Ｆ４で遅延されたデータＤ２’とを
Ｆ／Ｆ３でリタイミングされた制御信号Ｓ’によって多
重化する。Ｆ／Ｆ６は２−１セレクタ５で多重化された
データＤｙに波形整形を行う。
Description
【０００１】
【産業上の利用分野】本発明は多重化回路に関し、特に
１周期以上のデータ不定領域を含む入力信号の多重化を
行う多重化回路に関する。
１周期以上のデータ不定領域を含む入力信号の多重化を
行う多重化回路に関する。
【０００２】
【従来の技術】ｎ個（ｎは２以上の正の整数）の低速デ
ータを高速データに多重化する場合、低速処理回路の遅
延量のばらつきでｎ個の出力に多重化クロックの１クロ
ック以上の位相ばらつきが生ずる。
ータを高速データに多重化する場合、低速処理回路の遅
延量のばらつきでｎ個の出力に多重化クロックの１クロ
ック以上の位相ばらつきが生ずる。
【０００３】従来、多重化回路においては、１周期以上
のデータ不定領域を含む入力データを多重化する場合、
入力データをそのデータに同期するクロックでいったん
エラスティックストア（ｅｌａｓｔｉｃ ｓｔｏｒｅ）
やメモリ等に記憶し、それらエラスティックストアやメ
モリ等からデータを装置内クロックで随時読出してから
多重化している。
のデータ不定領域を含む入力データを多重化する場合、
入力データをそのデータに同期するクロックでいったん
エラスティックストア（ｅｌａｓｔｉｃ ｓｔｏｒｅ）
やメモリ等に記憶し、それらエラスティックストアやメ
モリ等からデータを装置内クロックで随時読出してから
多重化している。
【０００４】
【発明が解決しようとする課題】上述した従来の多重化
回路では、入力データをそのデータに同期するクロック
でいったんエラスティックストアやメモリ等に記憶させ
ているので、これらのデバイスで使用する入力クロック
が複数となり、デバイスの外形が一般に使用される集積
回路（ＩＣ）に比べて大きくなり、消費電力が大きくな
る。
回路では、入力データをそのデータに同期するクロック
でいったんエラスティックストアやメモリ等に記憶させ
ているので、これらのデバイスで使用する入力クロック
が複数となり、デバイスの外形が一般に使用される集積
回路（ＩＣ）に比べて大きくなり、消費電力が大きくな
る。
【０００５】そこで、本発明の目的は上記の問題点を解
消し、エラスティックストアやメモリ等の大型でかつ消
費電力が大きいデバイスを用いることなく、１周期以上
のデータ不定領域を含む入力データを多重化することが
できる簡単な単一クロックの多重化回路を提供すること
にある。
消し、エラスティックストアやメモリ等の大型でかつ消
費電力が大きいデバイスを用いることなく、１周期以上
のデータ不定領域を含む入力データを多重化することが
できる簡単な単一クロックの多重化回路を提供すること
にある。
【０００６】
【課題を解決するための手段】本発明による多重化回路
は、各々少なくとも装置内クロックのｎ周期（ｎは２以
上の正の整数）毎にデータ確定領域が存在するｎ個の入
力データを多重化する多重化回路であって、前記ｎ個の
入力データ各々を前記装置内クロックでラッチして前記
データ確定領域とデータ不定領域とが混在するリタイミ
ングデータを作成するｎ個の作成手段と、前記ｎ個の作
成手段各々の出力を順次１クロック遅延する遅延手段
と、前記ｎ個の作成手段各々の出力のうち前記遅延手段
で遅延されない一つの出力と前記遅延手段の出力とを多
重化する多重化手段とを具備している。
は、各々少なくとも装置内クロックのｎ周期（ｎは２以
上の正の整数）毎にデータ確定領域が存在するｎ個の入
力データを多重化する多重化回路であって、前記ｎ個の
入力データ各々を前記装置内クロックでラッチして前記
データ確定領域とデータ不定領域とが混在するリタイミ
ングデータを作成するｎ個の作成手段と、前記ｎ個の作
成手段各々の出力を順次１クロック遅延する遅延手段
と、前記ｎ個の作成手段各々の出力のうち前記遅延手段
で遅延されない一つの出力と前記遅延手段の出力とを多
重化する多重化手段とを具備している。
【０００７】本発明の他の多重化回路は、上記の構成の
ほかに、前記多重化手段の出力に対して波形整形を行う
手段を具備している。
ほかに、前記多重化手段の出力に対して波形整形を行う
手段を具備している。
【０００８】本発明の別の多重化回路は、上記の構成の
ほかに、前記多重化手段における多重化を制御する制御
信号を前記装置内クロックでラッチして前記リタイミン
グデータに同期した制御信号を生成する手段を具備して
いる。
ほかに、前記多重化手段における多重化を制御する制御
信号を前記装置内クロックでラッチして前記リタイミン
グデータに同期した制御信号を生成する手段を具備して
いる。
【０００９】
【作用】各々少なくともクロックの２周期毎にデータ確
定領域が存在する入力データをＦ／Ｆでラッチしてデー
タ確定領域とデータ不定領域とが混在するリタイミング
データを作成し、Ｆ／Ｆの出力を順次１クロック遅延
し、Ｆ／Ｆの出力及び遅延出力を２−１セレクタで多重
化する。
定領域が存在する入力データをＦ／Ｆでラッチしてデー
タ確定領域とデータ不定領域とが混在するリタイミング
データを作成し、Ｆ／Ｆの出力を順次１クロック遅延
し、Ｆ／Ｆの出力及び遅延出力を２−１セレクタで多重
化する。
【００１０】これによって、入力データに装置内クロッ
クの１周期以上のデータ不定領域を持っていても、リタ
イミング後のデータが１クロック分データ確定領域を持
っていれば、エラスティックストアやメモリ等の大型で
かつ消費電力が大きいデバイスを用いることなく、１周
期以上のデータ不定領域を含む入力データを多重化する
ことができる。
クの１周期以上のデータ不定領域を持っていても、リタ
イミング後のデータが１クロック分データ確定領域を持
っていれば、エラスティックストアやメモリ等の大型で
かつ消費電力が大きいデバイスを用いることなく、１周
期以上のデータ不定領域を含む入力データを多重化する
ことができる。
【００１１】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１２】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、フリップフロップ（以下、
Ｆ／Ｆとする）１はクロックＣＬＫの１周期以上のデー
タ不定領域を含む入力データｉ１をクロックＣＬＫでリ
タイミングする。
ック図である。図において、フリップフロップ（以下、
Ｆ／Ｆとする）１はクロックＣＬＫの１周期以上のデー
タ不定領域を含む入力データｉ１をクロックＣＬＫでリ
タイミングする。
【００１３】Ｆ／Ｆ２はクロックＣＬＫの１周期以上の
データ不定領域を含む入力データｉ２をクロックＣＬＫ
でリタイミングする。Ｆ／Ｆ３は制御信号Ｓをクロック
ＣＬＫでリタイミングする。
データ不定領域を含む入力データｉ２をクロックＣＬＫ
でリタイミングする。Ｆ／Ｆ３は制御信号Ｓをクロック
ＣＬＫでリタイミングする。
【００１４】Ｆ／Ｆ４はＦ／Ｆ２でリタイミングされた
データＤ２を周期Ｔだけ遅延させ、Ｆ／Ｆ１でリタイミ
ングされたデータＤ１のデータ確定領域と時間軸上で重
ならないようなデータ確定領域を持つデータＤ２’を生
成する。
データＤ２を周期Ｔだけ遅延させ、Ｆ／Ｆ１でリタイミ
ングされたデータＤ１のデータ確定領域と時間軸上で重
ならないようなデータ確定領域を持つデータＤ２’を生
成する。
【００１５】２−１セレクタ５はＦ／Ｆ１でリタイミン
グされたデータＤ１と、Ｆ／Ｆ４で遅延されたデータＤ
２’とをＦ／Ｆ３でリタイミングされた制御信号Ｓ’に
よって多重化する。
グされたデータＤ１と、Ｆ／Ｆ４で遅延されたデータＤ
２’とをＦ／Ｆ３でリタイミングされた制御信号Ｓ’に
よって多重化する。
【００１６】Ｆ／Ｆ６は２−１セレクタ５で多重化され
たデータＤｙに対して波形整形を行い、出力データＯを
出力する。つまり、２−１セレクタ５で多重化されたデ
ータＤｙにはヒゲと呼ばれるパルス的なノイズがのる可
能性があるので、２−１セレクタ５で多重化されたデー
タＤｙに対してＦ／Ｆ６で波形整形している。
たデータＤｙに対して波形整形を行い、出力データＯを
出力する。つまり、２−１セレクタ５で多重化されたデ
ータＤｙにはヒゲと呼ばれるパルス的なノイズがのる可
能性があるので、２−１セレクタ５で多重化されたデー
タＤｙに対してＦ／Ｆ６で波形整形している。
【００１７】図２は本発明の一実施例の動作を示すタイ
ムチャートである。これら図１及び図２を用いて本発明
の一実施例の動作について説明する。
ムチャートである。これら図１及び図２を用いて本発明
の一実施例の動作について説明する。
【００１８】入力データｉ１，ｉ２にはデバイスのばら
つきによってクロックＣＬＫの１周期以上のデータ不定
領域が含まれている。Ｆ／Ｆ１，２は入力データｉ１，
ｉ２を夫々クロックＣＬＫでリタイミングし、周期Ｔの
幅でデータ不定領域とデータ確定領域とが交互に存在す
るようにする。
つきによってクロックＣＬＫの１周期以上のデータ不定
領域が含まれている。Ｆ／Ｆ１，２は入力データｉ１，
ｉ２を夫々クロックＣＬＫでリタイミングし、周期Ｔの
幅でデータ不定領域とデータ確定領域とが交互に存在す
るようにする。
【００１９】尚、データ不定領域及びデータ確定領域は
デバイス毎に予め算出可能となっており、多重化回路に
は算出されたデータ不定領域及びデータ確定領域に応じ
て制御信号Ｓが入力されるので、その制御信号ＳをＦ／
Ｆ３にてリタイミングするようになっている。
デバイス毎に予め算出可能となっており、多重化回路に
は算出されたデータ不定領域及びデータ確定領域に応じ
て制御信号Ｓが入力されるので、その制御信号ＳをＦ／
Ｆ３にてリタイミングするようになっている。
【００２０】また、Ｆ／Ｆ１，２で夫々リタイミングさ
れたデータＤ１，Ｄ２各々のデータ確定領域が時間軸上
で重ならないようにするために、Ｆ／Ｆ２でリタイミン
グされたデータＤ２をＦ／Ｆ４で周期Ｔだけ遅延させ、
データＤ１のデータ確定領域と時間軸上で重ならないよ
うなデータ確定領域を持つデータＤ２’を生成してい
る。
れたデータＤ１，Ｄ２各々のデータ確定領域が時間軸上
で重ならないようにするために、Ｆ／Ｆ２でリタイミン
グされたデータＤ２をＦ／Ｆ４で周期Ｔだけ遅延させ、
データＤ１のデータ確定領域と時間軸上で重ならないよ
うなデータ確定領域を持つデータＤ２’を生成してい
る。
【００２１】Ｆ／Ｆ１でリタイミングされたデータＤ１
とＦ／Ｆ４で遅延されたデータＤ２’とは２−１セレク
タ５で、Ｆ／Ｆ３でリタイミングされた制御信号Ｓ’に
よって多重化される。
とＦ／Ｆ４で遅延されたデータＤ２’とは２−１セレク
タ５で、Ｆ／Ｆ３でリタイミングされた制御信号Ｓ’に
よって多重化される。
【００２２】２−１セレクタ５で多重化されたデータＤ
ｙはＦ／Ｆ６で波形整形が行われ、ヒゲと呼ばれるパル
ス的なノイズがのっていない出力データＯが生成されて
出力される。
ｙはＦ／Ｆ６で波形整形が行われ、ヒゲと呼ばれるパル
ス的なノイズがのっていない出力データＯが生成されて
出力される。
【００２３】尚、、上記の例では２個の入力データｉ
１，ｉ２を多重化する場合について述べたが、３個以上
の入力データに対しても適用可能となっている。
１，ｉ２を多重化する場合について述べたが、３個以上
の入力データに対しても適用可能となっている。
【００２４】このように、各々少なくともクロックＣＬ
Ｋの２周期毎にデータ確定領域が存在する入力データｉ
１，ｉ２をＦ／Ｆ１，２でラッチしてデータ確定領域と
データ不定領域とが混在するリタイミングデータを作成
し、Ｆ／Ｆ２の出力をＦ／Ｆ１の出力よりも１クロック
遅延し、Ｆ／Ｆ１の出力とＦ／Ｆ２の遅延出力とを２−
１セレクタ５で多重化することよって、入力データｉ
１，ｉ２に装置内クロックＣＬＫの１周期以上のデータ
不定領域を持っていても、リタイミング後のデータが１
クロック分データ確定領域を持っていれば、エラスティ
ックストアやメモリ等の大型でかつ消費電力が大きいデ
バイスを用いることなく、１周期以上のデータ不定領域
を含む入力データを多重化することができる多重化回路
を簡単な単一クロックの回路で構成することができる。
Ｋの２周期毎にデータ確定領域が存在する入力データｉ
１，ｉ２をＦ／Ｆ１，２でラッチしてデータ確定領域と
データ不定領域とが混在するリタイミングデータを作成
し、Ｆ／Ｆ２の出力をＦ／Ｆ１の出力よりも１クロック
遅延し、Ｆ／Ｆ１の出力とＦ／Ｆ２の遅延出力とを２−
１セレクタ５で多重化することよって、入力データｉ
１，ｉ２に装置内クロックＣＬＫの１周期以上のデータ
不定領域を持っていても、リタイミング後のデータが１
クロック分データ確定領域を持っていれば、エラスティ
ックストアやメモリ等の大型でかつ消費電力が大きいデ
バイスを用いることなく、１周期以上のデータ不定領域
を含む入力データを多重化することができる多重化回路
を簡単な単一クロックの回路で構成することができる。
【００２５】
【発明の効果】以上説明したように本発明によれば、各
々少なくとも装置内クロックのｎ周期（ｎは２以上の正
の整数）毎にデータ確定領域が存在するｎ個の入力デー
タ各々を装置内クロックでラッチしてデータ確定領域と
データ不定領域とが混在するリタイミングデータを作成
し、これらリタイミングデータを順次１クロック遅延し
た信号とリタイミングデータのうち遅延していない一つ
の信号とを多重化することによって、エラスティックス
トアやメモリ等の大型でかつ消費電力が大きいデバイス
を用いることなく、１周期以上のデータ不定領域を含む
入力データを多重化することができるという効果があ
る。
々少なくとも装置内クロックのｎ周期（ｎは２以上の正
の整数）毎にデータ確定領域が存在するｎ個の入力デー
タ各々を装置内クロックでラッチしてデータ確定領域と
データ不定領域とが混在するリタイミングデータを作成
し、これらリタイミングデータを順次１クロック遅延し
た信号とリタイミングデータのうち遅延していない一つ
の信号とを多重化することによって、エラスティックス
トアやメモリ等の大型でかつ消費電力が大きいデバイス
を用いることなく、１周期以上のデータ不定領域を含む
入力データを多重化することができるという効果があ
る。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例の動作を示すタイムチャート
である。
である。
１〜３ リタイミング用のフリップフロップ ４ 遅延用のフリップフロップ ５ ２−１セレクタ ６ 波形整形用のフリップフロップ
Claims (3)
- 【請求項１】 各々少なくとも装置内クロックのｎ周期
（ｎは２以上の正の整数）毎にデータ確定領域が存在す
るｎ個の入力データを多重化する多重化回路であって、
前記ｎ個の入力データ各々を前記装置内クロックでラッ
チして前記データ確定領域とデータ不定領域とが混在す
るリタイミングデータを作成するｎ個の作成手段と、前
記ｎ個の作成手段各々の出力を順次１クロック遅延する
遅延手段と、前記ｎ個の作成手段各々の出力のうち前記
遅延手段で遅延されない一つの出力と前記遅延手段の出
力とを多重化する多重化手段とを有することを特徴とす
る多重化回路。 - 【請求項２】 前記多重化手段の出力に対して波形整形
を行う手段を含むことを特徴とする請求項１記載の多重
化回路。 - 【請求項３】 前記多重化手段における多重化を制御す
る制御信号を前記装置内クロックでラッチして前記リタ
イミングデータに同期した制御信号を生成する手段を含
むことを特徴とする請求項１または請求項２記載の多重
化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6213087A JPH0879210A (ja) | 1994-09-07 | 1994-09-07 | 多重化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6213087A JPH0879210A (ja) | 1994-09-07 | 1994-09-07 | 多重化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0879210A true JPH0879210A (ja) | 1996-03-22 |
Family
ID=16633346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6213087A Withdrawn JPH0879210A (ja) | 1994-09-07 | 1994-09-07 | 多重化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0879210A (ja) |
-
1994
- 1994-09-07 JP JP6213087A patent/JPH0879210A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011120 |