JPH0877061A - 情報処理装置 - Google Patents
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- JPH0877061A JPH0877061A JP21090294A JP21090294A JPH0877061A JP H0877061 A JPH0877061 A JP H0877061A JP 21090294 A JP21090294 A JP 21090294A JP 21090294 A JP21090294 A JP 21090294A JP H0877061 A JPH0877061 A JP H0877061A
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- cpu
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Abstract
(57)【要約】
【目的】本発明の目的は、メモリアクセスの高速化にあ
る。 【構成】CPUステート判定手段を設け、アクセスサイ
クル中のアドレス出力期間完了を検知・判定し、次のア
クセスの予想アドレスを先行出力する。 【効果】アクセス開始前にアドレス出力が可能となり、
アクセスサイクルの短縮によるメモリアクセスの高速化
がはかれる。
る。 【構成】CPUステート判定手段を設け、アクセスサイ
クル中のアドレス出力期間完了を検知・判定し、次のア
クセスの予想アドレスを先行出力する。 【効果】アクセス開始前にアドレス出力が可能となり、
アクセスサイクルの短縮によるメモリアクセスの高速化
がはかれる。
Description
【0001】
【産業上の利用分野】本発明はCPUと記憶装置で構成
する情報処理装置に係わり、特に、CPUの記憶装置へ
のアクセス時間を減少させ、処理速度を向上させるメモ
リ制御方式に関するものである。
する情報処理装置に係わり、特に、CPUの記憶装置へ
のアクセス時間を減少させ、処理速度を向上させるメモ
リ制御方式に関するものである。
【0002】
【従来の技術】CPUと記憶装置で構成される情報処理
装置で処理速度を向上させる場合、CPUの動作周波数
の高速化が1つの方法となる。しかし、CPUの動作が
高速化するにつれ、CPUの読み書きする記憶装置への
アクセス時間が処理時間の大半を占めるようになってき
た。この記憶装置アクセスの高速化の手法として例え
ば、CPUの動作に比べ比較的アクセスタイムの遅いR
OM(読み込み専用記憶装置)のアクセスを高速化する
方法として、特開平3−294945号公報がある。当
該従来技術では、ROMの出力するデータをラッチする
手段を設け、データラッチ後アクセス終了前に現在のア
ドレスを1カウントアップしたアドレスを記憶装置に出
力する。次にCPUが実際に出力したアドレスが上記カ
ウントアップアドレスと一致する場合、上記カウントア
ップアドレスの出力開始タイミングからメモリアクセス
時間が確保でき、アクセスタイムが短くすることができ
た。
装置で処理速度を向上させる場合、CPUの動作周波数
の高速化が1つの方法となる。しかし、CPUの動作が
高速化するにつれ、CPUの読み書きする記憶装置への
アクセス時間が処理時間の大半を占めるようになってき
た。この記憶装置アクセスの高速化の手法として例え
ば、CPUの動作に比べ比較的アクセスタイムの遅いR
OM(読み込み専用記憶装置)のアクセスを高速化する
方法として、特開平3−294945号公報がある。当
該従来技術では、ROMの出力するデータをラッチする
手段を設け、データラッチ後アクセス終了前に現在のア
ドレスを1カウントアップしたアドレスを記憶装置に出
力する。次にCPUが実際に出力したアドレスが上記カ
ウントアップアドレスと一致する場合、上記カウントア
ップアドレスの出力開始タイミングからメモリアクセス
時間が確保でき、アクセスタイムが短くすることができ
た。
【0003】
【発明が解決しようとする課題】当該従来技術では、ア
クセス時間の遅いROMのアクセスを高速化できるとい
う利点があった。
クセス時間の遅いROMのアクセスを高速化できるとい
う利点があった。
【0004】しかし、ROMとROM以外の記憶装置、
例えばDRAM(読み書き可能記憶装置)を含む記憶装
置構成で、ROMとDRAMのアクセスがランダムに行
われる場合についての配慮がなされていないため、DR
AMのアクセス後のROMのアクセスは高速化できな
い。
例えばDRAM(読み書き可能記憶装置)を含む記憶装
置構成で、ROMとDRAMのアクセスがランダムに行
われる場合についての配慮がなされていないため、DR
AMのアクセス後のROMのアクセスは高速化できな
い。
【0005】また、記憶装置構成をデータ幅の異なるR
OMで構成する場合、予想アドレスを生成するために現
在のアドレスに加算するための加算値をデータ幅により
変えなければならない。しかし、このデータ幅による配
慮がなされていないため記憶装置構成として、データ幅
の異なるROMで構成することができなかった。
OMで構成する場合、予想アドレスを生成するために現
在のアドレスに加算するための加算値をデータ幅により
変えなければならない。しかし、このデータ幅による配
慮がなされていないため記憶装置構成として、データ幅
の異なるROMで構成することができなかった。
【0006】また、ROMの出力するデータをラッチす
る手段を設ける必要があり、部品点数の増加などの課題
がある。さらに、ROMのデータがラッチを通過する
際、遅延時間が発生するためアクセス時間が増大すると
いう課題がある。
る手段を設ける必要があり、部品点数の増加などの課題
がある。さらに、ROMのデータがラッチを通過する
際、遅延時間が発生するためアクセス時間が増大すると
いう課題がある。
【0007】本発明の目的は、少なくとも1つ以上の記
憶手段が混在する情報処理装置に適用可能で、データの
ラッチ手段が不要な記憶装置の高速アクセス方式の実現
にある。
憶手段が混在する情報処理装置に適用可能で、データの
ラッチ手段が不要な記憶装置の高速アクセス方式の実現
にある。
【0008】
【課題を解決するための手段】上述した問題を解決する
ため、本発明では、アクセスデータアドレスを指示する
CPUアドレスと、アクセス開始タイミング及びリード
/ライトアクセスを区別する信号を含むステート信号を
出力するCPU(中央演算処理装置)とデータを記憶す
る記憶手段とを備え、CPUアドレスをラッチするアド
レス記憶手段と、CPUが次にアクセスすべきアドレス
を生成する予想アドレス出力手段と、記憶装置に出力す
るアドレスをCPUアドレスか予想アドレスのいずれか
に切り換える切換手段と、予想アドレスとCPUアドレ
スを比較してその結果を出力する一致判定手段と、CP
Uの出力するステート信号とCPUアドレスから制御信
号を生成するCPUステート判定手段を設けた。
ため、本発明では、アクセスデータアドレスを指示する
CPUアドレスと、アクセス開始タイミング及びリード
/ライトアクセスを区別する信号を含むステート信号を
出力するCPU(中央演算処理装置)とデータを記憶す
る記憶手段とを備え、CPUアドレスをラッチするアド
レス記憶手段と、CPUが次にアクセスすべきアドレス
を生成する予想アドレス出力手段と、記憶装置に出力す
るアドレスをCPUアドレスか予想アドレスのいずれか
に切り換える切換手段と、予想アドレスとCPUアドレ
スを比較してその結果を出力する一致判定手段と、CP
Uの出力するステート信号とCPUアドレスから制御信
号を生成するCPUステート判定手段を設けた。
【0009】
【作用】CPUステート手段は、CPUアドレスとステ
ート信号から(1)可能ならばアドレスを先行して確定
する高速アクセス対象の記憶装置の特定、(2)アドレ
スをアクセスサイクルの少なくとも途中で終了できるア
クセスの特定、(3)アクセスサイクルの開始タイミン
グの判定、を行う。(1)高速アクセス対象の記憶装置
へのアクセスである場合、アドレス記憶装置にアドレス
のラッチを指示する。また、(2)アドレスの出力をア
クセス期間の途中で終了可能であるアクセスである場
合、アドレス出力終了時に切換手段をAに切り換える。
また、(3)アクセスサイクルの開始タイミングにおい
て、一致判定手段に判定を指示する。
ート信号から(1)可能ならばアドレスを先行して確定
する高速アクセス対象の記憶装置の特定、(2)アドレ
スをアクセスサイクルの少なくとも途中で終了できるア
クセスの特定、(3)アクセスサイクルの開始タイミン
グの判定、を行う。(1)高速アクセス対象の記憶装置
へのアクセスである場合、アドレス記憶装置にアドレス
のラッチを指示する。また、(2)アドレスの出力をア
クセス期間の途中で終了可能であるアクセスである場
合、アドレス出力終了時に切換手段をAに切り換える。
また、(3)アクセスサイクルの開始タイミングにおい
て、一致判定手段に判定を指示する。
【0010】アドレス記憶手段は、CPUステート判定
手段からラッチ指示を受けるとCPUアドレスをラッチ
する。
手段からラッチ指示を受けるとCPUアドレスをラッチ
する。
【0011】予想アドレス出力手段は、アドレス記憶手
段のラッチしたCPUアドレスをもとに、CPUが次に
アクセスすべきアドレスを、アクセス対象の記憶装置の
データ幅を考慮して、予想アドレスとして生成する。
段のラッチしたCPUアドレスをもとに、CPUが次に
アクセスすべきアドレスを、アクセス対象の記憶装置の
データ幅を考慮して、予想アドレスとして生成する。
【0012】一致判定手段は、CPUステート判定手段
の判定指示を受けると、予想アドレス出力手段の出力す
る予想アドレスとCPUアドレスを比較し、結果をコマ
ンド生成手段に通知する。
の判定指示を受けると、予想アドレス出力手段の出力す
る予想アドレスとCPUアドレスを比較し、結果をコマ
ンド生成手段に通知する。
【0013】コマンド生成手段は、CPUのステート状
態と一致判定手段のアドレス比較結果をもとにアクセス
サイクルの長さを決定し、これに応じてメモリコマンド
信号、I/Oコマンド信号をメモリ・I/Oに出力す
る。さらにアクセス期間制御信号によりCPUのアクセ
スサイクル時間を制御する。
態と一致判定手段のアドレス比較結果をもとにアクセス
サイクルの長さを決定し、これに応じてメモリコマンド
信号、I/Oコマンド信号をメモリ・I/Oに出力す
る。さらにアクセス期間制御信号によりCPUのアクセ
スサイクル時間を制御する。
【0014】切換手段は、CPUステート判定信号の切
り換え指示に応じて入力信号A・Bを切り換えアドレス
を出すタイミングを決定する。
り換え指示に応じて入力信号A・Bを切り換えアドレス
を出すタイミングを決定する。
【0015】
【実施例】以下、本発明の実施例を図1を用いて説明す
る。図1は、本実施例の情報処理装置の構成手段を示す
ブロック図である。図1において、101は情報処理装
置全体の制御をメモリA・Bに記憶されているプログラ
ムに応じて実行するCPUである。102は、CPU1
01のアクセスサイクルの開始タイミングや実行するア
クセスの種類を示すステート信号と、CPU101のア
クセス対象を示すCPUアドレスを入力として、(1)
アドレス記憶手段104のアドレスラッチ指示、(2)
一致判定手段103の一致判定指示、(3)切換手段1
06の切り換え指示を出力するCPUステート判定手段
である。103は、CPUステート判定手段の出力結果
に応じて、CPUアドレスと予想アドレス出力手段10
5の出力する予想アドレスを比較する一致判定手段であ
る。104は、CPUステート判定手段の判定指示に応
じて、CPUアドレスを記憶するアドレス記憶手段であ
る。105は、アドレス記憶手段104の保持するCP
Uアドレスに応じて、次のアクセスアドレスを予想・特
定する予想アドレス出力手段である。106は、CPU
ステート判定手段の指示に応じて、メモリA・BやI/
Oなどに出力するアドレスを切り換える切換手段であ
る。107は、一致判定手段103の判定結果に応じて
必要なアクセスサイクル期間を判断し、CPU101の
アクセス期間の制御と該アクセス期間に応じたコマンド
信号をメモリ・I/Oに出力するコマンド生成手段であ
る。
る。図1は、本実施例の情報処理装置の構成手段を示す
ブロック図である。図1において、101は情報処理装
置全体の制御をメモリA・Bに記憶されているプログラ
ムに応じて実行するCPUである。102は、CPU1
01のアクセスサイクルの開始タイミングや実行するア
クセスの種類を示すステート信号と、CPU101のア
クセス対象を示すCPUアドレスを入力として、(1)
アドレス記憶手段104のアドレスラッチ指示、(2)
一致判定手段103の一致判定指示、(3)切換手段1
06の切り換え指示を出力するCPUステート判定手段
である。103は、CPUステート判定手段の出力結果
に応じて、CPUアドレスと予想アドレス出力手段10
5の出力する予想アドレスを比較する一致判定手段であ
る。104は、CPUステート判定手段の判定指示に応
じて、CPUアドレスを記憶するアドレス記憶手段であ
る。105は、アドレス記憶手段104の保持するCP
Uアドレスに応じて、次のアクセスアドレスを予想・特
定する予想アドレス出力手段である。106は、CPU
ステート判定手段の指示に応じて、メモリA・BやI/
Oなどに出力するアドレスを切り換える切換手段であ
る。107は、一致判定手段103の判定結果に応じて
必要なアクセスサイクル期間を判断し、CPU101の
アクセス期間の制御と該アクセス期間に応じたコマンド
信号をメモリ・I/Oに出力するコマンド生成手段であ
る。
【0016】以下、本実施例の動作を図3〜7を用いて
説明する。本実施例では、CPUのアクセス対象である
メモリA・B、I/OのうちメモリA108のアクセス
に対して、アドレスの先行出力による高速化をおこなう
構成としている。図3はCPUステート判定手段102
の処理手順を示すフローチャート、図4はアドレス記憶
手段104の処理手順を示すフローチャート、図5は予
想アドレス出力手段105の処理手順を示すフローチャ
ート、図6は一致判定手段103の処理手順を示すフロ
ーチャート、図7はコマンド生成手段107の処理手順
を示すフローチャートである。
説明する。本実施例では、CPUのアクセス対象である
メモリA・B、I/OのうちメモリA108のアクセス
に対して、アドレスの先行出力による高速化をおこなう
構成としている。図3はCPUステート判定手段102
の処理手順を示すフローチャート、図4はアドレス記憶
手段104の処理手順を示すフローチャート、図5は予
想アドレス出力手段105の処理手順を示すフローチャ
ート、図6は一致判定手段103の処理手順を示すフロ
ーチャート、図7はコマンド生成手段107の処理手順
を示すフローチャートである。
【0017】CPUステート判定手段102では、図3
の手順で処理が実行される。処理3001で、CPU1
01のステート信号を監視し、アクセスサイクル(CP
Uサイクル)の開始を検知する。アクセスサイクルの先
頭で、処理3002でアドレスセレクト信号をB指定と
する。これにより、切換手段106でCPUアドレスが
選択・出力される。また、一致判定手段103に一致判
定指示を出す。一致判定処理103では、CPUアドレ
スと予想アドレスを元に判定をおこなう。判定中にアド
レス記憶手段104のアドレスが更新されてしまうと正
しい判定ができない。これを防止するために、一致判定
処理終了までの規定時間、待機する処理3004を実施
する。一致判定処理終了後に、処理3005でステート
情報を取得し、処理3006・3007でメモリA10
8に対するアクセスの場合にはアドレス記憶手段にアド
レスラッチ指示を出す。次に、処理3008〜3010
で現在のアクセスサイクルがアクセスサイクル終了より
早い時点でアドレス出力を完了できるサイクル(以下、
「アドレス先行出力可能サイクル」と称する)の場合、
アドレス出力完了時点まで処理3009で待った後、処
理3010で切換手段106に通知するアドレスセレク
ト信号を予想アドレスに切り換える。これによりアクセ
スサイクルの途中から、次のアクセスサイクルの予想ア
ドレスを出力可能となる。アドレス先行出力可能サイク
ルとしては、DRAMアクセスサイクルなどのようにア
ドレス保持期間がアクセスサイクルより短いアクセスサ
イクルや、アイドルサイクルなどのように特にアドレス
出力を必要としないサイクルが挙げられる。
の手順で処理が実行される。処理3001で、CPU1
01のステート信号を監視し、アクセスサイクル(CP
Uサイクル)の開始を検知する。アクセスサイクルの先
頭で、処理3002でアドレスセレクト信号をB指定と
する。これにより、切換手段106でCPUアドレスが
選択・出力される。また、一致判定手段103に一致判
定指示を出す。一致判定処理103では、CPUアドレ
スと予想アドレスを元に判定をおこなう。判定中にアド
レス記憶手段104のアドレスが更新されてしまうと正
しい判定ができない。これを防止するために、一致判定
処理終了までの規定時間、待機する処理3004を実施
する。一致判定処理終了後に、処理3005でステート
情報を取得し、処理3006・3007でメモリA10
8に対するアクセスの場合にはアドレス記憶手段にアド
レスラッチ指示を出す。次に、処理3008〜3010
で現在のアクセスサイクルがアクセスサイクル終了より
早い時点でアドレス出力を完了できるサイクル(以下、
「アドレス先行出力可能サイクル」と称する)の場合、
アドレス出力完了時点まで処理3009で待った後、処
理3010で切換手段106に通知するアドレスセレク
ト信号を予想アドレスに切り換える。これによりアクセ
スサイクルの途中から、次のアクセスサイクルの予想ア
ドレスを出力可能となる。アドレス先行出力可能サイク
ルとしては、DRAMアクセスサイクルなどのようにア
ドレス保持期間がアクセスサイクルより短いアクセスサ
イクルや、アイドルサイクルなどのように特にアドレス
出力を必要としないサイクルが挙げられる。
【0018】アドレス記憶手段104では、図4の処理
が実行される。処理401でCPUステート判定手段1
02が処理3007で出力するCPUアドレスラッチ指
示の通知を検知し、処理402でCPUアドレスをラッ
チ(記憶)する。以上の処理により、CPUステート判
定手段102でアドレスを前のアクセスサイクルの途中
から可能な場合には先行して出力したいメモリ(以下、
「高速アクセスターゲット」と称する)に対するアクセ
スの場合にアドレスラッチ指示を出し、アドレス記憶手
段104で前回の高速アクセスターゲットのアドレスを
ラッチ保持可能となる。
が実行される。処理401でCPUステート判定手段1
02が処理3007で出力するCPUアドレスラッチ指
示の通知を検知し、処理402でCPUアドレスをラッ
チ(記憶)する。以上の処理により、CPUステート判
定手段102でアドレスを前のアクセスサイクルの途中
から可能な場合には先行して出力したいメモリ(以下、
「高速アクセスターゲット」と称する)に対するアクセ
スの場合にアドレスラッチ指示を出し、アドレス記憶手
段104で前回の高速アクセスターゲットのアドレスを
ラッチ保持可能となる。
【0019】予想アドレス出力手段105では、図5の
処理が実行される。処理501で、アドレス記憶手段1
04の保持する前回の高速アクセスターゲットに対する
アクセスアドレスを取得する。次に、処理502で予想
アドレスを生成する。予想アドレスの生成方法として
は、バイトアクセスが連続することを想定し、アドレス
記憶手段のアドレスに1加えたものを予想アドレスとす
る方式や、ワードアクセスが連続することを想定し、ア
ドレス記憶手段のアドレスに2加えたものを予想アドレ
スとする方式などが適用可能であるが、予想アドレスの
生成方法に関しては特にこれを限定するものではない。
次に処理503・504で生成した予想アドレスが高速
アクセスターゲットであるメモリAの領域内に収まって
いるか判定し、領域外である場合には処理504で領域
内に収まるように予想アドレスを修正する。
処理が実行される。処理501で、アドレス記憶手段1
04の保持する前回の高速アクセスターゲットに対する
アクセスアドレスを取得する。次に、処理502で予想
アドレスを生成する。予想アドレスの生成方法として
は、バイトアクセスが連続することを想定し、アドレス
記憶手段のアドレスに1加えたものを予想アドレスとす
る方式や、ワードアクセスが連続することを想定し、ア
ドレス記憶手段のアドレスに2加えたものを予想アドレ
スとする方式などが適用可能であるが、予想アドレスの
生成方法に関しては特にこれを限定するものではない。
次に処理503・504で生成した予想アドレスが高速
アクセスターゲットであるメモリAの領域内に収まって
いるか判定し、領域外である場合には処理504で領域
内に収まるように予想アドレスを修正する。
【0020】一致判定手段103では、図6の処理が実
行される。処理601でCPUステート判定手段102
が処理3003で通知する一致判定指示を検知する。一
致判定指示があった場合は、処理602でCPUアドレ
スと予想アドレスの比較をおこない、アドレスが一致し
た場合は処理603で一致判定結果信号を短縮指示に設
定する。アドレスが一致しない場合は、処理604で一
致判定結果信号を通常指示に設定する。
行される。処理601でCPUステート判定手段102
が処理3003で通知する一致判定指示を検知する。一
致判定指示があった場合は、処理602でCPUアドレ
スと予想アドレスの比較をおこない、アドレスが一致し
た場合は処理603で一致判定結果信号を短縮指示に設
定する。アドレスが一致しない場合は、処理604で一
致判定結果信号を通常指示に設定する。
【0021】コマンド生成手段107では、図7の処理
が実行される。処理701で、CPU101のステート
情報を取得し、アクセスサイクルの種類特定やアクセス
サイクルのタイミング同期をおこなう。次に処理702
で、一致判定手段103が処理603または604で通
知する一致判定信号の状態を検知し、予想アドレスがC
PUアドレスと一致し、アクセスサイクルの短縮が可能
な場合は処理703・704を実行する。また、アドレ
スが一致しない通常処理の場合には処理703・704
を実行する。処理703・704では、高速アクセスタ
ーゲットであるメモリA108に先行してアドレスを出
力してあるので、アクセスサイクル先頭からのアクセス
時間の短縮が可能となり、早期アクセスタイミング(図
2のサイクル3)でコマンド信号を出力する。さらに、
CPU101に対してはアクセス期間制御信号により早
期アクセスタイミングにあわせたアクセスサイクルタイ
ミング制御(WAIT制御)を実施する。処理705・
706では、メモリA・B、I/Oに対する先行アドレ
ス出力はないので、アクセスサイクル先頭から通常アク
セス時間が必要となり、通常アクセスタイミング(図2
のサイクル1・2)でコマンド信号を出力する。さら
に、CPU101に対してはアクセス期間制御信号によ
り通常アクセスタイミングにあわせたアクセスサイクル
タイミング制御(WAIT制御)を実施する。
が実行される。処理701で、CPU101のステート
情報を取得し、アクセスサイクルの種類特定やアクセス
サイクルのタイミング同期をおこなう。次に処理702
で、一致判定手段103が処理603または604で通
知する一致判定信号の状態を検知し、予想アドレスがC
PUアドレスと一致し、アクセスサイクルの短縮が可能
な場合は処理703・704を実行する。また、アドレ
スが一致しない通常処理の場合には処理703・704
を実行する。処理703・704では、高速アクセスタ
ーゲットであるメモリA108に先行してアドレスを出
力してあるので、アクセスサイクル先頭からのアクセス
時間の短縮が可能となり、早期アクセスタイミング(図
2のサイクル3)でコマンド信号を出力する。さらに、
CPU101に対してはアクセス期間制御信号により早
期アクセスタイミングにあわせたアクセスサイクルタイ
ミング制御(WAIT制御)を実施する。処理705・
706では、メモリA・B、I/Oに対する先行アドレ
ス出力はないので、アクセスサイクル先頭から通常アク
セス時間が必要となり、通常アクセスタイミング(図2
のサイクル1・2)でコマンド信号を出力する。さら
に、CPU101に対してはアクセス期間制御信号によ
り通常アクセスタイミングにあわせたアクセスサイクル
タイミング制御(WAIT制御)を実施する。
【0022】以上の処理を行うことにより、アドレス先
行出力可能サイクルを検知し、アドレス先行出力可能サ
イクルの場合は高速アクセスターゲットに対する予想ア
ドレスを先行出力しておき、該高速アクセスターゲット
に対するアクセスが予想どおりに発生した場合には、ア
クセス時間の短縮が可能となる。
行出力可能サイクルを検知し、アドレス先行出力可能サ
イクルの場合は高速アクセスターゲットに対する予想ア
ドレスを先行出力しておき、該高速アクセスターゲット
に対するアクセスが予想どおりに発生した場合には、ア
クセス時間の短縮が可能となる。
【0023】以上述べた本実施例の動作例を図2を用い
て説明する。図2は、本実施例の情報処理装置のアクセ
スサイクルのタイミングを示すタイミングチャートであ
る。図2において、サイクル1・3は高速アクセスター
ゲットに対するアクセスサイクル、サイクル2はアドレ
ス先行出力可能サイクルである。サイクル1で、CPU
ステート判定手段102はアドレス記憶手段にアドレス
ラッチ指示をだし、アドレス記憶手段104はCPUア
ドレスNを記憶する。予想アドレス出力手段105は予
想アドレスN+1を生成出力する。サイクル1では、一
致判定手段103の判定結果は不一致であったとする。
て説明する。図2は、本実施例の情報処理装置のアクセ
スサイクルのタイミングを示すタイミングチャートであ
る。図2において、サイクル1・3は高速アクセスター
ゲットに対するアクセスサイクル、サイクル2はアドレ
ス先行出力可能サイクルである。サイクル1で、CPU
ステート判定手段102はアドレス記憶手段にアドレス
ラッチ指示をだし、アドレス記憶手段104はCPUア
ドレスNを記憶する。予想アドレス出力手段105は予
想アドレスN+1を生成出力する。サイクル1では、一
致判定手段103の判定結果は不一致であったとする。
【0024】次のサイクル2は、アドレス先行出力可能
サイクルである。CPUステート判定手段101ではア
ドレス先行出力可能サイクルであることを検知し、切換
手段106をサイクル2のアクセスに必要なアドレスM
の出力完了タイミングでBからAに切り換える。これに
より、サイクル2に必要なアドレスMの出力期間完了後
のサイクル2期間中に次のアクセスサイクルの予想アド
レスを先行出力可能となる(図2中期間R)。サイクル
3では、CPUステート判定手段102の指示により一
致判定手段103がCPUアドレスN+1と予想アドレ
スN+1を比較し、一致していると判定する。これによ
りコマンド生成手段107にアクセス期間の短縮指示が
出力され、コマンド生成手段107で早期アクセスタイ
ミングでコマンド信号が出力される(図2中期間S)と
ともにCPUのアクセスタイミング制御がおこなわれ
る。
サイクルである。CPUステート判定手段101ではア
ドレス先行出力可能サイクルであることを検知し、切換
手段106をサイクル2のアクセスに必要なアドレスM
の出力完了タイミングでBからAに切り換える。これに
より、サイクル2に必要なアドレスMの出力期間完了後
のサイクル2期間中に次のアクセスサイクルの予想アド
レスを先行出力可能となる(図2中期間R)。サイクル
3では、CPUステート判定手段102の指示により一
致判定手段103がCPUアドレスN+1と予想アドレ
スN+1を比較し、一致していると判定する。これによ
りコマンド生成手段107にアクセス期間の短縮指示が
出力され、コマンド生成手段107で早期アクセスタイ
ミングでコマンド信号が出力される(図2中期間S)と
ともにCPUのアクセスタイミング制御がおこなわれ
る。
【0025】これにより、サイクル3では高速アクセス
ターゲットに通常アクセスでアクセスするのと比較して
アクセス期間の短縮が可能となり、高速アクセスができ
る。
ターゲットに通常アクセスでアクセスするのと比較して
アクセス期間の短縮が可能となり、高速アクセスができ
る。
【0026】本実施例において、CPUステート判定手
段102、一致判定手段103、アドレス記憶手段10
4、予想アドレス出力手段105、コマンド生成手段1
07の各手段はその1部またはすべてをハードウェアま
たはCPUなどの実行可能なソフトウェアプログラムで
実現可能であり、実現方法に関してはこれを特に限定す
るものではない。
段102、一致判定手段103、アドレス記憶手段10
4、予想アドレス出力手段105、コマンド生成手段1
07の各手段はその1部またはすべてをハードウェアま
たはCPUなどの実行可能なソフトウェアプログラムで
実現可能であり、実現方法に関してはこれを特に限定す
るものではない。
【0027】また、予想アドレス出力手段の処理502
での予想アドレス生成方法として、高速アクセスターゲ
ット(メモリ)のデータ幅に着目し、データ幅が8ビッ
トでは予想アドレス=記憶アドレス+1とし、データ幅
が16ビットでは、予想アドレス=記憶アドレス+2と
するなど、データ幅に応じて予想アドレスを決定する方
式も可能である。さらに、高速アクセスターゲットが複
数種類のメモリより構成される場合においては、予想ア
ドレスの生成方法を前期高速アクセスターゲットメモリ
の種類に応じて可変とする構成も可能である。
での予想アドレス生成方法として、高速アクセスターゲ
ット(メモリ)のデータ幅に着目し、データ幅が8ビッ
トでは予想アドレス=記憶アドレス+1とし、データ幅
が16ビットでは、予想アドレス=記憶アドレス+2と
するなど、データ幅に応じて予想アドレスを決定する方
式も可能である。さらに、高速アクセスターゲットが複
数種類のメモリより構成される場合においては、予想ア
ドレスの生成方法を前期高速アクセスターゲットメモリ
の種類に応じて可変とする構成も可能である。
【0028】予想アドレスの生成方法に関しては、さら
に高速アクセスターゲットメモリの種類と関係なく予想
アドレスの生成方法を少なくとも1つ以上もち、ユーザ
設定またはシステムの状況判断に応じて該生成方法を反
抗可能とする構成も可能である。
に高速アクセスターゲットメモリの種類と関係なく予想
アドレスの生成方法を少なくとも1つ以上もち、ユーザ
設定またはシステムの状況判断に応じて該生成方法を反
抗可能とする構成も可能である。
【0029】また、予想アドレス生成の元データであ
る、ラッチアドレスを保持するアドレス記憶手段104
で、高速アクセスターゲットのアドレス情報を無条件に
ラッチする構成の他に、たとえば、リードアクセスの
み、ライトアクセスのみ、コードフェッチ動作のみ、ア
ドレスをラッチする構成や、その他特定の条件発生時に
のみアドレスをラッチする構成も可能であり、アドレス
もラッチ条件は特にこれを限定するものではない。
る、ラッチアドレスを保持するアドレス記憶手段104
で、高速アクセスターゲットのアドレス情報を無条件に
ラッチする構成の他に、たとえば、リードアクセスの
み、ライトアクセスのみ、コードフェッチ動作のみ、ア
ドレスをラッチする構成や、その他特定の条件発生時に
のみアドレスをラッチする構成も可能であり、アドレス
もラッチ条件は特にこれを限定するものではない。
【0030】また、高速アクセスターゲットをメモリ以
外のI/Oなどのデバイスとする構成や、メモリとメモ
リ以外のデバイスの混成とする構成も可能である。
外のI/Oなどのデバイスとする構成や、メモリとメモ
リ以外のデバイスの混成とする構成も可能である。
【0031】
【発明の効果】本発明によれば、高速アクセスターゲッ
トのメモリに対するCPUアクセス期間を短縮可能とな
り、高速アクセスが可能となる。
トのメモリに対するCPUアクセス期間を短縮可能とな
り、高速アクセスが可能となる。
【0032】さらに、高速アクセスだが高価なメモリが
必要な情報処理装置において、アクセス期間の短縮によ
り低速で安価なメモリを用いてほぼ同様の高速アクセス
が可能となり、情報処理装置のコスト低減が可能とな
る。
必要な情報処理装置において、アクセス期間の短縮によ
り低速で安価なメモリを用いてほぼ同様の高速アクセス
が可能となり、情報処理装置のコスト低減が可能とな
る。
【図1】第1の実施例の構成を示すブロック図である。
【図2】第1の実施例で予想アドレスの出力によるアク
セス時間の短縮を示す説明図である。
セス時間の短縮を示す説明図である。
【図3】CPUステート判定手段102の動作フローチ
ャートである。
ャートである。
【図4】アドレス記憶手段104の動作フローチャート
である。
である。
【図5】予想アドレス出力手段105の動作フローチャ
ートである。
ートである。
【図6】一致判定手段103の動作フローチャートであ
る。
る。
【図7】コマンド生成手段107の動作フローチャート
である。
である。
101…CPU(中央演算処理装置)、102…CPU
ステート判定手段、103…一致判定手段、104…ア
ドレス記憶手段、105…予想アドレス出力手段、10
6…切換手段、107…コマンド生成手段、108,1
09…記憶装置。
ステート判定手段、103…一致判定手段、104…ア
ドレス記憶手段、105…予想アドレス出力手段、10
6…切換手段、107…コマンド生成手段、108,1
09…記憶装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西本 和久 神奈川県横浜市戸塚区吉田町292番地株式 会社日立画像情報システム内 (72)発明者 山内 司 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所映像メディア研究所内 (72)発明者 福島 雅仁 茨城県日立市東多賀町一丁目1番1号株式 会社日立製作所情報映像メディア事業部内
Claims (5)
- 【請求項1】CPU(中央演算処理装置)と情報を記憶
するメモリなどの記憶手段を少なくとも1つ以上備える
情報処理装置において、 前記CPUの出力したCPUアドレスを保持するアドレ
ス記憶手段と、CPUアドレスから予想アドレスを生成
する予想アドレス出力手段と、CPUアドレスと予想ア
ドレスを比較する一致判定手段と、前記記憶装置に出力
するアドレスをCPUアドレスと予想アドレスのいずれ
かに切り換える切換手段と、前記記憶装置のアクセスに
必要なコマンドとアクセス期間を制御する信号を生成す
るコマンド生成手段と、前記CPUのアクセス開始とア
クセス種別を示すステート信号を受けて、上記各手段を
制御するCPUステート判定手段を設け、 前記CPUが前記記憶装置にアクセスする際、メモリア
ドレス出力期間がアクセス期間より短い場合、メモリア
ドレス出力期間終了後前記CPUアドレスが指示される
前に予想アドレスをメモリアドレスとして、前記記憶装
置に出力し、前記CPUにより実際のCPUアドレスが
出力された時、CPUアドレスと予想アドレスを比較
し、比較した結果が一致する場合、早いタイミングで前
記記憶装置のデータを読み書きする手段を設けたことを
特徴とする情報処理装置。 - 【請求項2】請求項1の情報処理装置において、前記記
憶装置の少なくとも1つをDRAMとし、前記メモリア
ドレス出力期間がアクセス期間より短いアクセスをDR
AMアクセスとしたCPUステート判定手段を設けたこ
とを特徴とする情報処理装置。 - 【請求項3】請求項1の情報処理装置において、前記メ
モリアドレス出力期間がアクセス期間より短いアクセス
をCPUの内部処理サイクルまたは、実行命令のないア
イドルサイクルのいずれかまたは、両方としたCPUス
テート判定手段を設けたことを特徴とする情報処理装
置。 - 【請求項4】請求項1,2又は3の情報処理装置におい
て、予想アドレスによるアクセス対象とするデバイスの
データ幅に応じて、予想アドレスの生成方法をかえる予
想アドレス出力手段を設けたことを特徴とする情報処理
装置。 - 【請求項5】請求項4の情報処理装置において、予想ア
ドレス記憶手段で記憶するアドレスの条件として、デバ
イスの種類や読み込み/書き込みなどのアクセス種類を
判定条件の少なくとも1つとするCPUステート判定手
段を設けたことを特徴とする情報記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21090294A JPH0877061A (ja) | 1994-09-05 | 1994-09-05 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21090294A JPH0877061A (ja) | 1994-09-05 | 1994-09-05 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0877061A true JPH0877061A (ja) | 1996-03-22 |
Family
ID=16596969
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21090294A Pending JPH0877061A (ja) | 1994-09-05 | 1994-09-05 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0877061A (ja) |
-
1994
- 1994-09-05 JP JP21090294A patent/JPH0877061A/ja active Pending
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