JPH0877061A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明の目的は、メモリアクセスの高速化にあ
る。 【構成】ＣＰＵステート判定手段を設け、アクセスサイ
クル中のアドレス出力期間完了を検知・判定し、次のア
クセスの予想アドレスを先行出力する。 【効果】アクセス開始前にアドレス出力が可能となり、
アクセスサイクルの短縮によるメモリアクセスの高速化
がはかれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＣＰＵと記憶装置で構成
する情報処理装置に係わり、特に、ＣＰＵの記憶装置へ
のアクセス時間を減少させ、処理速度を向上させるメモ
リ制御方式に関するものである。

【０００２】

【従来の技術】ＣＰＵと記憶装置で構成される情報処理
装置で処理速度を向上させる場合、ＣＰＵの動作周波数
の高速化が１つの方法となる。しかし、ＣＰＵの動作が
高速化するにつれ、ＣＰＵの読み書きする記憶装置への
アクセス時間が処理時間の大半を占めるようになってき
た。この記憶装置アクセスの高速化の手法として例え
ば、ＣＰＵの動作に比べ比較的アクセスタイムの遅いＲ
ＯＭ（読み込み専用記憶装置）のアクセスを高速化する
方法として、特開平３−２９４９４５号公報がある。当
該従来技術では、ＲＯＭの出力するデータをラッチする
手段を設け、データラッチ後アクセス終了前に現在のア
ドレスを１カウントアップしたアドレスを記憶装置に出
力する。次にＣＰＵが実際に出力したアドレスが上記カ
ウントアップアドレスと一致する場合、上記カウントア
ップアドレスの出力開始タイミングからメモリアクセス
時間が確保でき、アクセスタイムが短くすることができ
た。

【０００３】

【発明が解決しようとする課題】当該従来技術では、ア
クセス時間の遅いＲＯＭのアクセスを高速化できるとい
う利点があった。

【０００４】しかし、ＲＯＭとＲＯＭ以外の記憶装置、
例えばＤＲＡＭ（読み書き可能記憶装置）を含む記憶装
置構成で、ＲＯＭとＤＲＡＭのアクセスがランダムに行
われる場合についての配慮がなされていないため、ＤＲ
ＡＭのアクセス後のＲＯＭのアクセスは高速化できな
い。

【０００５】また、記憶装置構成をデータ幅の異なるＲ
ＯＭで構成する場合、予想アドレスを生成するために現
在のアドレスに加算するための加算値をデータ幅により
変えなければならない。しかし、このデータ幅による配
慮がなされていないため記憶装置構成として、データ幅
の異なるＲＯＭで構成することができなかった。

【０００６】また、ＲＯＭの出力するデータをラッチす
る手段を設ける必要があり、部品点数の増加などの課題
がある。さらに、ＲＯＭのデータがラッチを通過する
際、遅延時間が発生するためアクセス時間が増大すると
いう課題がある。

【０００７】本発明の目的は、少なくとも１つ以上の記
憶手段が混在する情報処理装置に適用可能で、データの
ラッチ手段が不要な記憶装置の高速アクセス方式の実現
にある。

【０００８】

【課題を解決するための手段】上述した問題を解決する
ため、本発明では、アクセスデータアドレスを指示する
ＣＰＵアドレスと、アクセス開始タイミング及びリード
／ライトアクセスを区別する信号を含むステート信号を
出力するＣＰＵ（中央演算処理装置）とデータを記憶す
る記憶手段とを備え、ＣＰＵアドレスをラッチするアド
レス記憶手段と、ＣＰＵが次にアクセスすべきアドレス
を生成する予想アドレス出力手段と、記憶装置に出力す
るアドレスをＣＰＵアドレスか予想アドレスのいずれか
に切り換える切換手段と、予想アドレスとＣＰＵアドレ
スを比較してその結果を出力する一致判定手段と、ＣＰ
Ｕの出力するステート信号とＣＰＵアドレスから制御信
号を生成するＣＰＵステート判定手段を設けた。

【０００９】

【作用】ＣＰＵステート手段は、ＣＰＵアドレスとステ
ート信号から（１）可能ならばアドレスを先行して確定
する高速アクセス対象の記憶装置の特定、（２）アドレ
スをアクセスサイクルの少なくとも途中で終了できるア
クセスの特定、（３）アクセスサイクルの開始タイミン
グの判定、を行う。（１）高速アクセス対象の記憶装置
へのアクセスである場合、アドレス記憶装置にアドレス
のラッチを指示する。また、（２）アドレスの出力をア
クセス期間の途中で終了可能であるアクセスである場
合、アドレス出力終了時に切換手段をＡに切り換える。
また、（３）アクセスサイクルの開始タイミングにおい
て、一致判定手段に判定を指示する。

【００１０】アドレス記憶手段は、ＣＰＵステート判定
手段からラッチ指示を受けるとＣＰＵアドレスをラッチ
する。

【００１１】予想アドレス出力手段は、アドレス記憶手
段のラッチしたＣＰＵアドレスをもとに、ＣＰＵが次に
アクセスすべきアドレスを、アクセス対象の記憶装置の
データ幅を考慮して、予想アドレスとして生成する。

【００１２】一致判定手段は、ＣＰＵステート判定手段
の判定指示を受けると、予想アドレス出力手段の出力す
る予想アドレスとＣＰＵアドレスを比較し、結果をコマ
ンド生成手段に通知する。

【００１３】コマンド生成手段は、ＣＰＵのステート状
態と一致判定手段のアドレス比較結果をもとにアクセス
サイクルの長さを決定し、これに応じてメモリコマンド
信号、Ｉ／Ｏコマンド信号をメモリ・Ｉ／Ｏに出力す
る。さらにアクセス期間制御信号によりＣＰＵのアクセ
スサイクル時間を制御する。

【００１４】切換手段は、ＣＰＵステート判定信号の切
り換え指示に応じて入力信号Ａ・Ｂを切り換えアドレス
を出すタイミングを決定する。

【００１５】

【実施例】以下、本発明の実施例を図１を用いて説明す
る。図１は、本実施例の情報処理装置の構成手段を示す
ブロック図である。図１において、１０１は情報処理装
置全体の制御をメモリＡ・Ｂに記憶されているプログラ
ムに応じて実行するＣＰＵである。１０２は、ＣＰＵ１
０１のアクセスサイクルの開始タイミングや実行するア
クセスの種類を示すステート信号と、ＣＰＵ１０１のア
クセス対象を示すＣＰＵアドレスを入力として、（１）
アドレス記憶手段１０４のアドレスラッチ指示、（２）
一致判定手段１０３の一致判定指示、（３）切換手段１
０６の切り換え指示を出力するＣＰＵステート判定手段
である。１０３は、ＣＰＵステート判定手段の出力結果
に応じて、ＣＰＵアドレスと予想アドレス出力手段１０
５の出力する予想アドレスを比較する一致判定手段であ
る。１０４は、ＣＰＵステート判定手段の判定指示に応
じて、ＣＰＵアドレスを記憶するアドレス記憶手段であ
る。１０５は、アドレス記憶手段１０４の保持するＣＰ
Ｕアドレスに応じて、次のアクセスアドレスを予想・特
定する予想アドレス出力手段である。１０６は、ＣＰＵ
ステート判定手段の指示に応じて、メモリＡ・ＢやＩ／
Ｏなどに出力するアドレスを切り換える切換手段であ
る。１０７は、一致判定手段１０３の判定結果に応じて
必要なアクセスサイクル期間を判断し、ＣＰＵ１０１の
アクセス期間の制御と該アクセス期間に応じたコマンド
信号をメモリ・Ｉ／Ｏに出力するコマンド生成手段であ
る。

【００１６】以下、本実施例の動作を図３〜７を用いて
説明する。本実施例では、ＣＰＵのアクセス対象である
メモリＡ・Ｂ、Ｉ／ＯのうちメモリＡ１０８のアクセス
に対して、アドレスの先行出力による高速化をおこなう
構成としている。図３はＣＰＵステート判定手段１０２
の処理手順を示すフローチャート、図４はアドレス記憶
手段１０４の処理手順を示すフローチャート、図５は予
想アドレス出力手段１０５の処理手順を示すフローチャ
ート、図６は一致判定手段１０３の処理手順を示すフロ
ーチャート、図７はコマンド生成手段１０７の処理手順
を示すフローチャートである。

【００１７】ＣＰＵステート判定手段１０２では、図３
の手順で処理が実行される。処理３００１で、ＣＰＵ１
０１のステート信号を監視し、アクセスサイクル（ＣＰ
Ｕサイクル）の開始を検知する。アクセスサイクルの先
頭で、処理３００２でアドレスセレクト信号をＢ指定と
する。これにより、切換手段１０６でＣＰＵアドレスが
選択・出力される。また、一致判定手段１０３に一致判
定指示を出す。一致判定処理１０３では、ＣＰＵアドレ
スと予想アドレスを元に判定をおこなう。判定中にアド
レス記憶手段１０４のアドレスが更新されてしまうと正
しい判定ができない。これを防止するために、一致判定
処理終了までの規定時間、待機する処理３００４を実施
する。一致判定処理終了後に、処理３００５でステート
情報を取得し、処理３００６・３００７でメモリＡ１０
８に対するアクセスの場合にはアドレス記憶手段にアド
レスラッチ指示を出す。次に、処理３００８〜３０１０
で現在のアクセスサイクルがアクセスサイクル終了より
早い時点でアドレス出力を完了できるサイクル（以下、
「アドレス先行出力可能サイクル」と称する）の場合、
アドレス出力完了時点まで処理３００９で待った後、処
理３０１０で切換手段１０６に通知するアドレスセレク
ト信号を予想アドレスに切り換える。これによりアクセ
スサイクルの途中から、次のアクセスサイクルの予想ア
ドレスを出力可能となる。アドレス先行出力可能サイク
ルとしては、ＤＲＡＭアクセスサイクルなどのようにア
ドレス保持期間がアクセスサイクルより短いアクセスサ
イクルや、アイドルサイクルなどのように特にアドレス
出力を必要としないサイクルが挙げられる。

【００１８】アドレス記憶手段１０４では、図４の処理
が実行される。処理４０１でＣＰＵステート判定手段１
０２が処理３００７で出力するＣＰＵアドレスラッチ指
示の通知を検知し、処理４０２でＣＰＵアドレスをラッ
チ（記憶）する。以上の処理により、ＣＰＵステート判
定手段１０２でアドレスを前のアクセスサイクルの途中
から可能な場合には先行して出力したいメモリ（以下、
「高速アクセスターゲット」と称する）に対するアクセ
スの場合にアドレスラッチ指示を出し、アドレス記憶手
段１０４で前回の高速アクセスターゲットのアドレスを
ラッチ保持可能となる。

【００１９】予想アドレス出力手段１０５では、図５の
処理が実行される。処理５０１で、アドレス記憶手段１
０４の保持する前回の高速アクセスターゲットに対する
アクセスアドレスを取得する。次に、処理５０２で予想
アドレスを生成する。予想アドレスの生成方法として
は、バイトアクセスが連続することを想定し、アドレス
記憶手段のアドレスに１加えたものを予想アドレスとす
る方式や、ワードアクセスが連続することを想定し、ア
ドレス記憶手段のアドレスに２加えたものを予想アドレ
スとする方式などが適用可能であるが、予想アドレスの
生成方法に関しては特にこれを限定するものではない。
次に処理５０３・５０４で生成した予想アドレスが高速
アクセスターゲットであるメモリＡの領域内に収まって
いるか判定し、領域外である場合には処理５０４で領域
内に収まるように予想アドレスを修正する。

【００２０】一致判定手段１０３では、図６の処理が実
行される。処理６０１でＣＰＵステート判定手段１０２
が処理３００３で通知する一致判定指示を検知する。一
致判定指示があった場合は、処理６０２でＣＰＵアドレ
スと予想アドレスの比較をおこない、アドレスが一致し
た場合は処理６０３で一致判定結果信号を短縮指示に設
定する。アドレスが一致しない場合は、処理６０４で一
致判定結果信号を通常指示に設定する。

【００２１】コマンド生成手段１０７では、図７の処理
が実行される。処理７０１で、ＣＰＵ１０１のステート
情報を取得し、アクセスサイクルの種類特定やアクセス
サイクルのタイミング同期をおこなう。次に処理７０２
で、一致判定手段１０３が処理６０３または６０４で通
知する一致判定信号の状態を検知し、予想アドレスがＣ
ＰＵアドレスと一致し、アクセスサイクルの短縮が可能
な場合は処理７０３・７０４を実行する。また、アドレ
スが一致しない通常処理の場合には処理７０３・７０４
を実行する。処理７０３・７０４では、高速アクセスタ
ーゲットであるメモリＡ１０８に先行してアドレスを出
力してあるので、アクセスサイクル先頭からのアクセス
時間の短縮が可能となり、早期アクセスタイミング（図
２のサイクル３）でコマンド信号を出力する。さらに、
ＣＰＵ１０１に対してはアクセス期間制御信号により早
期アクセスタイミングにあわせたアクセスサイクルタイ
ミング制御（ＷＡＩＴ制御）を実施する。処理７０５・
７０６では、メモリＡ・Ｂ、Ｉ／Ｏに対する先行アドレ
ス出力はないので、アクセスサイクル先頭から通常アク
セス時間が必要となり、通常アクセスタイミング（図２
のサイクル１・２）でコマンド信号を出力する。さら
に、ＣＰＵ１０１に対してはアクセス期間制御信号によ
り通常アクセスタイミングにあわせたアクセスサイクル
タイミング制御（ＷＡＩＴ制御）を実施する。

【００２２】以上の処理を行うことにより、アドレス先
行出力可能サイクルを検知し、アドレス先行出力可能サ
イクルの場合は高速アクセスターゲットに対する予想ア
ドレスを先行出力しておき、該高速アクセスターゲット
に対するアクセスが予想どおりに発生した場合には、ア
クセス時間の短縮が可能となる。

【００２３】以上述べた本実施例の動作例を図２を用い
て説明する。図２は、本実施例の情報処理装置のアクセ
スサイクルのタイミングを示すタイミングチャートであ
る。図２において、サイクル１・３は高速アクセスター
ゲットに対するアクセスサイクル、サイクル２はアドレ
ス先行出力可能サイクルである。サイクル１で、ＣＰＵ
ステート判定手段１０２はアドレス記憶手段にアドレス
ラッチ指示をだし、アドレス記憶手段１０４はＣＰＵア
ドレスＮを記憶する。予想アドレス出力手段１０５は予
想アドレスＮ＋１を生成出力する。サイクル１では、一
致判定手段１０３の判定結果は不一致であったとする。

【００２４】次のサイクル２は、アドレス先行出力可能
サイクルである。ＣＰＵステート判定手段１０１ではア
ドレス先行出力可能サイクルであることを検知し、切換
手段１０６をサイクル２のアクセスに必要なアドレスＭ
の出力完了タイミングでＢからＡに切り換える。これに
より、サイクル２に必要なアドレスＭの出力期間完了後
のサイクル２期間中に次のアクセスサイクルの予想アド
レスを先行出力可能となる（図２中期間Ｒ）。サイクル
３では、ＣＰＵステート判定手段１０２の指示により一
致判定手段１０３がＣＰＵアドレスＮ＋１と予想アドレ
スＮ＋１を比較し、一致していると判定する。これによ
りコマンド生成手段１０７にアクセス期間の短縮指示が
出力され、コマンド生成手段１０７で早期アクセスタイ
ミングでコマンド信号が出力される（図２中期間Ｓ）と
ともにＣＰＵのアクセスタイミング制御がおこなわれ
る。

【００２５】これにより、サイクル３では高速アクセス
ターゲットに通常アクセスでアクセスするのと比較して
アクセス期間の短縮が可能となり、高速アクセスができ
る。

【００２６】本実施例において、ＣＰＵステート判定手
段１０２、一致判定手段１０３、アドレス記憶手段１０
４、予想アドレス出力手段１０５、コマンド生成手段１
０７の各手段はその１部またはすべてをハードウェアま
たはＣＰＵなどの実行可能なソフトウェアプログラムで
実現可能であり、実現方法に関してはこれを特に限定す
るものではない。

【００２７】また、予想アドレス出力手段の処理５０２
での予想アドレス生成方法として、高速アクセスターゲ
ット（メモリ）のデータ幅に着目し、データ幅が８ビッ
トでは予想アドレス＝記憶アドレス＋１とし、データ幅
が１６ビットでは、予想アドレス＝記憶アドレス＋２と
するなど、データ幅に応じて予想アドレスを決定する方
式も可能である。さらに、高速アクセスターゲットが複
数種類のメモリより構成される場合においては、予想ア
ドレスの生成方法を前期高速アクセスターゲットメモリ
の種類に応じて可変とする構成も可能である。

【００２８】予想アドレスの生成方法に関しては、さら
に高速アクセスターゲットメモリの種類と関係なく予想
アドレスの生成方法を少なくとも１つ以上もち、ユーザ
設定またはシステムの状況判断に応じて該生成方法を反
抗可能とする構成も可能である。

【００２９】また、予想アドレス生成の元データであ
る、ラッチアドレスを保持するアドレス記憶手段１０４
で、高速アクセスターゲットのアドレス情報を無条件に
ラッチする構成の他に、たとえば、リードアクセスの
み、ライトアクセスのみ、コードフェッチ動作のみ、ア
ドレスをラッチする構成や、その他特定の条件発生時に
のみアドレスをラッチする構成も可能であり、アドレス
もラッチ条件は特にこれを限定するものではない。

【００３０】また、高速アクセスターゲットをメモリ以
外のＩ／Ｏなどのデバイスとする構成や、メモリとメモ
リ以外のデバイスの混成とする構成も可能である。

【００３１】

【発明の効果】本発明によれば、高速アクセスターゲッ
トのメモリに対するＣＰＵアクセス期間を短縮可能とな
り、高速アクセスが可能となる。

【００３２】さらに、高速アクセスだが高価なメモリが
必要な情報処理装置において、アクセス期間の短縮によ
り低速で安価なメモリを用いてほぼ同様の高速アクセス
が可能となり、情報処理装置のコスト低減が可能とな
る。

【図面の簡単な説明】

【図１】第１の実施例の構成を示すブロック図である。

【図２】第１の実施例で予想アドレスの出力によるアク
セス時間の短縮を示す説明図である。

【図３】ＣＰＵステート判定手段１０２の動作フローチ
ャートである。

【図４】アドレス記憶手段１０４の動作フローチャート
である。

【図５】予想アドレス出力手段１０５の動作フローチャ
ートである。

【図６】一致判定手段１０３の動作フローチャートであ
る。

【図７】コマンド生成手段１０７の動作フローチャート
である。

【符号の説明】

１０１…ＣＰＵ（中央演算処理装置）、１０２…ＣＰＵ
ステート判定手段、１０３…一致判定手段、１０４…ア
ドレス記憶手段、１０５…予想アドレス出力手段、１０
６…切換手段、１０７…コマンド生成手段、１０８，１
０９…記憶装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西本 和久 神奈川県横浜市戸塚区吉田町292番地株式 会社日立画像情報システム内 (72)発明者 山内 司 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所映像メディア研究所内 (72)発明者 福島 雅仁 茨城県日立市東多賀町一丁目１番１号株式 会社日立製作所情報映像メディア事業部内

Claims (5)

【特許請求の範囲】
1. 【請求項１】ＣＰＵ（中央演算処理装置）と情報を記憶
   するメモリなどの記憶手段を少なくとも１つ以上備える
   情報処理装置において、 前記ＣＰＵの出力したＣＰＵアドレスを保持するアドレ
   ス記憶手段と、ＣＰＵアドレスから予想アドレスを生成
   する予想アドレス出力手段と、ＣＰＵアドレスと予想ア
   ドレスを比較する一致判定手段と、前記記憶装置に出力
   するアドレスをＣＰＵアドレスと予想アドレスのいずれ
   かに切り換える切換手段と、前記記憶装置のアクセスに
   必要なコマンドとアクセス期間を制御する信号を生成す
   るコマンド生成手段と、前記ＣＰＵのアクセス開始とア
   クセス種別を示すステート信号を受けて、上記各手段を
   制御するＣＰＵステート判定手段を設け、 前記ＣＰＵが前記記憶装置にアクセスする際、メモリア
   ドレス出力期間がアクセス期間より短い場合、メモリア
   ドレス出力期間終了後前記ＣＰＵアドレスが指示される
   前に予想アドレスをメモリアドレスとして、前記記憶装
   置に出力し、前記ＣＰＵにより実際のＣＰＵアドレスが
   出力された時、ＣＰＵアドレスと予想アドレスを比較
   し、比較した結果が一致する場合、早いタイミングで前
   記記憶装置のデータを読み書きする手段を設けたことを
   特徴とする情報処理装置。
2. 【請求項２】請求項１の情報処理装置において、前記記
   憶装置の少なくとも１つをＤＲＡＭとし、前記メモリア
   ドレス出力期間がアクセス期間より短いアクセスをＤＲ
   ＡＭアクセスとしたＣＰＵステート判定手段を設けたこ
   とを特徴とする情報処理装置。
3. 【請求項３】請求項１の情報処理装置において、前記メ
   モリアドレス出力期間がアクセス期間より短いアクセス
   をＣＰＵの内部処理サイクルまたは、実行命令のないア
   イドルサイクルのいずれかまたは、両方としたＣＰＵス
   テート判定手段を設けたことを特徴とする情報処理装
   置。
4. 【請求項４】請求項１，２又は３の情報処理装置におい
   て、予想アドレスによるアクセス対象とするデバイスの
   データ幅に応じて、予想アドレスの生成方法をかえる予
   想アドレス出力手段を設けたことを特徴とする情報処理
   装置。
5. 【請求項５】請求項４の情報処理装置において、予想ア
   ドレス記憶手段で記憶するアドレスの条件として、デバ
   イスの種類や読み込み／書き込みなどのアクセス種類を
   判定条件の少なくとも１つとするＣＰＵステート判定手
   段を設けたことを特徴とする情報記憶装置。