JPH087254B2 - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPH087254B2 JPH087254B2 JP1204072A JP20407289A JPH087254B2 JP H087254 B2 JPH087254 B2 JP H087254B2 JP 1204072 A JP1204072 A JP 1204072A JP 20407289 A JP20407289 A JP 20407289A JP H087254 B2 JPH087254 B2 JP H087254B2
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- Japan
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- lock
- unlock
- counter
- confirmation signal
- phase difference
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 ［概要］ デジタルPLLを内蔵した半導体集積回路装置に関し、 ロック確定時間、アンロック確定時間を自由に設定で
きるようにし、ロック・アンロック確定信号出力カウン
ト手段の試験時間の短縮化と、使い勝手の向上化とを図
ることを目的とし、 第１の信号と第２の信号の位相差を比較する位相比較
手段と、該位相比較手段による位相比較の結果、前記位
相差がロック領域にある場合には、連続してロック領域
にある周期数をガウントし、そのカウント値が所定値に
達したとき、ロック確定信号を出力し、前記位相差がア
ンロック領域にある場合には、連続してアンロック領域
にある周期数をカウントし、そのカウント値が所定値に
達したとき、アンロック確定信号を出力するロック・ア
ンロック確定信号出力カウント手段と、該ロック・アン
ロック確定信号出力カウント手段の初期値を所望値に設
定し得る初期値設定手段とを設けて構成する。DETAILED DESCRIPTION OF THE INVENTION [Outline] With regard to a semiconductor integrated circuit device having a built-in digital PLL, it is possible to freely set a lock confirmation time and an unlock confirmation time. For the purpose of shortening and improving usability, phase comparison means for comparing the phase difference between the first signal and the second signal and the result of the phase comparison by the phase comparison means show that the phase difference is When in the lock area, the number of cycles in the lock area is continuously gated, and when the count value reaches a predetermined value, a lock confirmation signal is output, and when the phase difference is in the unlock area, Is a lock / unlock confirmation signal output counter that continuously counts the number of cycles in the unlock area and, when the count value reaches a predetermined value, outputs an unlock confirmation signal. And an initial value setting means for setting the initial value of the lock / unlock confirmation signal output counting means to a desired value.
［産業上の利用分野］ 本発明はデジタルPLL（Digital Phase Locked Loop.
以下、DPLLという）を内蔵した半導体集積回路装置に関
する。[Field of Industrial Application] The present invention relates to a digital PLL (Digital Phase Locked Loop.
Hereinafter, referred to as DPLL) to a semiconductor integrated circuit device.
一般に、かかる半導体集積回路装置のDPLL部には、ロ
ック・アンロック確定信号出力カウント手段（U/Dカウ
ンタ）が設けられ、位相比較すべき２個の信号の位相差
がロック領域にある場合には、連続してロック領域にあ
る周波数をカウントし、これが所定値になったとき、ロ
ック確定状態を示すロック確定信号を出力し、また、前
記位相差がアンロック領域にある場合には、連続してア
ンロック領域にある周期数をカウントし、これが所定値
になったとき、アンロック確定状態を示すアンロック確
定信号を出力するように構成される。かかるロック・ア
ンロック確定信号出力カウント手段の初期値をどのよう
にして設定するかは、使い勝手の点及びかかるロック・
アンロック確定信号発生カウント手段の試験時間の短縮
化に大きく関係する。Generally, the DPLL unit of such a semiconductor integrated circuit device is provided with a lock / unlock confirmation signal output counting means (U / D counter), and when the phase difference between two signals to be phase-compared is in the lock region. Continuously counts the frequencies in the lock region, outputs a lock confirmation signal indicating the lock confirmation state when the frequency reaches a predetermined value, and when the phase difference is in the unlock region, continuously Then, the number of cycles in the unlock area is counted, and when the number of cycles reaches a predetermined value, an unlock confirmation signal indicating an unlock confirmation state is output. How to set the initial value of the lock / unlock confirmation signal output counting means depends on usability and the lock / unlock confirmation signal output counting means.
It is greatly related to the reduction of the test time of the unlock confirmation signal generation counting means.
［従来の技術］ 従来、この種、半導体集積回路装置として第２図にそ
のDPLL部を示すようなものが提案されている。[Prior Art] Conventionally, as this kind of semiconductor integrated circuit device, one having a DPLL portion shown in FIG. 2 has been proposed.
図中、１は基本クロック発生部、２はエッジ検出部、
３は位相比較部、４はロック・アンロック確定信号出力
U/Dカウンタ（以下、U/Dカウンタという）であり、この
U/Dカウンタ４は、例えば、28進U/Dカウンタで構成され
る。In the figure, 1 is a basic clock generator, 2 is an edge detector,
3 is a phase comparator, 4 is a lock / unlock confirmation signal output
This is a U / D counter (hereinafter referred to as U / D counter).
U / D counter 4, for example, a 2 octal U / D counter.
ここに、基本クロック発生部１は位相比較するクロッ
ク、基本となるクロックを発生する。Here, the basic clock generator 1 generates a clock for phase comparison and a basic clock.
また、エッジ検出部２は入力信号のエッジを検出し、
これを位相比較部３に供給する。Further, the edge detection unit 2 detects the edge of the input signal,
This is supplied to the phase comparison unit 3.
位相比較部３はエッジ検出部２によってエッジを検出
された入力信号と内部で形成したクロックの位相差を検
出し、その結果をU/Dカウンタ４に供給する。The phase comparison unit 3 detects the phase difference between the input signal whose edge has been detected by the edge detection unit 2 and the internally generated clock, and supplies the result to the U / D counter 4.
U/Dカウンタ４は、入力信号と内部で形成したクロッ
クの位相差がロック領域にあるときは、アップ・カウン
タにセットされ、かつ、その初期値を00H（添え字のＨ
は16進数を意味する。以下、同様。）にセットされて、
連続してロック領域にある周期数をカウントする。そし
て、そのカウント値がFFHに達したとき、ロック確定状
態を示すロック確定信号（キャリー信号）SROCKを出力
する。When the phase difference between the input signal and the internally generated clock is in the lock area, the U / D counter 4 is set to the up counter and its initial value is 00 H (subscript H
Means hexadecimal. The same applies hereinafter. ),
The number of cycles in the lock area is continuously counted. When the count value reaches FF H , the lock confirmation signal (carry signal) S ROCK indicating the lock confirmation state is output.
また、このU/Dカウンタ４は、入力信号と内部で形成
したクロックの位相差がアンロック領域にあるときは、
ダウン・カウンタにセットされ、かつ、その初期値をFF
Hにセットされて、連続してアンロック領域にある周期
数のカウントする。そして、そのカウント値が00Hに達
したときは、アンロック確定状態を示すアンロック確定
信号（ボロー信号）SUNROCKを出力する。Further, this U / D counter 4 operates when the phase difference between the input signal and the internally formed clock is in the unlock region,
It is set to the down counter and its initial value is FF.
Set to H to count the number of cycles in the unlock area in succession. Then, when the count value reaches 00 H , an unlock confirmation signal (borrow signal) S UNROCK indicating the unlock confirmation state is output.
［発明が解決しようとする課題］ かかる従来の半導体集積回路装置においては、U/Dカ
ウンタ４の試験を行う場合、このU/Dカウンタ４の初期
値を自由に設定することができないため、ロック確定信
号SROCKを出力させる場合であっても、アンロック確定
信号SUNROCKを出力させる場合であっても、256回のカウ
ントを必要とする。このため、試験を短時間で行うこと
ができないという問題点があった。[Problems to be Solved by the Invention] In such a conventional semiconductor integrated circuit device, when a test of the U / D counter 4 is performed, the initial value of the U / D counter 4 cannot be freely set, so that a lock is generated. Counting 256 times is required regardless of whether the confirmation signal S ROCK is output or the unlock confirmation signal S UNROCK is output. Therefore, there is a problem that the test cannot be performed in a short time.
また、同じく、U/Dカウンタ４の初期値を自由に設定
することができないため、通常使用時、ロック確定時間
（U/Dカウンタ４においてロック確定信号SROCKを出力す
る場合に必要とするカウント数）及びアンロック確定時
間（U/Dカウンタ４においてアンロック確定信号SUNROCK
を出力する場合に必要とするカウント数）を自由に設定
することができず、この点につき、使い勝手が悪いとい
う問題点もあった。Similarly, since the initial value of the U / D counter 4 cannot be set freely, the lock confirmation time (count required when the U / D counter 4 outputs the lock confirmation signal S ROCK) is set during normal use. Number) and unlock confirmation time (unlock confirmation signal S UNROCK in U / D counter 4 )
It is not possible to freely set the number of counts required when outputting, and there is also a problem in that it is inconvenient to use.
本発明は、かかる点に鑑み、ロック確定時間、アンロ
ック確定時間を自由に設定できるようにし、ロック・ア
ンロック確定信号出力カウント手段の試験時間の短縮化
と、使い勝手の向上化とを図ることができるようにした
半導体集積回路装置を提供することを目的とする。In view of such a point, the present invention enables the lock confirmation time and the unlock confirmation time to be freely set, thereby shortening the test time of the lock / unlock confirmation signal output counting means and improving the usability. It is an object of the present invention to provide a semiconductor integrated circuit device capable of performing the above.
［課題を解決するための手段］ 本発明の半導体集積回路装置は、位相比較手段と、ロ
ック・アンロック確定信号出力カウント手段と、初期値
設定手段とを設けて構成される。[Means for Solving the Problem] The semiconductor integrated circuit device of the present invention is configured to include a phase comparison means, a lock / unlock confirmation signal output counting means, and an initial value setting means.
ここに、位相比較手段は、第１の信号と第２の信号の
位相差を比較し得るように構成される。Here, the phase comparison means is configured to be able to compare the phase difference between the first signal and the second signal.
また、ロック・アンロック確定信号出力カウント手段
は、位相比較手段による位相比較の結果、前記位相差が
ロック領域にある場合には、連続してロック領域にある
周期数をカウントし、そのカウント値が所定値に達した
とき、ロック確定信号を出力し、前記位相差がアンロッ
ク領域にある場合には、連続してアンロック領域にある
周期数をカウントし、そのカウント値が所定値に達した
とき、アンロック確定信号を出力し得るように構成され
る。The lock / unlock confirmation signal output counting means counts the number of cycles in the lock area continuously when the phase difference is in the lock area as a result of the phase comparison by the phase comparison means, and the count value. When it reaches a predetermined value, a lock confirmation signal is output, and when the phase difference is in the unlock area, the number of cycles in the unlock area is continuously counted, and the count value reaches the predetermined value. When this is done, the unlock confirmation signal can be output.
また、初期値設定手段は、ロック・アンロック確定信
号出力カウント手段の初期値を所望値に設定し得るよう
に構成される。Further, the initial value setting means is configured to be able to set the initial value of the lock / unlock confirmation signal output counting means to a desired value.
［作用］ 本発明においては、ロック・アンロック確定信号出力
カウント手段の初期値を所望値に設定し得る初期値設定
手段を設けているので、ロック確定時間及びアンロック
確定時間を自由に設定することができる。[Operation] In the present invention, since the initial value setting means for setting the initial value of the lock / unlock determination signal output counting means to a desired value is provided, the lock determination time and the unlock determination time are freely set. be able to.
［実施例］ 以下、第１図を参照して、本発明の一実施例につき説
明する。なお、この第１図において第２図に対応する部
分には同一符号を付し、その重複説明は省略する。[Embodiment] An embodiment of the present invention will be described below with reference to FIG. In FIG. 1, parts corresponding to those in FIG. 2 are designated by the same reference numerals, and duplicate description thereof will be omitted.
第１図は本発明の一実施例を示すブロック図であり、
本実施例は、本発明の１チップ・マイクロプロセッサに
適用した例である。FIG. 1 is a block diagram showing an embodiment of the present invention,
This embodiment is an example applied to the one-chip microprocessor of the present invention.
図中、５はCPU、６はROM、７はRAM、８はI/Oポート、
９はDPLL部であり、DPLL部９は、基本クロック発生部
１、エッジ検出部２、位相比較部３、U/Dカウンタ４、
ロック確定時間設定用レジスタ10、アンロック確定時間
設定用レジスタ11、セレクタ12、アドレスデコーダ13を
設けて構成されている。In the figure, 5 is a CPU, 6 is a ROM, 7 is a RAM, 8 is an I / O port,
Reference numeral 9 denotes a DPLL unit, and the DPLL unit 9 includes a basic clock generation unit 1, an edge detection unit 2, a phase comparison unit 3, a U / D counter 4,
A lock confirmation time setting register 10, an unlock confirmation time setting register 11, a selector 12, and an address decoder 13 are provided.
ここに、ロック確定時間設定用レジスタ10はU/Dカウ
ンタ４をアップ・カウンタとして動作させる場合に、そ
の初期値を設定するためのものであり、８ビット構成と
され、00HからFFHまでの任意の数値をラッチできるよう
に構成されている。また、アンロック確定時間設定用レ
ジスタ11はU/Dカウンタ４をダウン・カウンタとして動
作させる場合に、その初期値を設定するためのものであ
り、８ビット構成とされ、00HからFFHまでの任意の数値
をラッチできるように構成されている。なお、これらロ
ック確定時間設定用レジスタ10及びアンロック確定時間
設定用レジスタ11に対する初期値の書き込みは、アドレ
スデコーダ13を介して行われ、また、U/Dカウンタ４に
対する初期値の設定はセレクタ12を介して行われる。Here, when the lock settling time setting register 10 to operate the U / D counter 4 as an up-counter, is used for setting the initial value, is an 8-bit structure, from 00 H to FF H It is configured to be able to latch any numerical value of. Further, the unlock confirmation time setting register 11 is for setting an initial value when the U / D counter 4 is operated as a down counter, and has an 8-bit configuration, from 00 H to FF H. It is configured to be able to latch any numerical value of. It should be noted that writing of initial values to the lock confirmation time setting register 10 and the unlock confirmation time setting register 11 is performed via the address decoder 13, and the initial values are set to the U / D counter 4 by the selector 12. Done through.
かかる本実施例においては、ロック確定時間設定用レ
ジスタ10及びアンロック確定時間設定用レジスタ11にそ
れぞれ00HからFFHまでの任意の数値をラッチさせ、U/D
カウンタ４のプリセット時、この数値をU/Dカウンタ４
の初期値として設定することができるので、通常使用
時、ロック確定時間及びアンロック確定時間を自由に設
定することができる。In the present embodiment, the lock confirmation time setting register 10 and the unlock confirmation time setting register 11 are made to latch arbitrary numerical values from 00 H to FF H , respectively, and the U / D
When presetting the counter 4, this value is the U / D counter 4
Since it can be set as the initial value of, the lock confirmation time and the unlock confirmation time can be freely set during normal use.
したがって、本実施例によれば、使い勝手の向上化を
図ることができる。Therefore, according to this embodiment, usability can be improved.
また、本実施例においては、U/Dカウンタ４の試験を
行う場合、ロック確定時間設定用レジスタ10に例えばFE
Hをラッチさせることによって、U/Dカウンタ４において
１回のカウントでロック確定信号SROCKを出力するか否
かの試験を行うことができる。また、アンロック確定時
間設定用レジスタ11に例えば01Hをラッチさせることに
よって、U/Dカウンタ４において１回のカウントでアン
ロック確定信号SUNROCKを出力するか否かの試験を行う
ことができる。In addition, in the present embodiment, when the U / D counter 4 is tested, the lock confirmation time setting register 10 is set to, for example, FE.
By latching H , it is possible to test whether the U / D counter 4 outputs the lock confirmation signal S ROCK with one count. Further, by latching, for example, 01 H in the unlock confirmation time setting register 11, it is possible to test whether or not the U / D counter 4 outputs the unlock confirmation signal S UNROCK with one count. .
したがって、本実施例によれば、U/Dカウンタ４の試験
時間の大幅な短縮化を図ることができる。Therefore, according to this embodiment, the test time of the U / D counter 4 can be significantly shortened.
なお、上述の実施例においては、U/Dカウンタ４を28
進U/Dカウンタで構成した場合につき述べたが、その
他、種々の構成のカウンタを使用することができる。In the above embodiment, U / D counter 4 2 8
Although the case where the counter is configured by the base U / D counter has been described, other counters having various configurations can be used.
［発明の効果］ 以上のように、本発明によれば、ロック・アンロック
確定信号出力カウント手段の初期値を所望値に設定し得
る初期値設定手段を設けるという構成を採用したことに
より、ロック確定時間及びアンロック確定時間を自由に
設定することができるので、使い勝手の向上化及びロッ
ク・アンロック確定信号出力カウント手段の試験時間の
短縮化を図ることができる。[Effects of the Invention] As described above, according to the present invention, the lock / unlock confirmation signal output counting means is provided with the initial value setting means that can set the initial value to a desired value. Since the confirmation time and the unlock confirmation time can be freely set, the usability can be improved and the test time of the lock / unlock confirmation signal output counting means can be shortened.
第１図は本発明の半導体集積回路装置の一実施例を示す
ブロック図、 第２図は従来の半導体集積回路装置のDPLL部を示すブロ
ック図である。 ４……ロック・アンロック確定信号出力U/Dカウンタ 10……ロック確定時間設定用レジスタ 11……アンロック確定時間設定用レジスタFIG. 1 is a block diagram showing an embodiment of a semiconductor integrated circuit device of the present invention, and FIG. 2 is a block diagram showing a DPLL portion of a conventional semiconductor integrated circuit device. 4 …… Lock / unlock confirmation signal output U / D counter 10 …… Lock confirmation time setting register 11 …… Unlock confirmation time setting register
Claims (1)
る位相比較手段と、 該位相比較手段による位相比較の結果、前記位相差がロ
ック領域にある場合には、連続してロック領域にある周
期数をカウントし、そのカウント値が所定値に達したと
き、ロック確定信号を出力し、前記位相差がアンロック
領域にある場合には、連続してアンロック領域にある周
期数をカウントし、そのカウント値が所定値に達したと
き、アンロック確定信号を出力するロック・アンロック
確定信号出力カウント手段と、 該ロック・アンロック確定信号出力カウント手段の初期
値を所定値に設定し得る初期値設定手段とを 備えたことを特徴とする半導体集積回路装置。1. A phase comparing means for comparing a phase difference between a first signal and a second signal, and as a result of the phase comparison by the phase comparing means, if the phase difference is in a lock region, the phase difference is continuously measured. Counts the number of cycles in the lock area, outputs a lock confirmation signal when the count value reaches a predetermined value, and when the phase difference is in the unlock area, cycles in the unlock area continuously. Counting the number, when the count value reaches a predetermined value, a lock / unlock confirmation signal output counting means for outputting an unlock confirmation signal, and an initial value of the lock / unlock confirmation signal output counting means for a predetermined value. A semiconductor integrated circuit device, comprising: an initial value setting means that can be set to.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1204072A JPH087254B2 (en) | 1989-08-07 | 1989-08-07 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1204072A JPH087254B2 (en) | 1989-08-07 | 1989-08-07 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0367189A JPH0367189A (en) | 1991-03-22 |
| JPH087254B2 true JPH087254B2 (en) | 1996-01-29 |
Family
ID=16484303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1204072A Expired - Lifetime JPH087254B2 (en) | 1989-08-07 | 1989-08-07 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087254B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034380A (en) * | 1989-11-20 | 1991-07-23 | Bristol-Myers Squibb Company | Alkoxymethylidene epipodophyllotoxin glucosides |
| EP1406434A1 (en) | 2001-06-29 | 2004-04-07 | Matsushita Electric Industrial Co., Ltd. | Vertical synchronizing signal generation apparatus and video signal processing apparatus |
-
1989
- 1989-08-07 JP JP1204072A patent/JPH087254B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0367189A (en) | 1991-03-22 |
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