JPH10322200A - Phase lock detecting circuit - Google Patents
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- JPH10322200A JPH10322200A JP9130989A JP13098997A JPH10322200A JP H10322200 A JPH10322200 A JP H10322200A JP 9130989 A JP9130989 A JP 9130989A JP 13098997 A JP13098997 A JP 13098997A JP H10322200 A JPH10322200 A JP H10322200A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、入力基準信号と異
なる周波数に変換された出力信号を出力する位相同期ル
ープ回路に用いられ、入力基準信号と出力信号との間の
位相同期のロックを検出する位相ロック検出回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is used in a phase locked loop circuit for outputting an output signal converted to a frequency different from that of an input reference signal, and detects a lock of phase synchronization between the input reference signal and the output signal. And a phase lock detection circuit.
【０００２】[0002]
【従来の技術】図３は、従来より知られた位相同期ルー
プ（ＰＬＬ：Phase Locked Loop）回路２のブロック構
成図である。外部からの入力基準信号ＲＣＬＫ（周波数
ｆRとする。）は、Ｍ分周器４にて入力基準信号の１／
Ｍの周波数（周波数ｆMとする。）となるように分周さ
れる。このＭ分周信号ＭＣＬＫは、位相比較器６への２
つの入力の１つである基準用の信号とされる。位相比較
器６へのもう１つの入力である比較用の信号は、ＰＬＬ
回路２からの出力信号ＯＣＬＫ（周波数ｆOUTとす
る。）をＮ分周器８で１／Ｎの周波数に分周したＮ分周
信号ＮＣＬＫ（周波数ｆNとする。）である。2. Description of the Related Art FIG. 3 is a block diagram of a conventionally known phase locked loop (PLL) circuit 2. As shown in FIG. An external input reference signal RCLK (hereinafter referred to as a frequency f R ) is divided by an M frequency divider 4 into 1/1 of the input reference signal.
The frequency is divided so that the frequency becomes M (frequency f M ). This M-divided signal MCLK is supplied to the phase comparator 6 by 2
One of the inputs is a reference signal. A signal for comparison, which is another input to the phase comparator 6, is a PLL.
(The frequency f OUT.) Output signal OCLK from the circuit 2 is the N divider 8 in 1 / N N divider signal NCLK obtained by dividing the frequency of (. To frequency f N).
【０００３】位相比較器６は、ＰＬＬ回路２に入力され
た基準信号に応じたＭ分周信号とＰＬＬ回路２からの出
力信号に応じたＮ分周信号とをそれぞれ基準、比較用の
信号として入力され、両信号の位相差を検出し、その位
相差に応じた誤差信号を出力する。チャージポンプ１０
は、位相比較器６からの誤差信号を“Ｈ”レベル、
“Ｌ”レベル、及びハイインピーダンスの３つの値に変
換し出力する。ローパスフィルタ１２は、チャージポン
プ１０の出力信号を平滑化し直流成分にて電圧制御発振
器（ＶＣＯ：Voltage Controlled Oscillator）１４を
制御する。ＶＣＯ１４は、ローパスフィルタ１２の出力
の直流電圧に応じて発振周波数を変えた信号を出力す
る。この信号がＰＬＬ回路２からの出力信号ＯＣＬＫと
なる。また、この出力信号ＯＣＬＫは上述したようにＮ
分周器８への入力にもなる。[0003] The phase comparator 6 uses the M-divided signal corresponding to the reference signal input to the PLL circuit 2 and the N-divided signal corresponding to the output signal from the PLL circuit 2 as reference and comparison signals, respectively. The phase difference between the two signals is detected, and an error signal corresponding to the phase difference is output. Charge pump 10
Indicates that the error signal from the phase comparator 6 is at “H” level,
The signal is converted into three values of “L” level and high impedance and output. The low-pass filter 12 smoothes the output signal of the charge pump 10 and controls a voltage controlled oscillator (VCO) 14 with a DC component. The VCO 14 outputs a signal whose oscillation frequency has been changed according to the DC voltage of the output of the low-pass filter 12. This signal becomes the output signal OCLK from the PLL circuit 2. Further, as described above, this output signal OCLK
It also serves as an input to the frequency divider 8.
【０００４】なお、Ｍ分周器、Ｎ分周器は、それぞれＭ
＝１、Ｎ＝１の場合には特に設ける必要がない。よっ
て、Ｍ分周器４又はＮ分周器８を有しないＰＬＬ回路２
の構成もあり得る。Note that the M frequency divider and the N frequency divider are
= 1 and N = 1, there is no particular need to provide them. Therefore, the PLL circuit 2 having no M frequency divider 4 or N frequency divider 8
There may be a configuration of
【０００５】図４は、従来の位相ロック検出回路を備え
たＰＬＬ回路のブロック構成図である。図４において図
３と同様の構成要素には同一の符号を付し説明を省略す
る。従来の構成では、位相比較器６に入力されるＭ分周
信号ＭＣＬＫとＮ分周信号ＮＣＬＫとをそれぞれ分岐
し、これら各信号を入力とする排他的論理和回路２０が
設けられる。この排他的論理和回路２０が位相がロック
状態にあるか、すなわちＭ分周信号ＭＣＬＫとＮ分周信
号ＮＣＬＫとの位相が揃っているかどうかを検出するた
めに用いられる。Ｍ分周信号ＭＣＬＫとＮ分周信号ＮＣ
ＬＫとの位相がずれている場合には、両信号の論理レベ
ルが異なる期間が生じる。排他的論理和回路２０は、こ
の期間においては、“Ｈ”レベルの信号を出力し、一
方、両者の論理レベルが一致している期間には、“Ｌ”
レベルの信号を出力する。よって、従来は、排他的論理
和回路２０からの“Ｈ”レベルの信号をもってロックオ
フを検出していた。さらに、従来は、この排他的論理和
回路２０から出力される“Ｈ”レベルの信号期間、すな
わち位相ずれ量を、その期間に比べて小さな周期を有す
る外部クロックを用いて測り、ＰＬＬ回路２の出力を利
用する回路やＰＬＬ回路２の制御に用いることも行われ
ていた。FIG. 4 is a block diagram of a PLL circuit having a conventional phase lock detection circuit. 4, the same components as those in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted. In the conventional configuration, there is provided an exclusive OR circuit 20 that branches the M-divided signal MCLK and the N-divided signal NCLK input to the phase comparator 6 and inputs these signals. The exclusive OR circuit 20 is used to detect whether the phase is in a locked state, that is, whether the phases of the M-divided signal MCLK and the N-divided signal NCLK are aligned. M divided signal MCLK and N divided signal NC
When the phase with LK is shifted, a period occurs in which the logic levels of both signals are different. The exclusive OR circuit 20 outputs an "H" level signal during this period, while the "L" level signal is output during a period when the logic levels of both are coincident.
Output level signal. Therefore, conventionally, lock-off has been detected by using an "H" level signal from the exclusive OR circuit 20. Further, conventionally, the signal period of "H" level output from the exclusive OR circuit 20, that is, the amount of phase shift is measured by using an external clock having a smaller cycle than that period, and the PLL circuit 2 It has also been used to control a circuit using an output or the PLL circuit 2.
【０００６】ちなみに、図３に示すＰＬＬ回路２は、位
相比較器６の両入力の周波数及び位相が一致するように
ループ制御が作用するので、ロック状態においてはｆM
＝ｆN、すなわちｆR／Ｍ＝ｆOUT／Ｎとなるように制御
される。つまり、出力信号ＯＣＬＫはｆOUT＝Ｎ／Ｍ×
ｆRなる周波数となり、入力基準信号ｆRのＮ／Ｍ倍の周
波数に変換された信号がＶＣＯ１４から出力される。こ
こで、Ｎ、Ｍを変えることにより様々な周波数の信号を
得ることができ、これを応用して周波数シンセサイザと
呼ばれる回路が実現される。By the way, in the PLL circuit 2 shown in FIG. 3, since the loop control operates so that the frequency and the phase of both inputs of the phase comparator 6 coincide, f M in the locked state.
= F N, that is controlled to be f R / M = f OUT / N. That is, the output signal OCLK is f OUT = N / M ×
becomes f R becomes frequency-converted signal into N / M times the frequency of the input reference signal f R are outputted from the VCO 14. Here, signals of various frequencies can be obtained by changing N and M, and a circuit called a frequency synthesizer is realized by applying the signals.
【０００７】[0007]
【発明が解決しようとする課題】上述した従来の位相ロ
ック検出回路では、排他的論理和回路２０に入力され比
較される２つの信号は、位相比較器６へ入力され比較さ
れる２つの信号となる。さて、ＰＬＬ回路２を用いた装
置の小型化を図るため、ＰＬＬ回路２の全体又は少なく
とも位相比較器６を含む部分が半導体基板上に集積化さ
れたり、１つのパッケージ内に収納された形態で提供さ
れ、これを装置を構成する部品として使用する場合が少
なくない。このようなＰＬＬ回路２の部品化において
は、用途に応じて位相ロック検出回路まで含めた範囲を
一部品とする場合もあるが、特に位相ロックを検出する
必要性が低い用途のため位相ロック検出回路を含まない
部分のみでより小型の部品として提供されるものもあ
る。しかし、この後者の位相ロック検出回路を含まない
ように構成されたＰＬＬ回路モジュールは、一般には、
位相比較器６へ入力される２つの信号を両方とも外部に
取り出すようには構成されていない。そのため、この位
相ロック検出回路を含まないＰＬＬ回路モジュールに対
しては、従来の位相ロック検出回路を外付けで設けるこ
ともできないことになりその利用範囲が限定されるとい
う問題があった。In the above-described conventional phase lock detecting circuit, two signals inputted to the exclusive OR circuit 20 and compared are inputted to the phase comparator 6 and compared with two signals inputted to the phase comparator 6. Become. Now, in order to reduce the size of the device using the PLL circuit 2, the entire PLL circuit 2 or at least a portion including the phase comparator 6 is integrated on a semiconductor substrate or housed in one package. Provided, and this is often used as a component of a device. In such a component of the PLL circuit 2, the range including the phase lock detection circuit may be a single component depending on the application. However, the phase lock detection is particularly required for applications where the need to detect the phase lock is low. Some are provided as smaller components only with no circuitry. However, a PLL circuit module configured not to include the latter phase lock detection circuit generally includes:
It is not configured to take out both of the two signals input to the phase comparator 6 to the outside. Therefore, a conventional phase lock detection circuit cannot be externally provided for a PLL circuit module that does not include the phase lock detection circuit, and there is a problem that the use range is limited.
【０００８】また、従来の排他的論理和回路２０を用い
た位相ロック検出回路の構成では、ロックオフを定量的
に評価する必要がある場合には、周波数の安定した外部
クロックが、ＰＬＬ回路２自体の動作のためのクロック
とは別に必要になるという問題もあった。In the configuration of the conventional phase lock detecting circuit using the exclusive OR circuit 20, when the lock-off needs to be quantitatively evaluated, an external clock having a stable frequency is supplied to the PLL circuit 2. There is also a problem that it is necessary separately from a clock for its own operation.
【０００９】本発明は上記問題点を解消するためになさ
れたもので、位相ロック検出回路を含まないＰＬＬ回路
部品に対しても、位相ロック検出を行うことを可能と
し、しかも別途の外部クロックを必要としない位相ロッ
ク検出回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and it has been made possible to perform phase lock detection even for a PLL circuit component not including a phase lock detection circuit. It is an object of the present invention to provide a phase lock detection circuit that does not need to be provided.
【００１０】[0010]
【課題を解決するための手段】本発明に係る位相ロック
検出回路は、入力基準信号の周波数に対し所定の周波数
変換比を有する周波数の出力信号を生成する位相同期ル
ープ回路に用いられ、当該位相同期ループ回路の位相ロ
ックを検出する位相ロック検出回路であって、前記位相
同期ループ回路から出力される前記出力信号の波数を計
数する出力信号カウンタと、前記出力信号カウンタの計
数期間を定める計数期間信号を前記入力基準信号に基づ
いて生成する計数期間生成回路と、前記周波数変換比と
前記計数期間とに基づいて予め定められる基準カウント
値と前記出力信号カウンタの出力カウント値との差異に
基づいて前記位相ロックを判定するロック判定回路とを
有するものである。A phase lock detection circuit according to the present invention is used in a phase locked loop circuit for generating an output signal having a frequency having a predetermined frequency conversion ratio with respect to the frequency of an input reference signal. What is claimed is: 1. A phase lock detection circuit for detecting phase lock of a synchronous loop circuit, comprising: an output signal counter for counting the number of waves of the output signal output from the phase locked loop circuit; and a counting period for determining a counting period of the output signal counter. A counting period generating circuit that generates a signal based on the input reference signal, and a difference between a reference count value determined in advance based on the frequency conversion ratio and the counting period and an output count value of the output signal counter. A lock determination circuit for determining the phase lock.
【００１１】[0011]
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は、本発明の実施の形態
であるＰＬＬを用いた周波数シンセサイザの概略のブロ
ック図である。ＰＬＬ回路２を含んで構成される集積化
ＰＬＬ回路３０は、入力基準信号ＲＣＬＫ３２を入力さ
れ、この周波数ｆRをＮ／Ｍ倍した周波数ｆOUTを有する
出力信号ＯＣＬＫ３４を出力する。この集積化ＰＬＬ回
路３０は、その内部における信号を取り出すための端子
を有している必要はない。本発明に係る位相ロック検出
回路４０は、計数期間生成回路４２、出力信号カウンタ
４４、ロック検出回路４６を含んで構成される。ロック
判定回路４６は、予め設定される基準カウント値と、出
力信号カウンタ４４から出力される出力カウント値とを
比較するカウント値比較回路４８を含んでいる。動作の
詳細についてはより詳しい図を用いて後述する。ここで
は図１を用いて、本位相ロック検出回路の大きな特徴の
みを説明する。位相ロック検出回路４０の大きな特徴
は、集積化ＰＬＬ回路３０へ入力される入力基準信号Ｒ
ＣＬＫ３２と、集積化ＰＬＬ回路３０により最終的に生
成され出力される出力信号ＯＣＬＫ３４を主たる入力信
号として用い、集積化ＰＬＬ回路３０内部で中間的に生
成される信号は必要としない点にある。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a schematic block diagram of a frequency synthesizer using a PLL according to an embodiment of the present invention. The integrated PLL circuit 30 including the PLL circuit 2 receives the input reference signal RCLK32, and outputs an output signal OCLK34 having a frequency f OUT obtained by multiplying the frequency f R by N / M. The integrated PLL circuit 30 does not need to have a terminal for extracting a signal inside the integrated PLL circuit 30. The phase lock detection circuit 40 according to the present invention includes a count period generation circuit 42, an output signal counter 44, and a lock detection circuit 46. The lock determination circuit 46 includes a count value comparison circuit 48 that compares a preset reference count value with an output count value output from the output signal counter 44. Details of the operation will be described later using a more detailed diagram. Here, only the major features of the present phase lock detection circuit will be described with reference to FIG. A major feature of the phase lock detection circuit 40 is that the input reference signal R input to the integrated PLL circuit 30 is
CLK32 and an output signal OCLK34 finally generated and output by the integrated PLL circuit 30 are used as main input signals, and a signal generated intermediately inside the integrated PLL circuit 30 is not required.
【００１２】図２は、本実施の形態の動作を説明するた
めに、集積化ＰＬＬ回路３０の内部のブロック構成まで
示したブロック図である。外部からの周波数ｆRの入力
基準信号ＲＣＬＫ３２はＭ分周器６４にて分周され、入
力基準信号の１／Ｍの周波数ｆMを有するＭ分周信号Ｍ
ＣＬＫ６６が生成される。FIG. 2 is a block diagram showing up to the internal block configuration of the integrated PLL circuit 30 for explaining the operation of the present embodiment. An input reference signal RCLK 32 having an external frequency f R is frequency-divided by an M frequency divider 64 and has a frequency f M of 1 / M of the input reference signal.
CLK66 is generated.
【００１３】また集積化ＰＬＬ回路３０からは最終的に
周波数ｆOUTを有する出力信号ＯＣＬＫ３４が出力され
るが、このＯＣＬＫ３４は集積化ＰＬＬ回路３０内部で
分岐され、その一つがＮ分周器６８へ入力される。Ｎ分
周器６８はＯＣＬＫを分周し、その１／Ｎの周波数ｆN
を有するＮ分周信号ＮＣＬＫ７０を生成する。An output signal OCLK 34 having a frequency f OUT is finally output from the integrated PLL circuit 30. The OCLK 34 is branched inside the integrated PLL circuit 30, and one of the OCLK 34 is supplied to the N frequency divider 68. Is entered. An N divider 68 divides the frequency of OCLK and generates a 1 / N frequency f N
Is generated.
【００１４】位相比較器７２へは、このように生成され
たＭ分周信号ＭＣＬＫ６６とＮ分周信号ＮＣＬＫ７０と
が入力される。ＰＬＬはこの位相比較器７２への２つの
入力信号の位相が揃うように制御を行う。ちなみに、上
述した従来の位相ロック検出回路は、この位相比較器７
２への２つの入力が同じ周波数及び位相を有するように
制御されるというこのＰＬＬの性質を利用したものであ
った。これに対し位相ロック検出回路４０はこの性質を
利用するものではないので、集積化ＰＬＬ回路３０がそ
の内部で生成するＭＣＬＫ６６又はＮＣＬＫ７０を出力
するものである必要はない。The M-divided signal MCLK 66 and the N-divided signal NCLK 70 thus generated are input to the phase comparator 72. The PLL performs control so that the phases of the two input signals to the phase comparator 72 are aligned. Incidentally, the above-described conventional phase lock detection circuit includes the phase comparator 7
The advantage of this PLL was that the two inputs to 2 were controlled to have the same frequency and phase. On the other hand, since the phase lock detection circuit 40 does not utilize this property, the integrated PLL circuit 30 does not need to output the MCLK 66 or NCLK 70 generated therein.
【００１５】位相比較器７２は、入力されたＭＣＬＫ６
６とＮＣＬＫ７０との位相差を検出し、その位相差に応
じた誤差信号を出力する。チャージポンプ７４は、位相
比較器７２からの誤差信号を“Ｈ”レベル、“Ｌ”レベ
ル、及びハイインピーダンスの３つの値に変換し出力す
る。ローパスフィルタ７６は、チャージポンプ７４の出
力信号を平滑化し直流成分にてＶＣＯ７８を制御する。
ＶＣＯ７８は、ローパスフィルタ７６の出力の直流電圧
に応じた発振周波数ｆOUTを有する出力信号ＯＣＬＫを
出力する。The phase comparator 72 receives the input MCLK 6
6 and NCLK 70, and outputs an error signal corresponding to the phase difference. The charge pump 74 converts the error signal from the phase comparator 72 into three values of “H” level, “L” level, and high impedance, and outputs the three values. The low-pass filter 76 smoothes the output signal of the charge pump 74 and controls the VCO 78 with a DC component.
The VCO 78 outputs an output signal OCLK having an oscillation frequency f OUT according to the DC voltage output from the low-pass filter 76.
【００１６】すでに述べたように、位相比較器７２の両
入力の周波数ｆM、ｆNが一致するようにループ制御が作
用するので、ｆOUT＝（Ｎ／Ｍ）・ｆRとなる。つまり入
力基準信号ｆRのＮ／Ｍ倍の周波数に変換された信号が
ＶＣＯ７８から出力され、Ｎ、Ｍを変えることにより様
々な周波数の信号を得ることができる周波数シンセサイ
ザが実現される。As described above, since the loop control operates so that the frequencies f M and f N of both inputs of the phase comparator 72 coincide, f OUT = (N / M) · f R. That is, a signal converted to a frequency N / M times the input reference signal f R is output from the VCO 78, and a frequency synthesizer that can obtain signals of various frequencies by changing N and M is realized.
【００１７】さて、次に位相ロック検出回路４０の動作
を説明する。集積化ＰＬＬ回路３０へ入力されるＲＣＬ
Ｋ３２は分岐され、位相ロック検出回路４０の計数期間
生成回路４２へ入力される。計数期間生成回路４２はカ
ウンタを含んで構成され、ＲＣＬＫに基づいて、例えば
その周期の所定倍に相当する時間長ＷREFを有する計測
期間信号パルスを生成する。例えば、ｆR＝１４MHzに対
して、ＷREF＝１sec程度に設定することができる。この
計測期間信号パルスは、出力信号カウンタ４４にイネー
ブル信号として供給される。Next, the operation of the phase lock detection circuit 40 will be described. RCL input to integrated PLL circuit 30
K32 is branched and input to the count period generation circuit 42 of the phase lock detection circuit 40. The counting period generating circuit 42 includes a counter, and generates a measuring period signal pulse having a time length W REF corresponding to, for example, a predetermined multiple of the period, based on RCLK. For example, W REF = 1 sec can be set for f R = 14 MHz. This measurement period signal pulse is supplied to the output signal counter 44 as an enable signal.
【００１８】時間幅ＷREFは、出力信号ＯＣＬＫの周期
τOUTより大きく設定される。すなわちｋOUTを比例定数
としてＷREF＝ｋOUT・τOUT（ｋOUT＞１）となるように
設定される。ここで、τOUTの位相ずれの測定精度はお
およそ２π／ｋOUT〔rad〕となるので、ｋOUTが大きい
ほど、つまりＷREFが大きいほど測定精度は向上する。The time width W REF is set larger than the period τ OUT of the output signal OCLK. That is, it is set so that W REF = k OUT · τ OUT (k OUT > 1) using k OUT as a proportional constant. Here, the measurement accuracy of the phase shift of τ OUT is approximately 2π / k OUT [rad], so that the larger k OUT , that is, the larger W REF , the higher the measurement accuracy.
【００１９】出力信号カウンタ４４は、計測期間信号パ
ルスがイネーブル状態にあるとき、集積化ＰＬＬ回路３
０から入力される出力信号ＯＣＬＫの波数をカウント
し、そのカウント値（出力カウント値ＣOUT）を出力す
る。When the signal pulse is in the enable state during the measurement period, the output signal counter 44 controls the integrated PLL circuit 3
It counts the number of waves of the output signal OCLK input from 0, and outputs the count value (output count value C OUT ).
【００２０】ロック判定回路４６中のカウント値比較回
路４８は、出力信号カウンタ４４がカウントした出力カ
ウント値ＣOUTを入力される。カウント値比較回路４８
には、この集積化ＰＬＬ回路３０の位相ロック状態にお
いて計測期間信号パルス幅ＷREFの間に発生する出力信
号の波数が予め基準カウント値ＣREFとして設定されて
いる。カウント値比較回路４８は、この基準カウント値
ＣREFと実際に出力信号カウンタ４４により計測された
出力カウント値ＣOUTとを比較する。The count value comparison circuit 48 in the lock determination circuit 46 receives the output count value C OUT counted by the output signal counter 44. Count value comparison circuit 48
The wave number of the output signal generated during the measurement period signal pulse width W REF in the phase locked state of the integrated PLL circuit 30 is set in advance as the reference count value C REF . The count value comparison circuit 48 compares the reference count value C REF with the output count value C OUT actually measured by the output signal counter 44.
【００２１】ＣOUT＞ＣREFの場合は、ＯＣＬＫの周波数
とＲＣＬＫの周波数の比ｆOUT／ｆRがＮ／Ｍより大きい
場合に相当し、つまりＯＣＬＫの位相がＲＣＬＫに対し
て進むことを表す。一方、ＣOUT＜ＣREFの場合は、ＯＣ
ＬＫの位相がＲＣＬＫに対して遅れることを表す。位相
ロック状態においては、周波数比ｆOUT／ｆR＝Ｎ／Ｍが
実現され、これはＣOUT＝ＣREFとなることから判別され
る。このように、カウント値比較回路４８がＣOUTとＣ
REFとの大小関係を判定し、ロック判定回路４６はその
判定結果に基づいて、ＲＣＬＫとＯＣＬＫとの位相ずれ
の有無を検出することができる。この位相のずれは常時
生じ得るが、ＰＬＬによるループ制御により少々のずれ
は容易に修正される。ロック判定回路４６は、ＣOUTと
ＣREFとの差異がどの程度以上となったらロックオフと
判定するかの条件を設定され、その判定基準に基づいて
位相ロック状態かロックオフ状態かの判定を行い、その
結果を出力する。The case of C OUT > C REF corresponds to the case where the ratio f OUT / f R of the frequency of OCLK to the frequency of RCLK is larger than N / M, that is, the phase of OCLK advances with respect to RCLK. . On the other hand, if C OUT <C REF , OC
This indicates that the phase of LK lags behind RCLK. In the phase locked state, a frequency ratio f OUT / f R = N / M is realized, which is determined from C OUT = C REF . As described above, the count value comparison circuit 48 determines that C OUT and C OUT
The magnitude relationship between REF and REF is determined, and the lock determination circuit 46 can detect the presence or absence of a phase shift between RCLK and OCLK based on the determination result. Although this phase shift can always occur, a slight shift can be easily corrected by loop control by the PLL. The lock determination circuit 46 sets a condition for determining a lock-off condition when the difference between C OUT and C REF becomes greater than or equal to the value, and determines a phase lock state or a lock-off state based on the determination criteria. And output the result.
【００２２】カウント値比較回路４８に設定されるＣ
REFは、周波数比Ｎ／Ｍが一定であれば、所定の固定値
でよい。しかし、集積化ＰＬＬ回路３０のＭ分周器６
４、Ｎ分周器６８の分周比Ｍ、Ｎのいずれかが可変に構
成され、周波数比Ｎ／Ｍが可変である場合には、ＣREF
もそれに応じて変更される。この変更は、例えば位相ロ
ック検出回路４０の外部からユーザ操作や集積化ＰＬＬ
回路３０の周波数比切替動作に連動して自動的に行われ
るように構成することができる。C set in the count value comparison circuit 48
REF may be a predetermined fixed value as long as the frequency ratio N / M is constant. However, the M frequency divider 6 of the integrated PLL circuit 30
4. If any one of the dividing ratios M and N of the N divider 68 is configured to be variable and the frequency ratio N / M is variable, C REF
Will be changed accordingly. This change can be performed, for example, by a user operation or an integrated PLL from outside the phase lock detection circuit 40.
It can be configured to be performed automatically in conjunction with the frequency ratio switching operation of the circuit 30.
【００２３】カウント値比較回路４８に設定されるＣ
REFの値はＷREF・ｆOUTで与えられる。但し、この式に
表れるｆOUTは、集積化ＰＬＬ回路３０から出力される
ＯＣＬＫの実際の周波数ではなく、その目標値である。
つまり、ここでのｆOUTは（Ｎ／Ｍ）・ｆRに相当する。
表１は、カウント値比較回路４８へ設定されるＣREFの
例を示す表である。表において左欄は上述した出力信号
ＯＣＬＫの目標周波数としてのｆOUTであり、右欄はＷ
REF＝１secである場合における各ｆOUTに対応するＣREF
である周波数設定値である。この周波数設定値Ｃ
REFは、カウント値比較回路４８に備えられるメモリ上
でのデータ形式に対応して１６進数で表現されている。C set in the count value comparison circuit 48
The value of the REF is given by W REF · f OUT. However, f OUT expressed in this equation is not the actual frequency of OCLK output from the integrated PLL circuit 30, but its target value.
That is, f OUT here corresponds to (N / M) · f R.
Table 1 is a table showing an example of C REF set to the count value comparison circuit 48. In the table, the left column is f OUT as the target frequency of the output signal OCLK described above, and the right column is W
C REF corresponding to each f OUT when REF = 1 sec
Is a frequency setting value. This frequency set value C
REF is expressed in hexadecimal notation corresponding to the data format on the memory provided in the count value comparison circuit 48.
【表１】 [Table 1]
【００２４】さて、計数期間生成回路４２はＲＣＬＫに
同期して動作するカウンタを用いて時間幅ＷREFを決定
するので、ＲＣＬＫの周波数が変動するとＷREFもそれ
に連動して変化する。ここで、τREFをＲＣＬＫの変動
し得る実際の周期、ｋREFを比例定数とすれば、現実の
計数期間信号パルスの時間幅は次式で表すことができ
る。Since the counting period generation circuit 42 determines the time width W REF using a counter that operates in synchronization with RCLK, when the frequency of RCLK changes, W REF also changes in conjunction therewith. Here, assuming that τ REF is an actual period in which RCLK can fluctuate, and k REF is a proportional constant, the actual pulse width of the counting period signal pulse can be expressed by the following equation.
【００２５】 ＷREF＝ｋREF・τREF …………（１） 一方、上述したようにＣREFの値を与えるＷREF・ｆOUT
は、次式に相当する。W REF = k REF · τ REF (1) On the other hand, as described above, W REF · f OUT giving the value of C REF
Corresponds to the following equation.
【００２６】 （Ｎ／Ｍ）ＷREF・ｆR …………（２） （２）式においてＷREF、ｆRはそれぞれ実際の変動し得
る値である。（２）式に（１）式を代入してＷREFを消
去し、ｆR＝１／τREFであることを考慮すると、ＣREF
は、次式のように、ＲＣＬＫの変動の影響を受けない形
式で表現されることがわかる。(N / M) W REF · f R (2) In the equation (2), W REF and f R are values that can actually vary. Substituting equation (1) into equation (2) to eliminate W REF and considering that f R = 1 / τ REF , C REF
Is expressed in a form that is not affected by the fluctuation of RCLK as in the following equation.
【００２７】 ＣREF＝（Ｎ／Ｍ）・ｋREF …………（３） つまり、このことからカウント値比較回路４８に設定さ
れるＣREFの値は実測値に依存せず、回路の設計パラメ
ータから求められる定数でよいことがわかる。すなわ
ち、本装置は、ＲＣＬＫの変動の影響を受けないＣREF
を予めカウント値比較回路４８に設定すればよい点で構
成が簡単であり、しかもそのような簡単な構成によって
も位相ロックの状態の判定の精度が確保される。C REF = (N / M) · k REF (3) That is, the value of C REF set in the count value comparison circuit 48 does not depend on the actually measured value, and the circuit design It is understood that a constant obtained from the parameter is sufficient. In other words, the present device has a C REF which is not affected by the fluctuation of RCLK.
Can be set in the count value comparison circuit 48 in advance, and the accuracy of the phase lock state determination can be ensured even with such a simple configuration.
【００２８】[0028]
【発明の効果】本発明の位相ロック検出回路によれば、
計数期間生成回路がＰＬＬ回路への入力基準信号に基づ
いて計数期間信号を生成し、出力信号カウンタが計数期
間信号により定められる計数期間にＰＬＬ回路から出力
される出力信号の波数をカウントする。この出力カウン
ト値をロック判定回路が基準カウント値と比較して位相
ロック状態か否かを判定する。つまり本位相ロック検出
回路は、ＰＬＬ回路への入力基準信号とＰＬＬ回路から
最終結果として出力される出力信号とを用い、なんらＰ
ＬＬ回路内部での中間的に生成される信号を用いない。
これにより、本発明の位相ロック検出回路は集積化され
たＰＬＬ回路に対しても適用でき、特に内部に位相ロッ
ク検出手段を含まない構成にて集積化されたＰＬＬ回路
に対して精度よい位相ロック検出手段を提供し、そのＰ
ＬＬ回路の利用範囲を拡大するという効果をもたらす。According to the phase lock detection circuit of the present invention,
The counting period generating circuit generates a counting period signal based on the reference signal input to the PLL circuit, and the output signal counter counts the number of waves of the output signal output from the PLL circuit during the counting period determined by the counting period signal. The lock count circuit compares the output count value with the reference count value to determine whether or not the phase is locked. That is, the present phase lock detection circuit uses the input reference signal to the PLL circuit and the output signal output as the final result from the PLL circuit,
No intermediately generated signal is used inside the LL circuit.
As a result, the phase lock detection circuit of the present invention can be applied to an integrated PLL circuit, and in particular, a phase lock detection circuit with high accuracy can be applied to an integrated PLL circuit having no internal phase lock detection means. Providing a means for detecting the P
This has the effect of expanding the range of use of the LL circuit.
【００２９】また、本発明の位相ロック検出回路は、そ
の動作において周波数の安定した外部クロックを必要と
しないこと、及び基準カウント値はＰＬＬ回路の設計パ
ラメータ等に基づいて予め定められ、入力基準信号の安
定性に依存しないことにより、構成が極めて簡単でしか
も安定で精度がよい位相ロック検出回路が提供されると
いう効果がある。The operation of the phase lock detection circuit of the present invention does not require an external clock having a stable frequency, and the reference count value is predetermined based on design parameters of the PLL circuit. Does not depend on the stability of the phase lock detection circuit, there is an effect that a stable and accurate phase lock detection circuit having a very simple configuration is provided.
【図１】 本発明の実施の形態であるＰＬＬを用いた周
波数シンセサイザの概略のブロック図である。FIG. 1 is a schematic block diagram of a frequency synthesizer using a PLL according to an embodiment of the present invention.
【図２】 本発明の実施の形態である周波数シンセサイ
ザのブロック図であって、集積化ＰＬＬ回路の内部の構
成まで示したブロック図である。FIG. 2 is a block diagram of a frequency synthesizer according to an embodiment of the present invention, and is a block diagram showing an internal configuration of an integrated PLL circuit;
【図３】 従来より知られた位相同期ループ回路のブロ
ック構成図である。FIG. 3 is a block diagram of a conventionally known phase locked loop circuit.
【図４】 従来の位相ロック検出回路を備えたＰＬＬ回
路のブロック構成図である。FIG. 4 is a block diagram of a PLL circuit including a conventional phase lock detection circuit.
３０ 集積化ＰＬＬ回路、３２ 入力基準信号、３４
出力信号、４０ 位相ロック検出回路、４２ 計数期間
生成回路、４４ 出力信号カウンタ、４６ ロック判定
回路、４８ カウント値比較回路、６４ Ｍ分周器、６
６ Ｍ分周信号、６８ Ｎ分周器、７０ Ｎ分周信号、
７２ 位相比較器、７４ チャージポンプ、７６ ロー
パスフィルタ、７８ 電圧制御発振器。30 integrated PLL circuit, 32 input reference signal, 34
Output signal, 40 phase lock detection circuit, 42 count period generation circuit, 44 output signal counter, 46 lock determination circuit, 48 count value comparison circuit, 64M frequency divider, 6
6M frequency-divided signal, 68N frequency divider, 70N frequency-divided signal,
72 phase comparator, 74 charge pump, 76 low pass filter, 78 voltage controlled oscillator.
Claims (1)
数変換比を有する周波数の出力信号を生成する位相同期
ループ回路に用いられ、当該位相同期ループ回路の位相
ロックを検出する位相ロック検出回路であって、 前記位相同期ループ回路から出力される前記出力信号の
波数を計数する出力信号カウンタと、 前記出力信号カウンタの計数期間を定める計数期間信号
を前記入力基準信号に基づいて生成する計数期間生成回
路と、 前記周波数変換比と前記計数期間とに基づいて予め定め
られる基準カウント値と前記出力信号カウンタの出力カ
ウント値との差異に基づいて前記位相ロックを判定する
ロック判定回路と、 を有することを特徴とする位相ロック検出回路。1. A phase lock detection circuit used in a phase locked loop circuit for generating an output signal having a frequency having a predetermined frequency conversion ratio with respect to the frequency of an input reference signal, and detecting a phase lock of the phase locked loop circuit. An output signal counter that counts the number of waves of the output signal output from the phase locked loop circuit; and a count period generation that generates a count period signal that defines a count period of the output signal counter based on the input reference signal. A lock determination circuit that determines the phase lock based on a difference between a reference count value predetermined based on the frequency conversion ratio and the count period and an output count value of the output signal counter. A phase lock detection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9130989A JPH10322200A (en) | 1997-05-21 | 1997-05-21 | Phase lock detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9130989A JPH10322200A (en) | 1997-05-21 | 1997-05-21 | Phase lock detecting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10322200A true JPH10322200A (en) | 1998-12-04 |
Family
ID=15047330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9130989A Pending JPH10322200A (en) | 1997-05-21 | 1997-05-21 | Phase lock detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10322200A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431485B1 (en) * | 2001-04-10 | 2004-05-13 | 엔이씨 일렉트로닉스 코포레이션 | Lock detection circuit |
| US7065169B2 (en) * | 2000-08-31 | 2006-06-20 | Hewlett-Packard Development Company, L.P. | Detection of added or missing forwarding data clock signals |
| JP2008147967A (en) * | 2006-12-08 | 2008-06-26 | Toshiba Mitsubishi-Electric Industrial System Corp | Pll out-of-synchronism detection circuit |
| JP2008205601A (en) * | 2007-02-16 | 2008-09-04 | Matsushita Electric Ind Co Ltd | Pll circuit and radio device provided with the same |
| WO2010088016A3 (en) * | 2009-01-31 | 2011-03-10 | Xilinx, Inc. | Method and apparatus for detecting and correcting errors in a parallel to serial circuit |
| US9252788B1 (en) | 2014-09-11 | 2016-02-02 | International Business Machines Corporation | Phase error detection in phase lock loop and delay lock loop devices |
-
1997
- 1997-05-21 JP JP9130989A patent/JPH10322200A/en active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7065169B2 (en) * | 2000-08-31 | 2006-06-20 | Hewlett-Packard Development Company, L.P. | Detection of added or missing forwarding data clock signals |
| KR100431485B1 (en) * | 2001-04-10 | 2004-05-13 | 엔이씨 일렉트로닉스 코포레이션 | Lock detection circuit |
| US6794944B2 (en) | 2001-04-10 | 2004-09-21 | Nec Electronics Corporation | Lock detection circuit |
| JP2008147967A (en) * | 2006-12-08 | 2008-06-26 | Toshiba Mitsubishi-Electric Industrial System Corp | Pll out-of-synchronism detection circuit |
| JP2008205601A (en) * | 2007-02-16 | 2008-09-04 | Matsushita Electric Ind Co Ltd | Pll circuit and radio device provided with the same |
| WO2010088016A3 (en) * | 2009-01-31 | 2011-03-10 | Xilinx, Inc. | Method and apparatus for detecting and correcting errors in a parallel to serial circuit |
| US7971115B2 (en) | 2009-01-31 | 2011-06-28 | Xilinx, Inc. | Method and apparatus for detecting and correcting errors in a parallel to serial circuit |
| JP2012516642A (en) * | 2009-01-31 | 2012-07-19 | ザイリンクス インコーポレイテッド | Method and apparatus for detecting and correcting errors in parallel-serial circuits |
| US9252788B1 (en) | 2014-09-11 | 2016-02-02 | International Business Machines Corporation | Phase error detection in phase lock loop and delay lock loop devices |
| US9590643B2 (en) | 2014-09-11 | 2017-03-07 | International Business Machines Corporation | Phase error detection in phase lock loop and delay lock loop devices |
| US9735789B2 (en) | 2014-09-11 | 2017-08-15 | International Business Machines Corporation | Phase error detection in phase lock loop and delay lock loop devices |
| US10164648B2 (en) | 2014-09-11 | 2018-12-25 | International Business Machines Corporation | Phase error detection in phase lock loop and delay lock loop devices |
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