JPH0865164A - D/a converter - Google Patents
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- JPH0865164A JPH0865164A JP19506794A JP19506794A JPH0865164A JP H0865164 A JPH0865164 A JP H0865164A JP 19506794 A JP19506794 A JP 19506794A JP 19506794 A JP19506794 A JP 19506794A JP H0865164 A JPH0865164 A JP H0865164A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、Ｄ／Ａ（ディジタル／
アナログ）コンバータに関し、特に、多階調表示のＴＦ
Ｔ（Thin Film Transistor；薄膜トランジスタ）液晶パ
ネル用データドライバに用いて好適なキャパシタ・アレ
イ型のＤ／Ａコンバータに関する。ＴＦＴ液晶パネルに
代表されるフラットパネル・ディスプレイは薄型軽量、
省電力である特徴からワープロや可搬型のパソコン等の
表示装置に多用されているが、ＣＲＴ型ディスプレイに
比べてコストが高い欠点があり、特に、６４階調を越え
る多階調のものは、その価格が普及の妨げになってい
る。BACKGROUND OF THE INVENTION The present invention is a digital / digital (digital / digital)
Analog) converter, especially TF for multi-gradation display
The present invention relates to a capacitor array type D / A converter suitable for use in a data driver for a T (Thin Film Transistor) liquid crystal panel. Flat panel displays typified by TFT liquid crystal panels are thin and lightweight,
Although it is widely used for display devices such as word processors and portable personal computers due to its power-saving feature, it has the drawback of being higher in cost than CRT-type displays. The price hinders the spread.
【０００２】[0002]
【従来の技術】図１０はＴＦＴ液晶パネルの構造図であ
る。ＴＦＴ液晶パネルは、多数本のデータ・バスライン
１及びスキャン・バスライン２を交差状に配列するとと
もに、各交差点にＴＦＴ３及び画素電極４を形成したＴ
ＦＴ基板５と、全面に一様の共通電極（図示略）を形成
し、前記ＴＦＴ基板５に対向して配置された対向基板６
とを有し、これら２枚の基板５、６間に液晶を挟み込ん
で構成する。2. Description of the Related Art FIG. 10 is a structural diagram of a TFT liquid crystal panel. In the TFT liquid crystal panel, a large number of data bus lines 1 and scan bus lines 2 are arranged in an intersecting manner, and TFTs 3 and pixel electrodes 4 are formed at each intersection.
An FT substrate 5 and a counter substrate 6 on which a uniform common electrode (not shown) is formed on the entire surface and which is arranged to face the TFT substrate 5.
And a liquid crystal is sandwiched between these two substrates 5 and 6.
【０００３】スキャン・バスライン２を線順次に選択し
て所定のオン電圧を印加すると、選択されたスキャン・
バスライン２につながる１行分のＴＦＴ３がすべてオン
し、このオン状態のＴＦＴ３を介してその時点のデータ
・バスライン１上の電圧（表示電圧）が画素電極４に書
き込まれ、画素電極４と共通電極間の液晶の透過率が変
化して、書込み電圧（画素電極４と共通電極間の電位
差）に応じた表示階調が得られる。When the scan bus lines 2 are line-sequentially selected and a predetermined ON voltage is applied, the selected scan
All the TFTs 3 for one row connected to the bus line 2 are turned on, and the voltage (display voltage) on the data bus line 1 at that time is written into the pixel electrode 4 through the TFT 3 in the on state, and The liquid crystal transmittance between the common electrodes changes, and a display gradation corresponding to the writing voltage (potential difference between the pixel electrode 4 and the common electrode) is obtained.
【０００４】ここで、Ｎ階調を実現する最も基本的な手
法は、Ｎ種類の基準電圧を用意し、表示データの階調に
応じてその中の１つを選択するというものである。しか
しながら、この手法では、階調数に比例して基準電圧発
生回路が大規模化するので、８ないしは１６階調程度ま
でが限界である。図１１は、１６階調を越える従来の多
階調手法の原理図である。この従来例では、階段状の基
準電圧を利用して３２階調表示を実現している。The most basic method for realizing N gradations is to prepare N kinds of reference voltages and select one of them according to the gradation of display data. However, in this method, since the reference voltage generating circuit becomes large in scale in proportion to the number of gradations, the limit is about 8 to 16 gradations. FIG. 11 is a principle diagram of a conventional multi-gradation method that exceeds 16 gradations. In this conventional example, 32-gradation display is realized using a stepwise reference voltage.
【０００５】７は表示データを格納するデータメモリ、
８は表示データをデコードするデコーダ、９はデコーダ
８のデコード結果に従って８種類の基準電圧Ｖ0〜Ｖ7の
１つを選択するとともに、その選択された基準電圧の階
段の１つを選択するアナログスイッチ部である。なお、
ここでは、説明の簡略化のために、表示データの１画素
分（５ビット）だけを示してある。7 is a data memory for storing display data,
Reference numeral 8 is a decoder for decoding display data, and 9 is an analog for selecting one of eight kinds of reference voltages V 0 to V 7 according to the decoding result of the decoder 8 and also for selecting one of the steps of the selected reference voltage. It is a switch part. In addition,
Here, for simplification of description, only one pixel (5 bits) of the display data is shown.
【０００６】８種類の基準電圧Ｖ0〜Ｖ7は、図１２
（ａ）に示すように、それぞれ４段の階段を有する階段
状電圧である。このような構成において、表示データの
上位３ビットで基準電圧Ｖ0〜Ｖ7の１つを選択し、さら
に、選択された基準電圧の階段の１つを下位２ビットで
選択する。信号ＡＰ及びＢＰは階段の選択タイミング信
号である。この信号ＡＰ及びＢＰの立ち上がりタイミン
グと立ち下がりタイミングは、図１２（ｂ）に示すよう
に、４つの階段のそれぞれに一致しており、表示データ
の下位２ビットの組み合わせに応じていずれか１つのタ
イミングを指定する。The eight types of reference voltages V 0 to V 7 are shown in FIG.
As shown in (a), each stepwise voltage has four steps. In such a configuration, one of the reference voltages V 0 to V 7 is selected by the upper 3 bits of the display data, and further one of the steps of the selected reference voltage is selected by the lower 2 bits. The signals AP and BP are stair selection timing signals. The rising timing and the falling timing of the signals AP and BP match each of the four steps as shown in FIG. 12B, and one of them is selected according to the combination of the lower 2 bits of the display data. Specify the timing.
【０００７】これによれば、基準電圧の種類に階段の段
数を乗じた数の階調、すなわち８種類×４段＝３２階調
を得ることができる。According to this, it is possible to obtain gradations of a number obtained by multiplying the kind of reference voltage by the number of steps of stairs, that is, 8 kinds × 4 steps = 32 gradations.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、かかる
階段状の基準電圧を利用した手法で、たとえば、６４階
調を実現しようとすると、階段を２倍の８段にするか、
又は、基準電圧を２倍の１６種類にする必要があるが、
前者はタイミング的に無理（１水平期間の限られた時間
内では４段が限界）であり、また、後者は基準電圧発生
回路の規模増大を招くから、必然的に価格アップが避け
られないという問題点がある。However, in order to realize, for example, 64 gradations by the method using the stepwise reference voltage, the number of steps is doubled to 8 steps, or
Or, it is necessary to double the reference voltage to 16 types,
The former is impractical in terms of timing (4 stages are limited within a limited period of one horizontal period), and the latter causes an increase in the scale of the reference voltage generation circuit, so that price increase is inevitably inevitable. There is a problem.
【０００９】[0009]
【目的】そこで、本発明は、多階調表示のＴＦＴ液晶パ
ネル用データドライバに用いて好適なキャパシタ・アレ
イ型のＤ／Ａコンバータを提供することを目的とする。It is therefore an object of the present invention to provide a capacitor array type D / A converter suitable for use in a data driver for a TFT liquid crystal panel for multi-gradation display.
【００１０】[0010]
【課題を解決するための手段】本発明のＤ／Ａコンバー
タは、基準容量に対してそれぞれ２0倍、２1倍、……、
２n-1倍の容量を持つ第１〜第ｎまでのｎ個のキャパシ
タの一端を共通に接続し、それぞれの他端を第１〜第ｎ
までの相補スイッチを介して第１の電位及び第２の電位
に接続するとともに、前記ｎ個のキャパシタの一端を第
ｎ＋１のスイッチを介して基準容量の第ｎ＋１のキャパ
シタと第ｎ＋２のスイッチの一端に接続し、かつ、該第
ｎ＋１のキャパシタの他端を前記第１の電位又は第２の
電位に接続したことを特徴とする。D / A converter of the present invention, in order to solve the problems] are each 2 0 times the reference capacitance, 2 x 1, ...,
One end of each of the first to nth capacitors having a capacity of 2 n-1 times is connected in common, and the other end is connected to the first to nth capacitors.
To the first potential and the second potential via complementary switches up to, and one end of the n capacitors is connected to the (n + 1) th capacitor of the reference capacitance and one end of the (n + 2) th switch via the (n + 1) th switch. And the other end of the (n + 1) th capacitor is connected to the first potential or the second potential.
【００１１】また、本発明の液晶パネルのデータドライ
バは、画素単位の表示データの上位ビットに従って、階
段状の電圧波形を有する複数の基準電圧のうちの隣接す
る２つの基準電圧を選択する基準電圧選択手段と、該２
つの基準電圧を第１の電位と第２の電位とする請求項１
記載のＤ／Ａコンバータと、該Ｄ／Ａコンバータの第ｎ
＋１のスイッチをオンにした状態で、前記表示データの
中位ビットに従って、該Ｄ／Ａコンバータのｎ個の相補
スイッチをオン／オフするオン／オフ手段と、該Ｄ／Ａ
コンバータの第ｎ＋１のスイッチをオフにした状態で、
前記表示データの下位ビットに従って、前記第１の電位
又は第２の電位の階段電圧の１つを選択する階段電圧選
択手段とを備え、前記階段電圧選択手段によって選択さ
れた電圧を液晶パネルへの書込み電圧とすることを特徴
とする。Further, the data driver of the liquid crystal panel of the present invention is a reference voltage for selecting two adjacent reference voltages among a plurality of reference voltages having a stepwise voltage waveform according to the upper bits of the display data in pixel units. Selection means and the 2
The two reference voltages are a first potential and a second potential.
The D / A converter described, and the n-th D / A converter
ON / OFF means for turning on / off the n complementary switches of the D / A converter according to the middle bit of the display data in a state where the +1 switch is turned on, and the D / A.
With the (n + 1) th switch of the converter turned off,
A step voltage selection means for selecting one of the step voltages of the first potential or the second potential according to the lower bit of the display data, and the voltage selected by the step voltage selection means is supplied to the liquid crystal panel. It is characterized in that the write voltage is used.
【００１２】又は、基準電圧を一定電位にし、Ｄ／Ａコ
ンバータの第ｎ＋１のキャパシタの他端の電位を所定の
階段電圧に応じて変化させるようにしたことを特徴とす
る。Alternatively, the reference voltage is set to a constant potential, and the potential at the other end of the (n + 1) th capacitor of the D / A converter is changed according to a predetermined staircase voltage.
【００１３】[0013]
【作用】本発明のＤ／Ａコンバータでは、第ｎ＋１のス
イッチをオフにすると、相補スイッチのオン／オフの組
み合わせに応じた電圧が第ｎ＋１のキャパシタに保持さ
れる。そして、その状態のまま、該キャパシタの他端側
の電位（第１の電位又は第２の電位）を変化させると、
該キャパシタの一端側の電圧（出力電圧）がその変化に
応答して増減変化する。In the D / A converter of the present invention, when the (n + 1) th switch is turned off, the voltage corresponding to the ON / OFF combination of the complementary switches is held in the (n + 1) th capacitor. Then, if the potential (first potential or second potential) on the other end side of the capacitor is changed in that state,
The voltage (output voltage) on one end side of the capacitor increases or decreases in response to the change.
【００１４】したがって、該キャパシタの他端側の電位
（第１の電位又は第２の電位）を微小操作することによ
り、キャパシタ数を増やすことなく、出力電圧の分解能
の向上を図ることができる。また、本発明の液晶パネル
のデータドライバでは、たとえば、２５６階調を得る場
合、１画素分８ビットの表示データの上位３ビットに従
って、９種類の基準電圧の隣り合う組み合わせ（全部で
「８組」）のうちの１組を選択し、次いで、同表示デー
タの中位３ビットに従って、相補スイッチのオン／オフ
を制御し（１組の基準電圧の電位差を「８分割」したう
ちの電圧の一つを選択し）、最後に、同表示データの下
位２ビットに従って、第１又は第２の電位の「４段」の
階段電圧の一つを選択することにより、８組×８分割×
４段＝２５６階調が得られる。Therefore, by finely manipulating the potential (first potential or second potential) on the other end side of the capacitor, the resolution of the output voltage can be improved without increasing the number of capacitors. Further, in the data driver of the liquid crystal panel of the present invention, for example, when 256 gradations are to be obtained, adjacent combinations of nine types of reference voltages (“8 sets in total” according to the upper 3 bits of 8-bit display data for one pixel )), Then control ON / OFF of the complementary switches according to the middle 3 bits of the same display data (the voltage difference among the voltages obtained by dividing the potential difference of one set of reference voltages into “8 divisions”). 8) × 8 divisions × by selecting one of the “4 steps” staircase voltage of the first or second potential according to the lower 2 bits of the same display data.
4 steps = 256 gradations are obtained.
【００１５】したがって、基準電圧の段数を４段（３２
階調と同じ）にできるばかりか、基準電圧の種類を９種
類（３２階調に比べて高々１種類の増加）に抑えること
ができ、回路規模の大幅な増大を招くことなく、安価に
多階調化を図ることができる。又は、第ｎ＋１のキャパ
シタの他端の電圧を所定の階段電圧で変化させるように
すれば、基準電圧に階段電圧を重畳する必要がなくな
り、基準電圧源を簡素化できるから好ましい。Therefore, the number of stages of the reference voltage is 4 (32
The number of reference voltages can be reduced to 9 (increased by one at most compared to 32 gradations), and a large increase in circuit scale can be achieved at a low cost. Gradation can be achieved. Alternatively, it is preferable to change the voltage at the other end of the (n + 1) th capacitor by a predetermined step voltage because it is not necessary to superimpose the step voltage on the reference voltage and the reference voltage source can be simplified.
【００１６】[0016]
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は請求項１記載の発明に係るＤ／Ａコンバー
タの一実施例を示す図である。この図において、１０は
ｎビットの入力データをアナログ電圧に変換するキャパ
シタ・アレイ型のＤ／Ａコンバータである。なお、説明
の簡単化のために、ｎ＝３としているが、これに限定さ
れるものではない。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing an embodiment of a D / A converter according to the invention described in claim 1. In the figure, reference numeral 10 is a capacitor array type D / A converter for converting n-bit input data into an analog voltage. Although n = 3 is set for simplification of description, the present invention is not limited to this.
【００１７】１１〜１４はそれぞれキャパシタであり、
キャパシタ１１は第１のキャパシタに相当し、キャパシ
タ１２は第２のキャパシタに相当し、キャパシタ１３は
第３のキャパシタ（第ｎのキャパシタ）に相当し、キャ
パシタ１４は第４のキャパシタ（第ｎ＋１のキャパシ
タ）に相当する。１５〜１７はそれぞれ第１〜第３（第
ｎ）の相補スイッチであり、各相補スイッチ１５〜１７
は、一方がオンのときに他方がオフとなる一対のスイッ
チ（同一の符号にａ、ｂを付けて識別する）を有してい
る。11 to 14 are capacitors,
The capacitor 11 corresponds to the first capacitor, the capacitor 12 corresponds to the second capacitor, the capacitor 13 corresponds to the third capacitor (nth capacitor), and the capacitor 14 corresponds to the fourth capacitor (n + 1th capacitor). Equivalent to a capacitor). Reference numerals 15 to 17 denote first to third (nth) complementary switches, respectively.
Has a pair of switches (identified by adding a and b to the same symbol) in which one is on and the other is off.
【００１８】１８は第４のスイッチ（第ｎ＋１のスイッ
チ）、１９は第５のスイッチ（第ｎ＋２のスイッチ）、
２０はバッファ、２１は出力スイッチである。ここで、
第１〜第４のキャパシタ１１〜１４の容量値は、第４の
キャパシタ１４の容量値を１Ｃ（Ｃは任意の基準容量）
とすると、第１のキャパシタ１１の容量値は１Ｃ、第２
のキャパシタ１２の容量値は２Ｃ、第３のキャパシタ１
３の容量値は４Ｃである。すなわち、基準容量Ｃに対し
て、それぞれ２0倍、２1倍、２ 2倍（２n-1倍）の容量値
を有している。Reference numeral 18 denotes a fourth switch (n + 1th switch).
H), 19 is a fifth switch (n + 2th switch),
Reference numeral 20 is a buffer, and 21 is an output switch. here,
The capacitance values of the first to fourth capacitors 11 to 14 are
The capacitance value of the capacitor 14 is 1C (C is an arbitrary reference capacitance)
Then, the capacitance value of the first capacitor 11 is 1C,
The capacitance value of the capacitor 12 is 2C, and the third capacitor 1
The capacitance value of 3 is 4C. That is, with respect to the reference capacitance C
2 each02 times12 times 2Double (2n-1Capacity)
have.
【００１９】次に、各要素の接続関係を説明すると、第
１〜第３までの３個のキャパシタ１１〜１３の一端は共
通に接続され、これらのキャパシタ１１〜１３の各他端
は、それぞれ第１〜第３の相補スイッチ１５〜１７を介
して第１の電位Ｖref1と第２の電位Ｖref2に接続されて
いる。具体的には、第１のキャパシタ１１の他端は、第
１の相補スイッチ１５の一方のスイッチ１５ａを介して
第１の電位Ｖref1に接続されるとともに、他方のスイッ
チ１５ｂを介して第２の電位Ｖref2に接続され、また、
第２のキャパシタ１２の他端は、第２の相補スイッチ１
６の一方のスイッチ１６ａを介して第１の電位Ｖref1に
接続されるとともに、他方のスイッチ１６ｂを介して第
２の電位Ｖref2に接続され、さらに、第３のキャパシタ
１３の他端は、第３の相補スイッチ１７の一方のスイッ
チ１７ａを介して第１の電位Ｖre f1に接続されるととも
に、他方のスイッチ１７ｂを介して第２の電位Ｖref2に
接続されている。Next, the connection relation of each element will be explained. One ends of the three capacitors 11 to 13 are commonly connected, and the other ends of these capacitors 11 to 13 are respectively connected. It is connected to the first potential V ref1 and the second potential V ref2 via the first to third complementary switches 15 to 17. Specifically, the other end of the first capacitor 11 is connected to the first potential V ref1 via one switch 15a of the first complementary switch 15 and is connected to the second potential V ref1 via the other switch 15b. Connected to the potential V ref2 of
The other end of the second capacitor 12 is connected to the second complementary switch 1
6 is connected to the first potential V ref1 via one switch 16a and is connected to the second potential V ref2 via the other switch 16b, and the other end of the third capacitor 13 is It is connected to a first potential V re f1 through one of the switches 17a of the third complementary switch 17, is connected to the second potential V ref2 through the other switch 17b.
【００２０】前記３個のキャパシタ１１〜１３の一端
は、第４のスイッチ１８を介して第４のキャパシタ１４
と第５のスイッチ１９の一端に接続され、これら第４の
キャパシタと第５のスイッチ１９の他端は、第１の電位
Ｖref1（又は第２の電位Ｖref2でもよい）に接続されて
いる。第４のキャパシタ１４の一端側の電圧は、バッフ
ァ２０及び出力スイッチ２１を介し出力電圧ＶＯＵＴと
して外部に取り出される。なお、ＯＥはアウトプットイ
ネーブル信号であり、この信号ＯＥがアクティブ（便宜
的にハイアクティブ）になったときに、第４のキャパシ
タ１４の一端側の電圧がＶＯＵＴとして取り出される。One end of each of the three capacitors 11 to 13 is connected to a fourth capacitor 14 via a fourth switch 18.
And the other end of the fourth capacitor and the fifth switch 19 are connected to the first potential V ref1 (or the second potential V ref2 ). . The voltage on the one end side of the fourth capacitor 14 is taken out as an output voltage VOUT via the buffer 20 and the output switch 21. Note that OE is an output enable signal, and when this signal OE becomes active (highly active for convenience), the voltage on the one end side of the fourth capacitor 14 is taken out as VOUT.
【００２１】このような構成において、ｎビット（ここ
では３ビット）の入力データは、第１〜第３の相補スイ
ッチ１５〜１７のオン／オフに用いられる。具体的に
は、３ビットの入力データのうちの下位ビット（重み値
が２0のビット）は第１の相補スイッチ１５のオン／オ
フ用、同中位ビット（重み値が２1のビット）は第２の
相補スイッチ１６のオン／オフ用、同上位ビット（重み
値が２2すなわち２n-1のビット）は第３の相補スイッチ
１７のオン／オフ用である。In such a configuration, n-bit (here, 3 bits) input data is used to turn on / off the first to third complementary switches 15 to 17. Specifically, the lower bits (bits having a weight value of 2 0 ) of the 3-bit input data are for turning on / off the first complementary switch 15 and the same middle bits (bits having a weight value of 2 1 ). Is for turning on / off the second complementary switch 16, and the upper bits (bits having a weight value of 2 2 or 2 n-1 ) are for turning on / off the third complementary switch 17.
【００２２】第１〜第３の相補スイッチ１５〜１７は、
符号ａ、ｂを付した一対のスイッチで構成されており、
入力データのビットの値が０であれば一方のスイッチが
オンし、１であれば他方のスイッチがオフするようにな
っている。ここでは、ビットの値が０のときに符号ａを
付したスイッチがオンし、ビットの値が１のときに符号
ｂを付したスイッチがオンするものとする。The first to third complementary switches 15 to 17 are
It is composed of a pair of switches with reference numerals a and b,
When the value of the bit of the input data is 0, one switch is turned on, and when it is 1, the other switch is turned off. Here, it is assumed that when the bit value is 0, the switch denoted by the symbol a is turned on, and when the bit value is 1, the switch denoted by the symbol b is turned on.
【００２３】すなわち、入力データが［０００(2)］の
とき（以下）には、スイッチ１５ａ、１６ａ及び１７
ａがオンし、［００１(2)］のとき（以下）には、ス
イッチ１５ｂ、１６ａ及び１７ａがオンし、［０１０
(2)］のとき（以下）には、スイッチ１５ａ、１６ｂ
及び１７ａがオンし、［０１１(2)］のとき（以下）
には、スイッチ１５ｂ、１６ｂ及び１７ａがオンし、
［１００(2)］のとき（以下）には、スイッチ１５
ａ、１６ａ及び１７ｂがオンし、［１０１(2)］のとき
（以下）には、スイッチ１５ｂ、１６ａ及び１７ｂが
オンし、［１１０(2)］のとき（以下）には、スイッ
チ１５ａ、１６ｂ及び１７ｂがオンし、［１１１(2)］
のとき（以下）には、スイッチ１５ｂ、１６ｂ及び１
７ｂがオンする。That is, when the input data is [000 (2) ] (below), the switches 15a, 16a and 17
When a is on and [001 (2) ] (below), the switches 15b, 16a and 17a are on and [010
(2) ] (below), switches 15a, 16b
And 17a are turned on and [011 (2) ] (below)
Switches 15b, 16b and 17a are turned on.
When [100 (2) ] (or less), switch 15
When a, 16a and 17b are turned on and [101 (2) ] (below), switches 15b, 16a and 17b are turned on, and when [110 (2) ] (below), switch 15a, 16b and 17b turn on, [111 (2) ]
When (below), switches 15b, 16b and 1
7b turns on.
【００２４】これらスイッチのオンの組み合わせのそれ
ぞれについて、第１〜第３のキャパシタ１１〜１３の他
端側の電位を見てみると、［０００(2)］では、第１
〜第３のキャパシタ１１〜１３に第１の電位Ｖref1が加
えられ、［００１(2)］では、第２のキャパシタ１２
及び第３のキャパシタ１３に第１の電位Ｖref1が加えら
れるとともに、第１のキャパシタ１１に第２の電位Ｖ
ref2が加えられ、［０１０(2)］では、第１のキャパ
シタ１１及び第３のキャパシタ１３に第１の電位Ｖref1
が加えられるとともに、第２のキャパシタ１２に第２の
電位Ｖref2が加えられ、［０１１(2)］では、第３の
キャパシタ１３に第１の電位Ｖref1が加えられるととも
に、第１のキャパシタ１１及び第２のキャパシタ１２に
第２の電位Ｖref2が加えられ、［１００(2)］では、
第１のキャパシタ１１及び第２のキャパシタ１２に第１
の電位Ｖref1が加えられるとともに、第３のキャパシタ
１３に第２の電位Ｖref2が加えられ、［１０１(2)］
では、第２のキャパシタ１２に第１の電位Ｖref1が加え
られるとともに、第１のキャパシタ１１及び第３のキャ
パシタ１３に第２の電位Ｖref2が加えられ、［１１０
(2)］では、第１のキャパシタ１１に第１の電位Ｖref1
が加えられるとともに、第２のキャパシタ１２及び第３
のキャパシタ１３に第２の電位Ｖref2が加えられ、
［１１１(2)］では、第１〜第３のキャパシタ１１〜１
３に第１の電位Ｖref1が加えられる。Looking at the potentials on the other end sides of the first to third capacitors 11 to 13 for each of the combinations of turning on of these switches, in [000 (2) ], the first
~ The first potential V ref1 is applied to the third capacitors 11 to 13, and at [001 (2) ] the second capacitor 12
And the first potential V ref1 is applied to the third capacitor 13 and the second potential V ref1 is applied to the first capacitor 11.
ref2 is added, and at [010 (2) ], the first potential V ref1 is applied to the first capacitor 11 and the third capacitor 13.
Is added, the second potential V ref2 is applied to the second capacitor 12, and in [011 (2) ], the first potential V ref1 is applied to the third capacitor 13 and the first capacitor V ref2 is added. The second potential V ref2 is applied to 11 and the second capacitor 12, and at [100 (2) ],
The first capacitor 11 and the second capacitor 12 have a first
With potential V ref1 is applied, the second potential V ref2 is applied to the third capacitor 13, [101 (2)]
Then, the first potential V ref1 is applied to the second capacitor 12, and the second potential V ref2 is applied to the first capacitor 11 and the third capacitor 13, and [110
(2) ], the first potential V ref1 is applied to the first capacitor 11.
Is added to the second capacitor 12 and the third capacitor
A second potential V ref2 is applied to the capacitor 13 of
In [111 (2) ], the first to third capacitors 11 to 1
A first potential V ref1 is applied to 3.
【００２５】いま、第１〜第３の相補スイッチ１５〜１
７のスイッチ１５ａ、１６ａ及び１７ａをオン（すなわ
ち入力データを［０００(2)］）にし、かつ、第４のス
イッチ１８と第５のスイッチをオンにすると、すべての
キャパシタ（第１〜第４のキャパシタ１１〜１４）の両
端がショートされ、保持電荷が０にリセットされる。こ
のリセット動作の後に入力データを、たとえば、上記
の［００１(2)］にすると、第１のキャパシタ１１の他
端に第２の電位Ｖref2が加えられるとともに、他のキャ
パシタ（第２、第３及び第４のキャパシタ１２、１３、
１４）の他端に第１の電位Ｖref1が加えられる。その結
果、Ｖref2→第１のキャパシタ１１→第４のキャパシタ
１４→Ｖref1といった閉回路が形成される。このとき、
第４のキャパシタ１４には、第２及び第３のキャパシタ
１２、１３が並列に接続されるが、その並列合成容量
は、第２、第３及び第４のキャパシタ１２、１３、１４
の容量値の合計であるから、第２のキャパシタ１２の容
量値２Ｃ＋第３のキャパシタ１３の容量値４Ｃ＋第４の
キャパシタ１４の容量値１Ｃ＝７Ｃになる。すなわち、
入力データを［００１(2)］にしたときには、Ｖref1と
Ｖref2の電位差（以下「ΔＶref」）が第１のキャパシ
タ１１の容量値１Ｃと上記の合成容量値７Ｃとに配分さ
れることになる。Now, the first to third complementary switches 15 to 1
When the switches 15a, 16a and 17a of No. 7 are turned on (that is, the input data is [000 (2) ]) and the fourth switch 18 and the fifth switch are turned on, all the capacitors (first to fourth Both ends of the capacitors 11 to 14) are short-circuited, and the retained charge is reset to zero. When the input data is set to, for example, [001 (2) ] described above after this reset operation, the second potential V ref2 is applied to the other end of the first capacitor 11 and the other capacitors (second, second The third and fourth capacitors 12, 13,
The first potential V ref1 is applied to the other end of 14). As a result, a closed circuit such as V ref2 → first capacitor 11 → fourth capacitor 14 → V ref1 is formed. At this time,
The second and third capacitors 12 and 13 are connected in parallel to the fourth capacitor 14, and the parallel combined capacitance thereof is the second, third and fourth capacitors 12, 13 and 14.
Is the sum of the capacitance values of the second capacitor 12, the capacitance value 2C of the second capacitor 12 + the capacitance value 4C of the third capacitor 13 + the capacitance value 1C of the fourth capacitor 14 = 7C. That is,
When the input data is set to [001 (2) ], the potential difference between V ref1 and V ref2 (hereinafter, “ΔV ref ”) should be distributed to the capacitance value 1C of the first capacitor 11 and the combined capacitance value 7C. become.
【００２６】ここで、直列接続されたキャパシタに蓄え
られる電荷Ｑは互いに等しいから、第１のキャパシタ１
１の両端電圧をＶ1、第４のキャパシタ１４の両端電圧
をＶ2とすると、Ｖ1＝Ｑ／１Ｃ，Ｖ2＝Ｑ／７Ｃとな
り、ΔＶref＝Ｖ1＋Ｖ2であるから、ΔＶref＝Ｑ／１Ｃ
＋Ｑ／７Ｃとなる。したがって、のとき（［００１
(2)］）の第４のキャパシタ１４には、ΔＶrefの１／８
が配分されることになる。Since the charges Q stored in the capacitors connected in series are equal to each other, the first capacitor 1
If the voltage across 1 is V 1 and the voltage across the fourth capacitor 14 is V 2 , then V 1 = Q / 1C, V 2 = Q / 7C, and ΔV ref = V 1 + V 2. Therefore , ΔV ref = Q / 1C
It becomes + Q / 7C. Therefore, when ((001
(2) ]) has a fourth capacitor 14 with a 1/8 of ΔV ref
Will be distributed.
【００２７】と同様に、他の〜の組み合わせも考
えてみると、（［０１０(2)］）のときには、ΔＶref
＝Ｑ／２Ｃ＋Ｑ／６Ｃとなり、第４のキャパシタ１４に
はΔＶrefの２／８が配分されることになる。（［０
１１(2)］）のときには、ΔＶref＝Ｑ／３Ｃ＋Ｑ／５Ｃ
となり、第４のキャパシタ１４にはΔＶrefの３／８が
配分されることになる。（［１００(2)］）のときに
は、ΔＶref＝Ｑ／４Ｃ＋Ｑ／４Ｃとなり、第４のキャ
パシタ１４にはΔＶrefの４／８が配分されることにな
る。（［１０１(2)］）のときには、ΔＶref＝Ｑ／５
Ｃ＋Ｑ／３Ｃとなり、第４のキャパシタ１４にはΔＶ
refの５／８が配分されることになる。（［１１
０(2)］）のときには、ΔＶref＝Ｑ／６Ｃ＋Ｑ／２Ｃと
なり、第４のキャパシタ１４にはΔＶrefの６／８が配
分されることになる。（［１１１(2)］）のときに
は、ΔＶref＝Ｑ／７Ｃ＋Ｑ／１Ｃとなり、第４のキャ
パシタ１４にはΔＶrefの７／８が配分されることにな
る。Similar to the above, considering other combinations of ~, when ([010 (2) ]), ΔV ref
= Q / 2C + Q / 6C, and 2/8 of ΔV ref is distributed to the fourth capacitor 14. ([0
11 (2) ]), ΔV ref = Q / 3C + Q / 5C
Therefore, 3/8 of ΔV ref is distributed to the fourth capacitor 14. In the case of ([100 (2) ]), ΔV ref = Q / 4C + Q / 4C, and 4/8 of ΔV ref is distributed to the fourth capacitor 14. When ([101 (2) ]), ΔV ref = Q / 5
C + Q / 3C, and the fourth capacitor 14 has ΔV
5/8 of ref will be allocated. ([11
0 (2) ]), ΔV ref = Q / 6C + Q / 2C, and 6/8 of ΔV ref is distributed to the fourth capacitor 14. In the case of ([111 (2) ]), ΔV ref = Q / 7C + Q / 1C, and 7/8 of ΔV ref is distributed to the fourth capacitor 14.
【００２８】以上をまとめると、第４のキャパシタ１４
の両端電圧は、次式（１）で表すことができる。 （［ｄａｔａ］／２n）ΔＶref ……（１） ただし、［ｄａｔａ］：入力データの値（１０進数表
現） ｎ：入力データのビット数 ここで、本実施例のＤ／Ａコンバータ１０の構成上のポ
イントは、第１〜第３のキャパシタ１１〜１３の一端側
と、第４のキャパシタ１４の一端側との間に第４のスイ
ッチ１８を設けたことにある。In summary, the fourth capacitor 14
The voltage between both ends of can be expressed by the following equation (1). ([Data] / 2 n ) ΔV ref (1) where [data]: value of input data (decimal notation) n: number of bits of input data Here, in the D / A converter 10 of the present embodiment. The point of the configuration is that the fourth switch 18 is provided between one end side of the first to third capacitors 11 to 13 and one end side of the fourth capacitor 14.
【００２９】これによれば、入力データに応じた電圧を
第４のキャパシタ１４に配分した後、第４のスイッチ１
８をオフにすると、第４のキャパシタ１４の両端電圧
（上式（１）参照）をそのまま保持させることができ
る。そしてこの状態で、第４のキャパシタ１４の他端側
の電位（第１の電位Ｖref1）を増減操作すると、接地電
位に対する第４のキャパシタ１４の一端側の電圧が、次
式（２）に従って変化するから、 Ｖref1＋（［ｄａｔａ］／２n）ΔＶref ……（２） 適当なタイミングで信号ＯＥをアクティブにして出力ス
イッチ２１をオンにすれば、そのときの第４のキャパシ
タ１４の一端側の電圧（上式（２）参照）を、出力電圧
ＶＯＵＴとして取り出すことができる。According to this, after the voltage according to the input data is distributed to the fourth capacitor 14, the fourth switch 1
When 8 is turned off, the voltage across the fourth capacitor 14 (see the above equation (1)) can be held as it is. Then, in this state, when the potential on the other end side of the fourth capacitor 14 (first potential V ref1 ) is increased or decreased, the voltage on the one end side of the fourth capacitor 14 with respect to the ground potential is calculated according to the following equation (2). Since it changes, V ref1 + ([data] / 2 n ) ΔV ref (2) If the output switch 21 is turned on by activating the signal OE at an appropriate timing, the fourth capacitor 14 at that time is turned on. The voltage on one end side (see the above formula (2)) can be taken out as the output voltage VOUT.
【００３０】以上のように、本実施例のＤ／Ａコンバー
タ１０によれば、第１〜第３のキャパシタ１１〜１３の
一端側と、第４のキャパシタ１４の一端側との間に第４
のスイッチ１８を設けたので、この第４のスイッチ１８
をオフにすることにより、第４のキャパシタ１４の両端
電圧（入力データに応じた電圧）を保持させることがで
き、その両端電圧と第４のキャパシタ１４の他端側の電
位（第１の電位Ｖref1）とを加算して出力電圧ＶＯＵＴ
とすることができる。As described above, according to the D / A converter 10 of this embodiment, the fourth portion is provided between the one end side of the first to third capacitors 11 to 13 and the one end side of the fourth capacitor 14.
Since the switch 18 is provided, the fourth switch 18
Is turned off, the voltage across the fourth capacitor 14 (voltage corresponding to the input data) can be held, and the voltage across the fourth capacitor 14 and the other end of the fourth capacitor 14 (the first potential Vref1 ) and output voltage VOUT
Can be
【００３１】したがって、本実施例のＤ／Ａコンバータ
１０の分解能は、入力データの最下位ビット（ＬＳＢ）
だけでなく、第１の電位Ｖref1によっても決まるから、
この第１の電位Ｖref1を、入力データの最下位ビットの
値よりも微小な幅で変化させることにより、入力ビット
数を増やすことなく（言い換えればキャパシタ・アレイ
の構造を複雑化することなく）、容易に分解能向上を図
ることができる。Therefore, the resolution of the D / A converter 10 of this embodiment is the least significant bit (LSB) of the input data.
In addition to being determined by the first potential V ref1 ,
By changing the first potential V ref1 with a width smaller than the value of the least significant bit of the input data, the number of input bits is not increased (in other words, without complicating the structure of the capacitor array). Therefore, the resolution can be easily improved.
【００３２】図２〜図４は請求項２記載の発明に係る液
晶パネルのデータドライバの一実施例を示す図である。
図２において、３０はＴＦＴカラー液晶パネルのデータ
ドライバＩＣ（以下「データドライバ」と略す）であ
る。データドライバ３０は、１個あたり１９２本のデー
タ・バスラインを担当するが、カラー液晶パネルの１画
素はＲ（赤）、Ｇ（緑）及びＢ（青）の３ドットで構成
され、ドットごとにデータ・バスラインが敷設されるか
ら、この場合、１個のデータドライバ３０あたり１スキ
ャンラインの６４画素分を担当することになる。2 to 4 are views showing an embodiment of the data driver of the liquid crystal panel according to the invention described in claim 2.
In FIG. 2, reference numeral 30 is a data driver IC (hereinafter abbreviated as “data driver”) of the TFT color liquid crystal panel. The data driver 30 is in charge of 192 data bus lines, but one pixel of the color liquid crystal panel is composed of 3 dots of R (red), G (green) and B (blue), and each dot is In this case, one data driver 30 is in charge of 64 pixels of one scan line since the data bus line is laid.
【００３３】データドライバ３０は、シフトレジスタ部
３１、第１メモリ部３２、第２メモリ部３３、デコーダ
部３４及び書込み電圧生成部３５で構成される。シフト
レジスタ部３１は、水平走査期間に１回発生するデータ
取り込み開始信号ＳＰＤを画素クロックＣＬＫＤに同期
させて時間軸方向に順次にシフトし、第１画素から第６
４画素までのそれぞれのデータ取り込みタイミング信号
Ｓ1〜Ｓ6 4を出力するものである。なお、ＳOUTはカスケ
ード接続された他のデータドライバ（６５画素以降を担
当するデータドライバ）へのシフト出力である。The data driver 30 comprises a shift register section 31, a first memory section 32, a second memory section 33, a decoder section 34 and a write voltage generating section 35. The shift register unit 31 sequentially shifts the data fetching start signal SPD generated once in the horizontal scanning period in the time axis direction in synchronization with the pixel clock CLKD, and sequentially shifts from the first pixel to the sixth pixel.
It outputs the respective data acquisition timing signals S 1 to S 6 4 of up to 4 pixels. Note that S OUT is a shift output to another data driver connected in cascade (a data driver in charge of 65 pixels and thereafter).
【００３４】第１メモリ部３２は、シフトレジスタ３１
からの信号Ｓ1〜Ｓ64に応答して、第１画素から第６４
画素までの表示データ（ＲDATA、ＧDATA、ＢDATA）を順
次に取り込むものである。各データは８ビット長のシリ
アルデータで、全部で８×１９２（ビット）の記憶容量
を有している。第２メモリ部３３は、カスケード接続さ
れた最後の第１メモリ部３２へのデータ取り込みが完了
した時点、すなわち１スキャンライン分のデータ取り込
みの完了時点（又はその後の適当な時点）で入力するロ
ードパルス信号ＬＰに応答して、第１メモリ部３２のデ
ータを一斉に取り込むものである。The first memory section 32 includes a shift register 31.
From the first pixel to the 64th pixel in response to the signals S 1 to S 64 from
The display data (R DATA , G DATA , B DATA ) up to the pixel is sequentially fetched. Each data is 8-bit serial data, and has a total storage capacity of 8 × 192 (bits). The second memory unit 33 receives a load input at the time when the data acquisition to the last cascade-connected first memory unit 32 is completed, that is, when the data acquisition for one scan line is completed (or an appropriate time thereafter). In response to the pulse signal LP, the data in the first memory section 32 is simultaneously fetched.
【００３５】デコーダ部３４は、第２のメモリ部３４の
データをドット単位にデコードするもので、そのデコー
ド動作は、８ビットの上位３ビットのデコード（以下
「上位デコード」）、中位３ビットのデコード（以下
「中位デコード」）及び下位２ビットのデコード（以下
「下位デコード」）の３通りである。上位デコードの結
果は基準電圧の選択に用いられ、中位デコードの結果は
Ｄ／Ａ変換に用いられ、下位デコードの結果は階段電圧
の選択に用いられる。The decoder unit 34 decodes the data in the second memory unit 34 in dot units. The decoding operation is performed by decoding the upper 3 bits of 8 bits (hereinafter, "upper decoding") and the middle 3 bits. (Hereinafter referred to as "medium-order decoding") and lower 2-bit decoding (hereinafter referred to as "lower-order decoding"). The result of the upper decoding is used for selecting the reference voltage, the result of the middle decoding is used for D / A conversion, and the result of the lower decoding is used for selecting the staircase voltage.
【００３６】書込み電圧生成部３５は、前記実施例に記
載のＤ／Ａ１０コンバータを含むもので、デコーダ部３
４の各デコード結果に従って、ドット単位の表示データ
に応じた階調の書込み電圧を発生し、それらの書込み電
圧をスキャン・バスラインＤ 1〜Ｄ192を介して図示を略
した液晶パネルの画素電極（図１０の符号４参照）に書
き込む。The write voltage generator 35 is the same as in the above embodiment.
It includes the above D / A10 converter, and the decoder unit 3
Display data in dot units according to each decoding result of 4
Generates a writing voltage with a gradation according to the
Pressure scan bus line D 1~ D192Not shown through
Written on the pixel electrode of the liquid crystal panel (see reference numeral 4 in FIG. 10).
Imprint
【００３７】なお、信号ＡＰ及びＢＰは階段電圧の選択
タイミングを指定する信号、Ｖ0〜Ｖ8は４段の階段電圧
を有する９種類の基準電圧である。図３は図２の１ドッ
ト（８ビット）分の部分構成図である。書込み電圧生成
部３５は、デコーダ３４の上位デコード部３４ａのデコ
ード結果に応じて、９種類の基準電圧Ｖ0〜Ｖ8の隣り合
う８組の組み合わせのうちの１組を選択し、選択した１
組の基準電圧の低い方を第１の電位Ｖref1、高い方を第
２の電位Ｖref2として出力する電源選択部３５ａと、デ
コーダ３４の中位デコード部３４ｂ及び下位デコード部
３４ｃの各デコード結果並びに電源選択部３５ａからの
第１及び第２の電位Ｖref1、Ｖref2に応じて、１ドット
分の表示データに対応する大きさの書込み電圧を生成す
る前記実施例に記載のＤ／Ａコンバータ１０とを含んで
構成される。The signals AP and BP are signals for designating the selection timing of the staircase voltage, and V 0 to V 8 are nine kinds of reference voltages having four steps of staircase voltages. FIG. 3 is a partial block diagram of 1 dot (8 bits) of FIG. The write voltage generation unit 35 selects one of eight adjacent combinations of nine types of reference voltages V 0 to V 8 according to the decoding result of the higher-order decoding unit 34 a of the decoder 34, and selects 1 set.
The power supply selection unit 35a that outputs the lower one of the pair of reference voltages as the first potential V ref1 and the higher one of the reference voltages as the second potential V ref2 , and the decoding results of the middle-order decoding unit 34b and the lower decoding unit 34c of the decoder 34. Also, the D / A converter according to the above-described embodiment, which generates a write voltage having a magnitude corresponding to the display data for one dot in accordance with the first and second potentials V ref1 and V ref2 from the power source selection unit 35a. 10 and 10.
【００３８】ここで、電源選択部３５ａは、デコーダ３
４の上位デコード部３４ａと共に、発明の要旨に記載さ
れた基準電圧選択手段としての機能を有し、デコーダ３
４の中位デコード部３４ｂは、発明の要旨に記載された
オン／オフ手段としての機能を有し、デコーダ３４の下
位デコード部３４ｃは、発明の要旨に記載された階段電
圧選択手段としての機能を有している。Here, the power source selection section 35a includes the decoder 3
4 has a function as a reference voltage selecting unit described in the gist of the invention together with the upper decoding unit 34a of the decoder 3
4 has a function as an on / off means described in the gist of the invention, and a lower decoding part 34c of the decoder 34 functions as a staircase voltage selection means described in the gist of the invention. have.
【００３９】図４は、基準電圧Ｖ0〜Ｖ8の波形図、及び
書込み電圧の出力タイミング図である。基準電圧Ｖ0〜
Ｖ8は、それぞれ４段階に変化する階段状電圧波形を有
しており、隣り合う２つの基準電圧の電位差は、１つの
階段の電位差をＶstepとすると４×Ｓstep分に相当す
る。これら９種類の基準電圧Ｖ0〜Ｖ8の隣り合う８組の
うちの１組が上位デコードの結果に従って選択され、そ
の１組の基準電圧のうち低い方を第１の電位Ｖref1、高
い方を第２の電位Ｖref2として、Ｄ／Ａコンバータ１０
によるＤ／Ａ変換動作（中位デコードの結果に応じた変
換動作）を行う。このＤ／Ａ変換動作は、前記実施例に
おける第１〜第３の相補スイッチ１５〜１７のオン／オ
フ操作であり、図４（ｂ）のＤ／Ａ変換期間で行なわれ
る。FIG. 4 is a waveform diagram of the reference voltages V 0 to V 8 and a write voltage output timing diagram. Reference voltage V 0 ~
V 8 has a stepwise voltage waveform that changes in four steps, and the potential difference between two adjacent reference voltages corresponds to 4 × S step when the potential difference of one step is V step . One of the eight adjacent sets of these nine types of reference voltages V 0 to V 8 is selected according to the result of upper decoding, and the lower one of the reference voltages of the one set is the first potential V ref1 and the higher one. As the second potential V ref2 , the D / A converter 10
D / A conversion operation (conversion operation according to the result of middle-level decoding) is performed. This D / A conversion operation is an on / off operation of the first to third complementary switches 15 to 17 in the above embodiment, and is performed during the D / A conversion period of FIG. 4B.
【００４０】図４（ｂ）において、Ｄ／Ａ変換を行なっ
た後の第４のキャパシタ１４の一端側の電圧は、前式
（２）に示すように、中位デコードの結果に応じて変化
するとともに、第１の電位Ｖref1の階段波形に追随して
変化する。そして、信号ＡＰ、ＢＰの４つの立ち上がり
／立ち下がりタイミング（イ〜ニ）の１つが下位デコー
ドの結果で指定され、その指定されたタイミングで信号
ＯＥがアクティブになり、そのときの階段電圧が出力電
圧ＶＯＵＴ（液晶パネルへの書込み電圧）として取り出
される。In FIG. 4B, the voltage on the one end side of the fourth capacitor 14 after the D / A conversion is changed according to the result of the intermediate decoding, as shown in the above equation (2). At the same time, it changes following the staircase waveform of the first potential V ref1 . Then, one of the four rising / falling timings (a to d) of the signals AP and BP is designated by the result of the lower decoding, the signal OE becomes active at the designated timing, and the staircase voltage at that time is output. It is taken out as the voltage VOUT (writing voltage to the liquid crystal panel).
【００４１】タイミングの「イ」が指定（下位２ビット
→００）されれば、１段目の階段電圧（ベース電圧）が
書込み電圧として取り出され、「ロ」が指定（下位２ビ
ット→０１）されれば、２段目の階段電圧が取り出さ
れ、「ハ」が指定（下位２ビット→１０）されれば、３
段目の階段電圧が取り出され、「ニ」が指定（下位２ビ
ット→１１）されれば、４段目の階段電圧が取り出され
る。If "a" of the timing is designated (lower 2 bits → 00), the staircase voltage (base voltage) of the first stage is taken out as a write voltage, and "b" is designated (lower 2 bits → 01). If this is done, the staircase voltage of the second stage is extracted, and if “C” is designated (lower 2 bits → 10), then 3
If the staircase voltage of the fourth stage is taken out and "d" is designated (lower 2 bits → 11), the staircase voltage of the fourth stage is taken out.
【００４２】図５は、（ａ）Ｄ／Ａコンバータ１０の各
スイッチのオン／オフ動作タイミングチャート、（ｂ）
表示データの上位３ビットに応じて選択された隣り合う
１組の基準電圧（第１の電位Ｖref1、第２の電位
Ｖref2）波形図、及び、（ｃ）Ｄ／Ａコンバータ１０の
第４のキャパシタ１４の一端側の電圧波形図である。第
５のスイッチ２０のオン期間では、第１〜第３の相補ス
イッチ１５〜１７の符号ａを付したスイッチもすべてオ
ンになる。したがって、この期間では、第１〜第４のキ
ャパシタ１１〜１４がすべて両端ショートされるから、
これらのキャパシタ１１〜１４の電荷が０にリセットさ
れる。リセット期間を終えると、まず、第１〜第３の相
補スイッチ１５〜１７が入力データ（表示データの中位
３ビット）に応じてオンオフし、表示データの上位３ビ
ットに応じて選択された１組の基準電圧（Ｖref1、Ｖ
ref2）の間の電圧を選択する。選択対象の電圧は、前式
（２）より、「ΔＶref×１／８」から「ΔＶref×７／
８」までの７種類（正確にはＶref1を入れて８種類）の
電圧であり、この８種類の電圧の一つが第４のキャパシ
タ１４の電圧になる。次いで、Ｖref1の階段電圧の始ま
る手前で第４のスイッチ１８がオフし、第４のキャパシ
タ１４の電圧の保持期間が始まる。そして、この保持期
間において、Ｖref1の階段状の電位変化に追随して第４
のキャパシタ１４の一端側の電圧が変化し、その階段電
圧の１つが表示データの下位２ビットに応じて選択さ
れ、液晶パネルへの書込み電圧として出力される。FIG. 5A is a timing chart of ON / OFF operation of each switch of the D / A converter 10, and FIG.
Waveform diagram of a pair of adjacent reference voltages (first potential V ref1 , second potential V ref2 ) selected according to the upper 3 bits of the display data, and (c) fourth D / A converter 10 6 is a voltage waveform diagram on one end side of the capacitor 14 of FIG. During the ON period of the fifth switch 20, all the switches denoted by the symbol a of the first to third complementary switches 15 to 17 are also turned on. Therefore, in this period, the first to fourth capacitors 11 to 14 are all short-circuited at both ends,
The charges of these capacitors 11 to 14 are reset to zero. When the reset period ends, first, the first to third complementary switches 15 to 17 are turned on / off according to the input data (the middle 3 bits of the display data), and the selected 1 according to the upper 3 bits of the display data. A set of reference voltages (V ref1 , V
Select the voltage between ref2 ). Voltage selection subject prior equation (2), "ΔV ref × 1/8" from the "[Delta] V ref × 7 /
There are 7 types of voltages up to 8 "(more precisely, 8 types including V ref1 ), and one of these 8 types of voltages becomes the voltage of the fourth capacitor 14. Next, before the start of the step voltage of V ref1 , the fourth switch 18 is turned off, and the holding period of the voltage of the fourth capacitor 14 starts. Then, during this holding period, the fourth step follows the stepwise potential change of V ref1 .
The voltage on one end side of the capacitor 14 changes, and one of the staircase voltages is selected according to the lower 2 bits of the display data and is output as the write voltage to the liquid crystal panel.
【００４３】したがって、本実施例のデータドライバ３
０によれば、表示データの上位３ビットのデコード結果
に基づいて９種類の基準電圧の隣り合う組み合わせ（全
部で８組）のうちの１組を選択し、その１組の基準電圧
間の電位差（ΔＶref）を８分割して、その分割電圧を
元に表示データの中位３ビットをＤ／Ａ変換し、かつ、
そのＤ／Ａ変換結果を第１の電位Ｖref1の階段電圧で変
化させ、表示データの下位の２ビットのデコード結果で
階段電圧の１つを選択しているので、階段数を増やすこ
となく、しかも、基準電圧の数を高々１種類増やす程度
で、８組×８分割×４段＝２５６階調を得ることができ
る。Therefore, the data driver 3 of this embodiment
According to 0, one set is selected from the adjacent combinations of the 9 types of reference voltages (8 sets in total) based on the decoding result of the upper 3 bits of the display data, and the potential difference between the one set of reference voltages is selected. (ΔV ref ) is divided into eight, the middle 3 bits of the display data are D / A converted based on the divided voltage, and
Since the D / A conversion result is changed by the staircase voltage of the first potential V ref1 and one of the staircase voltages is selected by the decoding result of the lower 2 bits of the display data, without increasing the number of stairs, Moreover, 8 sets × 8 divisions × 4 stages = 256 gradations can be obtained by increasing the number of reference voltages by one at most.
【００４４】図６、図７は請求項１記載の発明に係るＤ
／Ａコンバータの他の実施例を示す図である。なお、上
記実施例（図１）と共通する構成要素には同一の符号を
付すとともにその説明を省略する。図６において、４０
は第６のスイッチ、４１は第５のキャパシタである。第
６のスイッチ４０は、第４のキャパシタ１４の他端側と
第１の電位Ｖref1との間に位置し、同他端側への同電位
の印加をオン／オフするものである。また、第５のキャ
パシタ４１は、その一端側が第４のキャパシタ１４の他
端側に接続され、他端側が所定の階段電圧ＶＲにされて
おり、第４のキャパシタ１４の他端側の電位を階段電圧
ＶＲによって変化させるものである。6 and 7 are D according to the invention described in claim 1.
It is a figure which shows the other Example of the / A converter. The same components as those in the above-described embodiment (FIG. 1) are designated by the same reference numerals and the description thereof will be omitted. In FIG. 6, 40
Is a sixth switch and 41 is a fifth capacitor. The sixth switch 40 is located between the other end of the fourth capacitor 14 and the first potential V ref1, and turns on / off the application of the same potential to the other end. The fifth capacitor 41 has one end connected to the other end of the fourth capacitor 14 and the other end set to a predetermined staircase voltage VR, so that the potential of the other end of the fourth capacitor 14 is It is changed by the step voltage VR.
【００４５】このように構成すると、第１の電位Ｖref1
及び第２の電位Ｖref2に階段電圧を使用する必要がなく
なる。したがって、すべての基準電圧Ｖ0〜Ｖ8を一定電
位にでき、基準電圧源を簡素化することができる。図７
は、本実施例に特有の部分だけを示すタイミングチャー
トである。なお、他の部分については、図５（ａ）及び
（ｃ）を参照のこと。第６のスイッチ４０のオン期間
は、リセット期間とＤ／Ａ変換期間とを含む期間であ
り、このオン期間の終了時点における第４のキャパシタ
１４の電圧は、表示データの上位３ビットと中位３ビッ
トに対応したものである。With this configuration, the first potential V ref1
And it is no longer necessary to use a staircase voltage for the second potential V ref2 . Therefore, all the reference voltages V 0 to V 8 can be set to a constant potential, and the reference voltage source can be simplified. Figure 7
[FIG. 7] is a timing chart showing only a part peculiar to this embodiment. For other parts, see FIGS. 5A and 5C. The ON period of the sixth switch 40 is a period including the reset period and the D / A conversion period, and the voltage of the fourth capacitor 14 at the end of the ON period is the upper 3 bits of the display data and the middle level. It corresponds to 3 bits.
【００４６】第６のスイッチ４０のオフ開始から若干遅
れて階段電圧ＶＲが変化し始めると、この変化に追随し
て、第４のキャパシタ１４の一端側の電圧が変化する。
この変化は、第１の電位Ｖref1と第２の電位Ｖref2に階
段電圧を用いた場合（すなわち図１の実施例）とまった
く同じである。したがって、図１の実施例と同様に、表
示データの下位２ビットに応じて出力スイッチ２１をオ
ンにすれば、第４のキャパシタ１４の一端側に現れる階
段電圧の１つを書込み電圧として取り出すことができ
る。When the staircase voltage VR starts to change with a slight delay after the sixth switch 40 is turned off, the voltage on the one end side of the fourth capacitor 14 changes following this change.
This change is exactly the same as when the step voltage is used for the first potential V ref1 and the second potential V ref2 (that is, the embodiment of FIG. 1). Therefore, as in the embodiment of FIG. 1, if the output switch 21 is turned on according to the lower 2 bits of the display data, one of the staircase voltages appearing at one end of the fourth capacitor 14 is taken out as the write voltage. You can
【００４７】なお、図８及び図９は、本実施例のＤ／Ａ
コンバータ１０′を用いたデータドライバ３０′の構成
図であり、それぞれ上記実施例の図２及び図３に対応す
るものである。上記実施例のデータドライバ３０との相
違は、すべての基準電圧Ｖ0〜Ｖ8を一定電位にしている
点、及び、階段電圧ＶＲを用いている点にある。8 and 9 show the D / A of this embodiment.
FIG. 4 is a configuration diagram of a data driver 30 ′ using a converter 10 ′, which corresponds to FIGS. 2 and 3 of the above embodiment, respectively. The difference from the data driver 30 of the above embodiment is that all the reference voltages V 0 to V 8 are set to a constant potential and that the staircase voltage VR is used.
【００４８】[0048]
【発明の効果】本発明のＤ／Ａコンバータによれば、第
ｎ＋１のキャパシタの他端側の電位（第１の電位又は第
２の電位）を微小操作することにより、キャパシタ数を
増やすことなく、出力電圧の分解能の向上を図ることが
できる。本発明のＤ／Ａコンバータを用いた液晶パネル
のデータドライバによれば、たとえば２５６階調を実現
する場合に、基準電圧の段数を４段（３２階調と同じ）
にできるばかりか、基準電圧の種類を９種類（３２階調
に比べて高々１種類の増加）に抑えることができ、回路
規模の大幅な増大を招くことなく、安価に多階調化を図
ることができる。According to the D / A converter of the present invention, the electric potential (first electric potential or second electric potential) on the other end side of the (n + 1) th capacitor is finely manipulated without increasing the number of capacitors. It is possible to improve the resolution of the output voltage. According to the data driver of the liquid crystal panel using the D / A converter of the present invention, when realizing 256 gradations, for example, the number of steps of the reference voltage is 4 (same as 32 gradations).
In addition to the above, the number of types of reference voltage can be suppressed to nine types (up to one type compared to 32 gray scales), and a large number of gray scales can be achieved inexpensively without causing a large increase in circuit scale. be able to.
【図１】本発明のＤ／Ａコンバータの構成図である。FIG. 1 is a configuration diagram of a D / A converter of the present invention.
【図２】図１のＤ／Ａコンバータを用いた液晶パネルの
データドライバのブロック図である。FIG. 2 is a block diagram of a data driver of a liquid crystal panel using the D / A converter of FIG.
【図３】図２の部分的な構成図である。FIG. 3 is a partial configuration diagram of FIG. 2.
【図４】図１のＤ／Ａコンバータを用いた液晶パネルの
データドライバのタイミングチャートである。4 is a timing chart of a data driver of a liquid crystal panel using the D / A converter of FIG.
【図５】液晶パネルのデータドライバに適用した場合の
図１のＤ／Ａコンバータのタイミングチャートである。5 is a timing chart of the D / A converter of FIG. 1 when applied to a data driver of a liquid crystal panel.
【図６】本発明のＤ／Ａコンバータの他の構成図であ
る。FIG. 6 is another configuration diagram of the D / A converter of the present invention.
【図７】図６の要部のタイミングチャートである。FIG. 7 is a timing chart of a main part of FIG.
【図８】図６のＤ／Ａコンバータを用いた液晶パネルの
データドライバのブロック図である。8 is a block diagram of a data driver of a liquid crystal panel using the D / A converter of FIG.
【図９】図８の部分的な構成図である。9 is a partial configuration diagram of FIG. 8. FIG.
【図１０】液晶パネルの構造図である。FIG. 10 is a structural diagram of a liquid crystal panel.
【図１１】液晶パネルのデータドライバの従来構成図で
ある。FIG. 11 is a conventional configuration diagram of a data driver of a liquid crystal panel.
【図１２】図１１のタイミングチャートである。FIG. 12 is a timing chart of FIG.
Ｖref1：第１の電位 Ｖref2：第２の電位 Ｖ0〜Ｖ8：基準電圧 ＶＯＵＴ：出力電圧（書込み電圧） １１：第１のキャパシタ １２：第２のキャパシタ １３：第３のキャパシタ（第ｎのキャパシタ） １４：第４のキャパシタ（第ｎ＋１のキャパシタ） １５：第１の相補スイッチ １６：第２の相補スイッチ １７：第３の相補スイッチ（第ｎの相補スイッチ） １８：第４のスイッチ（第ｎ＋１のスイッチ） １９：第５のスイッチ（第ｎ＋２のスイッチ） ３４ａ：上位デコード部（基準電圧選択手段） ３４ｂ：中位デコード部（オン／オフ手段） ３４ｃ：下位デコード部（階段電圧選択手段） ３５ａ：電源選択部（基準電圧選択手段）V ref1 : First potential V ref2 : Second potential V 0 to V 8 : Reference voltage VOUT: Output voltage (writing voltage) 11: First capacitor 12: Second capacitor 13: Third capacitor (third capacitor n capacitor) 14: fourth capacitor (n + 1th capacitor) 15: first complementary switch 16: second complementary switch 17: third complementary switch (nth complementary switch) 18: fourth switch (N + 1st switch) 19: Fifth switch (n + 2th switch) 34a: Upper decoding section (reference voltage selecting means) 34b: Middle decoding section (on / off means) 34c: Lower decoding section (staircase voltage selection) Means) 35a: Power source selection section (reference voltage selection means)
Claims (3)
……、２n-1倍の容量を持つ第１〜第ｎまでのｎ個のキ
ャパシタの一端を共通に接続し、 それぞれの他端を第１〜第ｎまでの相補スイッチを介し
て第１の電位及び第２の電位に接続するとともに、 前記ｎ個のキャパシタの一端を第ｎ＋１のスイッチを介
して基準容量の第ｎ＋１のキャパシタと第ｎ＋２のスイ
ッチの一端に接続し、かつ、 該第ｎ＋１のキャパシタの他端を前記第１の電位又は第
２の電位に接続したことを特徴とするＤ／Ａコンバー
タ。Each 2 0 times the 1. A reference capacity, 2 1-fold,
... One end of the first to n-th capacitors having a capacity of 2 n-1 times is commonly connected, and the other end of each of the first to n-th capacitors is connected through the first to the n-th complementary switches. Of the n capacitors and one end of the (n + 1) th capacitor of the reference capacitance and one end of the (n + 2) th switch through the (n + 1) th switch, and the (n + 1) th switch. The D / A converter in which the other end of the capacitor is connected to the first potential or the second potential.
て、階段状の電圧波形を有する複数の基準電圧のうちの
隣接する２つの基準電圧を選択する基準電圧選択手段
と、 該２つの基準電圧を第１の電位と第２の電位とする請求
項１記載のＤ／Ａコンバータと、 該Ｄ／Ａコンバータの第ｎ＋１のスイッチをオンにした
状態で、前記表示データの中位ビットに従って、該Ｄ／
Ａコンバータのｎ個の相補スイッチをオン／オフするオ
ン／オフ手段と、 該Ｄ／Ａコンバータの第ｎ＋１のスイッチをオフにした
状態で、前記表示データの下位ビットに従って、前記第
１の電位又は第２の電位の階段電圧の１つを選択する階
段電圧選択手段とを備え、 前記階段電圧選択手段によって選択された電圧を液晶パ
ネルへの書込み電圧とすることを特徴とする液晶パネル
のデータドライバ。2. A reference voltage selecting means for selecting two adjacent reference voltages among a plurality of reference voltages having a stepwise voltage waveform according to upper bits of display data in pixel units, and the two reference voltages. The D / A converter according to claim 1, wherein the first potential and the second potential are set, and the D / A converter according to the middle bit of the display data in a state in which the (n + 1) th switch of the D / A converter is turned on. /
On / off means for turning on / off the n complementary switches of the A converter, and in a state where the (n + 1) th switch of the D / A converter is turned off, according to the lower bit of the display data, the first potential or A data driver for a liquid crystal panel, comprising: a staircase voltage selecting unit that selects one of the staircase voltages having a second potential, wherein the voltage selected by the staircase voltage selecting unit is used as a write voltage to the liquid crystal panel. .
タの第ｎ＋１のキャパシタの他端の電位を所定の階段電
圧に応じて変化させるようにしたことを特徴とする請求
項２記載の液晶パネルのデータドライバ。3. The liquid crystal according to claim 2, wherein the reference voltage is set to a constant potential, and the potential at the other end of the (n + 1) th capacitor of the D / A converter is changed according to a predetermined step voltage. Panel data driver.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19506794A JPH0865164A (en) | 1994-08-19 | 1994-08-19 | D/a converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19506794A JPH0865164A (en) | 1994-08-19 | 1994-08-19 | D/a converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0865164A true JPH0865164A (en) | 1996-03-08 |
Family
ID=16335011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19506794A Withdrawn JPH0865164A (en) | 1994-08-19 | 1994-08-19 | D/a converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0865164A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156641A (en) * | 1999-08-16 | 2001-06-08 | Semiconductor Energy Lab Co Ltd | Digital/analog conversion circuit |
| KR100570160B1 (en) * | 1998-03-24 | 2006-04-12 | 세이코 엡슨 가부시키가이샤 | Digital driver circuit for electro-optical device and electro-optical device having the digital driver circuit |
| US7495594B2 (en) | 2006-09-29 | 2009-02-24 | Epson Imaging Devices Corporation | D/A converter and liquid crystal display device |
| JP2009276763A (en) * | 2008-04-16 | 2009-11-26 | Nec Lcd Technologies Ltd | Image display device having memory property, driving control device and driving method to be used for the same |
| JP2017203983A (en) * | 2016-05-06 | 2017-11-16 | 株式会社半導体エネルギー研究所 | Semiconductor device, system, and operation method |
-
1994
- 1994-08-19 JP JP19506794A patent/JPH0865164A/en not_active Withdrawn
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |