JPH0865164A - D/a converter - Google Patents
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- JPH0865164A JPH0865164A JP19506794A JP19506794A JPH0865164A JP H0865164 A JPH0865164 A JP H0865164A JP 19506794 A JP19506794 A JP 19506794A JP 19506794 A JP19506794 A JP 19506794A JP H0865164 A JPH0865164 A JP H0865164A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、D/A(ディジタル/
アナログ)コンバータに関し、特に、多階調表示のTF
T(Thin Film Transistor;薄膜トランジスタ)液晶パ
ネル用データドライバに用いて好適なキャパシタ・アレ
イ型のD/Aコンバータに関する。TFT液晶パネルに
代表されるフラットパネル・ディスプレイは薄型軽量、
省電力である特徴からワープロや可搬型のパソコン等の
表示装置に多用されているが、CRT型ディスプレイに
比べてコストが高い欠点があり、特に、64階調を越え
る多階調のものは、その価格が普及の妨げになってい
る。BACKGROUND OF THE INVENTION The present invention is a digital / digital (digital / digital)
Analog) converter, especially TF for multi-gradation display
The present invention relates to a capacitor array type D / A converter suitable for use in a data driver for a T (Thin Film Transistor) liquid crystal panel. Flat panel displays typified by TFT liquid crystal panels are thin and lightweight,
Although it is widely used for display devices such as word processors and portable personal computers due to its power-saving feature, it has the drawback of being higher in cost than CRT-type displays. The price hinders the spread.
【0002】[0002]
【従来の技術】図10はTFT液晶パネルの構造図であ
る。TFT液晶パネルは、多数本のデータ・バスライン
1及びスキャン・バスライン2を交差状に配列するとと
もに、各交差点にTFT3及び画素電極4を形成したT
FT基板5と、全面に一様の共通電極(図示略)を形成
し、前記TFT基板5に対向して配置された対向基板6
とを有し、これら2枚の基板5、6間に液晶を挟み込ん
で構成する。2. Description of the Related Art FIG. 10 is a structural diagram of a TFT liquid crystal panel. In the TFT liquid crystal panel, a large number of data bus lines 1 and scan bus lines 2 are arranged in an intersecting manner, and TFTs 3 and pixel electrodes 4 are formed at each intersection.
An FT substrate 5 and a counter substrate 6 on which a uniform common electrode (not shown) is formed on the entire surface and which is arranged to face the TFT substrate 5.
And a liquid crystal is sandwiched between these two substrates 5 and 6.
【0003】スキャン・バスライン2を線順次に選択し
て所定のオン電圧を印加すると、選択されたスキャン・
バスライン2につながる1行分のTFT3がすべてオン
し、このオン状態のTFT3を介してその時点のデータ
・バスライン1上の電圧(表示電圧)が画素電極4に書
き込まれ、画素電極4と共通電極間の液晶の透過率が変
化して、書込み電圧(画素電極4と共通電極間の電位
差)に応じた表示階調が得られる。When the scan bus lines 2 are line-sequentially selected and a predetermined ON voltage is applied, the selected scan
All the TFTs 3 for one row connected to the bus line 2 are turned on, and the voltage (display voltage) on the data bus line 1 at that time is written into the pixel electrode 4 through the TFT 3 in the on state, and The liquid crystal transmittance between the common electrodes changes, and a display gradation corresponding to the writing voltage (potential difference between the pixel electrode 4 and the common electrode) is obtained.
【0004】ここで、N階調を実現する最も基本的な手
法は、N種類の基準電圧を用意し、表示データの階調に
応じてその中の1つを選択するというものである。しか
しながら、この手法では、階調数に比例して基準電圧発
生回路が大規模化するので、8ないしは16階調程度ま
でが限界である。図11は、16階調を越える従来の多
階調手法の原理図である。この従来例では、階段状の基
準電圧を利用して32階調表示を実現している。The most basic method for realizing N gradations is to prepare N kinds of reference voltages and select one of them according to the gradation of display data. However, in this method, since the reference voltage generating circuit becomes large in scale in proportion to the number of gradations, the limit is about 8 to 16 gradations. FIG. 11 is a principle diagram of a conventional multi-gradation method that exceeds 16 gradations. In this conventional example, 32-gradation display is realized using a stepwise reference voltage.
【0005】7は表示データを格納するデータメモリ、
8は表示データをデコードするデコーダ、9はデコーダ
8のデコード結果に従って8種類の基準電圧V0〜V7の
1つを選択するとともに、その選択された基準電圧の階
段の1つを選択するアナログスイッチ部である。なお、
ここでは、説明の簡略化のために、表示データの1画素
分(5ビット)だけを示してある。7 is a data memory for storing display data,
Reference numeral 8 is a decoder for decoding display data, and 9 is an analog for selecting one of eight kinds of reference voltages V 0 to V 7 according to the decoding result of the decoder 8 and also for selecting one of the steps of the selected reference voltage. It is a switch part. In addition,
Here, for simplification of description, only one pixel (5 bits) of the display data is shown.
【0006】8種類の基準電圧V0〜V7は、図12
(a)に示すように、それぞれ4段の階段を有する階段
状電圧である。このような構成において、表示データの
上位3ビットで基準電圧V0〜V7の1つを選択し、さら
に、選択された基準電圧の階段の1つを下位2ビットで
選択する。信号AP及びBPは階段の選択タイミング信
号である。この信号AP及びBPの立ち上がりタイミン
グと立ち下がりタイミングは、図12(b)に示すよう
に、4つの階段のそれぞれに一致しており、表示データ
の下位2ビットの組み合わせに応じていずれか1つのタ
イミングを指定する。The eight types of reference voltages V 0 to V 7 are shown in FIG.
As shown in (a), each stepwise voltage has four steps. In such a configuration, one of the reference voltages V 0 to V 7 is selected by the upper 3 bits of the display data, and further one of the steps of the selected reference voltage is selected by the lower 2 bits. The signals AP and BP are stair selection timing signals. The rising timing and the falling timing of the signals AP and BP match each of the four steps as shown in FIG. 12B, and one of them is selected according to the combination of the lower 2 bits of the display data. Specify the timing.
【0007】これによれば、基準電圧の種類に階段の段
数を乗じた数の階調、すなわち8種類×4段=32階調
を得ることができる。According to this, it is possible to obtain gradations of a number obtained by multiplying the kind of reference voltage by the number of steps of stairs, that is, 8 kinds × 4 steps = 32 gradations.
【0008】[0008]
【発明が解決しようとする課題】しかしながら、かかる
階段状の基準電圧を利用した手法で、たとえば、64階
調を実現しようとすると、階段を2倍の8段にするか、
又は、基準電圧を2倍の16種類にする必要があるが、
前者はタイミング的に無理(1水平期間の限られた時間
内では4段が限界)であり、また、後者は基準電圧発生
回路の規模増大を招くから、必然的に価格アップが避け
られないという問題点がある。However, in order to realize, for example, 64 gradations by the method using the stepwise reference voltage, the number of steps is doubled to 8 steps, or
Or, it is necessary to double the reference voltage to 16 types,
The former is impractical in terms of timing (4 stages are limited within a limited period of one horizontal period), and the latter causes an increase in the scale of the reference voltage generation circuit, so that price increase is inevitably inevitable. There is a problem.
【0009】[0009]
【目的】そこで、本発明は、多階調表示のTFT液晶パ
ネル用データドライバに用いて好適なキャパシタ・アレ
イ型のD/Aコンバータを提供することを目的とする。It is therefore an object of the present invention to provide a capacitor array type D / A converter suitable for use in a data driver for a TFT liquid crystal panel for multi-gradation display.
【0010】[0010]
【課題を解決するための手段】本発明のD/Aコンバー
タは、基準容量に対してそれぞれ20倍、21倍、……、
2n-1倍の容量を持つ第1〜第nまでのn個のキャパシ
タの一端を共通に接続し、それぞれの他端を第1〜第n
までの相補スイッチを介して第1の電位及び第2の電位
に接続するとともに、前記n個のキャパシタの一端を第
n+1のスイッチを介して基準容量の第n+1のキャパ
シタと第n+2のスイッチの一端に接続し、かつ、該第
n+1のキャパシタの他端を前記第1の電位又は第2の
電位に接続したことを特徴とする。D / A converter of the present invention, in order to solve the problems] are each 2 0 times the reference capacitance, 2 x 1, ...,
One end of each of the first to nth capacitors having a capacity of 2 n-1 times is connected in common, and the other end is connected to the first to nth capacitors.
To the first potential and the second potential via complementary switches up to, and one end of the n capacitors is connected to the (n + 1) th capacitor of the reference capacitance and one end of the (n + 2) th switch via the (n + 1) th switch. And the other end of the (n + 1) th capacitor is connected to the first potential or the second potential.
【0011】また、本発明の液晶パネルのデータドライ
バは、画素単位の表示データの上位ビットに従って、階
段状の電圧波形を有する複数の基準電圧のうちの隣接す
る2つの基準電圧を選択する基準電圧選択手段と、該2
つの基準電圧を第1の電位と第2の電位とする請求項1
記載のD/Aコンバータと、該D/Aコンバータの第n
+1のスイッチをオンにした状態で、前記表示データの
中位ビットに従って、該D/Aコンバータのn個の相補
スイッチをオン/オフするオン/オフ手段と、該D/A
コンバータの第n+1のスイッチをオフにした状態で、
前記表示データの下位ビットに従って、前記第1の電位
又は第2の電位の階段電圧の1つを選択する階段電圧選
択手段とを備え、前記階段電圧選択手段によって選択さ
れた電圧を液晶パネルへの書込み電圧とすることを特徴
とする。Further, the data driver of the liquid crystal panel of the present invention is a reference voltage for selecting two adjacent reference voltages among a plurality of reference voltages having a stepwise voltage waveform according to the upper bits of the display data in pixel units. Selection means and the 2
The two reference voltages are a first potential and a second potential.
The D / A converter described, and the n-th D / A converter
ON / OFF means for turning on / off the n complementary switches of the D / A converter according to the middle bit of the display data in a state where the +1 switch is turned on, and the D / A.
With the (n + 1) th switch of the converter turned off,
A step voltage selection means for selecting one of the step voltages of the first potential or the second potential according to the lower bit of the display data, and the voltage selected by the step voltage selection means is supplied to the liquid crystal panel. It is characterized in that the write voltage is used.
【0012】又は、基準電圧を一定電位にし、D/Aコ
ンバータの第n+1のキャパシタの他端の電位を所定の
階段電圧に応じて変化させるようにしたことを特徴とす
る。Alternatively, the reference voltage is set to a constant potential, and the potential at the other end of the (n + 1) th capacitor of the D / A converter is changed according to a predetermined staircase voltage.
【0013】[0013]
【作用】本発明のD/Aコンバータでは、第n+1のス
イッチをオフにすると、相補スイッチのオン/オフの組
み合わせに応じた電圧が第n+1のキャパシタに保持さ
れる。そして、その状態のまま、該キャパシタの他端側
の電位(第1の電位又は第2の電位)を変化させると、
該キャパシタの一端側の電圧(出力電圧)がその変化に
応答して増減変化する。In the D / A converter of the present invention, when the (n + 1) th switch is turned off, the voltage corresponding to the ON / OFF combination of the complementary switches is held in the (n + 1) th capacitor. Then, if the potential (first potential or second potential) on the other end side of the capacitor is changed in that state,
The voltage (output voltage) on one end side of the capacitor increases or decreases in response to the change.
【0014】したがって、該キャパシタの他端側の電位
(第1の電位又は第2の電位)を微小操作することによ
り、キャパシタ数を増やすことなく、出力電圧の分解能
の向上を図ることができる。また、本発明の液晶パネル
のデータドライバでは、たとえば、256階調を得る場
合、1画素分8ビットの表示データの上位3ビットに従
って、9種類の基準電圧の隣り合う組み合わせ(全部で
「8組」)のうちの1組を選択し、次いで、同表示デー
タの中位3ビットに従って、相補スイッチのオン/オフ
を制御し(1組の基準電圧の電位差を「8分割」したう
ちの電圧の一つを選択し)、最後に、同表示データの下
位2ビットに従って、第1又は第2の電位の「4段」の
階段電圧の一つを選択することにより、8組×8分割×
4段=256階調が得られる。Therefore, by finely manipulating the potential (first potential or second potential) on the other end side of the capacitor, the resolution of the output voltage can be improved without increasing the number of capacitors. Further, in the data driver of the liquid crystal panel of the present invention, for example, when 256 gradations are to be obtained, adjacent combinations of nine types of reference voltages (“8 sets in total” according to the upper 3 bits of 8-bit display data for one pixel )), Then control ON / OFF of the complementary switches according to the middle 3 bits of the same display data (the voltage difference among the voltages obtained by dividing the potential difference of one set of reference voltages into “8 divisions”). 8) × 8 divisions × by selecting one of the “4 steps” staircase voltage of the first or second potential according to the lower 2 bits of the same display data.
4 steps = 256 gradations are obtained.
【0015】したがって、基準電圧の段数を4段(32
階調と同じ)にできるばかりか、基準電圧の種類を9種
類(32階調に比べて高々1種類の増加)に抑えること
ができ、回路規模の大幅な増大を招くことなく、安価に
多階調化を図ることができる。又は、第n+1のキャパ
シタの他端の電圧を所定の階段電圧で変化させるように
すれば、基準電圧に階段電圧を重畳する必要がなくな
り、基準電圧源を簡素化できるから好ましい。Therefore, the number of stages of the reference voltage is 4 (32
The number of reference voltages can be reduced to 9 (increased by one at most compared to 32 gradations), and a large increase in circuit scale can be achieved at a low cost. Gradation can be achieved. Alternatively, it is preferable to change the voltage at the other end of the (n + 1) th capacitor by a predetermined step voltage because it is not necessary to superimpose the step voltage on the reference voltage and the reference voltage source can be simplified.
【0016】[0016]
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図1は請求項1記載の発明に係るD/Aコンバー
タの一実施例を示す図である。この図において、10は
nビットの入力データをアナログ電圧に変換するキャパ
シタ・アレイ型のD/Aコンバータである。なお、説明
の簡単化のために、n=3としているが、これに限定さ
れるものではない。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing an embodiment of a D / A converter according to the invention described in claim 1. In the figure, reference numeral 10 is a capacitor array type D / A converter for converting n-bit input data into an analog voltage. Although n = 3 is set for simplification of description, the present invention is not limited to this.
【0017】11〜14はそれぞれキャパシタであり、
キャパシタ11は第1のキャパシタに相当し、キャパシ
タ12は第2のキャパシタに相当し、キャパシタ13は
第3のキャパシタ(第nのキャパシタ)に相当し、キャ
パシタ14は第4のキャパシタ(第n+1のキャパシ
タ)に相当する。15〜17はそれぞれ第1〜第3(第
n)の相補スイッチであり、各相補スイッチ15〜17
は、一方がオンのときに他方がオフとなる一対のスイッ
チ(同一の符号にa、bを付けて識別する)を有してい
る。11 to 14 are capacitors,
The capacitor 11 corresponds to the first capacitor, the capacitor 12 corresponds to the second capacitor, the capacitor 13 corresponds to the third capacitor (nth capacitor), and the capacitor 14 corresponds to the fourth capacitor (n + 1th capacitor). Equivalent to a capacitor). Reference numerals 15 to 17 denote first to third (nth) complementary switches, respectively.
Has a pair of switches (identified by adding a and b to the same symbol) in which one is on and the other is off.
【0018】18は第4のスイッチ(第n+1のスイッ
チ)、19は第5のスイッチ(第n+2のスイッチ)、
20はバッファ、21は出力スイッチである。ここで、
第1〜第4のキャパシタ11〜14の容量値は、第4の
キャパシタ14の容量値を1C(Cは任意の基準容量)
とすると、第1のキャパシタ11の容量値は1C、第2
のキャパシタ12の容量値は2C、第3のキャパシタ1
3の容量値は4Cである。すなわち、基準容量Cに対し
て、それぞれ20倍、21倍、2 2倍(2n-1倍)の容量値
を有している。Reference numeral 18 denotes a fourth switch (n + 1th switch).
H), 19 is a fifth switch (n + 2th switch),
Reference numeral 20 is a buffer, and 21 is an output switch. here,
The capacitance values of the first to fourth capacitors 11 to 14 are
The capacitance value of the capacitor 14 is 1C (C is an arbitrary reference capacitance)
Then, the capacitance value of the first capacitor 11 is 1C,
The capacitance value of the capacitor 12 is 2C, and the third capacitor 1
The capacitance value of 3 is 4C. That is, with respect to the reference capacitance C
2 each02 times12 times 2Double (2n-1Capacity)
have.
【0019】次に、各要素の接続関係を説明すると、第
1〜第3までの3個のキャパシタ11〜13の一端は共
通に接続され、これらのキャパシタ11〜13の各他端
は、それぞれ第1〜第3の相補スイッチ15〜17を介
して第1の電位Vref1と第2の電位Vref2に接続されて
いる。具体的には、第1のキャパシタ11の他端は、第
1の相補スイッチ15の一方のスイッチ15aを介して
第1の電位Vref1に接続されるとともに、他方のスイッ
チ15bを介して第2の電位Vref2に接続され、また、
第2のキャパシタ12の他端は、第2の相補スイッチ1
6の一方のスイッチ16aを介して第1の電位Vref1に
接続されるとともに、他方のスイッチ16bを介して第
2の電位Vref2に接続され、さらに、第3のキャパシタ
13の他端は、第3の相補スイッチ17の一方のスイッ
チ17aを介して第1の電位Vre f1に接続されるととも
に、他方のスイッチ17bを介して第2の電位Vref2に
接続されている。Next, the connection relation of each element will be explained. One ends of the three capacitors 11 to 13 are commonly connected, and the other ends of these capacitors 11 to 13 are respectively connected. It is connected to the first potential V ref1 and the second potential V ref2 via the first to third complementary switches 15 to 17. Specifically, the other end of the first capacitor 11 is connected to the first potential V ref1 via one switch 15a of the first complementary switch 15 and is connected to the second potential V ref1 via the other switch 15b. Connected to the potential V ref2 of
The other end of the second capacitor 12 is connected to the second complementary switch 1
6 is connected to the first potential V ref1 via one switch 16a and is connected to the second potential V ref2 via the other switch 16b, and the other end of the third capacitor 13 is It is connected to a first potential V re f1 through one of the switches 17a of the third complementary switch 17, is connected to the second potential V ref2 through the other switch 17b.
【0020】前記3個のキャパシタ11〜13の一端
は、第4のスイッチ18を介して第4のキャパシタ14
と第5のスイッチ19の一端に接続され、これら第4の
キャパシタと第5のスイッチ19の他端は、第1の電位
Vref1(又は第2の電位Vref2でもよい)に接続されて
いる。第4のキャパシタ14の一端側の電圧は、バッフ
ァ20及び出力スイッチ21を介し出力電圧VOUTと
して外部に取り出される。なお、OEはアウトプットイ
ネーブル信号であり、この信号OEがアクティブ(便宜
的にハイアクティブ)になったときに、第4のキャパシ
タ14の一端側の電圧がVOUTとして取り出される。One end of each of the three capacitors 11 to 13 is connected to a fourth capacitor 14 via a fourth switch 18.
And the other end of the fourth capacitor and the fifth switch 19 are connected to the first potential V ref1 (or the second potential V ref2 ). . The voltage on the one end side of the fourth capacitor 14 is taken out as an output voltage VOUT via the buffer 20 and the output switch 21. Note that OE is an output enable signal, and when this signal OE becomes active (highly active for convenience), the voltage on the one end side of the fourth capacitor 14 is taken out as VOUT.
【0021】このような構成において、nビット(ここ
では3ビット)の入力データは、第1〜第3の相補スイ
ッチ15〜17のオン/オフに用いられる。具体的に
は、3ビットの入力データのうちの下位ビット(重み値
が20のビット)は第1の相補スイッチ15のオン/オ
フ用、同中位ビット(重み値が21のビット)は第2の
相補スイッチ16のオン/オフ用、同上位ビット(重み
値が22すなわち2n-1のビット)は第3の相補スイッチ
17のオン/オフ用である。In such a configuration, n-bit (here, 3 bits) input data is used to turn on / off the first to third complementary switches 15 to 17. Specifically, the lower bits (bits having a weight value of 2 0 ) of the 3-bit input data are for turning on / off the first complementary switch 15 and the same middle bits (bits having a weight value of 2 1 ). Is for turning on / off the second complementary switch 16, and the upper bits (bits having a weight value of 2 2 or 2 n-1 ) are for turning on / off the third complementary switch 17.
【0022】第1〜第3の相補スイッチ15〜17は、
符号a、bを付した一対のスイッチで構成されており、
入力データのビットの値が0であれば一方のスイッチが
オンし、1であれば他方のスイッチがオフするようにな
っている。ここでは、ビットの値が0のときに符号aを
付したスイッチがオンし、ビットの値が1のときに符号
bを付したスイッチがオンするものとする。The first to third complementary switches 15 to 17 are
It is composed of a pair of switches with reference numerals a and b,
When the value of the bit of the input data is 0, one switch is turned on, and when it is 1, the other switch is turned off. Here, it is assumed that when the bit value is 0, the switch denoted by the symbol a is turned on, and when the bit value is 1, the switch denoted by the symbol b is turned on.
【0023】すなわち、入力データが[000(2)]の
とき(以下)には、スイッチ15a、16a及び17
aがオンし、[001(2)]のとき(以下)には、ス
イッチ15b、16a及び17aがオンし、[010
(2)]のとき(以下)には、スイッチ15a、16b
及び17aがオンし、[011(2)]のとき(以下)
には、スイッチ15b、16b及び17aがオンし、
[100(2)]のとき(以下)には、スイッチ15
a、16a及び17bがオンし、[101(2)]のとき
(以下)には、スイッチ15b、16a及び17bが
オンし、[110(2)]のとき(以下)には、スイッ
チ15a、16b及び17bがオンし、[111(2)]
のとき(以下)には、スイッチ15b、16b及び1
7bがオンする。That is, when the input data is [000 (2) ] (below), the switches 15a, 16a and 17
When a is on and [001 (2) ] (below), the switches 15b, 16a and 17a are on and [010
(2) ] (below), switches 15a, 16b
And 17a are turned on and [011 (2) ] (below)
Switches 15b, 16b and 17a are turned on.
When [100 (2) ] (or less), switch 15
When a, 16a and 17b are turned on and [101 (2) ] (below), switches 15b, 16a and 17b are turned on, and when [110 (2) ] (below), switch 15a, 16b and 17b turn on, [111 (2) ]
When (below), switches 15b, 16b and 1
7b turns on.
【0024】これらスイッチのオンの組み合わせのそれ
ぞれについて、第1〜第3のキャパシタ11〜13の他
端側の電位を見てみると、[000(2)]では、第1
〜第3のキャパシタ11〜13に第1の電位Vref1が加
えられ、[001(2)]では、第2のキャパシタ12
及び第3のキャパシタ13に第1の電位Vref1が加えら
れるとともに、第1のキャパシタ11に第2の電位V
ref2が加えられ、[010(2)]では、第1のキャパ
シタ11及び第3のキャパシタ13に第1の電位Vref1
が加えられるとともに、第2のキャパシタ12に第2の
電位Vref2が加えられ、[011(2)]では、第3の
キャパシタ13に第1の電位Vref1が加えられるととも
に、第1のキャパシタ11及び第2のキャパシタ12に
第2の電位Vref2が加えられ、[100(2)]では、
第1のキャパシタ11及び第2のキャパシタ12に第1
の電位Vref1が加えられるとともに、第3のキャパシタ
13に第2の電位Vref2が加えられ、[101(2)]
では、第2のキャパシタ12に第1の電位Vref1が加え
られるとともに、第1のキャパシタ11及び第3のキャ
パシタ13に第2の電位Vref2が加えられ、[110
(2)]では、第1のキャパシタ11に第1の電位Vref1
が加えられるとともに、第2のキャパシタ12及び第3
のキャパシタ13に第2の電位Vref2が加えられ、
[111(2)]では、第1〜第3のキャパシタ11〜1
3に第1の電位Vref1が加えられる。Looking at the potentials on the other end sides of the first to third capacitors 11 to 13 for each of the combinations of turning on of these switches, in [000 (2) ], the first
~ The first potential V ref1 is applied to the third capacitors 11 to 13, and at [001 (2) ] the second capacitor 12
And the first potential V ref1 is applied to the third capacitor 13 and the second potential V ref1 is applied to the first capacitor 11.
ref2 is added, and at [010 (2) ], the first potential V ref1 is applied to the first capacitor 11 and the third capacitor 13.
Is added, the second potential V ref2 is applied to the second capacitor 12, and in [011 (2) ], the first potential V ref1 is applied to the third capacitor 13 and the first capacitor V ref2 is added. The second potential V ref2 is applied to 11 and the second capacitor 12, and at [100 (2) ],
The first capacitor 11 and the second capacitor 12 have a first
With potential V ref1 is applied, the second potential V ref2 is applied to the third capacitor 13, [101 (2)]
Then, the first potential V ref1 is applied to the second capacitor 12, and the second potential V ref2 is applied to the first capacitor 11 and the third capacitor 13, and [110
(2) ], the first potential V ref1 is applied to the first capacitor 11.
Is added to the second capacitor 12 and the third capacitor
A second potential V ref2 is applied to the capacitor 13 of
In [111 (2) ], the first to third capacitors 11 to 1
A first potential V ref1 is applied to 3.
【0025】いま、第1〜第3の相補スイッチ15〜1
7のスイッチ15a、16a及び17aをオン(すなわ
ち入力データを[000(2)])にし、かつ、第4のス
イッチ18と第5のスイッチをオンにすると、すべての
キャパシタ(第1〜第4のキャパシタ11〜14)の両
端がショートされ、保持電荷が0にリセットされる。こ
のリセット動作の後に入力データを、たとえば、上記
の[001(2)]にすると、第1のキャパシタ11の他
端に第2の電位Vref2が加えられるとともに、他のキャ
パシタ(第2、第3及び第4のキャパシタ12、13、
14)の他端に第1の電位Vref1が加えられる。その結
果、Vref2→第1のキャパシタ11→第4のキャパシタ
14→Vref1といった閉回路が形成される。このとき、
第4のキャパシタ14には、第2及び第3のキャパシタ
12、13が並列に接続されるが、その並列合成容量
は、第2、第3及び第4のキャパシタ12、13、14
の容量値の合計であるから、第2のキャパシタ12の容
量値2C+第3のキャパシタ13の容量値4C+第4の
キャパシタ14の容量値1C=7Cになる。すなわち、
入力データを[001(2)]にしたときには、Vref1と
Vref2の電位差(以下「ΔVref」)が第1のキャパシ
タ11の容量値1Cと上記の合成容量値7Cとに配分さ
れることになる。Now, the first to third complementary switches 15 to 1
When the switches 15a, 16a and 17a of No. 7 are turned on (that is, the input data is [000 (2) ]) and the fourth switch 18 and the fifth switch are turned on, all the capacitors (first to fourth Both ends of the capacitors 11 to 14) are short-circuited, and the retained charge is reset to zero. When the input data is set to, for example, [001 (2) ] described above after this reset operation, the second potential V ref2 is applied to the other end of the first capacitor 11 and the other capacitors (second, second The third and fourth capacitors 12, 13,
The first potential V ref1 is applied to the other end of 14). As a result, a closed circuit such as V ref2 → first capacitor 11 → fourth capacitor 14 → V ref1 is formed. At this time,
The second and third capacitors 12 and 13 are connected in parallel to the fourth capacitor 14, and the parallel combined capacitance thereof is the second, third and fourth capacitors 12, 13 and 14.
Is the sum of the capacitance values of the second capacitor 12, the capacitance value 2C of the second capacitor 12 + the capacitance value 4C of the third capacitor 13 + the capacitance value 1C of the fourth capacitor 14 = 7C. That is,
When the input data is set to [001 (2) ], the potential difference between V ref1 and V ref2 (hereinafter, “ΔV ref ”) should be distributed to the capacitance value 1C of the first capacitor 11 and the combined capacitance value 7C. become.
【0026】ここで、直列接続されたキャパシタに蓄え
られる電荷Qは互いに等しいから、第1のキャパシタ1
1の両端電圧をV1、第4のキャパシタ14の両端電圧
をV2とすると、V1=Q/1C,V2=Q/7Cとな
り、ΔVref=V1+V2であるから、ΔVref=Q/1C
+Q/7Cとなる。したがって、のとき([001
(2)])の第4のキャパシタ14には、ΔVrefの1/8
が配分されることになる。Since the charges Q stored in the capacitors connected in series are equal to each other, the first capacitor 1
If the voltage across 1 is V 1 and the voltage across the fourth capacitor 14 is V 2 , then V 1 = Q / 1C, V 2 = Q / 7C, and ΔV ref = V 1 + V 2. Therefore , ΔV ref = Q / 1C
It becomes + Q / 7C. Therefore, when ((001
(2) ]) has a fourth capacitor 14 with a 1/8 of ΔV ref
Will be distributed.
【0027】と同様に、他の〜の組み合わせも考
えてみると、([010(2)])のときには、ΔVref
=Q/2C+Q/6Cとなり、第4のキャパシタ14に
はΔVrefの2/8が配分されることになる。([0
11(2)])のときには、ΔVref=Q/3C+Q/5C
となり、第4のキャパシタ14にはΔVrefの3/8が
配分されることになる。([100(2)])のときに
は、ΔVref=Q/4C+Q/4Cとなり、第4のキャ
パシタ14にはΔVrefの4/8が配分されることにな
る。([101(2)])のときには、ΔVref=Q/5
C+Q/3Cとなり、第4のキャパシタ14にはΔV
refの5/8が配分されることになる。([11
0(2)])のときには、ΔVref=Q/6C+Q/2Cと
なり、第4のキャパシタ14にはΔVrefの6/8が配
分されることになる。([111(2)])のときに
は、ΔVref=Q/7C+Q/1Cとなり、第4のキャ
パシタ14にはΔVrefの7/8が配分されることにな
る。Similar to the above, considering other combinations of ~, when ([010 (2) ]), ΔV ref
= Q / 2C + Q / 6C, and 2/8 of ΔV ref is distributed to the fourth capacitor 14. ([0
11 (2) ]), ΔV ref = Q / 3C + Q / 5C
Therefore, 3/8 of ΔV ref is distributed to the fourth capacitor 14. In the case of ([100 (2) ]), ΔV ref = Q / 4C + Q / 4C, and 4/8 of ΔV ref is distributed to the fourth capacitor 14. When ([101 (2) ]), ΔV ref = Q / 5
C + Q / 3C, and the fourth capacitor 14 has ΔV
5/8 of ref will be allocated. ([11
0 (2) ]), ΔV ref = Q / 6C + Q / 2C, and 6/8 of ΔV ref is distributed to the fourth capacitor 14. In the case of ([111 (2) ]), ΔV ref = Q / 7C + Q / 1C, and 7/8 of ΔV ref is distributed to the fourth capacitor 14.
【0028】以上をまとめると、第4のキャパシタ14
の両端電圧は、次式(1)で表すことができる。 ([data]/2n)ΔVref ……(1) ただし、[data]:入力データの値(10進数表
現) n:入力データのビット数 ここで、本実施例のD/Aコンバータ10の構成上のポ
イントは、第1〜第3のキャパシタ11〜13の一端側
と、第4のキャパシタ14の一端側との間に第4のスイ
ッチ18を設けたことにある。In summary, the fourth capacitor 14
The voltage between both ends of can be expressed by the following equation (1). ([Data] / 2 n ) ΔV ref (1) where [data]: value of input data (decimal notation) n: number of bits of input data Here, in the D / A converter 10 of the present embodiment. The point of the configuration is that the fourth switch 18 is provided between one end side of the first to third capacitors 11 to 13 and one end side of the fourth capacitor 14.
【0029】これによれば、入力データに応じた電圧を
第4のキャパシタ14に配分した後、第4のスイッチ1
8をオフにすると、第4のキャパシタ14の両端電圧
(上式(1)参照)をそのまま保持させることができ
る。そしてこの状態で、第4のキャパシタ14の他端側
の電位(第1の電位Vref1)を増減操作すると、接地電
位に対する第4のキャパシタ14の一端側の電圧が、次
式(2)に従って変化するから、 Vref1+([data]/2n)ΔVref ……(2) 適当なタイミングで信号OEをアクティブにして出力ス
イッチ21をオンにすれば、そのときの第4のキャパシ
タ14の一端側の電圧(上式(2)参照)を、出力電圧
VOUTとして取り出すことができる。According to this, after the voltage according to the input data is distributed to the fourth capacitor 14, the fourth switch 1
When 8 is turned off, the voltage across the fourth capacitor 14 (see the above equation (1)) can be held as it is. Then, in this state, when the potential on the other end side of the fourth capacitor 14 (first potential V ref1 ) is increased or decreased, the voltage on the one end side of the fourth capacitor 14 with respect to the ground potential is calculated according to the following equation (2). Since it changes, V ref1 + ([data] / 2 n ) ΔV ref (2) If the output switch 21 is turned on by activating the signal OE at an appropriate timing, the fourth capacitor 14 at that time is turned on. The voltage on one end side (see the above formula (2)) can be taken out as the output voltage VOUT.
【0030】以上のように、本実施例のD/Aコンバー
タ10によれば、第1〜第3のキャパシタ11〜13の
一端側と、第4のキャパシタ14の一端側との間に第4
のスイッチ18を設けたので、この第4のスイッチ18
をオフにすることにより、第4のキャパシタ14の両端
電圧(入力データに応じた電圧)を保持させることがで
き、その両端電圧と第4のキャパシタ14の他端側の電
位(第1の電位Vref1)とを加算して出力電圧VOUT
とすることができる。As described above, according to the D / A converter 10 of this embodiment, the fourth portion is provided between the one end side of the first to third capacitors 11 to 13 and the one end side of the fourth capacitor 14.
Since the switch 18 is provided, the fourth switch 18
Is turned off, the voltage across the fourth capacitor 14 (voltage corresponding to the input data) can be held, and the voltage across the fourth capacitor 14 and the other end of the fourth capacitor 14 (the first potential Vref1 ) and output voltage VOUT
Can be
【0031】したがって、本実施例のD/Aコンバータ
10の分解能は、入力データの最下位ビット(LSB)
だけでなく、第1の電位Vref1によっても決まるから、
この第1の電位Vref1を、入力データの最下位ビットの
値よりも微小な幅で変化させることにより、入力ビット
数を増やすことなく(言い換えればキャパシタ・アレイ
の構造を複雑化することなく)、容易に分解能向上を図
ることができる。Therefore, the resolution of the D / A converter 10 of this embodiment is the least significant bit (LSB) of the input data.
In addition to being determined by the first potential V ref1 ,
By changing the first potential V ref1 with a width smaller than the value of the least significant bit of the input data, the number of input bits is not increased (in other words, without complicating the structure of the capacitor array). Therefore, the resolution can be easily improved.
【0032】図2〜図4は請求項2記載の発明に係る液
晶パネルのデータドライバの一実施例を示す図である。
図2において、30はTFTカラー液晶パネルのデータ
ドライバIC(以下「データドライバ」と略す)であ
る。データドライバ30は、1個あたり192本のデー
タ・バスラインを担当するが、カラー液晶パネルの1画
素はR(赤)、G(緑)及びB(青)の3ドットで構成
され、ドットごとにデータ・バスラインが敷設されるか
ら、この場合、1個のデータドライバ30あたり1スキ
ャンラインの64画素分を担当することになる。2 to 4 are views showing an embodiment of the data driver of the liquid crystal panel according to the invention described in claim 2.
In FIG. 2, reference numeral 30 is a data driver IC (hereinafter abbreviated as “data driver”) of the TFT color liquid crystal panel. The data driver 30 is in charge of 192 data bus lines, but one pixel of the color liquid crystal panel is composed of 3 dots of R (red), G (green) and B (blue), and each dot is In this case, one data driver 30 is in charge of 64 pixels of one scan line since the data bus line is laid.
【0033】データドライバ30は、シフトレジスタ部
31、第1メモリ部32、第2メモリ部33、デコーダ
部34及び書込み電圧生成部35で構成される。シフト
レジスタ部31は、水平走査期間に1回発生するデータ
取り込み開始信号SPDを画素クロックCLKDに同期
させて時間軸方向に順次にシフトし、第1画素から第6
4画素までのそれぞれのデータ取り込みタイミング信号
S1〜S6 4を出力するものである。なお、SOUTはカスケ
ード接続された他のデータドライバ(65画素以降を担
当するデータドライバ)へのシフト出力である。The data driver 30 comprises a shift register section 31, a first memory section 32, a second memory section 33, a decoder section 34 and a write voltage generating section 35. The shift register unit 31 sequentially shifts the data fetching start signal SPD generated once in the horizontal scanning period in the time axis direction in synchronization with the pixel clock CLKD, and sequentially shifts from the first pixel to the sixth pixel.
It outputs the respective data acquisition timing signals S 1 to S 6 4 of up to 4 pixels. Note that S OUT is a shift output to another data driver connected in cascade (a data driver in charge of 65 pixels and thereafter).
【0034】第1メモリ部32は、シフトレジスタ31
からの信号S1〜S64に応答して、第1画素から第64
画素までの表示データ(RDATA、GDATA、BDATA)を順
次に取り込むものである。各データは8ビット長のシリ
アルデータで、全部で8×192(ビット)の記憶容量
を有している。第2メモリ部33は、カスケード接続さ
れた最後の第1メモリ部32へのデータ取り込みが完了
した時点、すなわち1スキャンライン分のデータ取り込
みの完了時点(又はその後の適当な時点)で入力するロ
ードパルス信号LPに応答して、第1メモリ部32のデ
ータを一斉に取り込むものである。The first memory section 32 includes a shift register 31.
From the first pixel to the 64th pixel in response to the signals S 1 to S 64 from
The display data (R DATA , G DATA , B DATA ) up to the pixel is sequentially fetched. Each data is 8-bit serial data, and has a total storage capacity of 8 × 192 (bits). The second memory unit 33 receives a load input at the time when the data acquisition to the last cascade-connected first memory unit 32 is completed, that is, when the data acquisition for one scan line is completed (or an appropriate time thereafter). In response to the pulse signal LP, the data in the first memory section 32 is simultaneously fetched.
【0035】デコーダ部34は、第2のメモリ部34の
データをドット単位にデコードするもので、そのデコー
ド動作は、8ビットの上位3ビットのデコード(以下
「上位デコード」)、中位3ビットのデコード(以下
「中位デコード」)及び下位2ビットのデコード(以下
「下位デコード」)の3通りである。上位デコードの結
果は基準電圧の選択に用いられ、中位デコードの結果は
D/A変換に用いられ、下位デコードの結果は階段電圧
の選択に用いられる。The decoder unit 34 decodes the data in the second memory unit 34 in dot units. The decoding operation is performed by decoding the upper 3 bits of 8 bits (hereinafter, "upper decoding") and the middle 3 bits. (Hereinafter referred to as "medium-order decoding") and lower 2-bit decoding (hereinafter referred to as "lower-order decoding"). The result of the upper decoding is used for selecting the reference voltage, the result of the middle decoding is used for D / A conversion, and the result of the lower decoding is used for selecting the staircase voltage.
【0036】書込み電圧生成部35は、前記実施例に記
載のD/A10コンバータを含むもので、デコーダ部3
4の各デコード結果に従って、ドット単位の表示データ
に応じた階調の書込み電圧を発生し、それらの書込み電
圧をスキャン・バスラインD 1〜D192を介して図示を略
した液晶パネルの画素電極(図10の符号4参照)に書
き込む。The write voltage generator 35 is the same as in the above embodiment.
It includes the above D / A10 converter, and the decoder unit 3
Display data in dot units according to each decoding result of 4
Generates a writing voltage with a gradation according to the
Pressure scan bus line D 1~ D192Not shown through
Written on the pixel electrode of the liquid crystal panel (see reference numeral 4 in FIG. 10).
Imprint
【0037】なお、信号AP及びBPは階段電圧の選択
タイミングを指定する信号、V0〜V8は4段の階段電圧
を有する9種類の基準電圧である。図3は図2の1ドッ
ト(8ビット)分の部分構成図である。書込み電圧生成
部35は、デコーダ34の上位デコード部34aのデコ
ード結果に応じて、9種類の基準電圧V0〜V8の隣り合
う8組の組み合わせのうちの1組を選択し、選択した1
組の基準電圧の低い方を第1の電位Vref1、高い方を第
2の電位Vref2として出力する電源選択部35aと、デ
コーダ34の中位デコード部34b及び下位デコード部
34cの各デコード結果並びに電源選択部35aからの
第1及び第2の電位Vref1、Vref2に応じて、1ドット
分の表示データに対応する大きさの書込み電圧を生成す
る前記実施例に記載のD/Aコンバータ10とを含んで
構成される。The signals AP and BP are signals for designating the selection timing of the staircase voltage, and V 0 to V 8 are nine kinds of reference voltages having four steps of staircase voltages. FIG. 3 is a partial block diagram of 1 dot (8 bits) of FIG. The write voltage generation unit 35 selects one of eight adjacent combinations of nine types of reference voltages V 0 to V 8 according to the decoding result of the higher-order decoding unit 34 a of the decoder 34, and selects 1 set.
The power supply selection unit 35a that outputs the lower one of the pair of reference voltages as the first potential V ref1 and the higher one of the reference voltages as the second potential V ref2 , and the decoding results of the middle-order decoding unit 34b and the lower decoding unit 34c of the decoder 34. Also, the D / A converter according to the above-described embodiment, which generates a write voltage having a magnitude corresponding to the display data for one dot in accordance with the first and second potentials V ref1 and V ref2 from the power source selection unit 35a. 10 and 10.
【0038】ここで、電源選択部35aは、デコーダ3
4の上位デコード部34aと共に、発明の要旨に記載さ
れた基準電圧選択手段としての機能を有し、デコーダ3
4の中位デコード部34bは、発明の要旨に記載された
オン/オフ手段としての機能を有し、デコーダ34の下
位デコード部34cは、発明の要旨に記載された階段電
圧選択手段としての機能を有している。Here, the power source selection section 35a includes the decoder 3
4 has a function as a reference voltage selecting unit described in the gist of the invention together with the upper decoding unit 34a of the decoder 3
4 has a function as an on / off means described in the gist of the invention, and a lower decoding part 34c of the decoder 34 functions as a staircase voltage selection means described in the gist of the invention. have.
【0039】図4は、基準電圧V0〜V8の波形図、及び
書込み電圧の出力タイミング図である。基準電圧V0〜
V8は、それぞれ4段階に変化する階段状電圧波形を有
しており、隣り合う2つの基準電圧の電位差は、1つの
階段の電位差をVstepとすると4×Sstep分に相当す
る。これら9種類の基準電圧V0〜V8の隣り合う8組の
うちの1組が上位デコードの結果に従って選択され、そ
の1組の基準電圧のうち低い方を第1の電位Vref1、高
い方を第2の電位Vref2として、D/Aコンバータ10
によるD/A変換動作(中位デコードの結果に応じた変
換動作)を行う。このD/A変換動作は、前記実施例に
おける第1〜第3の相補スイッチ15〜17のオン/オ
フ操作であり、図4(b)のD/A変換期間で行なわれ
る。FIG. 4 is a waveform diagram of the reference voltages V 0 to V 8 and a write voltage output timing diagram. Reference voltage V 0 ~
V 8 has a stepwise voltage waveform that changes in four steps, and the potential difference between two adjacent reference voltages corresponds to 4 × S step when the potential difference of one step is V step . One of the eight adjacent sets of these nine types of reference voltages V 0 to V 8 is selected according to the result of upper decoding, and the lower one of the reference voltages of the one set is the first potential V ref1 and the higher one. As the second potential V ref2 , the D / A converter 10
D / A conversion operation (conversion operation according to the result of middle-level decoding) is performed. This D / A conversion operation is an on / off operation of the first to third complementary switches 15 to 17 in the above embodiment, and is performed during the D / A conversion period of FIG. 4B.
【0040】図4(b)において、D/A変換を行なっ
た後の第4のキャパシタ14の一端側の電圧は、前式
(2)に示すように、中位デコードの結果に応じて変化
するとともに、第1の電位Vref1の階段波形に追随して
変化する。そして、信号AP、BPの4つの立ち上がり
/立ち下がりタイミング(イ〜ニ)の1つが下位デコー
ドの結果で指定され、その指定されたタイミングで信号
OEがアクティブになり、そのときの階段電圧が出力電
圧VOUT(液晶パネルへの書込み電圧)として取り出
される。In FIG. 4B, the voltage on the one end side of the fourth capacitor 14 after the D / A conversion is changed according to the result of the intermediate decoding, as shown in the above equation (2). At the same time, it changes following the staircase waveform of the first potential V ref1 . Then, one of the four rising / falling timings (a to d) of the signals AP and BP is designated by the result of the lower decoding, the signal OE becomes active at the designated timing, and the staircase voltage at that time is output. It is taken out as the voltage VOUT (writing voltage to the liquid crystal panel).
【0041】タイミングの「イ」が指定(下位2ビット
→00)されれば、1段目の階段電圧(ベース電圧)が
書込み電圧として取り出され、「ロ」が指定(下位2ビ
ット→01)されれば、2段目の階段電圧が取り出さ
れ、「ハ」が指定(下位2ビット→10)されれば、3
段目の階段電圧が取り出され、「ニ」が指定(下位2ビ
ット→11)されれば、4段目の階段電圧が取り出され
る。If "a" of the timing is designated (lower 2 bits → 00), the staircase voltage (base voltage) of the first stage is taken out as a write voltage, and "b" is designated (lower 2 bits → 01). If this is done, the staircase voltage of the second stage is extracted, and if “C” is designated (lower 2 bits → 10), then 3
If the staircase voltage of the fourth stage is taken out and "d" is designated (lower 2 bits → 11), the staircase voltage of the fourth stage is taken out.
【0042】図5は、(a)D/Aコンバータ10の各
スイッチのオン/オフ動作タイミングチャート、(b)
表示データの上位3ビットに応じて選択された隣り合う
1組の基準電圧(第1の電位Vref1、第2の電位
Vref2)波形図、及び、(c)D/Aコンバータ10の
第4のキャパシタ14の一端側の電圧波形図である。第
5のスイッチ20のオン期間では、第1〜第3の相補ス
イッチ15〜17の符号aを付したスイッチもすべてオ
ンになる。したがって、この期間では、第1〜第4のキ
ャパシタ11〜14がすべて両端ショートされるから、
これらのキャパシタ11〜14の電荷が0にリセットさ
れる。リセット期間を終えると、まず、第1〜第3の相
補スイッチ15〜17が入力データ(表示データの中位
3ビット)に応じてオンオフし、表示データの上位3ビ
ットに応じて選択された1組の基準電圧(Vref1、V
ref2)の間の電圧を選択する。選択対象の電圧は、前式
(2)より、「ΔVref×1/8」から「ΔVref×7/
8」までの7種類(正確にはVref1を入れて8種類)の
電圧であり、この8種類の電圧の一つが第4のキャパシ
タ14の電圧になる。次いで、Vref1の階段電圧の始ま
る手前で第4のスイッチ18がオフし、第4のキャパシ
タ14の電圧の保持期間が始まる。そして、この保持期
間において、Vref1の階段状の電位変化に追随して第4
のキャパシタ14の一端側の電圧が変化し、その階段電
圧の1つが表示データの下位2ビットに応じて選択さ
れ、液晶パネルへの書込み電圧として出力される。FIG. 5A is a timing chart of ON / OFF operation of each switch of the D / A converter 10, and FIG.
Waveform diagram of a pair of adjacent reference voltages (first potential V ref1 , second potential V ref2 ) selected according to the upper 3 bits of the display data, and (c) fourth D / A converter 10 6 is a voltage waveform diagram on one end side of the capacitor 14 of FIG. During the ON period of the fifth switch 20, all the switches denoted by the symbol a of the first to third complementary switches 15 to 17 are also turned on. Therefore, in this period, the first to fourth capacitors 11 to 14 are all short-circuited at both ends,
The charges of these capacitors 11 to 14 are reset to zero. When the reset period ends, first, the first to third complementary switches 15 to 17 are turned on / off according to the input data (the middle 3 bits of the display data), and the selected 1 according to the upper 3 bits of the display data. A set of reference voltages (V ref1 , V
Select the voltage between ref2 ). Voltage selection subject prior equation (2), "ΔV ref × 1/8" from the "[Delta] V ref × 7 /
There are 7 types of voltages up to 8 "(more precisely, 8 types including V ref1 ), and one of these 8 types of voltages becomes the voltage of the fourth capacitor 14. Next, before the start of the step voltage of V ref1 , the fourth switch 18 is turned off, and the holding period of the voltage of the fourth capacitor 14 starts. Then, during this holding period, the fourth step follows the stepwise potential change of V ref1 .
The voltage on one end side of the capacitor 14 changes, and one of the staircase voltages is selected according to the lower 2 bits of the display data and is output as the write voltage to the liquid crystal panel.
【0043】したがって、本実施例のデータドライバ3
0によれば、表示データの上位3ビットのデコード結果
に基づいて9種類の基準電圧の隣り合う組み合わせ(全
部で8組)のうちの1組を選択し、その1組の基準電圧
間の電位差(ΔVref)を8分割して、その分割電圧を
元に表示データの中位3ビットをD/A変換し、かつ、
そのD/A変換結果を第1の電位Vref1の階段電圧で変
化させ、表示データの下位の2ビットのデコード結果で
階段電圧の1つを選択しているので、階段数を増やすこ
となく、しかも、基準電圧の数を高々1種類増やす程度
で、8組×8分割×4段=256階調を得ることができ
る。Therefore, the data driver 3 of this embodiment
According to 0, one set is selected from the adjacent combinations of the 9 types of reference voltages (8 sets in total) based on the decoding result of the upper 3 bits of the display data, and the potential difference between the one set of reference voltages is selected. (ΔV ref ) is divided into eight, the middle 3 bits of the display data are D / A converted based on the divided voltage, and
Since the D / A conversion result is changed by the staircase voltage of the first potential V ref1 and one of the staircase voltages is selected by the decoding result of the lower 2 bits of the display data, without increasing the number of stairs, Moreover, 8 sets × 8 divisions × 4 stages = 256 gradations can be obtained by increasing the number of reference voltages by one at most.
【0044】図6、図7は請求項1記載の発明に係るD
/Aコンバータの他の実施例を示す図である。なお、上
記実施例(図1)と共通する構成要素には同一の符号を
付すとともにその説明を省略する。図6において、40
は第6のスイッチ、41は第5のキャパシタである。第
6のスイッチ40は、第4のキャパシタ14の他端側と
第1の電位Vref1との間に位置し、同他端側への同電位
の印加をオン/オフするものである。また、第5のキャ
パシタ41は、その一端側が第4のキャパシタ14の他
端側に接続され、他端側が所定の階段電圧VRにされて
おり、第4のキャパシタ14の他端側の電位を階段電圧
VRによって変化させるものである。6 and 7 are D according to the invention described in claim 1.
It is a figure which shows the other Example of the / A converter. The same components as those in the above-described embodiment (FIG. 1) are designated by the same reference numerals and the description thereof will be omitted. In FIG. 6, 40
Is a sixth switch and 41 is a fifth capacitor. The sixth switch 40 is located between the other end of the fourth capacitor 14 and the first potential V ref1, and turns on / off the application of the same potential to the other end. The fifth capacitor 41 has one end connected to the other end of the fourth capacitor 14 and the other end set to a predetermined staircase voltage VR, so that the potential of the other end of the fourth capacitor 14 is It is changed by the step voltage VR.
【0045】このように構成すると、第1の電位Vref1
及び第2の電位Vref2に階段電圧を使用する必要がなく
なる。したがって、すべての基準電圧V0〜V8を一定電
位にでき、基準電圧源を簡素化することができる。図7
は、本実施例に特有の部分だけを示すタイミングチャー
トである。なお、他の部分については、図5(a)及び
(c)を参照のこと。第6のスイッチ40のオン期間
は、リセット期間とD/A変換期間とを含む期間であ
り、このオン期間の終了時点における第4のキャパシタ
14の電圧は、表示データの上位3ビットと中位3ビッ
トに対応したものである。With this configuration, the first potential V ref1
And it is no longer necessary to use a staircase voltage for the second potential V ref2 . Therefore, all the reference voltages V 0 to V 8 can be set to a constant potential, and the reference voltage source can be simplified. Figure 7
[FIG. 7] is a timing chart showing only a part peculiar to this embodiment. For other parts, see FIGS. 5A and 5C. The ON period of the sixth switch 40 is a period including the reset period and the D / A conversion period, and the voltage of the fourth capacitor 14 at the end of the ON period is the upper 3 bits of the display data and the middle level. It corresponds to 3 bits.
【0046】第6のスイッチ40のオフ開始から若干遅
れて階段電圧VRが変化し始めると、この変化に追随し
て、第4のキャパシタ14の一端側の電圧が変化する。
この変化は、第1の電位Vref1と第2の電位Vref2に階
段電圧を用いた場合(すなわち図1の実施例)とまった
く同じである。したがって、図1の実施例と同様に、表
示データの下位2ビットに応じて出力スイッチ21をオ
ンにすれば、第4のキャパシタ14の一端側に現れる階
段電圧の1つを書込み電圧として取り出すことができ
る。When the staircase voltage VR starts to change with a slight delay after the sixth switch 40 is turned off, the voltage on the one end side of the fourth capacitor 14 changes following this change.
This change is exactly the same as when the step voltage is used for the first potential V ref1 and the second potential V ref2 (that is, the embodiment of FIG. 1). Therefore, as in the embodiment of FIG. 1, if the output switch 21 is turned on according to the lower 2 bits of the display data, one of the staircase voltages appearing at one end of the fourth capacitor 14 is taken out as the write voltage. You can
【0047】なお、図8及び図9は、本実施例のD/A
コンバータ10′を用いたデータドライバ30′の構成
図であり、それぞれ上記実施例の図2及び図3に対応す
るものである。上記実施例のデータドライバ30との相
違は、すべての基準電圧V0〜V8を一定電位にしている
点、及び、階段電圧VRを用いている点にある。8 and 9 show the D / A of this embodiment.
FIG. 4 is a configuration diagram of a data driver 30 ′ using a converter 10 ′, which corresponds to FIGS. 2 and 3 of the above embodiment, respectively. The difference from the data driver 30 of the above embodiment is that all the reference voltages V 0 to V 8 are set to a constant potential and that the staircase voltage VR is used.
【0048】[0048]
【発明の効果】本発明のD/Aコンバータによれば、第
n+1のキャパシタの他端側の電位(第1の電位又は第
2の電位)を微小操作することにより、キャパシタ数を
増やすことなく、出力電圧の分解能の向上を図ることが
できる。本発明のD/Aコンバータを用いた液晶パネル
のデータドライバによれば、たとえば256階調を実現
する場合に、基準電圧の段数を4段(32階調と同じ)
にできるばかりか、基準電圧の種類を9種類(32階調
に比べて高々1種類の増加)に抑えることができ、回路
規模の大幅な増大を招くことなく、安価に多階調化を図
ることができる。According to the D / A converter of the present invention, the electric potential (first electric potential or second electric potential) on the other end side of the (n + 1) th capacitor is finely manipulated without increasing the number of capacitors. It is possible to improve the resolution of the output voltage. According to the data driver of the liquid crystal panel using the D / A converter of the present invention, when realizing 256 gradations, for example, the number of steps of the reference voltage is 4 (same as 32 gradations).
In addition to the above, the number of types of reference voltage can be suppressed to nine types (up to one type compared to 32 gray scales), and a large number of gray scales can be achieved inexpensively without causing a large increase in circuit scale. be able to.
【図1】本発明のD/Aコンバータの構成図である。FIG. 1 is a configuration diagram of a D / A converter of the present invention.
【図2】図1のD/Aコンバータを用いた液晶パネルの
データドライバのブロック図である。FIG. 2 is a block diagram of a data driver of a liquid crystal panel using the D / A converter of FIG.
【図3】図2の部分的な構成図である。FIG. 3 is a partial configuration diagram of FIG. 2.
【図4】図1のD/Aコンバータを用いた液晶パネルの
データドライバのタイミングチャートである。4 is a timing chart of a data driver of a liquid crystal panel using the D / A converter of FIG.
【図5】液晶パネルのデータドライバに適用した場合の
図1のD/Aコンバータのタイミングチャートである。5 is a timing chart of the D / A converter of FIG. 1 when applied to a data driver of a liquid crystal panel.
【図6】本発明のD/Aコンバータの他の構成図であ
る。FIG. 6 is another configuration diagram of the D / A converter of the present invention.
【図7】図6の要部のタイミングチャートである。FIG. 7 is a timing chart of a main part of FIG.
【図8】図6のD/Aコンバータを用いた液晶パネルの
データドライバのブロック図である。8 is a block diagram of a data driver of a liquid crystal panel using the D / A converter of FIG.
【図9】図8の部分的な構成図である。9 is a partial configuration diagram of FIG. 8. FIG.
【図10】液晶パネルの構造図である。FIG. 10 is a structural diagram of a liquid crystal panel.
【図11】液晶パネルのデータドライバの従来構成図で
ある。FIG. 11 is a conventional configuration diagram of a data driver of a liquid crystal panel.
【図12】図11のタイミングチャートである。FIG. 12 is a timing chart of FIG.
Vref1:第1の電位 Vref2:第2の電位 V0〜V8:基準電圧 VOUT:出力電圧(書込み電圧) 11:第1のキャパシタ 12:第2のキャパシタ 13:第3のキャパシタ(第nのキャパシタ) 14:第4のキャパシタ(第n+1のキャパシタ) 15:第1の相補スイッチ 16:第2の相補スイッチ 17:第3の相補スイッチ(第nの相補スイッチ) 18:第4のスイッチ(第n+1のスイッチ) 19:第5のスイッチ(第n+2のスイッチ) 34a:上位デコード部(基準電圧選択手段) 34b:中位デコード部(オン/オフ手段) 34c:下位デコード部(階段電圧選択手段) 35a:電源選択部(基準電圧選択手段)V ref1 : First potential V ref2 : Second potential V 0 to V 8 : Reference voltage VOUT: Output voltage (writing voltage) 11: First capacitor 12: Second capacitor 13: Third capacitor (third capacitor n capacitor) 14: fourth capacitor (n + 1th capacitor) 15: first complementary switch 16: second complementary switch 17: third complementary switch (nth complementary switch) 18: fourth switch (N + 1st switch) 19: Fifth switch (n + 2th switch) 34a: Upper decoding section (reference voltage selecting means) 34b: Middle decoding section (on / off means) 34c: Lower decoding section (staircase voltage selection) Means) 35a: Power source selection section (reference voltage selection means)
Claims (3)
……、2n-1倍の容量を持つ第1〜第nまでのn個のキ
ャパシタの一端を共通に接続し、 それぞれの他端を第1〜第nまでの相補スイッチを介し
て第1の電位及び第2の電位に接続するとともに、 前記n個のキャパシタの一端を第n+1のスイッチを介
して基準容量の第n+1のキャパシタと第n+2のスイ
ッチの一端に接続し、かつ、 該第n+1のキャパシタの他端を前記第1の電位又は第
2の電位に接続したことを特徴とするD/Aコンバー
タ。Each 2 0 times the 1. A reference capacity, 2 1-fold,
... One end of the first to n-th capacitors having a capacity of 2 n-1 times is commonly connected, and the other end of each of the first to n-th capacitors is connected through the first to the n-th complementary switches. Of the n capacitors and one end of the (n + 1) th capacitor of the reference capacitance and one end of the (n + 2) th switch through the (n + 1) th switch, and the (n + 1) th switch. The D / A converter in which the other end of the capacitor is connected to the first potential or the second potential.
て、階段状の電圧波形を有する複数の基準電圧のうちの
隣接する2つの基準電圧を選択する基準電圧選択手段
と、 該2つの基準電圧を第1の電位と第2の電位とする請求
項1記載のD/Aコンバータと、 該D/Aコンバータの第n+1のスイッチをオンにした
状態で、前記表示データの中位ビットに従って、該D/
Aコンバータのn個の相補スイッチをオン/オフするオ
ン/オフ手段と、 該D/Aコンバータの第n+1のスイッチをオフにした
状態で、前記表示データの下位ビットに従って、前記第
1の電位又は第2の電位の階段電圧の1つを選択する階
段電圧選択手段とを備え、 前記階段電圧選択手段によって選択された電圧を液晶パ
ネルへの書込み電圧とすることを特徴とする液晶パネル
のデータドライバ。2. A reference voltage selecting means for selecting two adjacent reference voltages among a plurality of reference voltages having a stepwise voltage waveform according to upper bits of display data in pixel units, and the two reference voltages. The D / A converter according to claim 1, wherein the first potential and the second potential are set, and the D / A converter according to the middle bit of the display data in a state in which the (n + 1) th switch of the D / A converter is turned on. /
On / off means for turning on / off the n complementary switches of the A converter, and in a state where the (n + 1) th switch of the D / A converter is turned off, according to the lower bit of the display data, the first potential or A data driver for a liquid crystal panel, comprising: a staircase voltage selecting unit that selects one of the staircase voltages having a second potential, wherein the voltage selected by the staircase voltage selecting unit is used as a write voltage to the liquid crystal panel. .
タの第n+1のキャパシタの他端の電位を所定の階段電
圧に応じて変化させるようにしたことを特徴とする請求
項2記載の液晶パネルのデータドライバ。3. The liquid crystal according to claim 2, wherein the reference voltage is set to a constant potential, and the potential at the other end of the (n + 1) th capacitor of the D / A converter is changed according to a predetermined step voltage. Panel data driver.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19506794A JPH0865164A (en) | 1994-08-19 | 1994-08-19 | D/a converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19506794A JPH0865164A (en) | 1994-08-19 | 1994-08-19 | D/a converter |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0865164A true JPH0865164A (en) | 1996-03-08 |
Family
ID=16335011
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19506794A Withdrawn JPH0865164A (en) | 1994-08-19 | 1994-08-19 | D/a converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0865164A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001156641A (en) * | 1999-08-16 | 2001-06-08 | Semiconductor Energy Lab Co Ltd | Digital/analog conversion circuit |
KR100570160B1 (en) * | 1998-03-24 | 2006-04-12 | 세이코 엡슨 가부시키가이샤 | Digital driver circuit for electro-optical device and electro-optical device having the digital driver circuit |
US7495594B2 (en) | 2006-09-29 | 2009-02-24 | Epson Imaging Devices Corporation | D/A converter and liquid crystal display device |
JP2009276763A (en) * | 2008-04-16 | 2009-11-26 | Nec Lcd Technologies Ltd | Image display device having memory property, driving control device and driving method to be used for the same |
JP2017203983A (en) * | 2016-05-06 | 2017-11-16 | 株式会社半導体エネルギー研究所 | Semiconductor device, system, and operation method |
-
1994
- 1994-08-19 JP JP19506794A patent/JPH0865164A/en not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100570160B1 (en) * | 1998-03-24 | 2006-04-12 | 세이코 엡슨 가부시키가이샤 | Digital driver circuit for electro-optical device and electro-optical device having the digital driver circuit |
JP2001156641A (en) * | 1999-08-16 | 2001-06-08 | Semiconductor Energy Lab Co Ltd | Digital/analog conversion circuit |
US7495594B2 (en) | 2006-09-29 | 2009-02-24 | Epson Imaging Devices Corporation | D/A converter and liquid crystal display device |
JP2009276763A (en) * | 2008-04-16 | 2009-11-26 | Nec Lcd Technologies Ltd | Image display device having memory property, driving control device and driving method to be used for the same |
US8446358B2 (en) | 2008-04-16 | 2013-05-21 | Nlt Technologies, Ltd. | Image display device having memory property, driving control device and driving method to be used for same |
JP2017203983A (en) * | 2016-05-06 | 2017-11-16 | 株式会社半導体エネルギー研究所 | Semiconductor device, system, and operation method |
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |