JPH06195047A - Driving circuit for liquid crystal display device - Google Patents

Abstract

PURPOSE:To realize the multi-level display with low power consumption and with high precision without making circuit configuration large in size and complicated by generating analog voltage changing at two kinds of low speeds minimally and fetching these analog voltages at the timing based on the display gradation of digital display data by a sampling means and synthesizing them by addition, etc. CONSTITUTION:By a data driver 200, two kinds or above of voltages supplied from a voltage generation means 210, e.g. the analog gradation voltage V changing in a step shape at a low speed for a time t is selected by the timing decision means 201-1 to 201-n respectively corresponding to data bus line according to digital display data DATA from a control circuit 230. The voltages are sampled with the timing signals of timing control circuits 205-1 to 205-n by first, second sampling means 211-1 to 211-n, 212-1 to 212-n according to the display gradation at every pixel of the latched display data to be synthesized by synthesis means 206-1 to 206-n.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、多数の液晶セルから構
成される液晶表示パネルの表示画面上に所望のデータを
表示するための液晶表示装置（ＬＣＤ）の駆動回路に関
する。さらに詳しく言えば、本発明は、液晶表示パネル
のデータバスラインを通して指定走査線上の１つの液晶
セルに上記データを書き込むためのアナログ電圧を発生
するデータドライバであって、特に、多階調表示に好適
なデータドライバを有する駆動回路に関するものであ
る。例えば、ＴＦＴ(Thin Film Transistor)を利用した
アクティブ・マトリクス形の液晶表示装置においては、
このようなデータドライバにより、液晶表示パネルの各
液晶セル上に設けられたＴＦＴがオン状態のときの電位
を変化させて多くの中間階調（多階調）を表示すること
が可能である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a drive circuit of a liquid crystal display device (LCD) for displaying desired data on a display screen of a liquid crystal display panel composed of a large number of liquid crystal cells. More specifically, the present invention relates to a data driver that generates an analog voltage for writing the above-mentioned data into one liquid crystal cell on a designated scanning line through a data bus line of a liquid crystal display panel, and is particularly suitable for multi-gradation display. The present invention relates to a drive circuit having a suitable data driver. For example, in an active matrix type liquid crystal display device using a TFT (Thin Film Transistor),
With such a data driver, it is possible to display many intermediate gradations (multi-gradation) by changing the potential when the TFTs provided on each liquid crystal cell of the liquid crystal display panel are in the ON state.

【０００２】[0002]

【従来の技術】一般に、持ち運び可能なパーソナルコン
ピュータには、薄型、軽量かつ低消費電力の表示装置、
例えば液晶表示装置が使用される。このような液晶表示
装置は、多数の液晶セルをマトリクス状に並べて液晶表
示パネルとよばれる表示画面を構成し、横方向の液晶セ
ルを専用のバスライン（以下、スキャンバスライン）で
接続するとともに、縦方向の液晶セルを専用のバスライ
ン（以下、データバスライン）で接続する。例えば、６
４０×４００画素（またはドット）の場合は、６４０本
のデータバスラインと４００本のスキャンバスラインを
交差状に配列し、各々の画素に対応するすべての交差点
に液晶セルを接続する。さらに、これらのスキャンバス
ラインは、スキャンドライバに接続され、かつ、データ
バスラインは、データドライバに接続されている。2. Description of the Related Art Generally, a portable personal computer includes a thin, lightweight and low power consumption display device,
For example, a liquid crystal display device is used. In such a liquid crystal display device, a large number of liquid crystal cells are arranged in a matrix to form a display screen called a liquid crystal display panel, and the liquid crystal cells in the horizontal direction are connected by a dedicated bus line (hereinafter referred to as a scan bus line). , Vertical liquid crystal cells are connected by a dedicated bus line (hereinafter, data bus line). For example, 6
In the case of 40 × 400 pixels (or dots), 640 data bus lines and 400 scan bus lines are arranged in an intersecting manner, and liquid crystal cells are connected to all the intersections corresponding to each pixel. Further, these scan bus lines are connected to the scan driver, and the data bus lines are connected to the data driver.

【０００３】さらに詳しく説明すると、液晶表示装置の
制御回路からの制御信号により、スキャンドライバを介
して水平走査線（表示ラインとも言う）ごとにスキャン
バスラインが選択され、かつ、その表示ラインを構成す
る各画素ごとのデータバスラインが、データドライバを
介して同時に選択される。そして、このデータドライバ
より、表示画面に表示すべき階調に応じた書込み電圧が
選択データバスラインを通して与えられ、選択スキャン
バスラインとの交差点に位置する液晶セルに書き込まれ
る。この液晶セルは、上記の書込み電圧の大きさに応じ
て光の透過率を変化させ、黒レベルから白レベルの間の
様々な中間階調を表示する。More specifically, a control signal from a control circuit of the liquid crystal display device selects a scan bus line for each horizontal scanning line (also referred to as a display line) via a scan driver and configures the display line. The data bus line for each pixel is simultaneously selected via the data driver. Then, a write voltage according to the gradation to be displayed on the display screen is applied from this data driver through the selected data bus line and written in the liquid crystal cell located at the intersection with the selected scan bus line. The liquid crystal cell changes the light transmittance according to the magnitude of the writing voltage to display various intermediate gradations between the black level and the white level.

【０００４】ところで、近年のアプリケーションソフト
では、光の３原色である赤、青及び緑の各々の濃淡（階
調）の様々な組み合わせにより種々の色を表示するため
の多色表示方式が一般化している。このため、各原色の
表示階調が少ない場合には、このようなアプリケーショ
ンソフトの性能を十分に発揮させることができない。そ
こで、上記の液晶表示装置においては、表示階調データ
に応じて様々な大きさの書込み電圧を発生させることが
可能な多階調表示に適したデータドライバを有する駆動
回路が必要となる。By the way, in recent application software, a multicolor display system for displaying various colors by various combinations of light and shade (gradation) of each of the three primary colors of light, red, blue and green, has become common. ing. Therefore, when the display gradation of each primary color is small, the performance of such application software cannot be fully exerted. Therefore, the above liquid crystal display device requires a drive circuit having a data driver suitable for multi-gradation display, which can generate write voltages of various magnitudes according to display gradation data.

【０００５】ここで、液晶表示装置の駆動回路に関する
問題をより明確にするために、図４７及び図４８を参照
しながら、従来のアナログ方式及びアナログ−デジタル
方式による駆動回路の構成をそれぞれ説明することとす
る。なお、図４７及び図４８では、説明を簡単にするた
めに、液晶表示装置の駆動回路におけるデータドライバ
の主要部を図示することとする。Here, in order to clarify the problem relating to the drive circuit of the liquid crystal display device, the configurations of the conventional analog system and analog-digital system drive circuits will be described with reference to FIGS. 47 and 48. I will. 47 and 48, the main part of the data driver in the drive circuit of the liquid crystal display device is shown in order to simplify the description.

【０００６】アナログ方式によるデータドライバ（図４７参照） この方式は、時間ｔに対し連続的に変化する電圧Ｖのよ
うなアナログ量の表示データ（以下、アナログ表示デー
タと略記する）を取り扱うもので有る。この場合、サン
プルホールド回路内のトランジスタ等のサンプルスイッ
チを動作させてｎ番目の表示ライン（以下、ｎ表示ライ
ンと略記する）のｍ画素目の表示データ（以下、ｍ表示
データと略記する）を１番目のサンプルホールド回路１
に保持すると、次のｎ＋１表示ラインで１番目のサンプ
ルホールド回路１の保持データ（ｎ表示ラインのｍ表示
データ）をバッファ２を介して２番目のサンプルホール
ド回路３に移動させると共に、この移動データをバッフ
ァ４及び図示しないデータバスラインを通して液晶セル
に書き込み、ほぼ時を同じくして、ｎ＋１表示ラインの
同ｍ表示データを新たに１番目のサンプルホールド回路
１に保持させるように動作する。すなわち、２番目のサ
ンプルホールド回路３のデータ保持用コンデンサ（サン
プルキャパシタ）には、現在の表示ライン（ｎ表示ライ
ン）の表示データが保持されると共に、１番目のサンプ
ルホールド回路１のデータ保持用コンデンサには、次の
表示ライン（ｎ＋１）の表示データが保持されるように
なっており、以降、各表示ラインごとにこのような関係
が繰り返されることになる。 Data driver by analog system (see FIG. 47) This system handles display data of analog amount such as voltage V which continuously changes with time t (hereinafter abbreviated as analog display data). There is. In this case, a sample switch such as a transistor in the sample hold circuit is operated to display the m-th pixel display data (hereinafter abbreviated as m display data) on the n-th display line (hereinafter abbreviated as n display line). First sample and hold circuit 1
When held at, the holding data of the first sample hold circuit 1 (m display data of the n display line) is moved to the second sample hold circuit 3 via the buffer 2 at the next n + 1 display line, and Is written in the liquid crystal cell through the buffer 4 and a data bus line (not shown), and at the same time, the same m display data on the n + 1 display line is newly held in the first sample hold circuit 1. That is, the data holding capacitor (sample capacitor) of the second sample and hold circuit 3 holds the display data of the current display line (n display line) and holds the data of the first sample and hold circuit 1. The display data of the next display line (n + 1) is held in the capacitor, and thereafter, such a relationship is repeated for each display line.

【０００７】アナログ−デジタル方式によるデータドラ
イバ（図４８参照） この方式は、デジタル表示データ（デジタル階調デー
タ）に応じて、時間ｔに対し階段状に変化するアナログ
階調電圧Ｖを選択するものである。すなわち、入力され
たデジタル階調データは、所定のシフト信号に同期して
画素単位でシフトレジスタ５に取り込まれた後、所定の
ラッチ信号に従って１表示ライン分の表示データとして
ラッチ回路６にラッチ（保持）される。さらに、このラ
ッチされた表示データはデコーダ７に送られ、このデコ
ーダ７によって画素ごとの表示階調がデコードされる。
そして、デコードされた結果（表示階調）に従ってタイ
ミング制御回路８からタイミング信号が出力され、この
タイミング信号に従って１番目のサンプルホールド回路
９内のサンプルスイッチが制御される。 Analog-digital data driver
Driver (see FIG. 48) This scheme, according to the digital display data (digital gray scale data), and selects an analog gray scale voltage V changes stepwise with respect to time t. That is, the input digital gradation data is taken into the shift register 5 pixel by pixel in synchronization with a predetermined shift signal, and then latched in the latch circuit 6 as display data for one display line in accordance with a predetermined latch signal ( Be held). Further, the latched display data is sent to the decoder 7, which decodes the display gradation for each pixel.
Then, a timing signal is output from the timing control circuit 8 according to the decoded result (display gradation), and the sample switch in the first sample hold circuit 9 is controlled according to this timing signal.

【０００８】例えば、アナログ階調電圧を０Ｖ、１Ｖ及
び２Ｖの３段階とし、表示階調を中間調（１Ｖ）とする
と、タイミング制御回路８からはアナログ階調電圧の２
段目のタイミングに一致した信号が出力され、２段目の
電圧（１Ｖ）が、１番目のサンプルホールド回路９のデ
ータ保持用コンデンサに保持される。そして、この保持
電圧が所定のタイミング信号に同期して２番目のサンプ
ルホールド回路１０に転送され、対応する液晶セルに書
き込まれる。For example, assuming that the analog gradation voltage has three levels of 0V, 1V and 2V and the display gradation is halftone (1V), the timing control circuit 8 outputs the analog gradation voltage of 2V.
A signal that coincides with the timing of the second stage is output, and the voltage (1 V) of the second stage is held in the data holding capacitor of the first sample hold circuit 9. Then, this holding voltage is transferred to the second sample-hold circuit 10 in synchronization with a predetermined timing signal and written in the corresponding liquid crystal cell.

【０００９】[0009]

【発明が解決しようとする課題】しかしながら、上記の
アナログ方式のデータドライバにより多階調表示を実現
するには、アナログ量の表示データを高速かつ高精度に
サンプリング処理する必要がある。すなわち、高速で処
理すべきアナログ表示データの階調が多くなるに従い、
サンプルホールド回路の消費電力が増加して内部のトラ
ンジスタ等の寸法も大きくせざるを得なくなる。このよ
うな大きな寸法のトランジスタでは、ゲートーソース間
の寄生容量等が大きくなる傾向にある。この寄生容量等
が回路性能に及ぼす影響をできる限り抑えるために、デ
ータ保持用コンデンサの容量も大きなものが必要となっ
てその寸法もまた大きくせざるを得なくなる。このた
め、データドライバの回路構成が大型化かつ複雑化する
ので、駆動回路用ＩＣ（集積回路）のチップ面積が増大
し、かつ、ＩＣ製造のためのコストが上昇するといった
問題が生じてくる。However, in order to realize multi-gradation display by the above-mentioned analog type data driver, it is necessary to sample analog amount display data at high speed and with high accuracy. That is, as the number of gradations of analog display data to be processed at high speed increases,
The power consumption of the sample and hold circuit increases, and the size of the internal transistors and the like must be increased. In such a large-sized transistor, the parasitic capacitance between the gate and the source tends to increase. In order to suppress the influence of the parasitic capacitance and the like on the circuit performance as much as possible, a large capacity of the data holding capacitor is required, and the size thereof must be increased. For this reason, the circuit configuration of the data driver becomes large and complicated, which causes a problem that the chip area of the drive circuit IC (integrated circuit) increases and the cost for manufacturing the IC increases.

【００１０】また一方で、上記のアナログ−デジタル方
式のデータドライバでは、表示のための階調データをデ
ジタルで入力しているので、階調数が少ない場合には、
表示データの高速処理が比較的容易に実現できる。しか
しながら、階調数を増加させて多階調表示を実現しよう
とすると、その階調数と同じ段数のアナログ階段状電圧
を再現性良くかつ高精度に発生させなければならないか
ら、前述のアナログ方式の場合と同様にデータドライバ
の回路構成が大型化かつ複雑化してコストが上昇すると
いった問題が生じてくる。On the other hand, in the above analog-digital data driver, since the gradation data for display is inputted digitally, when the number of gradations is small,
High-speed processing of display data can be realized relatively easily. However, if an attempt is made to realize multi-gradation display by increasing the number of gradations, it is necessary to generate the analog stepwise voltage having the same number of steps as the number of gradations with good reproducibility and with high accuracy. As in the case of 1, the problem arises that the circuit configuration of the data driver becomes large and complicated and the cost rises.

【００１１】本発明は上記問題点に鑑みてなされたもの
であり、データ高速処理等による回路構成の大型化及び
複雑化ならびにコスト上昇を招くことなく、低消費電力
でかつ高精度に多階調表示を実現することが可能なデー
タドライバを含む液晶表示装置の駆動回路を提供するこ
とを目的とするものである。The present invention has been made in view of the above problems, and has low power consumption and high accuracy in multi-gradation without increasing the size and complexity of the circuit configuration due to high-speed data processing and increasing the cost. An object of the present invention is to provide a drive circuit for a liquid crystal display device including a data driver capable of realizing display.

【００１２】[0012]

【課題を解決するための手段】本発明は、液晶表示装置
の液晶表示パネルを構成する多数の液晶セルの各々に対
し所定の駆動電圧を供給して上記液晶表示パネル上にデ
ジタル表示データを１水平走査期間ごとに表示するため
の駆動回路において、時間的に変化する少なくとも２種
以上の電圧を発生する第１の手段と、上記デジタル表示
データに基づいたタイミングで上記の２種以上の電圧を
それぞれサンプリングし、これらのサンプリングされた
電圧を合成して上記駆動電圧を生成する第２の手段とを
備えている。According to the present invention, a predetermined drive voltage is supplied to each of a large number of liquid crystal cells which constitute a liquid crystal display panel of a liquid crystal display device so that digital display data can be displayed on the liquid crystal display panel as 1 In a drive circuit for displaying for each horizontal scanning period, first means for generating at least two or more kinds of voltages that change with time, and the above two or more kinds of voltages at a timing based on the digital display data. Second means for respectively sampling and combining these sampled voltages to generate the drive voltage.

【００１３】さらに、図１に示す本発明の基本原理のブ
ロック図を参照しながら、本発明の液晶表示装置の駆動
回路構成を説明することとする。図１において、液晶表
示装置の主要部は、液晶表示パネル２５０の縦方向のデ
ータバスラインに接続されるデータドライバ２００と、
横方向のスキャンバスラインに接続されるスキャンドラ
イバ２４０と、データドライバ２００及びスキャンドラ
イバ２４０を駆動するための各種の電圧｛例えば、アナ
ログ階調電圧Ｖ（Ａ，Ｂ）、ロジック部駆動用電圧Ｖ
_LOG 、データドライバ２００のアナログ部駆動用電圧Ｖ
_ADAT、及び、スキャンドライバ２４０のアナログ部駆動
用電圧Ｖ_ASCA｝を生成する電圧発生手段２１０と、これ
らのデータドライバ２００、スキャンドライバ２４０及
び電圧発生手段２１０を適切なタイミングで動作させて
液晶表示パネル２５０上にデジタル表示データＤＡＴＡ
を１水平走査期間ごとに表示するための制御信号（Ｓ
_SDAT，Ｓ_SH，Ｓ_LA及びＳ_SSCA）を生成する制御回路２３
０とから構成される。なお、これらの制御信号は、パー
ソナルコンピュータ等の信号源２２０からインタフェー
スを介して制御回路２３０に供給される所定の表示信号
に基づいて生成される。このような液晶表示装置の構成
要素の中で、本発明の液晶表示装置の駆動回路に関係し
ているのは、データドライバ２００、電圧発生手段２１
０、及び制御回路２３０の一部である。Further, the drive circuit configuration of the liquid crystal display device of the present invention will be described with reference to the block diagram of the basic principle of the present invention shown in FIG. 1, a main part of the liquid crystal display device is a data driver 200 connected to a vertical data bus line of a liquid crystal display panel 250,
The scan driver 240 connected to the horizontal scan bus line, and various voltages for driving the data driver 200 and the scan driver 240 (for example, analog grayscale voltage V (A, B), logic part driving voltage V
_LOG , voltage V for driving the analog section of the data driver 200
_ADAT and voltage generating means 210 for generating analog section driving voltage V _{ASCA of} scan driver 240, and liquid crystal display panel by operating these data driver 200, scan driver 240 and voltage generating means 210 at appropriate timings. Digital display data DATA on 250
Control signal (S
Control circuit 23 for generating _SDAT , S _SH , S _LA and S _SSCA )
It consists of 0 and. Note that these control signals are generated based on predetermined display signals supplied from the signal source 220 such as a personal computer to the control circuit 230 via the interface. Among the components of such a liquid crystal display device, those related to the drive circuit of the liquid crystal display device of the present invention are the data driver 200 and the voltage generating means 21.
0 and a part of the control circuit 230.

【００１４】さらに詳しく説明すると、データドライバ
２００は、データバスラインにそれぞれ対応するタイミ
ング決定手段２０１−１〜２０１−ｎにより、制御回路
２３０からのデジタル表示データＤＡＴＡに応じて、電
圧発生手段２１０から供給される２種以上の電圧、例え
ば時間ｔに対し階段状に変化するアナログ階調電圧Ｖを
選択する。所定のシフト信号Ｓ_SHの１周期分のパルス幅
を持つデータ用スタートパルスＳ_SDATは、上記シフト信
号Ｓ_SHに同期してタイミング決定手段２０１−１〜２０
１−ｎ内のシフトレジスタ２０２−１〜２０２−ｎに取
り込まれる。ここで、ラッチ回路２０３−１〜２０３−
ｎは例えば２段のデータレジスタを直列に接続した構成
になっており、１段目のデータレジスタはシフトレジス
タ２０２−１〜２０２−ｎの出力に従って上記デジタル
表示データＤＡＴＡを順次ラッチするとともに、２段目
のデータレジスタは所定のラッチ信号Ｓ_LAに従って上記
１段目のデータレジスタの出力をラッチするように動作
する。したがって、上記デジタル表示データは、シフト
レジスタ２０２−１〜２０２−ｎの出力に従って画素単
位でラッチ回路２０３−１〜２０３−ｎの１段目のデー
タレジスタに順次取り込まれた後、上記ラッチ信号に従
って１水平走査期間の表示データとしてラッチ回路２０
３−１〜２０３−ｎの２段目のデータレジスタにそれぞ
れラッチされる。さらに、次の１水平走査期間の表示デ
ータを表示するために、スキャン用スタートパルスＳ
_SSCAがスキャンドライバ２４０に入力される。さらに、
このラッチされた表示データは、それぞれデコーダ２０
４−１〜２０４−ｎに送られ、これらのデコーダ２０４
−１〜２０４−ｎによって画素ごとの表示階調がデコー
ドされる。そして、デコードされた結果に従ってタイミ
ング制御回路２０５−１〜２０５−ｎからそれぞれタイ
ミング信号が出力される。さらに、データドライバ２０
０内の第１及び第２のサンプリング手段２１１−１〜２
１１−ｎ，２１２−１〜２１２−ｎにより、上記のタイ
ミング信号に従って上記アナログ階調電圧Ｖがそれぞれ
サンプリングされ、これらのサンプリングされた電圧
は、合成手段２０６−１〜２０６−ｎによりそれぞれ合
成され、最終的に、液晶表示パネル２５０の１水平走査
期間の表示データを表示するためのｎビット分の駆動電
圧が出力される。なお、上記電圧発生手段２１０より、
データドライバ２００及びスキャンドライバ２４０のロ
ジック回路部やアナログ回路部を動作させるための駆動
用電圧Ｖ_LOG ，Ｖ_ADAT及びＶ_ASCAも供給される。More specifically, in the data driver 200, the timing determining means 201-1 to 201-n respectively corresponding to the data bus lines causes the voltage generating means 210 to output the digital display data DATA from the control circuit 230. Two or more kinds of supplied voltages, for example, an analog gradation voltage V that changes stepwise with respect to time t are selected. Predetermined data start pulse S _SDAT having a pulse width of one period of the shift signal S _SH is the shift signal S _SH in synchronism with the timing determining means 201-1～20
It is taken into the shift registers 202-1 to 202-n in 1-n. Here, the latch circuits 203-1 to 203-
For example, n has a configuration in which two stages of data registers are connected in series. The first stage data register sequentially latches the digital display data DATA according to the outputs of the shift registers 202-1 to 202-n, and 2 The data register of the first stage operates so as to latch the output of the data register of the first stage according to a predetermined latch signal S _LA . Therefore, the digital display data is sequentially captured in the first-stage data register of the latch circuits 203-1 to 203-n in pixel units according to the outputs of the shift registers 202-1 to 202-n, and then according to the latch signal. The latch circuit 20 is used as display data for one horizontal scanning period.
The data registers are latched in the second-stage data registers 3-1 to 203-n. Further, in order to display the display data of the next one horizontal scanning period, the scanning start pulse S
_SSCA is input to the scan driver 240. further,
The latched display data are respectively output to the decoder 20.
4-1 to 204-n, and these decoders 204
The display gradation for each pixel is decoded by -1 to 204-n. Then, according to the decoded result, the timing control circuits 205-1 to 205-n respectively output timing signals. Further, the data driver 20
First and second sampling means 211-1 and 21-2 within 0
11-n and 212-1 to 212-n sample the analog grayscale voltage V according to the timing signal, and the sampled voltages are synthesized by the synthesizing means 206-1 to 206-n, respectively. Finally, the driving voltage for n bits for displaying the display data of one horizontal scanning period of the liquid crystal display panel 250 is output. In addition, from the voltage generating means 210,
Driving voltages V _LOG , V _ADAT, and V _ASCA for operating the logic circuit section and the analog circuit section of the data driver 200 and the scan driver 240 are also supplied.

【００１５】さらに好ましくは、本発明の駆動回路にお
ける第１の手段が、所定の電圧範囲で階段状に変化する
第１の電圧、及び、この第１の電圧の１段分の段差に相
当する電圧範囲以下の電圧範囲で階段状に変化する第２
の電圧を液晶表示装置の水平走査期間に同期して発生さ
せる電圧発生手段を有する。さらに、上記の第２の手段
が、デジタル表示データの表示階調の上位の値に基づい
て第１の電圧の１つの階段電圧を指定する第１のタイミ
ングを決定すると共に、上記の表示階調の下位の値に基
づいて第２の電圧の１つの階段電圧を指定する第２のタ
イミングを決定するタイミング決定手段と、第１のタイ
ミングに従って第１の電圧をサンプリングする第１のサ
ンプリング手段と、第２のタイミングに従って前記第２
の電圧をサンプリングする第２のサンプリング手段と、
これらの第１及び第２のサンプリング手段によりサンプ
リングされた電圧を加算合成して上記の表示階調に応じ
た駆動電圧を生成する合成手段とを有する。More preferably, the first means in the drive circuit of the present invention corresponds to a first voltage which changes stepwise in a predetermined voltage range and a step difference of one step of the first voltage. The second that changes stepwise in the voltage range below the voltage range
It has a voltage generating means for generating the voltage of 1 in synchronization with the horizontal scanning period of the liquid crystal display device. Further, the second means determines the first timing for designating one step voltage of the first voltage based on the higher value of the display gradation of the digital display data, and the display gradation Timing determining means for determining a second timing for designating one staircase voltage of the second voltage based on a lower value of, first sampling means for sampling the first voltage according to the first timing, According to the second timing, the second
Second sampling means for sampling the voltage of
And a synthesizing means for adding and synthesizing the voltages sampled by the first and second sampling means to generate a drive voltage according to the display gradation.

【００１６】また一方で、上記の第１の手段が、時間的
に変化する所定の基準電圧を発生する１つの電圧発生手
段と、この１つの基準電圧に複数の重み値を与える重み
付け手段とを有する。さらに、上記の第２の手段が、こ
の重み付け手段により重み付けされた複数種の基準電圧
を上記のデジタル表示データの表示階調に応じて組み合
わせる組合わせ手段と、この組合わせ手段からの複数種
の出力を加算合成して前記表示階調に応じた駆動電圧を
生成する合成手段とを有する。On the other hand, the above-mentioned first means includes one voltage generating means for generating a predetermined reference voltage that changes with time, and weighting means for giving a plurality of weight values to this one reference voltage. Have. Furthermore, the above-mentioned second means combines a plurality of types of reference voltages weighted by this weighting means in accordance with the display gradation of the digital display data, and a plurality of types of combination means from this combination means. And a synthesizing unit for adding and synthesizing the outputs to generate a driving voltage according to the display gradation.

【００１７】さらに好ましくは、上記タイミング決定手
段が、各液晶セルに対応する画素の単位で上記のディジ
タル表示データをラッチするラッチ手段を有し、かつ、
第１のサンプリング手段、第２のサンプリング手段及び
合成手段が協働することにより、ラッチ手段によりラッ
チされるディジタル表示データの保持内容に応じたアナ
ログの駆動電圧を生成して各液晶セルに書き込む画素単
位のアナログ電圧供給手段を構成する場合、この画素単
位のアナログ電圧供給手段を１水平走査期間の前半部と
後半部に分割し、この分割された単位でアナログ電圧供
給手段の動作をオン／オフ制御する。More preferably, the timing determining means has latching means for latching the digital display data in pixel units corresponding to each liquid crystal cell, and
Pixels to be written into each liquid crystal cell by generating an analog drive voltage according to the content of the digital display data latched by the latch means by the cooperation of the first sampling means, the second sampling means and the synthesizing means. When the analog voltage supply unit for each unit is configured, the analog voltage supply unit for each pixel is divided into the first half and the second half of one horizontal scanning period, and the operation of the analog voltage supply unit is turned on / off in the divided units. Control.

【００１８】また一方で、上記の前記組合わせ手段が、
各液晶セルに対応する画素の単位で前記ディジタル表示
データをラッチするラッチ手段を有し、かつ、組合わせ
手段及び合成手段が協働することにより、ラッチ手段に
よりラッチされるディジタル表示データの保持内容に応
じたアナログの駆動電圧を生成して各液晶セルに書き込
む画素単位のアナログ電圧供給手段を構成する場合も、
同様に、アナログ電圧供給手段を１水平走査期間の前半
部と後半部に分割し、この分割された単位でアナログ電
圧供給手段の動作をオン／オフ制御する。On the other hand, the above-mentioned combination means is
The liquid crystal cell has latching means for latching the digital display data in units of pixels, and the combination means and the synthesizing means cooperate to hold the digital display data latched by the latching means. In the case of configuring an analog voltage supply unit for each pixel that generates an analog drive voltage according to
Similarly, the analog voltage supply means is divided into the first half and the second half of one horizontal scanning period, and the operation of the analog voltage supply means is turned on / off in units of the divided units.

【００１９】さらに好ましくは、本発明の駆動回路は、
液晶表示装置の水平走査期間に同期した一定の周期又は
ランダムな周期で、サンプリングされた第１の電圧と第
２の電圧とを入れ換えたり重み付けされた複数種の基準
電圧を互いに入れ換えたりする入れ換え手段を備えてい
る。さらに好ましくは、上記の第２の手段が、所定のサ
ンプル制御信号によって動作するサンプルスイッチと、
このサンプルスイッチの他端に接続されるサンプルキャ
パシタとからなる少なくとも１つのサンプルホールド回
路と、サンプルキャパシタの電位が入力され、かつ、こ
の電位と同レベルの電圧が出力される高入力インピーダ
ンスのバッファ回路と、このバッファ回路の出力を必要
とする期間と上記サンプルスイッチがオンになる期間と
を除いた期間の少なくとも一部において上記バッファ回
路を低電力で動作させる低消費電力制御手段とを有す
る。More preferably, the drive circuit of the present invention is
Swap means for swapping the sampled first voltage and the sampled second voltage or swapping the weighted plurality of reference voltages with each other at a constant cycle or a random cycle synchronized with the horizontal scanning period of the liquid crystal display device. Is equipped with. More preferably, the second means is a sample switch operated by a predetermined sample control signal,
At least one sample-hold circuit including a sample capacitor connected to the other end of the sample switch, and a buffer circuit having a high input impedance to which the potential of the sample capacitor is input and which outputs a voltage of the same level as this potential And a low power consumption control means for operating the buffer circuit at low power in at least a part of a period excluding a period in which the output of the buffer circuit is required and a period in which the sample switch is turned on.

【００２０】[0020]

【作用】本発明の駆動回路では、比較的低いサンプリン
グ速度で多階調表示を実現するために、最低限２種の低
速で変化するアナログ電圧、例えば時間に対し低速で階
段状に変化する２種のアナログ電圧を生成し、サンプル
ホールド回路等のサンプリング手段により、デジタル表
示データの表示階調に基づいたタイミングでこれら２種
のアナログ電圧をサンプリングして取り込む。さらに、
これらのサンプリングした電圧を加算等により合成して
表示階調に応じた駆動電圧を出力する。このような構成
では、階段電圧の加算合成により、アナログ階段電圧の
種類が少ない（例えば、２種）場合でも多くの階調を比
較的低速でかつ安定に表示することが可能となる。In the drive circuit of the present invention, in order to realize multi-gradation display at a relatively low sampling rate, at least two kinds of low-speed analog voltages that change at a low speed, for example, 2 that change stepwise at a low speed with time. These two kinds of analog voltages are generated, and these two kinds of analog voltages are sampled and taken in at a timing based on the display gradation of the digital display data by a sampling means such as a sample hold circuit. further,
These sampled voltages are combined by addition or the like to output a drive voltage according to the display gradation. With such a configuration, by adding and synthesizing the staircase voltages, it is possible to stably display a large number of gradations at a relatively low speed even when the types of analog staircase voltages are small (for example, two types).

【００２１】具体的には、第１の電圧の１つの階段電圧
と第２の電圧の１つの階段電圧が表示階調に応じて選択
され、これらの選択電圧が合成された後、液晶セルに書
き込まれる。ここで、表示可能な階調数は、第１の電圧
の段数と第２の電圧の段数の積で与えられ、例えば両方
の段数を同じく３段とすると、３×３＝９階調が得られ
る。Specifically, one staircase voltage of the first voltage and one staircase voltage of the second voltage are selected in accordance with the display gradation, and these selected voltages are combined and then displayed in the liquid crystal cell. Written. Here, the number of gray levels that can be displayed is given by the product of the number of steps of the first voltage and the number of steps of the second voltage. To be

【００２２】また一方で、１つの基準電圧の重み付けに
より生成された複数の基準電圧が表示階調に応じて組み
合わされ、その合成電圧が液晶セルに書き込まれる。こ
こで、表示可能な階調数を例えば１６とすると、重み値
は、２⁰ から２³ までの４段階でよい。この場合は、電
圧発生手段により１種類のアナログ基準電圧を発生させ
ればよいので、特に周辺回路の簡略化が図れる。On the other hand, a plurality of reference voltages generated by weighting one reference voltage are combined according to the display gradation, and the combined voltage is written in the liquid crystal cell. Here, if the number of displayable gradations is 16, for example, the weight value may be four levels from 2 ⁰ to 2 ³ . In this case, since one kind of analog reference voltage may be generated by the voltage generating means, the peripheral circuit can be simplified in particular.

【００２３】さらに、１水平走査期間の前半部と後半部
でアナログ電圧供給手段の動作開始のタイミングをずら
す構成では、ラッチ手段が１水平走査期間の前半部と後
半部で見掛け上２段動作するので、従来よりも少ないラ
ッチ容量で多階調表示を実現でき特にロジック回路の簡
略化が図れる。さらに、例えば２種類のアナログ階段電
圧を所定の周期で入れ換える構成では、第１のサンプリ
ング手段及び第２のサンプリング手段の各サンプルキャ
パシタにおける保持容量の相対的誤差の影響を時間平均
で打ち消すことができるので、駆動電圧の精度の向上が
図れる。Further, in the structure in which the operation start timing of the analog voltage supply means is shifted in the first half and the second half of one horizontal scanning period, the latch means apparently operates in two stages in the first half and the second half of one horizontal scanning period. Therefore, multi-gradation display can be realized with a latch capacity smaller than the conventional one, and in particular, the logic circuit can be simplified. Furthermore, for example, in a configuration in which two types of analog staircase voltages are exchanged at a predetermined cycle, it is possible to cancel the influence of the relative error of the storage capacitors in the sample capacitors of the first sampling means and the second sampling means on a time average basis. Therefore, the accuracy of the drive voltage can be improved.

【００２４】さらに、複数のサンプリング手段に接続さ
れるバッファ回路の制御に関し、次段のサンプリング手
段を動作させるときだけでなく、自段のサンプリング手
段がサンプリング動作を行うときにも上記バッファ回路
をオンにすることにより、サンプルキャパシタによる保
持電圧の変動が防止でき、駆動電圧の精度が向上する。
また、上記バッファ回路をオンにする期間以外の期間は
このバッファ回路が低電力動作をするように制御される
ので、低消費電力の駆動回路を達成できる。Further, regarding the control of the buffer circuit connected to the plurality of sampling means, the buffer circuit is turned on not only when the sampling means of the next stage is operated but also when the sampling means of its own stage performs the sampling operation. By doing so, it is possible to prevent the holding voltage from varying due to the sample capacitor, and improve the accuracy of the driving voltage.
Further, since the buffer circuit is controlled to operate in low power during the period other than the period in which the buffer circuit is turned on, a drive circuit with low power consumption can be achieved.

【００２５】なお、特開昭６４−１０２９８号公報に
は、１種類の階段電圧を入力し、デジタル表示データに
基づいたタイミングでこの階段電圧をサンプリングする
ような構成が開示されているが、この場合には、従来の
アナログ−デジタル方式の例と同じように、多階調表示
に有効な合成手段が設けられていない。したがって、上
記の開示例では、本発明の駆動回路と異なり、少ない種
類の階段電圧でもって多くの階調を比較的低速でかつ安
定に表示することはできない。Japanese Patent Laid-Open No. 64-10298 discloses a configuration in which one kind of staircase voltage is input and the staircase voltage is sampled at a timing based on digital display data. In this case, as in the case of the conventional analog-digital method, the synthesizing means effective for multi-gradation display is not provided. Therefore, in the above disclosed example, unlike the drive circuit of the present invention, it is not possible to stably display many gradations at a relatively low speed with a small number of step voltages.

【００２６】[0026]

【実施例】以下、本発明の駆動回路を実施例に基づいて
説明する。図２は、本発明の基本原理に基づく一実施例
を示すブロック図である。ただし、ここでは、１ビット
分の駆動電圧Ｖ_D を生成するための駆動回路を図示する
こととする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A drive circuit of the present invention will be described below based on embodiments. FIG. 2 is a block diagram showing an embodiment based on the basic principle of the present invention. However, here, a drive circuit for generating the drive voltage V _D for 1 bit is illustrated.

【００２７】図２において、３０１はタイミング決定手
段であり、制御回路（図示していない）から供給される
デジタル表示データやシフト信号やラッチ信号やスター
トパルス等の各種の制御信号に基づいてタイミング信号
を出力するものである。このタイミング決定手段３０１
により、制御回路からのデジタル表示データに応じて、
電圧発生手段３１０から供給され、かつ、時間ｔに対し
階段状に変化する２種類のアナログ階調電圧Ｖを選択す
る。これらのアナログ階調電圧Ｖは、所定の電圧範囲で
階段状に変化する第１の電圧、及び、この第１の電圧の
１段分の段差に相当する電圧範囲Ｖ_SA以下の電圧範囲Ｖ
_SBで階段状に変化する第２の電圧を含み、これらの第１
及び第２の電圧は、電圧発生手段３１０により、液晶表
示装置の水平走査期間に同期して生成される。さらに、
上記タイミング決定手段３０１により、デジタル表示デ
ータの表示階調の上位の値に基づいて第１の電圧の１つ
の階段電圧を指定する第１のタイミングを決定すると共
に、上記の表示階調の下位の値に基づいて第２の電圧の
１つの階段電圧を指定する第２のタイミングを決定し、
タイミング信号として出力する。In FIG. 2, reference numeral 301 denotes a timing determining means, which is a timing signal based on various control signals such as digital display data, a shift signal, a latch signal and a start pulse supplied from a control circuit (not shown). Is output. This timing determining means 301
According to the digital display data from the control circuit,
Two kinds of analog gradation voltages V which are supplied from the voltage generating means 310 and which change stepwise with respect to time t are selected. These analog gradation voltages V are a first voltage that changes stepwise in a predetermined voltage range, and a voltage range V _SA equal to or lower than a voltage range V _SA that corresponds to a step difference of the first voltage.
The first of these is included, including a second voltage that changes stepwise at _SB .
The second voltage and the second voltage are generated in synchronization with the horizontal scanning period of the liquid crystal display device by the voltage generating means 310. further,
The timing determining means 301 determines the first timing for designating one staircase voltage of the first voltage based on the higher value of the display gradation of the digital display data, and determines the lower level of the display gradation. Determining a second timing that specifies one step voltage of the second voltage based on the value,
Output as a timing signal.

【００２８】所定のシフト信号の１周期分のパルス幅を
持つデータ用スタートパルスは、上記シフト信号に同期
してタイミング決定手段３０１内のシフトレジスタ３０
２に取り込まれる。ここで、ラッチ回路３０３は例えば
２段のデータレジスタを直列に接続した構成になってお
り、１段目のデータレジスタはシフトレジスタ３０２の
出力に従って上記デジタル表示データを順次ラッチする
とともに、２段目のデータレジスタは所定のラッチ信号
に従って上記１段目のデータレジスタの出力をラッチす
るように動作する。したがって、上記デジタル表示デー
タは、シフトレジスタ３０２の出力に従って画素単位で
ラッチ回路３０３の１段目のデータレジスタに順次取り
込まれた後、上記ラッチ信号に従って１水平期間の表示
データとしてラッチ回路３０３の２段目のデータレジス
タにそれぞれラッチされる。さらに、このラッチされた
表示データは、デコーダ３０４に送られ、このデコーダ
３０４によって画素ごとの表示階調がデコードされる。
そして、デコードされた結果に従ってタイミング制御回
路３０５から上記タイミング信号が出力される。さら
に、第１のサンプリング手段３１１及び第２のサンプリ
ング手段３１２により、上記タイミング信号に従って上
記アナログ階調電圧Ｖ（第１及び第２の電圧）がそれぞ
れサンプリングされ、これらのサンプリングされた電圧
は、合成手段３０６により加算合成され、最終的に、液
晶表示パネル（図示していない）の１水平走査期間の表
示データを表示するための駆動電圧Ｖ_D が出力される。The data start pulse having a pulse width corresponding to one cycle of the predetermined shift signal is synchronized with the shift signal, and the shift register 30 in the timing determining means 301.
Taken in 2. Here, the latch circuit 303 has a configuration in which, for example, two stages of data registers are connected in series, and the first stage data register sequentially latches the digital display data according to the output of the shift register 302 and the second stage data register. The data register operates to latch the output of the first-stage data register according to a predetermined latch signal. Therefore, the digital display data is sequentially fetched into the first-stage data register of the latch circuit 303 in pixel units according to the output of the shift register 302, and then, as the display data of one horizontal period according to the latch signal. Latched in the data register of the stage. Further, the latched display data is sent to the decoder 304, and the display gradation for each pixel is decoded by the decoder 304.
Then, the timing signal is output from the timing control circuit 305 in accordance with the decoded result. Further, the first sampling means 311 and the second sampling means 312 respectively sample the analog gradation voltage V (first and second voltages) according to the timing signal, and these sampled voltages are combined. The means 306 performs addition synthesis, and finally outputs a drive voltage V _D for displaying display data for one horizontal scanning period of a liquid crystal display panel (not shown).

【００２９】図２の実施例では、２種類のアナログ電圧
の限られた段数でもって比較的多くの階調を表示するこ
とができるので、従来よりも駆動回路の構成が簡単にな
る。この場合、表示可能な階調数は、第１の電圧の段数
と第２の電圧の段数の積で与えられ、例えば両方の段数
を同じく３段とすると、３×３＝９階調が得られる。図
３は、本発明の基本原理に基づく他の実施例を示すブロ
ック図である。ここでも、１ビット分の駆動電圧Ｖ_D を
生成するための駆動回路を図示することとする。In the embodiment shown in FIG. 2, since a relatively large number of gradations can be displayed with a limited number of stages of two types of analog voltages, the structure of the drive circuit becomes simpler than in the conventional case. In this case, the number of gray scales that can be displayed is given by the product of the number of gray levels of the first voltage and the number of gray levels of the second voltage. For example, if both gray levels are three, 3 × 3 = 9 gray levels are obtained. To be FIG. 3 is a block diagram showing another embodiment based on the basic principle of the present invention. Here again, a drive circuit for generating the drive voltage V _D for 1 bit will be illustrated.

【００３０】図３における駆動回路は、時間的に変化す
る所定の基準電圧を発生する１つの電圧発生手段４１０
と、この１つの基準電圧に複数の重み値を与える重み付
け手段４１１と、この重み付け手段により重み付けされ
た複数種の基準電圧を上記デジタル表示データの表示階
調に応じて組み合わせる組合わせ手段４１２と、この組
合わせ手段４１２からの複数種の出力を加算合成して上
記表示階調に応じた駆動電圧Ｖ_D を生成する合成手段４
０６とを有する。The drive circuit in FIG. 3 has one voltage generating means 410 for generating a predetermined reference voltage which changes with time.
A weighting means 411 for giving a plurality of weight values to this one reference voltage, and a combination means 412 for combining a plurality of types of reference voltages weighted by this weighting means in accordance with the display gradation of the digital display data, A combination means 4 for adding and combining a plurality of types of outputs from the combination means 412 to generate a drive voltage V _D according to the display gradation.
06 and.

【００３１】図３の実施例では、表示可能な階調数を例
えば１６とすると、重み値は、２⁰から２³ までの４段
階で済むので、回路構成の簡略化が図れる。また、電圧
発生手段により１種類のアナログ基準電圧のみを発生さ
せればよいので、回路構成がさらに簡略化される。図４
〜図２０は図２の発明に係る液晶表示装置の駆動回路の
具体的実施例を示す回路図または動作波形図である。In the embodiment of FIG. 3, assuming that the number of gradations that can be displayed is 16, for example, the weight value can be 4 steps from 2 ⁰ to 2 ³ , so that the circuit structure can be simplified. Further, since the voltage generating means needs to generate only one type of analog reference voltage, the circuit configuration is further simplified. Figure 4
20 are circuit diagrams or operation waveform diagrams showing a specific embodiment of the drive circuit of the liquid crystal display device according to the invention of FIG.

【００３２】(1)第１の具体的実施例（図４、図５参照） 図４において、ＶＡは１段目が０Ｖ、２段目が３Ｖ、３
段目が６Ｖの階段状電圧であり、また、ＶＢは１段目が
０Ｖ、２段目が１Ｖ、３段目が２Ｖの階段状電圧であ
る。すなわち、ＶＡは所定の電圧範囲（０Ｖ〜６Ｖ）で
階段状に変化する第１の電圧、ＶＢはＶＡの１段目の段
差に相当する電圧範囲（３Ｖ）以下の電圧範囲（ここで
は０Ｖ〜２Ｖ）で階段状に変化する第２の電圧である。
これらのＶＡ，ＶＢは電圧発生手段２０により、１水平
走査期間（１Ｈ）ごとにその階段状波形を繰り返すよう
に作られる。 (1) First Specific Example (See FIGS. 4 and 5) In FIG. 4, VA is 0 V for the first stage, 3 V for the second stage, and 3
The step is a stepwise voltage of 6V, and VB is a stepwise voltage of 0V for the first step, 1V for the second step, and 2V for the third step. That is, VA is a first voltage that changes stepwise in a predetermined voltage range (0 V to 6 V), and VB is a voltage range (3 V) or less (here, 0 V to a voltage range corresponding to the first step of VA). It is a second voltage that changes stepwise at 2V).
These VA and VB are created by the voltage generating means 20 so that the stepwise waveform is repeated every horizontal scanning period (1H).

【００３３】２１〜２４はサンプルホールド回路、２５
〜２８はアナログスイッチであり、これらのアナログス
イッチ２５〜２８とサンプルホールド回路２１〜２４の
内部のサンプルスイッチ２１ａ〜２４ａは、それぞれタ
イミング信号Ｓ_Ain(n)、Ｓ_{Ao ut(n)} 、Ｓ_Bin(n)、Ｓ
_Bout(n) 、Ｓ_Ain(n+1)、Ｓ_Aout(n+1) 、Ｓ_Bin(n+1)、Ｓ
_{Bo ut(n+1)} によって個別にオン／オフされるようになっ
ている。ここで、タイミング信号の添字は次の意味を持
っている。Numerals 21 to 24 are sample and hold circuits, and 25
To 28 is an analog switch, the interior of the sampling switch 21a~24a of these analog switches 25 to 28 and the sample hold circuit 21 to 24, respectively timing signal _{S Ain (n), S Ao} ut (n), S Bin _(n) , S
_{Bout (n)} , S _{Ain (n + 1)} , S _{Aout (n + 1)} , S _{Bin (n + 1)} , S
By _{Bo ut (n + 1)} is adapted to be individually turned on / off. Here, the subscript of the timing signal has the following meaning.

【００３４】Ａ : 第１の電圧ＶＡに関係する信号であ
ることを意味する。 Ｂ : 第２の電圧ＶＢに関係する信号であることを意味
する。 in : サンプルホールド回路への取り込みタイミングに
関係する信号であることを意味する。 out : サンプルホールド回路からの取り出しタイミング
に関係する信号であることを意味する。A: means a signal related to the first voltage VA. B: means a signal related to the second voltage VB. in: Means that the signal is related to the timing of loading into the sample hold circuit. out: Means that the signal is related to the timing of taking out from the sample hold circuit.

【００３５】ｎ : ｎ番目の表示ラインに関係する信号
であることを意味する。 n+1 : ｎ＋１番目の表示ラインに関係する信号であるこ
とを意味する。 ２９，３０はバッファ、３１はオペアンプ３１ａを用い
た２入力の反転加算回路であり、バッファ２９を介して
入力するＶＡ系の信号を第１入力抵抗３１ｂとフィード
バック抵抗３１ｃの比で決まる増幅率α₁ で反転増幅す
るとともに、バッファ３０を介して入力するＶＢ系の信
号を第２入力抵抗３１ｄとフィードバック抵抗３１ｃの
比で決まる増幅率α₂ （上記増幅率α₁ と同じ）で反転
増幅する。すなわち、反転加算回路３１は、ＶＡ系の信
号とＶＢ系の信号とを加算合成し、その合成電圧を反転
増幅することにより、図外の液晶セルに書き込むための
書込み電圧（駆動電圧）ＶＷ₁ を生成する駆動電圧生成
手段として機能する。N: means a signal related to the n-th display line. n + 1: means a signal related to the (n + 1) th display line. Reference numerals 29 and 30 are buffers, 31 is a 2-input inverting addition circuit using an operational amplifier 31a, and an amplification factor α determined by the ratio of the first input resistor 31b and the feedback resistor 31c for a VA system signal input via the buffer 29. _{In addition to} being inverted and amplified at ₁ , the VB system signal inputted via the buffer 30 is inverted and amplified at an amplification factor α ₂ (same as the above amplification factor α ₁ ) determined by the ratio of the second input resistor 31d and the feedback resistor 31c. That is, the inverting addition circuit 31 adds and synthesizes the VA system signal and the VB system signal, and inverts and amplifies the synthesized voltage to write voltage (driving voltage) VW ₁ for writing in the liquid crystal cell (not shown). To function as a drive voltage generating unit.

【００３６】ここで、上記のタイミング信号は、図示し
ないタイミング決定手段によって所定の時期に作られる
が、特に添字に in がつく信号（Ｓ_Ain(n)、Ｓ_Bin(n)、
Ｓ_{Ai n(n+1)}、Ｓ_Bin(n+1)）の発生時期は、発明を理解す
る上で重要である。一般に、階調表示のためのデジタル
表示データ、すなわち１表示ラインの任意画素の明暗の
程度を表すデータ（以下、ＤＡＴＡ）は、複数ビットで
表現されており、例えば４ビットのＤＡＴＡであれば、
２⁴ ＝１６通りの階調を表現できる。次の表１は、ＤＡ
ＴＡ（４ビット）の内容とその内容で表現される階調の
組み合わせを示すものである。Here, the above-mentioned timing signal is generated at a predetermined time by a timing deciding means (not shown ₎ , but in particular, signals with suffix "in" (S _{Ain (n)} , S _{Bin (n)} ,
The occurrence timing of S _{Ai n (n + 1)} and S _{Bin (n + 1)} ) is important for understanding the invention. Generally, digital display data for gradation display, that is, data representing the degree of brightness of an arbitrary pixel on one display line (hereinafter, DATA) is represented by a plurality of bits, and for example, if it is 4-bit DATA,
2 ⁴ = 16 different gradations can be expressed. The following Table 1 shows DA
It shows a combination of the content of TA (4 bits) and the gradation expressed by the content.

【００３７】[0037]

【表１】 [Table 1]

【００３８】ここで、ＤＡＴＡの上位２ビットと下位２
ビットをそれぞれ１０進数で表すと、次の表２のとおり
になる。Here, the upper 2 bits and lower 2 bits of DATA
The bits are represented in decimal numbers as shown in Table 2 below.

【００３９】[0039]

【表２】 [Table 2]

【００４０】表２から理解されるように、ＤＡＴＡの上
位２ビットは、０、４、８、１２、下位２ビットは、
０、１、２、３の何れかであり、階調はこれら上位値と
下位値の加算値で与えられる。このようなＤＡＴＡと階
調の関係を図４の例に当てはめてみると、ＶＡが０、
３、６の３段階、ＶＢが０、１、２の３段階であるか
ら、次の表３のとおりになる。As can be seen from Table 2, the higher 2 bits of DATA are 0, 4, 8, 12 and the lower 2 bits are:
It is any one of 0, 1, 2, and 3, and the gradation is given by the sum of these upper and lower values. Applying such a relation between DATA and gradation to the example of FIG. 4, VA is 0,
Since there are three stages of 3 and 6 and three stages of VB are 0, 1, and 2, the following table 3 is obtained.

【００４１】[0041]

【表３】 [Table 3]

【００４２】したがって、ＶＡは０→３→６の順に発生
するから、また、ＶＢは０→１→２の順に発生するか
ら、例えば階調４の場合には、ＶＡが３のときにＳ
_Ain(n)（またはＳ_Ain(n+1)）を発生し、ＶＢが１のとき
にＳ_Bin(n)（またはＳ_Bin(n+1)）を発生すればよい。こ
れにより、ＶＡ＝３とＶＢ＝１が加算合成されてＶＷ₁
＝４（階調４）が生成される。Therefore, VA is generated in the order of 0 → 3 → 6, and VB is generated in the order of 0 → 1 → 2. For example, in the case of gradation 4, S when VA is 3,
_{It suffices} to generate _{Ain (n)} (or S _{Ain (n + 1)} ) and generate S _{Bin (n)} (or S _{Bin (n + 1)} ) when VB is 1. As a result, VA = 3 and VB = 1 are added and combined to obtain VW ₁
= 4 (gradation 4) is generated.

【００４３】図５は図４の動作波形図である。ここで
は、任意画素の階調がｎ表示ラインで「５」、その次の
表示ライン（ｎ＋１）で「６」、さらにその次の表示ラ
イン（ｎ＋２）で「７」であると仮定する。ｎライン目
では、まず、ＶＡ＝３の時点でＳ_Ain(n)をアクティブに
してＶＡ系のサンプルホールド回路２１にＶＡの値（３
Ｖ）を保持し、次いで、ＶＢ＝２の時点でＳ_Bin(n)をア
クティブにしてＶＢ系のサンプルホールド回路２２にＶ
Ｂの値（２Ｖ）を保持する。そして、ｎ＋１ライン目
で、Ｓ_Aout(n) 及びＳ_Bout(n)をともにアクティブにし
てＶＡ系とＶＢ系の２つのアナログスイッチ２５，２６
を同時にオン状態にする。これにより、ＶＡ系のサンプ
ルホールド回路２１の保持内容（３Ｖ）と、ＶＢ系のサ
ンプルホールド回路２２の保持内容（２Ｖ）が同時に反
転増幅回路３１に入力され、この反転増幅回路３１か
ら、３Ｖと２Ｖの加算合成値に相当する大きさの書込み
電圧ＶＷ₁ が出力される。FIG. 5 is an operation waveform diagram of FIG. Here, it is assumed that the gradation of an arbitrary pixel is "5" in the n display line, "6" in the next display line (n + 1), and "7" in the next display line (n + 2). In the n-th line, first, S _{Ain (n)} is activated at the time of VA = 3, and the VA value (3
V) is held, and then S _{Bin (n)} is activated at the time of VB = 2 to VB system sample hold circuit 22.
The value of B (2V) is held. Then, in the (n + 1 _{) th} line, S _{Aout (n)} and S _{Bout (n)} are both activated to make the two analog switches 25 and 26 of the VA system and the VB system.
Are turned on at the same time. As a result, the contents held by the VA system sample-hold circuit 21 (3V) and the contents held by the VB system sample-hold circuit 22 (2V) are simultaneously input to the inverting amplifier circuit 31, and the inverting amplifier circuit 31 outputs 3V. The write voltage VW ₁ having a magnitude corresponding to the 2V additive combined value is output.

【００４４】また、このｎ＋１番目では、上記の出力動
作に並行してｎ＋１ラインのＤＡＴＡの取り込み動作、
すなわち階調６に対応するＶＡ＝６とＶＢ＝０がそれぞ
れＶＡ系のサンプルホールド回路２３とＶＢ系のサンプ
ルホールド回路２４に保持される。以上のように、本発
明の第１の具体的実施例では、各々３段階の電圧を持つ
第１の電圧ＶＡと第２の電圧ＶＢを発生するだけで、Ｖ
ＡとＶＢの段数の積（３段×３段）に相当する階調０か
ら階調８までの９階調を表示できる。したがって、要求
階調数の１／２程度の少ない階調電圧を発生させればよ
いから、回路構成を簡素化でき、コストを低く抑えるこ
とができる。In addition, at the (n + 1) th, in parallel with the above-mentioned output operation, the operation of fetching DATA of the (n + 1) th line,
That is, VA = 6 and VB = 0 corresponding to gradation 6 are held in the VA system sample hold circuit 23 and the VB system sample hold circuit 24, respectively. As described above, according to the first specific embodiment of the present invention, it is only necessary to generate the first voltage VA and the second voltage VB, each of which has three levels of voltage,
It is possible to display 9 gradations from gradation 0 to gradation 8 corresponding to the product of the number of steps of A and VB (3 steps × 3 steps). Therefore, since it is only necessary to generate a gradation voltage as small as about 1/2 of the required gradation number, the circuit configuration can be simplified and the cost can be kept low.

【００４５】なお、上記第１の実施例では、ＶＡ，ＶＢ
をそれぞれ３段階の階調電圧としているが、これに限定
されるものではなく、例えば３段階以上であってもよい
ことは勿論である。(2)第２の具体的実施例（図６参照） 図６に示す第２の実施例は第１の実施例の変形例であ
り、第１の実施例との相違点はアナログスイッチ２５〜
２８の出力をひとまとめにし、１つのバッファ３２を介
して書込み電圧ＶＷ₂ を取り出した点にある。In the first embodiment, VA, VB
The gradation voltages have three levels, but the present invention is not limited to this and, for example, three levels or more may be used. (2) Second specific embodiment (see FIG . 6) The second embodiment shown in FIG. 6 is a modification of the first embodiment, and the difference from the first embodiment is that the analog switches 25 to
The output of 28 is put together and the write voltage VW ₂ is taken out through one buffer 32.

【００４６】この構成によれば、ＶＡ系のアナログスイ
ッチ２５（または２７）とＶＢ系のアナログスイッチ２
６（または２８）が同時にオン状態となったときに、Ｖ
Ａ系のサンプルホールド回路２１（または２３）とＶＢ
系のサンプルホールド回路２２（または２４）に保持さ
れていた２つの電圧の平均電圧に相当する大きさの書込
み電圧ＶＷ₂ を取り出すことができる。例えば、保持さ
れている２つの電圧が等しいと仮定すると、保持電圧の
１／２に相当するＶＷ₂ が得られる。書込み電圧の大き
さが上記第１の実施例に比べて半減するものの、１つの
バッファ３２だけで駆動電圧生成手段を実現できるた
め、回路構成の一層の簡略化を図ることができる。According to this configuration, the VA type analog switch 25 (or 27) and the VB type analog switch 2 are used.
When 6 (or 28) are turned on at the same time, V
A system sample and hold circuit 21 (or 23) and VB
It is possible to take out the write voltage VW ₂ having a magnitude corresponding to the average voltage of the two voltages held in the sample hold circuit 22 (or 24) of the system. For example, assuming that the two held voltages are equal, VW ₂ corresponding to ½ of the held voltage is obtained. Although the magnitude of the write voltage is halved as compared with the first embodiment, the drive voltage generating means can be realized with only one buffer 32, so that the circuit configuration can be further simplified.

【００４７】(3)第３の具体的実施例（図７、図８参照） 図７において、ＶＡ及びＶＢは、前記の各実施例と同様
の第１の電圧及び第２の電圧であり、ＶＡ（の１つの階
段電圧）は、所定のタイミング信号Ｓ_Ain に従ってＶＡ
系の第１のサンプリング回路３３に保持される。この保
持電圧は、所定のタイミング信号Ｓ_Aoutに従ってＶＡ系
の第２のサンプリング回路３４に保持される、かつ、こ
の第２のサンプリング回路３４の保持電圧は、２入力反
転加算回路３５（第１の実施例の反転加算回路３１と同
じ構成のもの）の一方の入力に加えられる。 (3) Third Specific Example (See FIGS. 7 and 8) In FIG. 7, VA and VB are the same first and second voltages as those in the above-mentioned respective examples, VA (one step voltage of VA) is VA according to a predetermined timing signal S _Ain.
It is held in the first sampling circuit 33 of the system. This holding voltage is held in the second sampling circuit 34 of the VA system in accordance with a predetermined timing signal S _Aout , and the holding voltage of the second sampling circuit 34 is the 2-input inverting addition circuit 35 (first (Having the same configuration as the inverting adder circuit 31 of the embodiment)).

【００４８】また、ＶＢ（の１つの階段電圧）は、所定
のタイミング信号Ｓ_Bin に従ってＶＢ系の第１のサンプ
リング回路３６に保持される。この保持電圧は、所定の
タイミング信号Ｓ_Boutに従ってＶＢ系の第２のサンプリ
ング回路３７に保持され、かつ、この第２のサンプリン
グ回路３７の保持電圧は、２入力反転加算回路３５の他
方の入力に加えられる。なお、３８〜４１はバッファで
ある。Further, VB (one step voltage thereof) is held in the VB system first sampling circuit 36 in accordance with a predetermined timing signal S _Bin . This holding voltage is held in the second sampling circuit 37 of the VB system in accordance with a predetermined timing signal S _Bout , and the holding voltage of the second sampling circuit 37 is input to the other input of the 2-input inverting addition circuit 35. Added. Note that 38 to 41 are buffers.

【００４９】図８は図７の動作波形図である。例えば、
ｎラインのＤＡＴＡの階調が「５」であったとすると、
階調５は、ＶＡ＝３とＶＢ＝２で与えられるから、ＶＡ
＝３の時点でＳ_Ain をアクティブにし、かつ、ＶＢ＝２
の時点でＳ_Bin をアクティブにすればよい。これによ
り、必要な電圧をＶＡ系とＶＢ系の第１のサンプリング
回路３３、３６に保持することができる。これらの保持
電圧は、その後の適当な時点、好ましくは、ＶＡ，ＶＢ
の休止期間（図中のクロスハッチングの箇所を参照）の
開始時点で共にアクティブとなるタイミング信号Ｓ_Aout
及びＳ_Boutに従ってＶＡ系、ＶＢ系の第２のサンプリン
グ回路３４，３７にそれぞれ転送され、その転送電圧が
反転加算回路３５によって加算合成されて、要求される
階調に応じた書込み電圧ＶＷ₃ が生成される。FIG. 8 is an operation waveform diagram of FIG. For example,
If the gradation of DATA on the n line is “5”,
Since gradation 5 is given by VA = 3 and VB = 2,
= 3, S _Ain is activated, and VB = 2
At this point, S _Bin may be activated. Thereby, the required voltage can be held in the first sampling circuits 33 and 36 of the VA system and the VB system. These holding voltages are applied at appropriate points in time thereafter, preferably VA and VB.
Timing signal S _Aout that becomes active at the start of the rest period (see the cross-hatching in the figure)
And S _Bout , they are respectively transferred to the second sampling circuits 34 and 37 of the VA system and the VB system, and the transfer voltages thereof are added and synthesized by the inverting addition circuit 35, and the write voltage VW ₃ according to the required gradation is obtained. Is generated.

【００５０】したがって、上記第１の実施例によっても
前記の各実施例と同様な効果を得ることができる。な
お、第２のサンプルホールド回路３４，３７の出力をひ
とまとめにして１つのバッファから書込み電圧を取り出
すようにしてもよい。すなわち、前記第２の実施例のよ
うにしてもよい。(4)第４の具体的実施例（図９参照） 図９において、ＶＡ及びＶＢは、前記の各実施例と同様
の第１の電圧及び第２の電圧である。これらの電圧は、
所定のタイミング信号Ｓ_Ain 、Ｓ_Bin に従ってＶＡ系の
サンプルホールド回路４２とＶＢ系のサンプルホールド
回路４３にそれぞれサンプリングされ、そのサンプリン
グ電圧がバッファ４４，４５を通して２入力反転加算回
路４６（第１の実施例の反転加算回路３１と同じ構成の
もの）に与えられて加算合成される。そして、その加算
合成電圧は、所定のタイミング信号Ｓ_ABout (第３の実
施例のＳ_AoutまたはＳ_Boutと同じタイミング）に従って
サンプルホールド回路４７にサンプリングされると共
に、バッファ４８を通して書込み電圧ＶＷ₄ として出力
される。Therefore, the same effects as those of the above-described respective embodiments can be obtained by the first embodiment. Note that the outputs of the second sample hold circuits 34 and 37 may be combined and the write voltage may be taken out from one buffer. That is, it may be the same as the second embodiment. (4) Fourth Specific Embodiment (see FIG . 9) In FIG. 9, VA and VB are the same first and second voltages as those in the above-mentioned embodiments. These voltages are
The VA system sample hold circuit 42 and the VB system sample hold circuit 43 are respectively sampled in accordance with predetermined timing signals S _Ain and S _Bin , and the sampling voltages thereof are passed through buffers 44 and 45 to a 2-input inverting addition circuit 46 (first embodiment). It has the same configuration as the inverting addition circuit 31 in the example) and is added and synthesized. Then, the added and synthesized voltage is sampled by the sample hold circuit 47 according to a predetermined timing signal S _ABout (the same timing as S _Aout or S _{Bout in} the third embodiment), and is output as the write voltage VW ₄ through the buffer 48. To be done.

【００５１】(5)第５の具体的実施例（図１０参照） 図１０に示す第５の実施例は第４の実施例の変形例であ
り、サンプルホールド回路４２，４３の出力を、Ｓ
_ABout に従ってオン／オフするアナログスイッチ４９，
５０により同時に取り出し、共通のバッファ回路５１を
通して書込み電圧ＶＷ₅ として出力するものである。 (5) Fifth Specific Example (see FIG . 10) The fifth example shown in FIG. 10 is a modification of the fourth example, in which the outputs of the sample hold circuits 42 and 43 are changed to S
An analog switch 49 that turns on and off according to _ABout ,
It is taken out at the same time by 50 and is output as a write voltage VW ₅ through a common buffer circuit 51.

【００５２】(6)第６の具体的実施例（図１１、図１２参照） 図１１において、ＶＡ及びＶＢは、上記各実施例と同様
の第１の電圧及び第２の電圧である。これらの電圧は、
所定のタイミング信号Ｓ_Ain 、Ｓ_Bin(n)、Ｓ_{Bi n(n+1)}に
従って、ＶＡ系の１つのサンプルホールド回路５２とＶ
Ｂ系の２つのサンプルホールド回路５３，５４にサンプ
リングされる。そして、各々のサンプリング電圧が所定
のタイミング信号Ｓ_Aout、Ｓ_Bout(n) 、Ｓ_Bout(n+1) に
従ってオン／オフするアナログスイッチ５５〜５７を通
して取り出され、共通のバッファ５８から書込み電圧Ｖ
Ｗ₆ として出力される。 (6) Sixth Concrete Example (Refer to FIGS. 11 and 12) In FIG. 11, VA and VB are the same first and second voltages as those in the above-mentioned respective examples. These voltages are
Predetermined timing signal _{S Ain, S Bin (n)} , S Bi n (n + 1) according to one of the sample hold circuit 52 and V of VA system
Sampling is performed by the two B-system sample and hold circuits 53 and 54. Then, the respective sampling voltages are taken out through the analog switches 55 to 57 which are turned on / off according to the predetermined timing signals S _Aout , S _{Bout (n)} and S _{Bout (n + 1),} and the write voltage V is output from the common buffer 58.
It is output as W ₆ .

【００５３】図１２は、図１１の動作波形図である。例
えば、ｎラインのＤＡＴＡの階調が「５」であったとす
ると、階調５は、ＶＡ＝３とＶＢ＝２で与えられるか
ら、ＶＡ＝３の時点でＳ_Ain をアクティブにし、かつ、
ＶＢ＝２の時点でＳ_Bin(n)をアクティブにする。これに
より、ＶＡ＝３がＶＡ系のサンプルホールド回路５２に
サンプリングされると共に、ＶＢ＝２がＶＢ系の１つの
サンプルホールド回路５３にサンプリングされる。そし
て、Ｓ_AoutとＳ_Bout(n) を同時にアクティブにすること
により、これらの２つのサンプリング電圧の加算電圧
（平均電圧）が生成される。ここで、Ｓ_Bout(n) のアク
ティブ期間はＳ_Aoutのアクティブ期間よりも長く、ＶＡ
系のアナログスイッチ５５がオフした後もＶＢ系のアナ
ログスイッチ５６はオン状態を継続する。したがって、
上記の加算電圧がオン状態のアナログスイッチ５６を通
してＶＢ系のサンプルホールド回路５３に伝えられ、１
表示ラインの間、継続して保持される。FIG. 12 is an operation waveform diagram of FIG. For example, if the gradation of DATA on the n-th line is “5”, gradation 5 is given by VA = 3 and VB = 2, so S _Ain is activated at the time of VA = 3, and
At the time of VB = 2, S _{Bin (n)} is activated. As a result, VA = 3 is sampled by the VA-system sample hold circuit 52, and VB = 2 is sampled by the VB-system sample hold circuit 53. Then, by simultaneously activating S _Aout and S _{Bout (n)} , an added voltage (average voltage) of these two sampling voltages is generated. Here, the active period of S _{Bout (n)} is longer than the active period of S _Aout , and
Even after the system analog switch 55 is turned off, the VB system analog switch 56 remains on. Therefore,
The added voltage is transmitted to the VB system sample and hold circuit 53 through the analog switch 56 in the ON state, and 1
It is held continuously for the duration of the display line.

【００５４】(7)第７の具体的実施例（図１３、図１４参照） 図１３において、ＶＡ及びＶＢは、前記の各実施例と同
様の第１の電圧及び第２の電圧である。これらの電圧
は、所定のタイミング信号Ｓ_Ain 、Ｓ_Bin に従って、Ｖ
Ａ系のサンプルホールド回路５９とＶＢ系のサンプルホ
ールド回路６０にサンプリングされる。所定のタイミン
グ信号Ｓ_Aoutに従ってアナログスイッチ６１がオンにな
ると、それぞれのサンプルホールド回路５９，６０に保
持された電荷が再配分され、２つのサンプリング電圧の
加算電圧（平均電圧）が求められる。そして、この加算
電圧は、所定のタイミング信号Ｓ_ABout (Ｓ_Aoutと同一
タイミングの信号）に従ってサンプルホールド回路６２
にサンプリングされると共に、書込み電圧ＶＷ₇ として
出力される。なお、６３，６４はバッファであり、６５
はバッファ６３の入力寄生容量を表している。上記電荷
の再配分動作は、この入力寄生容量６５に対しても行わ
れるため、加算電圧の演算精度が悪くなる心配はない。
ただし、この場合、サンプルホールド回路５９のサンプ
ルキャパシタの容量と、サンプルホールド回路６０のサ
ンプルキャパシタと寄生容量６５の総容量とが等しくな
るように設計しておくのが望ましい。 (7) Seventh Concrete Example (see FIGS. 13 and 14) In FIG. 13, VA and VB are the same first and second voltages as those in the above-mentioned respective examples. These voltages are set to V in accordance with predetermined timing signals S _Ain and S _Bin .
The signals are sampled by the A-system sample-hold circuit 59 and the VB-system sample-hold circuit 60. When the analog switch 61 is turned on according to a predetermined timing signal S _Aout, the charges held in the respective sample hold circuits 59 and 60 are redistributed, and the added voltage (average voltage) of the two sampling voltages is obtained. Then, the added voltage is applied to the sample hold circuit 62 according to a predetermined timing signal S _ABout (a signal at the same timing as S _Aout ).
And is output as the write voltage VW ₇ . Note that 63 and 64 are buffers, and 65
Represents the input parasitic capacitance of the buffer 63. Since the charge redistribution operation is also performed on the input parasitic capacitance 65, there is no fear that the calculation accuracy of the added voltage deteriorates.
However, in this case, it is desirable to design the capacitance of the sample capacitor of the sample hold circuit 59 and the total capacitance of the sample capacitor of the sample hold circuit 60 and the parasitic capacitance 65 to be equal.

【００５５】(8)第８の具体的実施例（図１５、図１６参照） 図１５において、ＶＡ及びＶＢは、前記の各実施例と同
様の第１の電圧及び第２の電圧である。これらの電圧
は、所定のタイミング信号Ｓ_Ain 、Ｓ_Bin に従って、Ｖ
Ａ系のサンプルホールド回路６６とＶＢ系のサンプルホ
ールド回路６７にサンプリングされる。所定のタイミン
グ信号Ｓ_ABout に従ってアナログスイッチ６８，６９が
同時にオンになると、それぞれのサンプルホールド回路
６６，６７に保持された電荷が再配分され、その加算電
圧が、容量７０（またはバッファ７１の入力寄生容量７
２でもよい）に保持されると共に、バッファ７１を通し
て書込み電圧ＶＷ₈ として出力される。ここで、容量７
０に並列に接続されたアナログスイッチ７３は、所定の
リセット信号Ｓｒに従って当該容量７０の電荷を放電
（リセット）するものである。なお、容量７０とアナロ
グスイッチ７３は共にグランド電位（０Ｖ）に接続され
ているが、他の電位であってもよいし、それぞれ異なる
電位であってもよい。 (8) Eighth Specific Embodiment (See FIGS. 15 and 16) In FIG. 15, VA and VB are the same first and second voltages as those in the above-described embodiments. These voltages are set to V in accordance with predetermined timing signals S _Ain and S _Bin .
Sampling is performed by the A-system sample hold circuit 66 and the VB-system sample hold circuit 67. When the analog switches 68 and 69 are simultaneously turned on according to a predetermined timing signal S _ABout, the charges held in the respective sample hold circuits 66 and 67 are redistributed, and the added voltage is added to the capacitance 70 (or the input parasitic of the buffer 71). Capacity 7
2), and is output as the write voltage VW ₈ through the buffer 71. Where capacity 7
The analog switch 73 connected in parallel with 0 discharges (resets) the electric charge of the capacitor 70 according to a predetermined reset signal Sr. Although the capacitor 70 and the analog switch 73 are both connected to the ground potential (0V), they may have other potentials or different potentials.

【００５６】図１６は図１５の動作波形図である。例え
ば、ｎラインのＤＡＴＡの階調が「５」であったとする
と、階調５は、ＶＡ＝３とＶＢ＝２で与えられるから、
ＶＡ＝３の時点でＳ_Ain をアクティブにし、かつ、ＶＢ
＝２の時点でＳ_Bin をアクティブにする。これにより、
ＶＡ＝３がＶＡ系のサンプルホールド回路６６にサンプ
リングされると共に、ＶＢ＝２がＶＢ系のサンプルホー
ルド回路６７にサンプリングされる。そして、リセット
信号Ｓｒをアクティブにして容量７０の電荷を放電した
後、Ｓ_ABout をアクティブにすると、ＶＡ系とＶＢ系の
アナログスイッチ６８，６９が同時にオンし、２つのサ
ンプリング電圧の加算電圧（平均電圧）が容量７０に保
持されると共に、書込み電圧ＶＷ₈ が出力される。FIG. 16 is an operation waveform diagram of FIG. For example, if the gradation of DATA on the n-th line is "5", gradation 5 is given by VA = 3 and VB = 2.
S _{Ain becomes} active at the time of VA = 3, and VB
At the point of = 2, S _Bin is activated. This allows
VA = 3 is sampled by the VA system sample hold circuit 66, and VB = 2 is sampled by the VB system sample hold circuit 67. Then, when the reset signal Sr is activated to discharge the electric charge of the capacitor 70 and then S _ABout is activated, the VA and VB analog switches 68 and 69 are turned on at the same time, and the added voltage of the two sampling voltages (average (Voltage) is held in the capacitor 70, and the write voltage VW ₈ is output.

【００５７】上記第８の実施例では、前記の各実施例の
効果に加え、リセット信号Ｓr により寄生容量７２の電
荷を同時にリセットすることができ、演算精度への影響
が回避されるというメリットがある。(9)第９の具体的実施例（図１７、図１８参照） 図１７において、ＶＣは前記第１の電圧または第２の電
圧に相当する階段状の電圧、７４，７５はそれぞれ所定
のタイミング信号Ｓ_Ain 、Ｓ_Bin に従ってＶＣの１つの
階段電圧をサンプリングするサンプルホールド回路であ
る。In the eighth embodiment, in addition to the effects of each of the above-described embodiments, the reset signal Sr can simultaneously reset the charges of the parasitic capacitance 72, which has the advantage of avoiding the influence on the calculation accuracy. is there. (9) Ninth specific embodiment (see FIGS. 17 and 18) In FIG. 17, VC is a stepwise voltage corresponding to the first voltage or the second voltage, and 74 and 75 are predetermined timings, respectively. It is a sample and hold circuit for sampling one step voltage of VC according to signals S _Ain and S _Bin .

【００５８】ＶＣは、例えば図１８に示すような階段状
の電圧である。すなわち、この階段状の電圧ＶＣは、１
水平走査期間（１Ｈ）ごとに、０、１、２、３、６及び
Ｖr（単位はＶ）の各階段電圧（ただし、Ｖr は任意の
電圧）を発生するものであり、また、それぞれの階段電
圧の発生期間は、１Ｈの中で、例えばｔ₀ ，ｔ₁ ，
ｔ ₂ ，ｔ₃ ，ｔ₆ 及びｔ_r が割り当てられている。これ
らの期間は全て等しいものであってもよいし、あるい
は、図１８に示すように、前段とのレベル差が大きい階
段電圧には長めの期間を割り当てるようにしてもよい。VC has a stepped shape as shown in FIG.
Is the voltage of. That is, this stepwise voltage VC is 1
0, 1, 2, 3, 6, and every horizontal scanning period (1H)
Each step voltage of Vr (unit is V) (however, Vr is arbitrary
Voltage), and also for each stair
The pressure generation period is, for example, t within 1H.₀, T₁，
t ₂, T₃, T₆And t_rHas been assigned. this
All periods may be equal, or
As shown in FIG. 18, is a floor with a large level difference from the previous stage.
A longer period may be assigned to the stage voltage.

【００５９】このような構成にすれば、例えばＤＡＴＡ
の階調が「６」のときには、ＶＣ＝６の時点でＳ_Ain を
アクティブにし、かつ、ＶＣ＝０の時点でＳ_Bin をアク
ティブにすると、２つのサンプルホールド回路７４，７
５のそれぞれに６Ｖと０Ｖを保持させることができる。
なお、ＶＣの階段電圧は上記の順番に限るものではな
く、例えば、「６→３→２→１→０」、「０→１→２→
６→３→０」、「２→１→０→３→６」、「０→１→２
→０→３→６」、「０→３→６→０→１→２」、「０→
３→６→２→１→０」、「６→３→０→１→２」、「６
→３→０→２→１→０」または「２→１→０→６→３→
０」であってもよい。With such a structure, for example, DATA
When the gray scale of “6” is “6”, S _Ain is activated at the time of VC = 6 and S _Bin is activated at the time of VC = 0.
Each of 5 can hold 6V and 0V.
The staircase voltage of VC is not limited to the above order, and for example, "6 → 3 → 2 → 1 → 0", "0 → 1 → 2 →"
6 → 3 → 0 ”,“ 2 → 1 → 0 → 3 → 6 ”,“ 0 → 1 → 2 ”
→ 0 → 3 → 6 ”,“ 0 → 3 → 6 → 0 → 1 → 2 ”,“ 0 →
“3 → 6 → 2 → 1 → 0”, “6 → 3 → 0 → 1 → 2”, “6
→ 3 → 0 → 2 → 1 → 0 ”or“ 2 → 1 → 0 → 6 → 3 →
It may be "0".

【００６０】(10)第１０の具体的実施例（図１９、図２０参照） 図１９において、ＶＡ及びＶＢは、前述と同様の第１の
電圧及び第２の電圧である。これらの電圧は、所定のタ
イミング信号Ｓ_Ain 、Ｓ_Bin に従って、ＶＡ系のサンプ
ルホールド回路７６とＶＢ系のサンプルホールド回路７
７にサンプリングされる。ここで、ＶＡ系のサンプルホ
ールド回路７６の容量７６ａは、アナログスイッチ７８
によってグランド電位またはＶＢ系のサンプルホールド
回路７７の何れかに接続される。アナログスイッチ７８
は、通常は図示の接点位置にあるが、タイミング信号Ｓ
s がアクティブになると接点を切り替える。すなわち、
タイミング信号Ｓs がアクティブになると、ＶＡ系のサ
ンプルホールド回路７６の容量７６ａと、ＶＢ系のサン
プルホールド回路７７の容量７７ａが直列に接続され、
２つのサンプル電圧（Ｖ₁ 、Ｖ₂ ）の加算電圧（Ｖ₁ ＋
Ｖ₂ ）が所定のタイミング信号Ｓ_ABout に従ってサンプ
ルホールド回路７９にサンプリングされると共に、書込
み電圧ＶＷ₉ として出力される。なお、８０，８１はバ
ッファである。 (10) Tenth Specific Example (See FIGS. 19 and 20) In FIG. 19, VA and VB are the same first and second voltages as described above. These voltages are VA system sample hold circuit 76 and VB system sample hold circuit 7 in accordance with predetermined timing signals S _Ain and S _Bin.
7 sampled. Here, the capacitance 76 a of the VA-type sample hold circuit 76 is the analog switch 78.
Is connected to either the ground potential or the VB system sample hold circuit 77. Analog switch 78
Is normally at the contact position shown in the figure, but the timing signal S
Switches contacts when s becomes active. That is,
When the timing signal Ss becomes active, the capacitance 76a of the VA system sample and hold circuit 76 and the capacitance 77a of the VB system sample and hold circuit 77 are connected in series,
Two sample voltage (V _1, V ₂₎ of the added voltage (V ₁ +
V ₂ ) is sampled by the sample hold circuit 79 according to a predetermined timing signal S _{ABout and} is output as the write voltage VW ₉ . In addition, 80 and 81 are buffers.

【００６１】図２０は図１９の動作波形図である。この
例では、ｎラインのＤＡＴＡの階調が「５」であるか
ら、ＶＡ＝３の時点でＳ_Ain がアクティブになり、ま
た、ＶＢ＝２の時点でＳ_Bin がアクティブになり、これ
らのＶＡ＝３、ＶＢ＝２がサンプリングされる。そし
て、Ｓs がアクティブになると、２つの容量７６ａと７
７ａが直列に接続され、これにより、容量７６ａの保持
電荷に相当する電圧Ｖ₁ と容量７７ａの保持電荷に相当
する電圧Ｖ₂ との加算電圧に相当する大きさの書込み電
圧ＶＷ₉ （ＶＷ₉ ＝Ｖ₁ ＋Ｖ₂ ）が生成される。FIG. 20 is an operation waveform diagram of FIG. In this example, since the gradation of DATA on the n line is “5”, S _Ain becomes active at the time of VA = 3, and S _Bin becomes active at the time of VB = 2. = 3, VB = 2 is sampled. Then, when Ss becomes active, two capacitors 76a and 7a
7a are connected in series, thereby, the voltage V ₁ and the magnitude of the write voltage corresponding to the addition voltage between a voltage V ₂ corresponding to the charges held in the capacitor 77a VW ₉ corresponding to electric charges held in the capacitor 76a (VW ₉ = V ₁ + V ₂ ) is generated.

【００６２】図２１は図３の駆動回路を詳細に説明する
ためのブロック図である。ここでは、図３の基本原理に
基づく実施例の各構成要素をより現実的な形で示してい
る。図２１において、ＶＤはアナログ階調電圧である。
ここでは、アナログ階調電圧ＶＤとして、１水平走査期
間（１Ｈ）の間に０Ｖ、ａＶ、ｂＶへと３段階に変化す
る階段状の電圧が示されているが、この場合のアナログ
階調電圧としては、少なくとも０Ｖ以外の１つの電圧
（以下、基準電圧）であればよい。FIG. 21 is a block diagram for explaining the drive circuit of FIG. 3 in detail. Here, each component of the embodiment based on the basic principle of FIG. 3 is shown in a more realistic form. In FIG. 21, VD is an analog gradation voltage.
Here, as the analog grayscale voltage VD, a stepwise voltage that changes in three steps from 0V, aV, and bV during one horizontal scanning period (1H) is shown, but the analog grayscale voltage in this case is shown. The voltage may be at least one voltage other than 0 V (hereinafter referred to as a reference voltage).

【００６３】８２，８３は、複数個（代表して２個を示
す）のサンプルホールド回路であり、それぞれのサンプ
ルホールド回路８２，８３によって選択的にサンプリン
グされたＶＤは、重み付け回路８４，８５を通して合成
手段である加算回路（合成手段）８６に転送される。加
算回路８６では、アナログ階調電圧ＶＤの加算電圧が液
晶セルへの書込み電圧（駆動電圧）Ｖ_D として取り出さ
れる。なお、ここでは、サンプルホールド回路の後に重
み付け回路を設けているが、その代わりに、サンプルホ
ールド回路の前に重み付け回路を位置させても構わな
い。Reference numerals 82 and 83 denote a plurality of (two as a representative) sample and hold circuits. VDs selectively sampled by the respective sample and hold circuits 82 and 83 are passed through weighting circuits 84 and 85. The data is transferred to the adding circuit (combining means) 86 which is a combining means. In the adder circuit 86, the added voltage of the analog gradation voltage VD is taken out as a write voltage (driving voltage) V _D to the liquid crystal cell. Although the weighting circuit is provided after the sample and hold circuit here, the weighting circuit may be placed before the sample and hold circuit instead.

【００６４】ここで、サンプルホールド回路８２，８３
は、所定のタイミング信号に従ってアナログ階調電圧Ｖ
Ｄをサンプリングし、加算回路８６に与える電圧（重み
付けされたアナログ階調電圧ＶＤ）の組み合わせを決定
するものであり、図２の第１及び第２のサンプリング手
段３１１、３１２にそれぞれ対応するものである。ま
た、重み付け回路８４，８５は、各々異なる重み値（例
えば、２⁰ 、２¹ 、……、２^m ）をサンプリング後のア
ナログ階調電圧ＶＤに与えるものであり、一体として重
み付け手段８８を構成する。Here, the sample hold circuits 82 and 83
Is an analog gradation voltage V according to a predetermined timing signal.
D is sampled and the combination of the voltages (weighted analog gradation voltage VD) given to the adder circuit 86 is determined, which corresponds to the first and second sampling means 311 and 312 of FIG. 2, respectively. is there. The weighting circuits 84 and 85 give different weighting values (for example, 2 ⁰ , 2 ¹ , ..., 2 ^m ) to the sampled analog grayscale voltage VD, and the weighting circuits 88 are integrally configured. To do.

【００６５】このような構成によれば、重み付けされた
アナログ階調電圧ＶＤの組み合わせから、デジタル階調
データに応じた大きさの書込み電圧を容易に生成するこ
とができる。図２２〜図３０は図３（図２１）の発明に
係る液晶表示装置の駆動回路の具体的実施例を示す図で
ある。According to this structure, it is possible to easily generate the write voltage having the magnitude corresponding to the digital gradation data from the combination of the weighted analog gradation voltages VD. 22 to 30 are views showing specific examples of the drive circuit of the liquid crystal display device according to the invention of FIG. 3 (FIG. 21).

【００６６】(11)第１１の具体的実施例（図２２、図２３参照） 図２２において、ＶＤは、所定のタイミング信号
Ｓ_Ain 、Ｓ_Bin に従って前段のサンプルホールド回路８
９，９０にサンプリングされ、これら２つのサンプリン
グ電圧は、所定のタイミング信号Ｓ_ABout に従って同時
に、後段のサンプルホールド回路９１，９２に転送され
る。転送された２つのサンプリング電圧（以下、Ｅ_A 、
Ｅ_B と略記する) は２入力反転加算回路９３に加えら
れ、所定の重み付け処理及び加算処理を受けた後、書込
み電圧ＶＷ₁₀として出力される。なお、９４〜９７はバ
ッファである。 (11) Eleventh Specific Embodiment (Refer to FIGS. 22 and 23) In FIG. 22, VD is the sample-hold circuit 8 of the _previous stage according to predetermined timing signals S _Ain and S _Bin.
9 and 90 are sampled, and these two sampling voltages are simultaneously transferred to the sample-hold circuits 91 and 92 in the _subsequent stage according to a predetermined timing signal S _ABout . The two transferred sampling voltages (hereinafter, E _A ,
(Abbreviated as E _B ) is applied to the 2-input inverting addition circuit 93, and after being subjected to predetermined weighting processing and addition processing, is output as the write voltage VW ₁₀ . Incidentally, 94 to 97 are buffers.

【００６７】ここで、書込み電圧ＶＷ₁₀は、次の式
（１）で求められる。 ＶＷ₁₀＝（Ｒ_F ／Ｒ_A ）Ｅ_A ＋（Ｒ_F ／Ｒ_B ）Ｅ_B ……（１） 但し、Ｒ_F は反転加算回路９３のオペアンプ９３ａのフ
ィードバック抵抗の抵抗値、Ｒ_A はオペアンプ９３ａの
一方の入力抵抗の抵抗値、Ｒ_B は同じくオペアンプ９３
ａの他方の入力抵抗の抵抗値である。Here, the write voltage VW ₁₀ is obtained by the following equation (1). VW ₁₀ = (R _F / R _A ) E _A + (R _F / R _B ) E _B (1) where R _F is the resistance value of the feedback resistance of the operational amplifier 93 a of the inverting addition circuit 93, and R _A is the operational amplifier The resistance value of one of the input resistances of 93a, R _B is the same as the operational amplifier 93a.
It is the resistance value of the other input resistance of a.

【００６８】今、オペアンプ９３ａの各抵抗の抵抗値
を、Ｒ_A ＝Ｒ_F 、かつ、Ｒ_B ＝Ｒ_F ×３の関係に設定す
ると、書込み電圧ＶＷ₁₀は、次の式（２）のように書き
表すことができる。 ＶＷ₁₀＝−（Ｅ_A ＋Ｅ_B ／３） ………（２） すなわち、ＶＷ₁₀は、所定の重み値「１／３」を与えた
サンプリング電圧Ｅ_Bと重み値を与えないサンプリング
電圧Ｅ_A との加算値である。[0068] Now, the resistance value of each resistor of the operational amplifier 93a, R _A = R _F and, by setting the relationship of R _B = R _F × 3, the write voltage VW ₁₀ is shown in the following equation (2) Can be written as VW ₁₀ = − (E _A + E _B / 3) (2) That is, VW ₁₀ is a sampling voltage E _B given a predetermined weight value “1/3” and a sampling voltage E _A not given a weight value. And is the added value.

【００６９】図２３は図２２の動作波形図である。例え
ばｎラインのＤＡＴＡの階調が「５」であれば、ＶＤ＝
３の時点でＳ_Ain がアクティブになり、さらに、ＶＤ＝
６の時点でＳ_Bin がアクティブになる。そして、Ｓ
_ABout がアクティブになると、これらのＶＤ＝３、ＶＤ
＝６のサンプリング電圧（Ｅ_A ＝３、Ｅ_B ＝６）が反転
加算回路９３に与えられ、３＋６／３＝５により、要求
階調「５」に相当する大きさの書込み電圧ＶＷ₁₀＝５
（但し、絶対値）が生成される。FIG. 23 is an operation waveform diagram of FIG. For example, if the gradation of DATA on the n line is “5”, VD =
At the time of 3, S _Ain becomes active, and VD =
At time point 6, S _Bin becomes active. And S
_{When ABout} becomes active, these VD = 3, VD
= 6 sampling voltage (E _A = 3, E _B = 6) is given to the inverting adder circuit 93, and by 3 + 6/3 = 5, the write voltage VW ₁₀ = 5 corresponding to the required gradation “5”.
(However, the absolute value) is generated.

【００７０】なお、上記第１１の実施例では、１種類の
重み値（１／３）を使用してこれを１つのサンプリング
電圧（Ｅ_B ）に適用しているが、本発明はこれに限るも
のではない。例えば、複数段階（または複数種類）の重
み値を選択的に使用することにより、１つの基準電圧
（例えばＶＤの１つの階段電圧）から様々な電圧を作り
出すようにしてもよい。In the eleventh embodiment, one kind of weight value (1/3) is used and applied to one sampling voltage (E _B ), but the present invention is not limited to this. Not a thing. For example, various voltages may be generated from one reference voltage (for example, one step voltage of VD) by selectively using a plurality of (or a plurality of types) of weight values.

【００７１】(12)第１２の具体的実施例（図２４参照） 図２４に示す第１２の実施例は上記第１１の実施例の変
形例であり、第１１の実施例との相違点は、サンプルホ
ールド回路８９，９０の出力をバッファ９４，９５を介
して反転加算回路９３に接続すると共に、反転加算回路
９３の出力にサンプルホールド回路９８を接続した点に
ある。すなわち、図２４の第１２の実施例では、重み付
け処理及び加算処理を終えた電圧を、タイミング信号Ｓ
_ABout に従ってサンプルホールド回路９８にサンプリン
グさせるようにしている。なお、９９はバッファであ
る。 (12) Twelfth Specific Example (see FIG . 24) The twelfth example shown in FIG. 24 is a modification of the eleventh example, and is different from the eleventh example. The outputs of the sample hold circuits 89 and 90 are connected to the inverting adder circuit 93 via the buffers 94 and 95, and the sample hold circuit 98 is connected to the output of the inverting adder circuit 93. That is, in the twelfth embodiment of FIG. 24, the voltage after the weighting process and the addition process is changed to the timing signal S.
_The sample hold circuit 98 is _made to sample in accordance with _ABout . In addition, 99 is a buffer.

【００７２】(13)第１３の具体的実施例（図２５参照） 図２５において、ＶＤ_(1/2) は１／２Ｈの周期で変化す
るＶＤである。このＶＤ_(1/2) は１Ｈの前半分で動作す
るＳ_Ain に従ってサンプルホールド回路１００にサンプ
リングされ、サンプリング電圧Ｅ_A は、バッファ１０１
を介して反転加算回路１０２の一方の入力に与えられ
る。反転加算回路１０２の他方の入力には、バッファ１
０３を介してＶＤ_(1/2) が与えられており、所定の重み
値（例えば前述の１／３）が与えられたＶＤ_(1/2) とＥ
_A とが加算処理される。そして、この加算結果が１ライ
ンごとに、サンプルホールド回路１０４，１０５に保持
される。なお、１０６，１０７はバッファである。 (13) Thirteenth Specific Example (see FIG . 25) In FIG. 25, VD _(1/2) is VD that changes in a cycle of 1 / 2H. This VD _(1/2) is sampled by the sample hold circuit 100 according to S _Ain operating in the first half of 1H, and the sampling voltage E _A is stored in the buffer 101.
Is applied to one input of the inverting adder circuit 102 via. The buffer 1 is connected to the other input of the inverting addition circuit 102.
VD _(1/2) is given via 03, and a predetermined weight value (for example, 1/3 described above) is given to VD _(1/2) and E.
_A and _A are added. Then, the addition result is held in the sample hold circuits 104 and 105 for each line. In addition, 106 and 107 are buffers.

【００７３】すなわち、上記第１３の実施例は、ｎライ
ン目の演算結果をサンプルホールド回路１０４に保持す
ると共に、ｎ＋１ライン目の演算結果をサンプルホール
ド回路１０５に保持するようにしたものである。(14)第１４の具体的実施例（図２６参照） 図２６において、１０８，１０９はそれぞれサンプルホ
ールド回路であり、これらのサンプルホールド回路にお
ける各々のサンプルキャパシタ１０８ａ，１０９ａの容
量の値を調節して重み付けを行うようにしたものであ
る。なお、１１０，１１１はアナログスイッチ、１１
２，１１３はバッファ、１１４は寄生容量である。That is, in the thirteenth embodiment, the operation result of the nth line is held in the sample hold circuit 104 and the operation result of the n + 1th line is held in the sample hold circuit 105. (14) Fourteenth specific embodiment (see FIG . 26) In FIG. 26, 108 and 109 are sample and hold circuits, respectively. The capacitance values of the sample capacitors 108a and 109a in these sample and hold circuits are adjusted. The weighting is performed by using the above. Note that 110 and 111 are analog switches, and 11
Reference numerals 2 and 113 are buffers, and 114 is a parasitic capacitance.

【００７４】このような構成において、書込み電圧ＶＷ
₁₂は、次の式（３）で求められる。 ＶＷ₁₂＝（Ｃ_A ×Ｅ_A ＋Ｃ_B ×Ｅ_B ）／（Ｃ_A ＋Ｃ_B ） ……（３） 但し、Ｃ_A はサンプルキャパシタ１０８ａの容量値、Ｃ
_B はサンプルキャパシタ１０９ａの容量値、Ｅ_A はサン
プルキャパシタ１０８ａの保持電圧、Ｅ_B はサンプルキ
ャパシタ１０９ａの保持電圧である。In such a configuration, the write voltage VW
₁₂ is _calculated by the following equation (3). _{VW 12 = (C A × E} A + C B × E B) / (C A + C B) ...... (3) However, the capacitance value of C _A sample capacitor 108a, C
_B is the capacitance value of the sample capacitors 109a, E _A holding voltage of the sample capacitors 108a, E _B is the voltage held by the sample capacitor 109a.

【００７５】ここで、例えば、Ｃ_A ＝３×Ｃ_B とする
と、ＶＷ₁₂は、次の式（４）で表すことができる。 ＶＷ₁₂＝（３×Ｅ_A ＋Ｅ_B ）／４ ………（４） したがって、Ｅ_A とＥ_B に対して 3：1 の重み付けを行
うことができ、前述の実施例と同様の効果を得ることが
できる。Here, for example, assuming that C _A = 3 × C _B , VW ₁₂ can be expressed by the following equation (4). VW ₁₂ = (3 × E _A + E _B ) / 4 (4) Therefore, E _A and E _B can be weighted in a ratio of 3: 1 and the same effect as the above-described embodiment can be obtained. be able to.

【００７６】(15)第１５の具体的実施例（図２７参照） 図２７において、１１５，１１６はそれぞれ重み付け用
の抵抗網、１１７，１１８はサンプルホールド回路、１
１９，１２０はアナログスイッチ、１２１，１２２はバ
ッファ、１２３は寄生容量である。このような構成にお
いて、サンプルホールド回路１１７，１１８のサンプリ
ング電圧Ｅ_A , Ｅ_B は、それぞれ次の式（５）、式
（６）で求められる。 (15) Fifteenth specific embodiment (see FIG . 27) In FIG. 27, 115 and 116 are weighting resistor networks, 117 and 118 are sample and hold circuits, and 1
Reference numerals 19 and 120 are analog switches, 121 and 122 are buffers, and 123 is a parasitic capacitance. In such a configuration, the sampling voltages E _A and E _B of the sample hold circuits 117 and 118 are obtained by the following equations (5) and (6), respectively.

【００７７】 Ｅ_A ＝｛Ｚ_A2／（Ｚ_A1＋Ｚ_A2) ｝×ＶＤ ……（５） Ｅ_B ＝｛Ｚ_B2／（Ｚ_B1＋Ｚ_B2) ｝×ＶＤ ……（６） ここで、Ｚ_A1、Ｚ_A2は、抵抗網１１５の抵抗値をそれぞ
れ示し、Ｚ_B1、Ｚ_B2は、別の抵抗網１１６の抵抗値をそ
れぞれ示している。例えば、Ｚ_A1＝０Ω、Ｚ_A2＝∞Ω、
Ｚ_B1＝２×Ｚ_B2とすると、Ｅ_A 、Ｅ_B は、それぞれ次の
式（７）、式（８）で表すことができる。E _A = {Z _A2 / (Z _A1 + Z _A2 )} × VD ...... (5) E _B = {Z _B2 / (Z _B1 + Z _B2 )} × VD ...... (6) Here, Z _A1 , Z _A2 respectively indicate the resistance value of the resistance network 115, and Z _B1 and Z _B2 respectively indicate the resistance value of another resistance network 116. For example, Z _A1 = 0Ω, Z _A2 = ∞Ω,
If Z _B1 = 2 × Z _B2 , then E _A and E _B can be represented by the following equations (7) and (8), respectively.

【００７８】Ｅ_A ＝ＶＤ ………（７） Ｅ_B ＝ＶＤ／３ ………（８） したがって、Ｅ_A とＥ_B に対して 3：1 の重み付けを行
うことができ、前述の実施例と同様の効果を得ることが
できる。(16)第１６の具体的実施例（図２８参照） 図２８に示す第１６の実施例は上記第１５の実施例の変
形例であり、サンプルホールド回路１１７，１１８の出
力を、バッファ１２４，１２５を介して２入力加算回路
１２６に与えるようにしたものである。抵抗網１１５，
１１６によって重み付けされたサンプリング電圧を加算
回路１２６で加算処理し、その加算結果をサンプリング
回路１２７及びバッファ１２８を介して出力する。E _A = VD (7) E _B = VD / 3 (8) Therefore, 3: 1 weighting can be applied to E _A and E _B , and the above-mentioned embodiment is used. The same effect as can be obtained. (16) Sixteenth concrete example (see FIG . 28) The sixteenth example shown in FIG. 28 is a modification of the fifteenth example, in which the outputs of the sample and hold circuits 117 and 118 are supplied to the buffer 124, This is provided to the 2-input addition circuit 126 via 125. Resistance network 115,
The addition circuit 126 performs addition processing on the sampling voltage weighted by 116, and outputs the addition result via the sampling circuit 127 and the buffer 128.

【００７９】(17)第１７の具体的実施例（図２９参照） 図２９に示す第１７の実施例は上記第１６の実施例の変
形例であり、サンプルホールド回路１１７，１１８の後
に抵抗網１１５，１１６を配置したものである。なお、
１２９，１３０はバッファである。(18)第１８の具体的実施例（図３０参照） 図３０において、１３１，１３２はサンプルホールド回
路であり、１３３は１つのサンプルホールド回路１３１
のサンプルキャパシタ１３１ａの容量値を変更する容量
変更手段、１３４，１３５はアナログスイッチ、１３
６，１３７はバッファ、１３８は寄生容量である。 (17) Seventeenth Concrete Example (see FIG . 29) A seventeenth example shown in FIG. 29 is a modification of the above sixteenth example, in which a resistor network is provided after the sample and hold circuits 117 and 118. 115 and 116 are arranged. In addition,
Reference numerals 129 and 130 are buffers. (18) Eighteenth embodiment (see FIG . 30) In FIG. 30, 131 and 132 are sample and hold circuits, and 133 is one sample and hold circuit 131.
Capacitance changing means for changing the capacitance value of the sample capacitor 131a, 134 and 135 are analog switches, 13
6, 137 are buffers, and 138 is a parasitic capacitance.

【００８０】ここで、容量変更手段１３３のスイッチ１
３３ｂは、所定のコントロール信号ＣＮＴがハイレベル
（Ｈ）の場合にオン、ローレベル（Ｌ）の場合にオフに
なる。そして、このコントロール信号ＣＮＴがオンのと
きに、サンプルホールド回路１３１のサンプルキャパシ
タ１３１ａに対し容量１３３ａを並列に挿入する。Ｃ_A
をサンプルホールド回路１３１のサンプルキャパシタ１
３１ａの容量値、Ｃ_B をサンプルホールド回路１３２の
サンプルキャパシタ１３２ａの容量値、Ｃ _c を容量１３
３ａの容量値とし、例えばＣ_A ＝Ｃ_c ＝８×Ｃ_B の関係
とすると、コントロール信号ＣＮＴがローレベルのとき
の書込み電圧ＶＷ_16(LOW) と、ハイレベルのときの書込
み電圧ＶＷ_16(HI)は、それぞれ次の式（９）、式（１
０）で与えられる。Here, the switch 1 of the capacity changing means 133
33b indicates that the predetermined control signal CNT has a high level.
Turns on when (H), turns off when low level (L)
Become. When the control signal CNT is turned on
First, the sample capacity of the sample hold circuit 131
The capacitor 133a is inserted in parallel with the capacitor 131a. C_A
The sample capacitor 1 of the sample and hold circuit 131
31a capacity value, C_BOf the sample and hold circuit 132
The capacitance value of the sample capacitor 132a, C _cThe capacity 13
3a, for example, C_A= C_c= 8 x C_Bconnection of
Then, when the control signal CNT is low level
Write voltage VW_{16 (LOW)}And writing at high level
Voltage VW_{16 (HI)}Are the following equations (9) and (1
0).

【００８１】 ＶＷ_16(LOW) ＝（８×Ｅ_A ＋Ｅ_B ）／９ ……（９） ＶＷ_16(HI) ＝(1６×Ｅ_A ＋Ｅ_B ）／17 ……（１０） すなわち、コントロール信号ＣＮＴを切り替えることに
より、アナログ階調電圧ＶＤの段数を８段階（ＣＮＴ＝
Ｌ）と１６段階（ＣＮＴ＝Ｈ）に変更でき、８ ² ＝６４
階調または１６² ＝２５６階調の多階調表示を必要に応
じて選択することができる。VW_{16 (LOW)}= (8 x E_A+ E_B) / 9 (9) VW_{16 (HI)} = (16 x E_A+ E_B) / 17 (10) That is, switching the control signal CNT
Therefore, the number of stages of the analog grayscale voltage VD is 8
L) and 16 levels (CNT = H) can be changed, 8 ²= 64
Gradation or 16²= 256 gradation multi-gradation display as needed
Can be selected.

【００８２】つぎに、本発明により液晶表示装置のデー
タドライバにおけるロジック回路の簡略化を実現するた
めの具体的実施例について説明する。ただし、この場
合、本発明の実施例の特徴をより明確にするために、図
４９を参照しながら、従来のデジタル方式による駆動回
路の構成を最初に説明することとする。図４９は上記の
ような従来の液晶表示装置の駆動回路を示すブロック図
である。なお、ここでは、液晶表示パネル内の多数の液
晶セルが構成する画素のドット数を４８０×６４０×３
とする。この図４９において、１−１はシフト信号とも
よばれる画素クロックを順次に遅らせて画素ごとのタイ
ミング信号ＴＭ_i （ｉは１，２，……，６４０）を生成
するシフトレジスタ、１−２はシリアル列で入力するデ
ィジタル表示データを画素単位にタイミング信号ＴＭ_i
に同期してラッチする前段ラッチ回路、１−３はラッチ
信号ともよばれる水平走査信号に同期して前段ラッチ回
路１−２の内容（すなわち１表示ライン分６４０個×３
の画素データ）を一度にラッチする後段ラッチ回路、１
−４は後段ラッチ回路１−３にラッチされた各画素ごと
のデータを取り込み、電圧発生手段等によりあらかじめ
用意された２ⁿ 通りの基準電圧レベルを選択する電圧選
択回路である。この電圧選択回路１−４は、図４８のデ
コーダ７とタイミング制御回路８とサンプルホールド回
路９、１０とを一体化したものと考えてよい。これらの
シフトレジスタ１−１、前段ラッチ回路１−２、後段ラ
ッチ回路１−３及び電圧選択回路１−４は、一体として
ディジタル方式のデータドライバ１−５を構成する。な
お、１−６は４８０本のスキャンバスラインと６４０本
×３のデータバスラインの交差点に液晶セルを接続して
構成するアクティブマトリクス形の液晶表示パネル、１
−７は水平走査信号に同期して４８０本のスキャンバス
ラインを順次に選択するスキャンドライバである。Next, a concrete embodiment for realizing simplification of the logic circuit in the data driver of the liquid crystal display device according to the present invention will be described. However, in this case, in order to further clarify the characteristics of the embodiment of the present invention, the configuration of a conventional digital drive circuit will be first described with reference to FIG. FIG. 49 is a block diagram showing a drive circuit of the conventional liquid crystal display device as described above. In addition, here, the number of dots of pixels formed by a large number of liquid crystal cells in the liquid crystal display panel is 480 × 640 × 3.
And In FIG. 49, 1-1 is a shift register for sequentially delaying a pixel clock also called a shift signal to generate a timing signal TM _i (i is 1, 2, ..., 640) for each pixel, and 1-2 is a serial register. The digital display data input in columns is used as the timing signal TM _{i for} each pixel.
The latch circuit for latching in front of the latch circuit 1-3 latches the contents of the latch circuit 1-2 in front stage in synchronization with a horizontal scanning signal also called a latch signal (that is, 640 for one display line × 3).
Latch circuit that latches the pixel data of
Reference numeral -4 is a voltage selection circuit that fetches the data of each pixel latched in the latter stage latch circuit 1-3 and selects 2 ⁿ reference voltage levels prepared in advance by a voltage generation means or the like. It can be considered that the voltage selection circuit 1-4 has the decoder 7, the timing control circuit 8, and the sample hold circuits 9 and 10 shown in FIG. The shift register 1-1, the pre-stage latch circuit 1-2, the post-stage latch circuit 1-3, and the voltage selection circuit 1-4 collectively constitute a digital data driver 1-5. 1-6 is an active matrix type liquid crystal display panel configured by connecting liquid crystal cells at the intersections of 480 scan bus lines and 640 × 3 data bus lines, 1
Reference numeral -7 is a scan driver that sequentially selects 480 scan bus lines in synchronization with the horizontal scanning signal.

【００８３】このような構成において、シリアル列で入
力するディジタル表示データは、前段ラッチ回路１−２
と後段ラッチ回路１−３によって１表示ライン単位（６
４０画素×３）にパラレル列に変換され、後段ラッチ回
路１−３のラッチデータの内容に応じた基準電圧レベル
が電圧選択回路１−４によって選択出力される。しかし
ながら、このような従来の液晶表示装置のデータドライ
バにあっては、２段のラッチ回路、すなわちシリアル列
で入力されるディジタル表示データを画素単位に取り込
むための前段ラッチ回路１−２と、この前段ラッチ回路
１−２の内容を水平走査信号に同期してラッチするため
の後段ラッチ回路１−３とを備える構成となっていたた
め、かかるラッチデータの容量が、例えば４８０×６４
０×３の液晶表示装置の場合に、６４０×３×２×ｎ
（６４０は１表示ラインの画素数、３は赤、緑及び青
（ＲＧＢ）、２はラッチ段数、ｎはデータビット数）と
なり、仮に２５６階調を表示しようとするとｎ＝８とな
るから、３０，７２０ビットもの大規模なものになると
いった不都合があった。In such a structure, the digital display data input in the serial column is the front stage latch circuit 1-2.
And the latter stage latch circuit 1-3 by one display line unit (6
It is converted into a parallel column of 40 pixels × 3), and the reference voltage level according to the content of the latch data of the latter stage latch circuit 1-3 is selectively output by the voltage selection circuit 1-4. However, in such a conventional data driver of a liquid crystal display device, a two-stage latch circuit, that is, a pre-stage latch circuit 1-2 for taking in digital display data input in a serial column in pixel units, and Since the configuration is provided with the latter-stage latch circuit 1-3 for latching the contents of the former-stage latch circuit 1-2 in synchronization with the horizontal scanning signal, the capacity of such latch data is, for example, 480 × 64.
In the case of a 0 × 3 liquid crystal display device, 640 × 3 × 2 × n
(640 is the number of pixels on one display line, 3 is red, green and blue (RGB), 2 is the number of latch stages, and n is the number of data bits). If 256 gradations are to be displayed, n = 8. There was the inconvenience that it would be as large as 30,720 bits.

【００８４】そこで、本発明では、このような不都合に
対処するために、従来よりも少ないラッチ容量で多階調
表示を実現できるデータドライバを有する駆動回路を考
え出した。以下、上記のデータドライバに係る本発明の
実施例を図面に基づいて説明する。Therefore, the present invention has devised a drive circuit having a data driver capable of realizing multi-gradation display with a smaller latch capacity than in the past, in order to cope with such an inconvenience. An embodiment of the present invention related to the above data driver will be described below with reference to the drawings.

【００８５】図３１〜図３４は本発明の第１９の具体的
実施例を示す図である。ここでは、４８０×６４０×３
の液晶表示装置に本発明の駆動回路を適用した例を示
す。まず初めに、液晶表示装置の全体的な構成を説明す
る。図３１において、１０ _{1 ,} １０_{2 ,} ……_, １０₆ は
一体としてデータドライバ５１０を構成するデータドラ
イバＩＣ（Integrated Circuit）、１１_{1 ,} １１_{2 ,} …
…_, １１₄ は一体としてスキャンドライバ５１１を構成
するスキャンドライバＩＣである。各データドライバＩ
Ｃ１０₁ 〜１０₆ は、液晶表示パネル５１２に形成され
た６４０本×３（＝１９２０本）のデータバスラインの
３２０本ずつを担当し、また、各スキャンドライバＩＣ
１１₁ 〜１１₄ は、液晶表示パネル５１２に形成された
４８０本のスキャンバスラインの１２０本ずつを担当す
る。31 to 34 show a nineteenth embodiment of the present invention.
It is a figure which shows an Example. Here, 480 × 640 × 3
An example in which the drive circuit of the present invention is applied to the liquid crystal display device of
You First, the overall structure of the liquid crystal display device will be described.
It In FIG. 31, 10 _1,10_2,......_,10₆Is
The data driver that constitutes the data driver 510 as a unit
Iva IC (Integrated Circuit), 11_1,11_2,…
…_,11_FourConfigures scan driver 511 as a unit
Scan driver IC. Each data driver I
C10₁-10₆Is formed on the liquid crystal display panel 512.
Of 640 x 3 (= 1920) data bus lines
In charge of 320 lines each, and each scan driver IC
11₁~ 11_FourIs formed on the liquid crystal display panel 512.
Responsible for 120 of 480 scan bus lines
It

【００８６】データドライバ５１０は、１水平走査期間
の前半部に相当する３個のＩＣ１０ ₁ 〜１０₃ と、後半
部に相当する残りの３個のＩＣ１０₄ 〜１０₆ とにグル
ープ化されており、それぞれのグループごとに専用の動
作コントロール信号ＳＥＮ_{1 ,} ＳＥＮ₂ が入力される。
図３２はデータドライバ５１０の全体的なブロック図で
ある。データドライバ５１０は、６４０個のクロック遅
延要素（例えばＤフリップフロップ）１３_{1 ,}……_, １
３₆₄₀ からなるシフトレジスタ１３と、６４０×３個の
ラッチ回路１４ _{1R ,}１４_{1G ,}１４_{1B ,}……_, １４_{640R ,}
１４_{640G ,}１４_640Bからなるラッチ手段１４と、１個の
４ビットカウンタ１５と、６４０×３個のアナログ電圧
供給手段１６_1R, １６_{1G ,}１６_{1B ,}……_, １６_{640R ,}１
６_{640G ,}１６_640Bからなる電圧供給回路１６とを備え
る。なお、添字の１〜３２０までは１表示ラインを構成
する前半部の各画素番号に対応し、添字の３２１〜６４
０までは１表示ラインを構成する後半部の各画素番号に
対応する。The data driver 510 has one horizontal scanning period.
ICs 10 corresponding to the first half of the ₁-10₃And the second half
Remaining 3 ICs 10_Four-10₆And guru
Are grouped, and each group has its own
Work control signal SEN_{1 ,}SEN₂Is entered.
FIG. 32 is an overall block diagram of the data driver 510.
is there. The data driver 510 has 640 clock delays.
Extended element (eg D flip-flop) 13_1,......_,1
Three₆₄₀Shift register 13 consisting of
Latch circuit 14 _1R,14_1G,14_1B,......_,14_640R,
14_640G,14_640BLatch means 14 consisting of
4-bit counter 15 and 640 x 3 analog voltages
Supply means 16_1R, 16_1G,16_1B,......_,16_640R,1
6_640G,16_640BAnd a voltage supply circuit 16
It It should be noted that one display line is composed of subscripts 1 to 320.
Corresponding to each pixel number in the first half of the
Up to 0 is assigned to each pixel number in the latter half of one display line.
Correspond.

【００８７】シフトレジスタ１３の各遅延要素１３
_i （ｉは１，２，……，６４０）は、画素クロックを１
クロックずつ順次に遅延して１表示ラインを構成する各
画素単位のタイミング信号ＴＭ_i を発生し、ラッチ手段
１４は、そのタイミング信号ＴＭ _i に同期してシリアル
列のディジタル表示データを画素単位にラッチする。こ
こで、表示データは、何れも８ビット（したがって２５
６階調）の赤（Ｒ）データＲＤ_0-7 、緑（Ｇ）データＧ
Ｄ_0-7 、青（Ｂ）データＢＤ_0-7 からなり、ラッチ手段
１４の各ラッチ回路１４_iR（赤データ用）、１４_iG（緑
データ用）、１４_iB（青データ用）は、それぞれ１個当
たり８ビットの容量を持っている。例えば、図面の左端
のラッチ回路１４_1Rは１画素目の８ビット構成の赤デー
タ（ＲＤ_0-7）をラッチし、左端から２番目のラッチ回
路１４_1Gは同じく１画素目の８ビット構成の緑データ
（ＧＤ_0-7 ）をラッチし、また、左端から３番目のラッ
チ回路１４_1Bは同じく１画素目の８ビット構成の青デー
タ（ＢＤ_0-7 ）をラッチする。したがって、ラッチ手段
１４の全容量は、１表示ラインの画素数×ＲＧＢ×デー
タビット数で与えられ、６４０×３×８＝１５，３６０
ビットとなる。Each delay element 13 of the shift register 13
_i(I is 1, 2, ..., 640) is a pixel clock of 1
Each display line is formed by sequentially delaying each clock.
Pixel unit timing signal TM_iGenerate and latch means
14 is the timing signal TM _iIn sync with serial
The digital display data of the column is latched in pixel units. This
Here, the display data are all 8 bits (hence 25
Red (R) data RD with 6 gradations_0-7, Green (G) data G
D_0-7, Blue (B) data BD_0-7Consisting of a latch means
14 latch circuits 14_iR(For red data), 14_iG(Green
For data), 14_iB(For blue data) 1 for each
It has a capacity of 8 bits. For example, the left edge of the drawing
Latch circuit 14_1RIs the red data of the 1st pixel consisting of 8 bits
(RD_0-7), And the second latch from the left end
Road 14_1GIs the same as the 1st pixel 8-bit green data
(GD_0-7) And the third latch from the left end.
H circuit 14_1BIs also the blue day with 8-bit configuration of the first pixel
(BD_0-7) Is latched. Therefore, the latch means
The total capacity of 14 is the number of pixels in one display line × RGB × data
Given by the number of tabbits, 640 × 3 × 8 = 15,360
Become a bit.

【００８８】４ビットカウンタ１５は、信号（ＳＩ）／
ＲＥＳをリセット信号として所定の基準電圧クロックＧ
ＣＬＫをカウントし、その値が０₍₁₀₎から１５₍₁₀₎まで
順次に変化する４ビットの信号Ｃ_0-3 を発生する。信号
Ｃ_0-3 の値（０₍₁₀₎〜１５_{(1 0)}）は、後述する２種類の
基準電圧波形ＳＴＥＰ１，ＳＴＥＰ２のレベルを表し、
例えば、Ｃ_0-3 の値が最小値（０₍₁₀₎）であれば、その
ときの基準電圧波形ＳＴＥＰ１，ＳＴＥＰ２のレベルは
最小であり、または、Ｃ_0-3 の値が最大値（１５₍₁₀₎）
であれば、そのときの基準電圧波形ＳＴＥＰ１，ＳＴＥ
Ｐ２のレベルは最大である。あるいは、Ｃ_0-3 の値が中
間値（例えばα₍₁₀₎：但し、０₍₁₀₎＜α＜１５₍₁₀₎）で
あれば、そのときの基準電圧波形ＳＴＥＰ１，ＳＴＥＰ
２のレベルは、α₍₁₀₎）に対応する中間の大きさであ
る。The 4-bit counter 15 outputs the signal (SI) /
Predetermined reference voltage clock G using RES as a reset signal
CLK is counted and a 4-bit signal C _0-3 whose value sequentially changes from 0 ₍₁₀₎ to 15 ₍₁₀₎ is generated. The value of the signal C _0-3 (0 ₍₁₀₎ to 15 _{(1 0)} ) represents the levels of two types of reference voltage waveforms STEP1 and STEP2 described later,
For example, if the value of C _0-3 is the minimum value (0 ₍₁₀₎ ), the level of the reference voltage waveforms STEP 1 and STEP 2 at that time is the minimum, or the value of C _0-3 is the maximum value (15 ₍₁₀₎ )
If so, the reference voltage waveforms STEP1, STE at that time
The level of P2 is maximum. Alternatively, if the value of C _0-3 is an intermediate value (for example, α ₍₁₀₎ : where 0 ₍₁₀₎ <α <15 ₍₁₀₎ ), the reference voltage waveforms STEP 1 and STEP at that time are obtained.
The second level is an intermediate magnitude corresponding to α ₍₁₀₎ .

【００８９】なお、ＳＥＮ１は１表示ラインの前半分に
相当する３２０×３個のアナログ電圧供給手段１６_{1R ,}
１６_{1G ,}１６_{1B ,}……，１６_{320R ,}１６_{320G ,}１６_320B
のオン／オフ動作をコントロールする信号、ＳＥＮ２は
１表示ラインの後半部に相当する３２０×３個のアナロ
グ電圧供給手段１６_{321R ,}１６_{321G ,}１６_321B, …… _,
１６_{640R ,}１６_{640G ,}１６_640Bのオン／オフ動作をコン
トロールする信号である。SEN1 is in the front half of one display line.
320 × 3 corresponding analog voltage supply means 16_1R,
16_1G,16_1B,……, 16_320R,16_320G,16_320B
SEN2 is a signal that controls the on / off operation of
320 x 3 analogs corresponding to the latter half of one display line
Voltage supply means 16_321R,16_321G,16_321B,...... _,
16_640R,16_640G,16_640BON / OFF operation of
It is a signal to trawl.

【００９０】図３３はアナログ電圧供給手段（代表して
１画素目の赤データ用アナログ電圧供給手段１６_1R）の
構成図である。Ｑ_0-7 はラッチ回路１４_1Rにラッチされ
た１画素目の赤データ、Ｃ_0-3 は４ビットカウンタ１５
のカウント値である。２個の比較器（上位比較器１７及
び下位比較器１８）は、Ｑ_0-7 の上位４ビット
（Ｑ_{0- 3} ）と下位４ビット（Ｑ_4-7 ）のそれぞれをＣ
_0-3 と比較し、一致の場合にそれぞれのＥＱ端子からハ
イレベル（Ｈ）を出力するもので、この比較動作は、コ
ントロール信号ＳＥＮ１がアクティブ（例えばハイレベ
ル）のときだけに許容されるようになっている。ただ
し、コントロール信号ＳＥＮ１は、１表示ラインを構成
する６４０画素の前半分に対応する３２０×３個のアナ
ログ電圧供給手段１６ _{1R ,}１６_1G, １６_{1B ,}……_, １６
_{320R ,}１６_{320G ,}１６_320Bに用いられ、残りの３２０×
３個、すなわち１表示ラインを構成する６４０画素の後
半分に対応する３２０×３個のアナログ電圧供給手段１
６_{321R ,}１６_{321G ,}１６_{321B ,}……_, １６_640R, １６
_{640G ,}１６_640Bには、ＳＥＮ１と位相が１８０度異なる
もう一つのコントロール信号ＳＥＮ２が用いられる。FIG. 33 shows an analog voltage supply means (typically
First pixel red data analog voltage supply means 16_1R)of
It is a block diagram. Q_0-7Is the latch circuit 14_1RLatched into
Red data of the first pixel, C_0-3Is a 4-bit counter 15
Is the count value of. Two comparators (upper comparator 17 and
And lower comparator 18)_0-7Upper 4 bits of
(Q_{0- 3}) And the lower 4 bits (Q_4-7) Each C
_0-3, And if there is a match, each EQ pin
It outputs a high level (H).
The control signal SEN1 is active (for example, high level
(Le)) is allowed only when. However
However, the control signal SEN1 constitutes one display line.
320 × 3 analogs corresponding to the first half of 640 pixels
Log voltage supply means 16 _1R,16_1G,16_1B,......_,16
_320R,16_320G,16_320BUsed for the remaining 320x
After three, ie 640 pixels that make up one display line
320 × 3 analog voltage supply means 1 corresponding to half
6_321R,16_321G,16_321B,......_,16_640R,16
_640G,16_640BIs 180 degrees out of phase with SEN1
Another control signal SEN2 is used.

【００９１】したがって、前半分のアナログ電圧供給手
段の比較動作が許容（ＳＥＮ１→アクティブ）されてい
るときは、後半分のアナログ電圧供給手段の比較動作が
禁止（ＳＥＮ２→インアクティブ）され、また、前半分
のアナログ電圧供給手段の比較動作が禁止（ＳＥＮ１→
インアクティブ）されているときは、後半分のアナログ
電圧発生手段の比較動作が許容（ＳＥＮ２→アクティ
ブ）されるから、１表示ライン分６４０×３個のアナロ
グ電圧供給手段は、その前半分の３２０×３個と後半分
の３２０×３個とで交互に比較動作を行うことになる。Therefore, when the comparison operation of the analog voltage supply means of the first half is permitted (SEN1 → active), the comparison operation of the analog voltage supply means of the second half is prohibited (SEN2 → inactive), and The comparison operation of the analog voltage supply means in the first half is prohibited (SEN1 →
When it is inactive), the comparison operation of the analog voltage generating means for the latter half is allowed (SEN2 → active), and therefore 640 × 3 analog voltage supplying means for one display line is 320 in the first half. The comparison operation is alternately performed for the 3 × 3 and the 320 × 3 for the latter half.

【００９２】上位及び下位比較器１７Ａ，１８ＡのＥＱ
端子から取り出された出力は、それぞれレベルシフタ１
９Ａ，２０Ａに入力され、これらのレベルシフタ１９
Ａ，２０Ａの出力で第１及び第２のスイッチ要素２１
Ａ，２２Ａのオン／オフ動作をそれぞれコントロールす
る。なお、２３Ａ，２４Ａはインバータゲートである。
第１のスイッチ要素２１Ａの一端には、Ｃ_0-3 の値に同
期してレベルが連続的（または段階的でもよい）に変化
する第１の基準電圧波形ＳＴＥＰ１が与えられており、
この第１のスイッチ要素２１Ａは、Ｑ_0-7 （ここでは、
ラッチ回路１４ _1Rにラッチされた１画素目の８ビットの
赤データＲＤ_0-7 ）の上位４ビットＱ_{0- 3} とＣ_0-3 とが
一致したとき（上位比較器１７ＡのＥＱ端子がＨレベル
のとき）にオンし、そのオン時点におけるＳＴＥＰ１の
レベルを、他端側に接続した第１の容量２５Ａに蓄積す
る。また、第２のスイッチ要素２２Ａの一端には、Ｃ
_0-3の値に同期してレベルが連続的（または段階的でも
よい）に変化する第２の基準電圧波形ＳＴＥＰ２（但
し、その最大レベルはＳＴＥＰ１の最小レベルに相当す
る）が与えられており、この第２のスイッチ要素２２Ａ
は、Ｑ_0-7 の上位４ビットＱ_4-7 とＣ_0-3 とが一致した
とき（下位比較器１８のＥＱ端子がＨレベルのとき）に
オンし、そのオン時点におけるＳＴＥＰ２のレベルを、
他端側に接続した第２の容量２６Ａに蓄積する。EQ of upper and lower comparators 17A and 18A
The output from the terminal is the level shifter 1 respectively.
Input to 9A and 20A, these level shifter 19
A and 20A outputs the first and second switch elements 21.
Controls ON / OFF operation of A and 22A respectively
It Note that 23A and 24A are inverter gates.
At one end of the first switch element 21A, a C_0-3Same as the value of
The level changes continuously (or even gradually)
A first reference voltage waveform STEP1
This first switch element 21A has a Q_0-7(here,
Latch circuit 14 _1RThe 8th bit of the 1st pixel latched in
Red data RD_0-7) Upper 4 bits Q_{0- 3}And C_0-3And
When they match (the EQ terminal of the upper comparator 17A is at the H level)
Of the STEP1 at the time of turning on
The level is stored in the first capacitor 25A connected to the other end side.
It Further, at one end of the second switch element 22A, C
_0-3The level is continuous (or even stepwise) in synchronization with the value of
The second reference voltage waveform STEP2 (but good)
However, its maximum level corresponds to the minimum level of STEP1.
Is applied to this second switch element 22A.
Is Q_0-7Upper 4 bits of Q_4-7And C_0-3Matched
When (when the EQ terminal of the lower comparator 18 is at H level)
Turn it on, and set the STEP2 level at that time to
It is stored in the second capacitor 26A connected to the other end side.

【００９３】第１の容量２５Ａの蓄積レベルＶ₂₅と、第
２の容量２６Ａの蓄積レベルＶ₂₆は、制御信号ＡＤＤに
従ってオンする第３のスイッチ要素２７Ａを通して加算
合成｛（Ｖ₂₅＋Ｖ₂₆）／２｝されるようになっており、
その加算合成値が、第１のバッファ２８Ａと、制御信号
ＬＡＴＣＨＡに従ってオンする第４のスイッチ要素２９
Ａとを通して第３の容量３０Ａに転送され、第２のバッ
ファ３１Ａを介して液晶表示パネルのデータバスライン
（ここでは、１画素目／赤ドット用のデータバスライン
ＤＬ_1R）に供給されるようになっている。[0093] The accumulation level V ₂₅ of the first capacitor 25A, the accumulation level V ₂₆ of the second capacitor 26A is additively synthesized through the third switching element 27A to be turned on according to the control signal _{ADD {(V 25 + V 26} ) / 2}
The added combined value is the first buffer 28A and the fourth switch element 29 which is turned on according to the control signal LATCHA.
It is transferred to the third capacitor 30A through A and is supplied to the data bus line (here, the first pixel / red dot data bus line DL _1R ) of the liquid crystal display panel via the second buffer 31A. It has become.

【００９４】ここに、第３の容量３０Ａに蓄積される電
圧は（Ｖ₂₅＋Ｖ₂₆）／２であり、Ｖ ₂₅の大きさは８ビッ
ト構成のディジタル表示データの上位４ビットに対応
し、また、Ｖ₂₆の大きさは同ディジタル表示データの下
位４ビットに対応する。したがって、それぞれのアナロ
グ電圧発生手段で２⁴ ×２⁴ ＝２５６階調の多段階のア
ナログ電圧を発生させることが可能となる。Here, the voltage stored in the third capacitor 30A is stored.
The pressure is (V_{twenty five}+ V₂₆) / 2 and V _{twenty five}Is 8 bits
Supports the upper 4 bits of digital display data with the configuration
And also V₂₆Is below the same digital display data
Corresponds to 4 bits. Therefore, each analog
2 by means of voltage generator^Four× 2^Four= 256 gradations
It is possible to generate the analog voltage.

【００９５】次に、上記第１９の実施例の動作を説明す
る。図３４は１水平走査期間の前半分（左半画面）の動
作タイミングチャートである。１水平走査期間の表示ラ
インを構成する６４０画素のデータ（ＲＧＢ各８ビット
データ）は、ＳＩ信号ＳＩに同期して画素ごとに順次に
ラッチ回路１４_{1R ,}１４_{1G ,}１４_{1B ,}……_, １４_{640R ,}
１４_{640G ,}１４_640Bにラッチされるが、前半分の最後の
画素が３２０番目のラッチ回路１４_{320R ,}１４_{320G ,}１
４_320Bにラッチされたときには、１番目のラッチ回路１
４_{1R ,}１４_{1G ,}１４_1Bから同３２０番目のラッチ回路１
４_{320R ,}１４_{32 0G ,}１４_320Bまでに前半分の３２０個の
画素の全てが揃うことになる。Next, the operation of the 19th embodiment will be described. FIG. 34 is an operation timing chart of the first half (left half screen) of one horizontal scanning period. The data of 640 pixels (8-bit data for each RGB) forming the display line in one horizontal scanning period are sequentially latched by the latch circuits 14 _1R, 14 _1G, 14 _1B, ... _, 14 in synchronization with the SI signal SI. _{640R ,}
14 _640G, 14 _640B , but the last pixel of the first half is the 320th latch circuit 14 _320R, 14 _320G, 1
4 1st latch circuit 1 when latched by _320B
4 _1R, 14 _1G, 14 _1B to 320th latch circuit 1
By 4 _320R, 14 _{320 G, and} 14 _320B , all the 320 pixels in the first half will be aligned.

【００９６】したがって、後半分に相当する３２１番目
以降のラッチ回路１４_{321R ,}１４_{32 1G ,}１４_321B, ……
_, １４_{640R ,}１４_{640G ,}１４_640Bのラッチ動作開始に合
わせてタイミング信号ＳＥＮ１をアクティブ（ＳＥＮ２
はインアクティブ）にすれば、１番目のラッチ回路１４
_{1R ,}１４_{1G ,}１４_1Bから３２０番目のラッチ回路１４
_{320R ,}１４_{320G ,}１４_320Bまでのラッチ内容（前半分の
３２０個の画素データ）に応じて画素ごとのアナログ電
圧を発生させることができる。Therefore, the 321nd corresponding to the latter half
Subsequent latch circuit 14_321R,14_{32 1G,}14_321B,......
_,14_640R,14_640G,14_640BWhen the latch operation of
Accordingly, the timing signal SEN1 is activated (SEN2
Is inactive), the first latch circuit 14
_1R,14_1G,14_1BTo the 320th latch circuit 14
_320R,14_320G,14_320BUp to the latch contents (of the first half
Analog data for each pixel according to 320 pixel data)
Pressure can be generated.

【００９７】すなわち、ラッチ手段１４に前半部のディ
ジタル表示データをラッチしている間は、ＳＥＮ２をア
クティブにすることにより、同ラッチ手段１４にラッチ
済みの前回の表示ラインの後半部のディジタル表示デー
タを用いてアナログ電圧を発生させることができ、ま
た、ラッチ手段１４に後半部のディジタル表示データを
ラッチしている間は、ＳＥＮ１をアクティブにすること
により、同ラッチ手段１４にラッチ済みの今回の表示ラ
インの前半部のディジタル表示データを用いてアナログ
電圧を発生させることができる。That is, while the first half of the digital display data is being latched in the latch means 14, by making SEN2 active, the digital display data of the second half of the previous display line latched in the latch means 14 is activated. Can be used to generate an analog voltage, and while the latter half of the digital display data is being latched in the latch means 14, by making SEN1 active, the current latched in the latch means 14 An analog voltage can be generated using the digital display data in the first half of the display line.

【００９８】このことは、ラッチ手段が１段で済むこと
を意味しており、ラッチ手段の容量を１表示ラインの画
素数×ＲＧＢ×データビット数、すなわち、本実施例の
場合で６４０×３×８＝１５，３７６ビットとすること
ができる。したがって、上記の実施例によれば、２段の
ラッチ手段を必要とする冒頭の従来例と比べて所要容量
を半減（１／２）させることができ、多階調表示用のデ
ィジタル・データドライバの集積化やコスト削減に寄与
する有用な技術を提供することができる。This means that the latch means need only be one stage, and the capacity of the latch means is the number of pixels of one display line × RGB × the number of data bits, that is, 640 × 3 in the case of the present embodiment. It can be set to x8 = 15,376 bits. Therefore, according to the above embodiment, the required capacity can be reduced by half (1/2) as compared with the conventional example at the beginning which requires two stages of latching means, and the digital data driver for multi-gradation display is provided. It is possible to provide a useful technique that contributes to the integration and cost reduction.

【００９９】なお、上記実施例では、１水平走査期間の
前半部と後半部でアナログ電圧供給手段の動作を交互に
オン／オフするために、２個の比較器１７Ａ，１８Ａの
動作をコントロールしているが、本発明はこれに限るも
のではなく、例えば、４ビットカウンタ１５やレベルシ
フタ１９Ａ，２０Ａの動作をオン／オフするようにして
もよい。また、逆位相の２つのコントロール信号ＳＥＮ
１，ＳＥＮ２を用いているが、インバータゲートによっ
て一方のコントロール信号を反転させて他方のコントロ
ール信号を生成するようにしてもよい。In the above embodiment, the operations of the two comparators 17A and 18A are controlled in order to alternately turn on / off the operation of the analog voltage supply means in the first half and the second half of one horizontal scanning period. However, the present invention is not limited to this. For example, the operations of the 4-bit counter 15 and the level shifters 19A and 20A may be turned on / off. In addition, two control signals SEN having opposite phases are provided.
Although 1 and SEN2 are used, one control signal may be inverted by the inverter gate to generate the other control signal.

【０１００】さらにまた、本発明は、上記実施例のよう
に連続的又は段階的に変化するアナログの基準電圧を使
用するデータドライバだけでなく、図４９の従来例のよ
うに基準電圧選択方式を採用するデータドライバにも適
用できる。ついで、好ましくは本発明の第２の実施例
（図６）に示すような２種類の並列のサンプルホールド
回路２１、２３の出力側をショートさせて保持電圧の加
算合成を行うタイプの駆動回路において、駆動電圧の精
度をさらに向上させる手法を説明する。Furthermore, the present invention is not limited to the data driver using the analog reference voltage that continuously or stepwise changes as in the above-described embodiment, but also the reference voltage selection method as in the conventional example of FIG. It can also be applied to the adopted data driver. Next, preferably, in a drive circuit of a type for performing addition synthesis of holding voltages by short-circuiting the output sides of two types of parallel sample hold circuits 21 and 23 as shown in the second embodiment (FIG. 6) of the present invention. A method of further improving the accuracy of the drive voltage will be described.

【０１０１】ここで、再度図６を参照しながら、サンプ
ルホールド回路２１、２３の出力側（バッファ３２の入
力側）における演算動作について説明することとする。
まず初めに、データドライバのタイミング決定手段内の
デコーダにより、デジタル表示データの画素ごとの階調
がデコードされる。つぎに、タイミング決定手段内のタ
イミング制御回路は、デコードされた結果の上位の値と
下位の値とに従って、それぞれ第１のサンプルホールド
回路２１内の第１のスイッチ及び第２のサンプルホール
ド回路２１内の第１のスイッチのオン期間を制御し、電
圧発生手段等で作られた２種類の階段状電圧を、第１及
び第２のサンプルホールド回路２１、２２内の第１及び
第２のコンデンサにそれぞれサンプリングして保持す
る。さらに、第１のコンデンサの両端電圧Ｖ_A と第２の
コンデンサの両端電圧Ｖ_B は、第１及び第２のスイッチ
のオフ期間中における所定のタイミングで演算回路のバ
ッファ３２に取り込まれ、このバッファ３２において、
次の式（１１）に示す電荷の再配分（演算）処理が行わ
れる。Now, with reference to FIG. 6 again, the arithmetic operation on the output side of the sample hold circuits 21 and 23 (the input side of the buffer 32) will be described.
First, the gradation in each pixel of the digital display data is decoded by the decoder in the timing determining means of the data driver. Next, the timing control circuit in the timing determining means, according to the upper and lower values of the decoded result, respectively, the first switch and the second sample and hold circuit 21 in the first sample and hold circuit 21. Of the first and second capacitors in the first and second sample and hold circuits 21 and 22 by controlling the ON period of the first switch in the first To each sample and hold. Further, the voltage V _A across the first capacitor and the voltage V _B across the second capacitor are taken into the buffer 32 of the arithmetic circuit at a predetermined timing during the off period of the first and second switches, and this buffer At 32,
The charge redistribution (calculation) process shown in the following equation (11) is performed.

【０１０２】 （Ｖ_A ×Ｃ_A ＋Ｖ_B ×Ｃ_B ）÷（Ｃ_A ＋Ｃ_B ） ……（１１） ただし、Ｃ_A は第１のコンデンサの容量値、Ｃ_B は第２
のコンデンサの容量値である。Ｃ_A とＣ_B は等値（Ｃ_A
＝Ｃ_B ）であり、このため、式（１１）は次式のように
なり、 （Ｖ_A ＋Ｖ_B ）÷２ ………（１２） バッファ３２からは、第１のコンデンサの両端電圧Ｖ_A
と第２のコンデンサの両端電圧Ｖ_B の平均電圧に相当す
る電圧（駆動電圧）が取り出される。(V _A × C _A + V _B × C _B ) ÷ (C _A + C _B ) (11) where C _A is the capacitance value of the first capacitor and C _B is the second value.
Is the capacitance value of the capacitor. C _A and C _B are equivalent (C _A
= C _B ), therefore, the equation (11) becomes the following equation: (V _A + V _B ) ÷ 2 (12) From the buffer 32, the voltage V _A across the first capacitor is obtained.
And a voltage (driving voltage) corresponding to the average voltage of the voltage V _B across the second capacitor is extracted.

【０１０３】ところで、上記の駆動回路にあっては、同
一容量の２つのコンデンサのそれぞれに、表示データの
上位の値に応じた電圧（Ｖ_A ）と下位の値に応じた電圧
（Ｖ _B ）をサンプリングし、これら２つのサンプリング
電圧の平均電圧を求めて液晶セルに書込むものである
が、例えば、２５６階調又はそれ以上の多階調を実現す
るには、２つのコンデンサの相対的な容量誤差を少なく
とも±０．２％以下に抑える必要があり、コンデンサの
精度管理が困難で、製造コストが上昇するおそれがあ
る。By the way, in the above drive circuit,
For each of the two capacitors of one capacity,
The voltage (V_A) And the voltage depending on the lower value
(V _B) And sample these two
The average voltage of the voltages is calculated and written to the liquid crystal cell.
Realizes, for example, 256 gradations or higher gradations.
To reduce the relative capacitance error between the two capacitors
Both must be suppressed to ± 0.2% or less.
Accuracy control is difficult, which may increase the manufacturing cost.
It

【０１０４】そこで、本発明では、コンデンサの容量誤
差に拘らず、２５６階調又はそれ以上の高品位な多階調
表示を精度良く実現できる液晶表示装置の駆動回路を考
え出した。以下、上記の改良された液晶表示装置の駆動
回路に係る実施例を図面に基づいて説明する。Therefore, the present invention has devised a drive circuit of a liquid crystal display device capable of accurately realizing high-quality multi-gradation display of 256 gradations or higher regardless of the capacitance error of the capacitor. Hereinafter, an embodiment of the drive circuit of the improved liquid crystal display device will be described with reference to the drawings.

【０１０５】図３５〜図４０は本発明の第２０〜第２２
の具体的実施例を示す図である。まず初めに、図３５を
参照しながら、上記発明に係る第２０の実施例の基本構
成を説明する。第２０の実施例は、図３５に示すよう
に、所定の電圧範囲で階段状に変化する第１の電圧、及
び、該第１の電圧の１段分の段差に相当する電圧範囲以
下の電圧範囲で階段状に変化する第２の電圧を発生する
電圧発生手段６１０と、デジタル表示データの表示階調
の上位の値に基づいて上記第１の電圧または第２の電圧
の１つの階段電圧を指定する第１のタイミングを決定す
ると共に、下位の値に基づいて同１つの階段電圧を指定
する第２のタイミングを決定するタイミング決定手段６
０１と、この第１のタイミングに従って上記第１の電圧
または第２の電圧をサンプリングする第１のサンプリン
グ手段６１１と、この第２のタイミングに従って上記第
１の電圧又は第２の電圧をサンプリングする第２のサン
プリング手段６１２と、これらの第１及び第２のサンプ
リング手段６１１、６１２のサンプリング電圧を加算合
成して液晶セルに書き込むための書込み電圧を生成する
駆動電圧生成手段６０６と、水平走査期間に同期した一
定の周期又はランダムな周期で上記第１の電圧と第２の
電圧とを入れ換える入れ換え手段６３０とを備えてい
る。35 to 40 show the twentieth to twenty-second aspects of the present invention.
It is a diagram showing a specific example of. First, the basic structure of the twentieth embodiment of the present invention will be described with reference to FIG. In the twentieth embodiment, as shown in FIG. 35, a first voltage that changes stepwise in a predetermined voltage range and a voltage equal to or lower than a voltage range corresponding to one step difference of the first voltage. A voltage generating unit 610 that generates a second voltage that changes stepwise in the range, and one step voltage of the first voltage or the second voltage based on the higher value of the display gradation of the digital display data. Timing determining means 6 that determines the first timing to be designated and also determines the second timing to designate the same staircase voltage based on the lower value.
01, first sampling means 611 for sampling the first voltage or the second voltage in accordance with the first timing, and first sampling means 611 for sampling the first voltage or the second voltage in accordance with the second timing. The second sampling means 612, the driving voltage generating means 606 for adding and synthesizing the sampling voltages of the first and second sampling means 611 and 612 to generate the writing voltage for writing in the liquid crystal cell, and the horizontal scanning period. The switching means 630 is provided for switching the first voltage and the second voltage at a synchronized fixed cycle or a random cycle.

【０１０６】図３５では、第１のサンプリング手段６１
１に第１の電圧がサンプリングされているときは、第２
のサンプリング手段６１２に第２の電圧がサンプリング
され、また、この逆に、第１のサンプリング手段６１１
に第２の電圧がサンプリングされているときは、第２の
サンプリング手段６１２に第１の電圧がサンプリングさ
れる。In FIG. 35, the first sampling means 61
When the first voltage is sampled at 1, the second
The second voltage is sampled by the sampling means 612 of the first sampling means 612 and vice versa.
When the second voltage is being sampled, the second voltage is sampled by the second sampling means 612.

【０１０７】前者の場合の書込み電圧は前述の場合と同
様に前式（１１）で与えられるが、後者の場合の書込み
電圧はＶ_A とＶ_B を入れ替えた次式（１３）で与えられ
る。 （Ｖ_B ×Ｃ_A ＋Ｖ_A ×Ｃ_B ）÷（Ｃ_A ＋Ｃ_B ） ……（１３） したがって、Ｃ_A とＣ_B の相対的誤差の影響を時間平均
で打ち消すことができ、コンデンサの容量誤差に拘ら
ず、前式（１２）に対応した正確な平均電圧を生成でき
る。The write voltage in the former case is given by the above equation (11) as in the above case, but the write voltage in the latter case is given by the following equation (13) in which V _A and V _B are interchanged. (V _B × C _A + V _A × C _B ) ÷ (C _A + C _B ) ... (13) Therefore, the influence of the relative error between C _A and C _B can be canceled by the time average, and the capacitance error of the capacitor can be canceled. Regardless of the above, an accurate average voltage corresponding to the equation (12) can be generated.

【０１０８】ついで、図３５の原理を詳細に説明する。
図３６，図３７に示す奇数フレーム及び偶数フレームに
おいて、第１のスイッチ６２０と第１のコンデンサ６２
１は第１の電圧６２２（または第２の電圧６２３）をサ
ンプリングするもの、第２のスイッチ６２４と第２のコ
ンデンサ６２５は第２の電圧６２３（または第１の電圧
６２２）をサンプリングするもの、第３のスイッチ６２
６は第１のコンデンサ６２１と第２のコンデンサ６２５
の両端電圧を加算合成するものである。図３６と図３７
では、第１の電圧６２２と第２の電圧６２３が入れ換わ
っている。すなわち、図３６では、第１のコンデンサ６
２１に第１の電圧６２２がサンプリングされると共に、
第２のコンデンサ６２５に第２の電圧６２３がサンプリ
ングされるが、図３７では、この逆に、第１のコンデン
サ６２１に第２の電圧６２３がサンプリングされると共
に、第２のコンデンサ６２５に第１の電圧６２２がサン
プリングされる。Next, the principle of FIG. 35 will be described in detail.
In the odd and even frames shown in FIGS. 36 and 37, the first switch 620 and the first capacitor 62
1 is for sampling the first voltage 622 (or the second voltage 623), the second switch 624 and the second capacitor 625 are for sampling the second voltage 623 (or the first voltage 622), Third switch 62
6 is a first capacitor 621 and a second capacitor 625
The voltage between both ends of is added and synthesized. 36 and 37
Then, the first voltage 622 and the second voltage 623 are exchanged. That is, in FIG. 36, the first capacitor 6
21 is sampled with the first voltage 622,
While the second voltage 623 is sampled by the second capacitor 625, conversely, in FIG. 37, the second voltage 623 is sampled by the first capacitor 621 and the first voltage is sampled by the second capacitor 625. Voltage 622 is sampled.

【０１０９】したがって、図３６においては、第１のコ
ンデンサ６２１に「Ｖ_A ×Ｃ_A 」（Ｃ_A は第１のコンデ
ンサ６２１の容量値）なる電荷が蓄積されると共に、第
２のコンデンサ６２５に「Ｖ_B ×Ｃ_B 」（Ｃ_B は第２の
コンデンサ６２５の容量値）なる電荷が蓄積され、一
方、図３７においては、第１のコンデンサ６２１に「Ｖ
_B ×Ｃ_A 」なる電荷が蓄積されると共に、第２のコンデ
ンサ６２５に「Ｖ_A ×Ｃ _B 」なる電荷が蓄積される。そ
の結果、図３６と図３７の繰返し周期を水平走査期間に
同期した一定の周期又はランダムな周期、例えば、奇数
フレームと偶数フレームで繰り返すことにより、第３の
スイッチ６２６のオン動作によって生成される書込み電
圧の値を、時間平均で正確に（Ｖ_A ＋Ｖ_B ）÷２とする
ことができる。このため、第１及び第２のコンデンサ６
２１，６２５に相対的な容量誤差があったとしても、こ
の容量誤差に関係なく、ディジタル表示データに対応し
た正確な階調表示を行うことができる。Therefore, in FIG. 36, the first code
The condenser 621 displays "V_A× C_A(C_AIs the first conde
(The capacitance value of the sensor 621) is accumulated, and
The second capacitor 625 has "V_B× C_B(C_BIs the second
(Capacitance value of the capacitor 625) is accumulated,
37, the first capacitor 621 has "V
_B× C_AIs accumulated and the second capacitor
To the sensor 625_A× C _B"Is accumulated. So
As a result, the repetition cycle of FIGS. 36 and 37 is set to the horizontal scanning period.
Synchronized constant or random period, eg odd number
By repeating the frame and the even frame, the third
A write voltage generated by the ON operation of the switch 626.
Accurately measure the pressure value (V_A+ V_B) ÷ 2
be able to. Therefore, the first and second capacitors 6
Even if there is a relative capacity error in 21,625, this
Supports digital display data regardless of the capacity error of
Accurate gradation display can be performed.

【０１１０】図３８は本発明の第２０の実施例の主要部
を示す回路図である。この図において、７３０は入力Ｔ
に垂直同期信号Ｖ_SYNCが加わる度に、すなわちフレーム
が変わる度に出力Ｑの状態を反転させるＴ−ＦＦであ
り、このＴ−ＦＦ７３０は、奇数フレームと偶数フレー
ムを識別する信号Ｓ_F を出力するものである。また、７
３１は所定の電圧範囲で階段状に変化する第１の電圧Ａ
を発生する第１の電圧発生源ＳＧ₁ 及び該第１の電圧Ａ
の１段分の段差に相当する電圧範囲以下の電圧範囲で階
段状に変化する第２の電圧Ｂを発生する第２の電圧発生
源ＳＧ₂ を含む電圧発生手段、７３２はデジタル表示階
調データ（便宜的に８ビット構成とする）の上位４ビッ
トＤ_UPを発生する上位データ発生源ＤＧ₁ 及び同階調デ
ータの下位４ビットＤ_LOW を発生する下位データ発生源
ＤＧ₂ を含む表示データ発生器である。FIG. 38 is a circuit diagram showing the main parts of the twentieth embodiment of the present invention. In this figure, 730 is the input T
Is a T-FF that inverts the state of the output Q each time a vertical synchronization signal V _SYNC is added to the frame, that is, every time the frame changes, and this T-FF 730 outputs a signal S _F that identifies an odd frame and an even frame. It is a thing. Also, 7
31 is the first voltage A that changes stepwise in a predetermined voltage range.
For generating a first voltage source SG ₁ and the first voltage A
Voltage generating means including a _second voltage generating source SG ₂ for generating a second voltage B that changes stepwise in a voltage range equal to or lower than the voltage range corresponding to the step difference of 1 step, and 732 is digital display gradation data. Display data generation including an upper data generation source DG ₁ that generates upper 4 bits D _UP of (for convenience's sake) and a lower data generation DG ₂ that generates lower 4 bits D _LOW of the same grayscale data It is a vessel.

【０１１１】７３３は、識別信号Ｓ_F の状態に応じて接
点位置を切り換える第１のペアスイッチ７３３ａ及び第
２のペアスイッチ７３３ｂを含む入れ換え手段であり、
第１のペアスイッチ７３３ａの切換え動作によって第１
及び第２の電圧Ａ，Ｂを入れ換えることができると共
に、第２のペアスイッチ７３３ｂの切換え動作によって
上位データＤ_UPと下位データＤ_LOW を入れ換えることが
できるものである。Reference numeral 733 is a replacement means including a first pair switch 733a and a second pair switch 733b for switching the contact position according to the state of the identification signal S _F ,
By the switching operation of the first pair switch 733a,
And the second voltages A and B can be exchanged, and the upper data D _UP and the lower data D _LOW can be exchanged by the switching operation of the second pair switch 733b.

【０１１２】さらに、７３４はデータレジスタ群、７３
５はスイッチ制御回路群、７３６はサンプリング回路群
であり、これらは、１表示ラインを形成する画素数ｎ
（便宜的にｎ＝６４０）と同数のサブ回路から構成され
ている。すなわち、データレジスタ群７３４は７３４₁
〜７３４_n のｎ個のサブ回路で構成され、スイッチ制御
回路群７３５は７３５₁ 〜７３５_n のｎ個のサブ回路で
構成され、サンプリング回路群７３６は７３６₁ 〜７３
６_n のｎ個のサブ回路で構成されている。Further, 734 is a data register group, 73
5 is a switch control circuit group, 736 is a sampling circuit group, and these are the number n of pixels forming one display line.
It is composed of the same number of sub-circuits as (conveniently n = 640). That is, the data register group 734 is 734 ₁
Is composed of n sub-circuits ～734 _n, the switch control circuit group 735 is composed of n sub-circuits 735 ₁ ~735 _n, sampling circuits 736 736 _1-73
It is composed of n sub-circuits of 6 _n .

【０１１３】なお、データレジスタ群７３４の各サブ回
路７３４_i （ｉは１〜ｎ）は、２個の４ビットデータレ
ジスタＲＡ_i ，ＲＢ_i からなり、スイッチ制御回路群７
３５の各サブ回路７３５_i は、２個のスイッチ制御回路
ＳＣＡ_i ，ＳＣＢ_i からなり、サンプリング回路群７３
６の各サブ回路７３６_i は、２個のサンプリング回路Ｓ
ＨＡ_i ，ＳＨＢ_i 及び１個の出力回路Ｅ_i からなってい
る。Each sub circuit 734 _i (i is 1 to n) of the data register group 734 is composed of two 4-bit data registers RA _i and RB _i , and the switch control circuit group 7
Each of the 35 sub-circuits 735 _i is composed of two switch control circuits SCA _i and SCB _i , and includes a sampling circuit group 73.
6 sub-circuits 736 _i include two sampling circuits S
It comprises HA _i , SHB _i and one output circuit E _i .

【０１１４】ここで、上記の各スイッチ制御回路ＳＣＡ
_i ，ＳＣＢ_i は、デジタル表示階調データの上位４ビッ
トＤ_UP又は下位４ビットＤ_LOW に基づいて前記第１の電
圧Ａ又は第２の電圧Ｂの１つの階段電圧を指定する第１
のタイミング信号を発生すると共に、下位４ビットＤ
_LOW 又は上位４ビットＤ_UPに基づいて前記第１の電圧Ａ
又は第２の電圧Ｂの１つの階段電圧を指定する第２のタ
イミング信号を発生するもので、発明の要旨に記載のタ
イミング決定手段としての機能を有するものである。ま
た、各サンプリング回路ＳＨＡ_i ，ＳＨＢ_i は、タイミ
ング決定手段からの第１及び第２のタイミング信号に従
って前記第１の電圧Ａ又は第２の電圧Ｂをサンプリング
する第１及び第２のサンプリング手段としての機能を有
し、さらに、各出力回路Ｅ_i は、第１及び第２のサンプ
リング手段のサンプリング電圧を加算合成して液晶セル
に書き込むための書込み電圧Ｏ₁ 〜Ｏ_n を生成する電圧
生成手段としての機能を有するものである。Here, each of the above switch control circuits SCA
_i and SCB _i designate a first step voltage of the first voltage A or the second voltage B based on the upper 4 bits D _UP or the lower 4 bits D _LOW of the digital display gradation data.
Timing signal is generated and the lower 4 bits D
The first voltage A based on _LOW or upper 4 bits D _UP
Alternatively, it generates a second timing signal designating one step voltage of the second voltage B, and has a function as a timing determining means described in the gist of the invention. The sampling circuits SHA _i and SHB _i serve as first and second sampling means for sampling the first voltage A or the second voltage B according to the first and second timing signals from the timing determining means. has the function, further, the output circuits E _i, the voltage generating means for generating a write voltage O ₁ ~ O _n for writing sampling voltages of the first and second sampling means by adding synthesized to a liquid crystal cell It has a function as.

【０１１５】このような構成において、識別信号Ｓ_F が
例えば奇数フレームを表している場合に、入れ換え手段
７３３の２組のペアスイッチ７３３ａ，７３３ｂが図示
の接点位置にあるとすると、上段のデータレジスタＲＡ
_i には上位の４ビットデータＤ_UPが、下段のデータレジ
スタＲＢ_i には下位の４ビットデータＤ_LOW がそれぞれ
与えられ、また、上段のサンプリング回路ＳＨＡ_i には
第１の電圧Ａが、下段のサンプリング回路ＳＨＢ_i には
第２の電圧Ｂがそれぞれ与えられる。したがって、この
場合には、上段のサンプリング回路ＳＨＡ_i において、
デジタル表示階調データの上位４ビットＤ_UPに対応した
電圧が第１の電圧Ａからサンプリングされると共に、下
段のサンプリング回路ＳＨＢ_i において、デジタル階調
表示データの下位４ビットＤ_LOW に対応した電圧が第２
の電圧Ｂからサンプリングされ、これらのサンプリング
電圧の加算平均値に相当する電圧Ｏ_i が各出力回路Ｅ_i
から取り出される。In such a structure, if the pair of pair switches 733a and 733b of the exchange means 733 are at the contact positions shown in the figure when the identification signal S _F represents an odd frame, for example, the upper data register is shown. RA
_The upper 4-bit data D _UP is given to _i , the lower 4-bit data D _LOW is given to the lower data register RB _i , and the first voltage A is given to the lower sampling circuit SHA _i. The second voltage B is applied to each of the sampling circuits SHB _i . Therefore, in this case, in the upper sampling circuit SHA _i ,
The voltage corresponding to the upper 4 bits D _UP of the digital display gradation data is sampled from the first voltage A, and the voltage corresponding to the lower 4 bits D _LOW of the digital gradation display data in the lower sampling circuit SHB _i . Is the second
Sampled from voltage B, the voltage O _i is the output circuits E _i corresponding to the average value of these sampling voltages
Taken from.

【０１１６】一方、識別信号Ｓ_F が偶数フレームを表し
ている場合は、入れ換え手段７３３の２組のペアスイッ
チ７３３ａ，７３３ｂが切り替わり、図示とは逆の接点
位置になる。このため、上段のデータレジスタＲＡ_i に
は下位の４ビットデータＤ_{LO W} が、下段のデータレジス
タＲＢ_i には上位の４ビットデータＤ_UPがそれぞれ与え
られ、また、上段のサンプリング回路ＳＨＡ_i には第２
の電圧Ｂが、下段のサンプリング回路ＳＨＢ_i には第１
の電圧Ａがそれぞれ与えられる。すなわち、表示データ
の上位と下位、及び第１の電圧Ａと第２の電圧Ｂが入れ
換わることになる。したがって、この場合には、上段の
サンプリング回路ＳＨＡ_i において、ディジタル表示階
調データの下位４ビットＤ_LOW に対応した電圧が第２の
電圧Ｂからサンプリングされると共に、下段のサンプリ
ング回路ＳＨＢ_i において、ディジタル表示階調データ
の上位４ビットＤ_UPに対応した電圧が第１の電圧Ａから
サンプリングされる。On the other hand, when the identification signal S _F represents an even frame, the pair of pair switches 733a and 733b of the exchange means 733 are switched, and the contact position is opposite to that shown in the figure. Therefore, the lower 4-bit data D _{LO W} is _supplied to the upper data register RA _i , the upper 4-bit data D _UP is _supplied to the lower data register RB _i , and the upper sampling circuit SHA _i is supplied. Is the second
Of the voltage B of the first sampling circuit SHB _i
Voltage A of each is given. That is, the upper and lower levels of the display data and the first voltage A and the second voltage B are switched. Therefore, in this case, in the upper sampling circuit SHA _i , the voltage corresponding to the lower 4 bits D _LOW of the digital display gradation data is sampled from the second voltage B, and in the lower sampling circuit SHB _i , The voltage corresponding to the upper 4 bits D _UP of the digital display gradation data is sampled from the first voltage A.

【０１１７】その結果、フレームごとに、上段のサンプ
リング回路ＳＨＡ_i と下段のサンプリング回路ＳＨＢ_i
の印加電圧（第１の電圧Ａと第２の電圧Ｂ）が入れ換わ
るから、奇数フレームのときの出力電圧Ｏ_i の誤差（サ
ンプリング回路ＳＨＡ_i ，ＳＨＢ_i の２つのコンデンサ
の相対的な容量誤差）と、偶数フレームのときの同出力
電圧Ｏ_i の誤差とが逆向きになって、時間平均の効果に
より、同誤差を打ち消すことができる。As a result, the upper sampling circuit SHA _i and the lower sampling circuit SHB _i are frame by frame.
Since the applied voltage (first voltage A and second voltage B) is switched, the error of the output voltage O _{i in} the odd-numbered frame (the relative capacitance error of the two capacitors of the sampling circuits SHA _i and SHB _i ) ) And the error of the same output voltage O _{i in} the even frame are opposite to each other, and the same error can be canceled by the effect of time averaging.

【０１１８】なお、上記第２０の実施例では、表示デー
タの上位と下位、及び第１の電圧Ａと第２の電圧Ｂの入
れ換えをフレーム周期で行っているが、本発明はこれに
限るものではない。要は、時間平均効果が得られれば良
く、例えば、１水平走査期間に同期した一定の周期ごと
に行ってもよいし、あるいは１水平走査期間に同期した
ランダムな周期で行ってもよい。因みに、かかる周期
は、液晶表示装置の交流駆動周期とは独立させることが
望ましい。In the twentieth embodiment, the upper and lower display data and the first voltage A and the second voltage B are exchanged in the frame cycle, but the present invention is not limited to this. is not. The point is that the time averaging effect can be obtained, and for example, it may be performed at regular intervals synchronized with one horizontal scanning period, or may be performed at random periods synchronized with one horizontal scanning period. Incidentally, it is desirable that this cycle be independent of the AC driving cycle of the liquid crystal display device.

【０１１９】また、本実施例では、上段のデータレジス
タＲＡ_i と下段のデータレジスタＲＢ_i の入力（すなわ
ちＤ_UPとＤ_LOW ）を入れ換えているが、例えば、データ
レジスタＲＡ_i ，ＲＢ_i の出力を入れ換えてもよいし、
あるいは、スイッチ制御回ＳＣＡ_i ，ＳＣＢ_i の出力を
入れ換えてもよい。図３９は本発明の第２１の具体的実
施例を示す回路図である。図において、７４０は第１の
スイッチ、７４１は第１のコンデンサ、７４２は第１の
バッファであり、これらの第１のスイッチ７４０、第１
のコンデンサ７４１及び第１のバッファ７４２は一体と
して、第１の電圧Ａ又は第２の電圧Ｂをサンプリングす
る第１のサンプリング手段７４３を構成する。また、７
４４は第２のスイッチ、７４５は第２のコンデンサ、７
４６は第２のバッファであり、これらの第２のスイッチ
７４４、第２のコンデンサ７４５及び第２のバッファ７
４６は一体として、第２の電圧Ｂ又は第１の電圧Ａをサ
ンプリングする第２のサンプリング手段７４７を構成す
る。Further, in this embodiment, the inputs (that is, D _UP and D _LOW ) of the upper data register RA _i and the lower data register RB _i are exchanged, but for example, the outputs of the data registers RA _i and RB _i Can be replaced,
Alternatively, the outputs of the switch control circuits SCA _i and SCB _i may be exchanged. FIG. 39 is a circuit diagram showing a 21st embodiment of the present invention. In the figure, 740 is a first switch, 741 is a first capacitor, and 742 is a first buffer. These first switch 740, first
The capacitor 741 and the first buffer 742 together form a first sampling means 743 for sampling the first voltage A or the second voltage B. Also, 7
44 is a second switch, 745 is a second capacitor, 7
Reference numeral 46 denotes a second buffer, which includes the second switch 744, the second capacitor 745, and the second buffer 7.
46 integrally constitutes second sampling means 747 for sampling the second voltage B or the first voltage A.

【０１２０】第１のサンプリング手段７４３の出力ｖ₁
と第２のサンプリング手段７４７の出力ｖ₂ は、切換え
回路７４８によって制御される２つのスイッチ７４９，
７５０を通して演算増幅回路７５１に与えられ、この演
算増幅器７５１から「ｖ₁ ×ｋ₁ ＋ｖ₂ ×ｋ₂ 」に相当
する大きさの電圧が取り出される。但し、ｋ₁ は第１の
入力抵抗の抵抗値Ｒ_S1とフィードバック抵抗の抵抗値Ｒ
_f の比で決まるオペアンプＯＰ₁ の増幅率、ｋ₂ は第２
の入力抵抗の抵抗値Ｒ_S2と同フィードバック抵抗の抵抗
値Ｒ_f の比で決まる同オペアンプＯＰ₁ の増幅率であ
る。Output v _{1 of} the first sampling means 743
And the output v ₂ of the second sampling means 747 has two switches 749, which are controlled by a switching circuit 748.
A voltage of a magnitude corresponding to “v ₁ × k ₁ + v ₂ × k ₂ ” is supplied from the operational amplifier 751 to the operational amplifier circuit 751 through 750. Where k ₁ is the resistance value R _S1 of the first input resistor and the resistance value R of the feedback resistor
The amplification factor of the operational amplifier OP ₁ determined by the ratio of _f , and k ₂ is the second
It is the amplification factor of the operational amplifier OP ₁ determined by the ratio of the resistance value R _S2 of the input resistance of the above and the resistance value R _f of the feedback resistance.

【０１２１】ここで、Ｒ_S1とＲ_S2が正確に等しければｋ
₁ ＝ｋ₂ となるから、例えばｋ₁ （またはｋ₂ ）を０．
５とすると、ｖ₁ とｖ₂ の平均電圧を取り出すことがで
きるはずである。しかし、Ｒ_S1とＲ_S2の間に誤差がある
場合には、ｋ₁ ≠ｋ₂ となって正しい平均電圧が得られ
なくなるが、上記本第２１の実施例によれば、２つのス
イッチ７４９，７５０をフレーム周期又は水平走査期間
に同期した一定の周期あるいはランダムな周期で切り換
えることにより、かかる不都合を解消できる。すなわ
ち、演算増幅器７５１の例えば奇数フレームにおける出
力電圧は、次の式（１４）で与えられ、 −｛（ｖ₁ ×Ｒ_S1＋ｖ₂ ×Ｒ_S2）÷Ｒ_f ｝ ……（１４） また、同演算増幅器７５１の偶数フレームにおける出力
電圧は、次の式（１５）で与えられるから、 −｛（ｖ₂ ×Ｒ_S1＋ｖ₁ ×Ｒ_S2）÷Ｒ_f ｝ ……（１５） フレーム間の時間平均の電圧を、 −｛（Ｒ_S1＋Ｒ_S2）÷Ｒ_f ｝×（ｖ₁ ＋ｖ₂ ）……（１６） とすることができ、前記の第２０の実施例の効果に加
え、さらにＲ_S1とＲ_S2の相対誤差の影響をも回避するこ
とができるという特有の効果がある。Here, if R _S1 and R _S2 are exactly equal, k
_{Since 1} = k ₂ , for example, k ₁ (or k ₂ ) is set to 0.
When it is set to 5, it should be possible to extract the average voltage of v ₁ and v ₂ . However, when there is an error between R _S1 and R _S2 , k ₁ ≠ k ₂ and a correct average voltage cannot be obtained. However, according to the twenty-first embodiment, two switches 749, Such inconvenience can be eliminated by switching 750 at a fixed cycle or a random cycle synchronized with the frame cycle or the horizontal scanning period. That is, the output voltage of the operational amplifier 751 in an odd frame, for example, is given by the following expression (14), and is expressed by − {(v ₁ × R _S1 + v ₂ × R _S2 ) ÷ R _f } ... (14) The output voltage of the operational amplifier 751 in even frames is given by the following equation (15), and therefore − {(v ₂ × R _S1 + v ₁ × R _S2 ) ÷ R _f } ... (15) Time average between frames Can be set to − {(R _S1 + R _S2 ) ÷ R _f } × (v ₁ + v ₂ ) ... (16), and in addition to the effect of the 20th embodiment, R _S1 and There is a unique effect that the influence of the relative error of R _S2 can be avoided.

【０１２２】図４０は本発明の第２２の具体的実施例を
示す回路図である。図において、７６１は第１のスイッ
チ、７６２は第１のコンデンサ、７６３は第２のスイッ
チ、７６４は第２のコンデンサ、７６５は第３のスイッ
チ、７６６は第３のコンデンサ、７６７は第４のスイッ
チ、７６８は第５のスイッチ、７６９は第６のスイッ
チ、７７０はバッファである。FIG. 40 is a circuit diagram showing a 22nd embodiment of the present invention. In the figure, 761 is a first switch, 762 is a first capacitor, 763 is a second switch, 764 is a second capacitor, 765 is a third switch, 766 is a third capacitor, and 767 is a fourth capacitor. A switch, 768 is a fifth switch, 769 is a sixth switch, and 770 is a buffer.

【０１２３】このような構成によれば、３つのサンプリ
ング回路を有するので、前記の第２０の実施例や第２１
の実施例のように２つのサンプリング回路しか具備しな
いものに比べてサンプリング動作の高速化を図ることが
できる。すなわち、（ア）まず、第１のスイッチ７６１
と第２のスイッチ７６３をオンにして第１のコンデンサ
７６２と第２のコンデンサ７６４のそれぞれに第１の電
圧Ａと第２の電圧Ｂをサンプリングし、（イ）ついで、
これらの第１及び第２のスイッチ７６１，７６３をオン
にするのとほぼ同時に、第４のスイッチ７６７と第５の
スイッチ７６８をオンにすると、バッファ７７０の入力
ノードには、第１のコンデンサ７６２の両端電圧ｖ₁ と
第２のコンデンサ７６４の両端電圧ｖ₂ との平均電圧が
現れ、（ウ）第５のスイッチ７６８をオフ（第４のスイ
ッチ７６７はオンのまま）にすることにより、バッファ
７７０から上記の平均電圧が取り出される。（エ）そし
て、バッファ７７０から平均電圧を取り出している間
に、第２のスイッチ７６３と第３のスイッチ７６５をオ
ンにして第２のコンデンサ７６４と第３のコンデンサ７
６６のそれぞれに第１の電圧Ａと第２の電圧Ｂをサンプ
リングし、（オ）次いで、これらの第２及び第３のスイ
ッチ７６３，７６５をオフにするのとほぼ同時に、第３
のスイッチ７６７をオフ、第５のスイッチ７６８と第６
のスイッチ７６９をオンにすると、バッファ７７０の入
力ノードには、第２のコンデンサ７６４の両端電圧ｖ₂
と第３のコンデンサ７６６の両端電圧ｖ₃ との平均電圧
が現れ、（カ）第６のスイッチ７６９をオフ（第５のス
イッチ７６８はオンのまま）にすることにより、バッフ
ァ７７０から上記の平均電圧が取り出される。According to such a configuration, since the three sampling circuits are provided, the twentieth embodiment and the twenty-first embodiment described above are provided.
It is possible to speed up the sampling operation as compared with the case where only two sampling circuits are provided as in the above embodiment. That is, (a) First, the first switch 761
And the second switch 763 are turned on to sample the first voltage A and the second voltage B in the first capacitor 762 and the second capacitor 764, respectively, and (a)
When the fourth switch 767 and the fifth switch 768 are turned on at about the same time when the first and second switches 761 and 763 are turned on, the first capacitor 762 is connected to the input node of the buffer 770. appeared average voltage of the voltage across v ₂ across the voltage v ₁ and the second capacitor 764 is, by the (c) fifth switch 768 off (fourth switch 767 remains oN), the buffer From 770 the above average voltage is taken. (D) Then, while the average voltage is being taken out from the buffer 770, the second switch 763 and the third switch 765 are turned on to turn on the second capacitor 764 and the third capacitor 7.
A first voltage A and a second voltage B are sampled on each of 66, and (e) then, at about the same time as turning off these second and third switches 763, 765,
Switch 767 off, fifth switch 768 and sixth switch
When the switch 769 of the second capacitor 764 is turned on, the voltage v ₂ across the second capacitor 764 is applied to the input node of the buffer 770.
And an average voltage of the voltage v ₃ across the third capacitor 766 appears, and (f) the sixth switch 769 is turned off (the fifth switch 768 is kept on), so that the above average value is output from the buffer 770. The voltage is taken out.

【０１２４】したがって、（ア）〜（ウ）までの動作と
（エ）〜（カ）までの動作を奇数ラインと偶数ラインで
交互に繰り返すことができ、時間平均効果に加えて面平
均効果も出すことができ、第１〜第３のコンデンサ７６
２，７６４，７６６の相対的な誤差の影響をより一層軽
減することができる。なお、上記本第２２の実施例で
は、奇数フレームのときの奇数ラインと偶数ラインの出
力電圧、偶数フレームのときの奇数ラインと偶数ライン
の出力電圧、及び、各平均電圧は、それぞれ式（１７）
〜（２２）で与えられる。 奇数フレームの奇数ラインの出力電圧 （ｖ₁ ×Ｃ_A ＋ｖ₂ ×Ｃ_B ）÷（Ｃ_A ＋Ｃ_B ） ……（１７） 奇数フレームの偶数ラインの出力電圧 （ｖ₁ ×Ｃ_B ＋ｖ₂ ×Ｃ_C ）÷（Ｃ_B ＋Ｃ_C ） ……（１８） 偶数フレームの奇数ラインの出力電圧 （ｖ₂ ×Ｃ_A ＋ｖ₁ ×Ｃ_B ）÷（Ｃ_B ＋Ｃ_A ） ……（１９） 偶数フレームの偶数ラインの出力電圧 （ｖ₂ ×Ｃ_B ＋ｖ₁ ×Ｃ_C ）÷（Ｃ_C ＋Ｃ_B ） ……（２０） 奇数ラインの時間平均電圧 （ｖ₁ ＋ｖ₂ ）÷２ ……（２１） 偶数ラインの時間平均電圧 （ｖ₁ ＋ｖ₂ ）÷２ ……（２２） ただし、Ｃ_A は第１のコンデンサ７６２の容量値、Ｃ_B
は第２のコンデンサ７６４の容量値、Ｃ_C は第３のコン
デンサ７６６の容量値である。Therefore, the operations (a) to (c) and the operations (d) to (f) can be alternately repeated on the odd lines and the even lines, and the surface averaging effect as well as the time averaging effect can be obtained. Can be output, the first to third capacitors 76
The influence of the relative error of 2,764,766 can be further reduced. In the 22nd embodiment, the output voltage of the odd line and the even line in the odd frame, the output voltage of the odd line and the even line in the even frame, and each average voltage are respectively expressed by equation (17). )
~ (22). Output voltage of odd line of odd frame (v ₁ × C _A + v ₂ × C _B ) ÷ (C _A + C _B ) (17) Output voltage of even line of odd frame (v ₁ × C _B + v ₂ × C) _C ) / (C _B + C _C ) (18) Output voltage of odd line of even frame (v ₂ × C _A + v ₁ × C _B ) ÷ (C _B + C _A ) (19) Even number of even frame Line output voltage (v ₂ × C _B + v ₁ × C _C ) ÷ (C _C + C _B ) …… (20) Time-average voltage of odd line (v ₁ + v ₂ ) ÷ 2 …… (21) Even line Time average voltage (v ₁ + v ₂ ) / 2 (22) where C _A is the capacitance value of the first capacitor 762 and C _B
Is the capacitance value of the second capacitor 764, and C _C is the capacitance value of the third capacitor 766.

【０１２５】ついで、本発明の駆動回路において、演算
増幅器等のバッファからなるバッファ回路の動作に改良
を施して駆動電圧の精度をさらに向上させる手法を説明
する。まず初めに、液晶表示装置のデータドライバにお
いて２段のサンプルホールド回路の間に配置されるバッ
ファ回路の説明をする。通常、バッファ回路は演算増幅
器を用いたボルテージフォロワを使用するが、このバッ
ファ回路は常に電力を消費するため、消費電力が大き
い。そこで、次段の第２のサンプルホールド回路が動作
する期間以外では、演算増幅器の定電流源をオフにする
等によって低消費電力化が図られている。A method of further improving the accuracy of the drive voltage by improving the operation of the buffer circuit including the buffer such as the operational amplifier in the drive circuit of the present invention will be described. First, a buffer circuit arranged between two stages of sample hold circuits in the data driver of the liquid crystal display device will be described. Normally, a buffer circuit uses a voltage follower using an operational amplifier, but this buffer circuit always consumes power, and thus consumes a large amount of power. Therefore, power consumption is reduced by turning off the constant current source of the operational amplifier except during the period when the second sample and hold circuit in the next stage operates.

【０１２６】ところが、このような構成の駆動回路にお
いては、自段の第１のサンプルホールド回路がアナログ
電圧をサンプルするときにはバッファ回路はオフになっ
ており、次段の第２のサンプルホールド回路が動作する
ときに同時にバッファ回路がオンになるので、このオン
になるときにバッファ回路の入力トランジスタの寄生容
量に基づく過渡現象によって第１のサンプルホールド回
路のサンプルキャパシタ（コンデンサ）に保持されてい
た電圧が変化する。したがって、第２のサンプルホール
ド回路に保持される電圧も変化し、所望の電圧を精度良
く印加することが難しくなる。However, in the drive circuit having such a configuration, the buffer circuit is off when the first sample-hold circuit of the self-stage samples the analog voltage, and the second sample-hold circuit of the next stage operates. Since the buffer circuit is turned on at the same time when operating, the voltage held in the sample capacitor (capacitor) of the first sample hold circuit by the transient phenomenon based on the parasitic capacitance of the input transistor of the buffer circuit when turned on. Changes. Therefore, the voltage held in the second sample hold circuit also changes, and it becomes difficult to apply the desired voltage with high precision.

【０１２７】そこで、本発明では、図４１〜図４６に示
すような第２３〜第２５の具体的実施例を考え出した。
以下、順を追って説明する。図４１は、本発明の第２３
の具体的実施例を示すブロック図である。図４１に示す
液晶表示装置の駆動回路は、一端にアナログ電圧ｖが入
力され、所定のサンプル制御信号Ｓｉによって動作する
サンプルスイッチＳＷｉと、このサンプルスイッチＳＷ
ｉの他端に接続されるサンプルキャパシタＳＣｉとより
なるサンプルホールド回路ＳＨｉと、上記のサンプルキ
ャパシタＳＣｉの電位が入力され、この電位と同レベル
の電圧を出力する高入力インピーダンスのバッファ回路
Ｂｉと、このバッファ回路Ｂｉの出力を要する期間と前
記のサンプルスイッチＳＷｉがオンする期間とを除いた
期間の少なくとも一部において、前記のバッファ回路Ｂ
ｉを低電力動作させる低消費電力制御手段ＰＣliとを備
えている。なお、図におけるＡｉは付加制御信号であ
り、必要に応じて入力される。Ｃｉは低消費電力制御手
段ＰＣliの出力信号である。Therefore, in the present invention, the 23rd to 25th concrete examples as shown in FIGS.
Hereinafter, description will be made step by step. FIG. 41 shows the twenty-third aspect of the present invention.
It is a block diagram showing a specific example of. The drive circuit of the liquid crystal display device shown in FIG. 41 has a sample switch SWi that receives an analog voltage v at one end and operates according to a predetermined sample control signal Si, and a sample switch SWi.
A sample-hold circuit SHi including a sample capacitor SCi connected to the other end of i, a buffer circuit Bi having a high input impedance, which receives the potential of the sample capacitor SCi and outputs a voltage at the same level as this potential, In at least a part of the period except the period in which the output of the buffer circuit Bi is required and the period in which the sample switch SWi is turned on, the buffer circuit B is
and low power consumption control means PCli for operating i at low power. Note that Ai in the drawing is an additional control signal, which is input as necessary. Ci is an output signal of the low power consumption control means PCli.

【０１２８】図４２は、本発明の第２４の具体的実施例
を示すブロック図である。図４２に示す液晶表示装置の
駆動回路は、アナログ電圧ｖが入力され、サンプル制御
信号Ｓｉに対応する期間の上記のアナログ電圧を保持す
る第１のサンプルホールド回路ＳＨ1iと、この第１のサ
ンプルホールド回路ＳＨ1iが保持する電圧が入力される
バッファ回路Ｂｉと、このバッファ回路Ｂｉが出力する
電圧を保持する第２のサンプルホールド回路（ＳＨ2i）
と、上記第１のサンプルホールド回路ＳＨ1iと上記第２
のサンプルホールド回路ＳＨ2iとを動作させる期間とそ
の近傍のみにおいて前記のバッファ回路Ｂｉを動作させ
る低消費電力制御手段ＰＣ2iとを備えている。なお、図
におけるＡｉは図４４の場合と同様の付加制御信号であ
り、必要に応じて入力される。また、Ｃｉは低消費電力
制御手段ＰＣ2iの出力信号であり、ＯＣはこの出力信号
を制御する出力制御信号である。FIG. 42 is a block diagram showing a twenty-fourth concrete embodiment of the present invention. The drive circuit of the liquid crystal display device shown in FIG. 42 includes a first sample-hold circuit SH1i that receives the analog voltage v and holds the analog voltage during the period corresponding to the sample control signal Si, and the first sample-hold circuit. A buffer circuit Bi to which the voltage held by the circuit SH1i is input, and a second sample hold circuit (SH2i) which holds the voltage output from this buffer circuit Bi
And the first sample and hold circuit SH1i and the second sample and hold circuit
And a low power consumption control means PC2i for operating the buffer circuit Bi only in the period for operating the sample hold circuit SH2i and its vicinity. Note that Ai in the figure is an additional control signal similar to that of FIG. 44, and is input as necessary. Further, Ci is an output signal of the low power consumption control means PC2i, and OC is an output control signal for controlling this output signal.

【０１２９】上記の構成においては、例えば第１のサン
プル制御信号Ｓ₁ と第２のサンプル制御信号Ｓ₂ と出力
制御信号ＯＣとの論理和の信号により前記のバッファ回
路を動作させることができる。図４１または図４２に係
る液晶表示装置の駆動回路においては、図４３の動作説
明図に示すように、駆動回路のバッファ回路が出力を開
始する時点ｔ₀ 以前にそれぞれのサンプル制御信号Ｓｉ
に対応してバッファ回路を正常に動作させて、バッファ
回路の入力トランジスタの寄生容量に起因する過渡現象
を終了させ、バッファ回路が出力するときの上記の寄生
容量に起因する過渡現象を回避することによって、バッ
ファ回路の出力電圧の不必要な変化を防止することがで
きる。また、上記のサンプル制御信号に対応する期間と
バッファ回路の出力期間とこれら期間の近傍を除く期間
はバッファ回路が低電力動作をするように制御されるの
で、低消費電力の駆動回路を達成できる。In the above configuration, for example, the buffer circuit can be operated by the signal of the logical sum of the first sample control signal S ₁ , the second sample control signal S ₂ and the output control signal OC. In the drive circuit of the liquid crystal display device according to FIG. 41 or 42, as shown in the operation explanatory diagram of FIG. 43, each sample control signal Si before the time t ₀ when the buffer circuit of the drive circuit starts output.
In order to avoid the transient phenomenon caused by the above-mentioned parasitic capacitance when the buffer circuit outputs, by operating the buffer circuit normally in response to the above, ending the transient phenomenon caused by the parasitic capacitance of the input transistor of the buffer circuit. Thus, it is possible to prevent an unnecessary change in the output voltage of the buffer circuit. Further, since the buffer circuit is controlled to operate in low power during the period corresponding to the sample control signal, the output period of the buffer circuit, and the period excluding the vicinity of these periods, a drive circuit with low power consumption can be achieved. .

【０１３０】図４４は本発明の第２５の具体的実施例を
詳細に示す回路図である。図４４において、Ｒ０及びＲ
ｉ（ｉ＝１，２，３，・・・）はデータドライバのタイ
ミング決定手段内のシフトレジスタを構成する各段のレ
ジスタである。ＳＩは上記のシフトレジスタへの入力信
号である。ＳＨ1iは、アナログ電圧ｖが入力され、か
つ、上記レジスタＲｉの出力信号であるサンプル制御信
号Ｓｉに対応する期間の上記のアナログ電圧を保持する
第１のサンプルホールド回路である。Ｂｉはこの第１の
サンプルホールド回路ＳＨ1iが保持する電圧を入力され
るバッファ回路である。ＳＨ2iはラッチ信号（出力制御
信号）ＬＳにより動作し上記のバッファ回路Ｂｉが出力
する電圧を保持する第２のサンプルホールド回路であ
る。ＰＣ2iはサンプル制御信号Ｓｉとサンプル制御信号
Ｓｉ−１とラッチ信号ＬＳとを入力され、これら入力信
号の論理和の信号（ＯＲ信号）ＥＮｉを上記のバッファ
回路Ｂｉに出力する低消費電力制御手段である。Ｂ2i
は、上記の第２のサンプルホールド回路ＳＨ2iの出力が
入力されると共に、この入力電圧と同一値の電圧をデー
タバスラインに出力する第２のバッファ回路である。FIG. 44 is a circuit diagram showing details of the 25th embodiment of the present invention. In FIG. 44, R0 and R
i (i = 1, 2, 3, ...) Is a register of each stage constituting a shift register in the timing determining means of the data driver. SI is an input signal to the shift register. SH1i is a first sample-hold circuit that receives the analog voltage v and holds the analog voltage during the period corresponding to the sample control signal Si that is the output signal of the register Ri. Bi is a buffer circuit to which the voltage held by the first sample hold circuit SH1i is input. SH2i is a second sample and hold circuit which operates according to a latch signal (output control signal) LS and holds the voltage output from the buffer circuit Bi. The PC2i is a low power consumption control means for inputting the sample control signal Si, the sample control signal Si-1 and the latch signal LS, and outputting a signal (OR signal) ENi of the logical sum of these input signals to the buffer circuit Bi. is there. B2i
Is a second buffer circuit to which the output of the second sample hold circuit SH2i is input and which outputs a voltage having the same value as the input voltage to the data bus line.

【０１３１】つぎに図４４の動作について説明する。図
４５は上記第２５の実施例の動作を説明するためのタイ
ミングチャートである。シフトレジスタの入力信号ＳＩ
に対して、シフトレジスタの各段の出力信号は図示のよ
うにＳ０・Ｓ１・Ｓ２となる。Ｓｉ（ｉ＝１，２，３，
・・・）はサンプル制御信号として、第１のサンプルホ
ールド回路ＳＨ1iに入力される。第１のサンプルホール
ド回路ＳＨ1iは、このサンプル制御信号Ｓｉに対応する
期間におけるアナログ電圧を保持する。この保持された
電圧はそれぞれのバッファ回路Ｂｉに入力される。バッ
ファ回路Ｂｉは、図に示すように、サンプル制御信号Ｓ
ｉとその直前の信号Ｓ_i-1 との期間と第２のサンプルホ
ールド回路ＳＨ2iを動作させるラッチ信号ＬＳの期間と
においてアクティブな信号ＥＮｉに基づいて動作するよ
うに制御される。したがって、バッファ回路Ｂｉは前後
２回動作することになり、第１回目の動作によってバッ
ファ回路の入力トランジスタの寄生容量に起因する過渡
現象を終了させ、第２回目の動作によって第２のサンプ
ルホールド回路ＳＨ2iに出力する。このため、第２のサ
ンプルホールド回路ＳＨ2iへの出力においては、上記の
寄生容量に起因する過渡現象は回避され、第２のサンプ
ルホールド回路ＳＨ2iに保持される電圧に不必要な変化
は起こらない。Next, the operation of FIG. 44 will be described. FIG. 45 is a timing chart for explaining the operation of the 25th embodiment. Input signal SI of shift register
On the other hand, the output signals of the respective stages of the shift register are S0, S1 and S2 as shown. Si (i = 1, 2, 3,
...) is input to the first sample hold circuit SH1i as a sample control signal. The first sample hold circuit SH1i holds the analog voltage in the period corresponding to the sample control signal Si. The held voltage is input to each buffer circuit Bi. The buffer circuit Bi, as shown in FIG.
It is controlled to operate based on the active signal ENi during the period of i and the signal S _i-1 immediately before it and the period of the latch signal LS that operates the second sample hold circuit SH2i. Therefore, the buffer circuit Bi operates twice before and after, the transient operation resulting from the parasitic capacitance of the input transistor of the buffer circuit is ended by the first operation, and the second sample hold circuit is executed by the second operation. Output to SH2i. Therefore, in the output to the second sample hold circuit SH2i, the transient phenomenon due to the above parasitic capacitance is avoided, and unnecessary change in the voltage held in the second sample hold circuit SH2i does not occur.

【０１３２】図４６は、図４４のサンプルホールド回路
とバッファ回路を詳細に示す回路図である。図４６にお
いて、サンプルホールド回路９１０（ＳＨ1i）は、サン
プルスイッチＳＷｉとサンプルキャパシタＳＣｉとで構
成され、バッファ回路９２０を構成する演算増幅器の非
反転（＋）入力端子に接続される。演算増幅器の出力は
反転（−）入力端子にフィードバックされ、出力値は＋
入力値と同一である。この演算増幅器は、低消費電力制
御手段からの信号ＥＮｉがハイレベル（Ｈ）のときのみ
電圧ｖｂによってバイアスされて動作し、レベルシフタ
９００を介して入力される信号ＥＮｉがローレベル
（Ｌ）のときは電力を消費しない。また、このとき、電
圧ｖａは低いレベルになるが、ラッチ時にはサンプル時
と同電位に復帰し、出力電圧に誤差を生じない。図４６
における上記以外の符号の説明は図４４の場合と同一で
ある。FIG. 46 is a circuit diagram showing in detail the sample hold circuit and buffer circuit of FIG. In FIG. 46, a sample hold circuit 910 (SH1i) is composed of a sample switch SWi and a sample capacitor SCi, and is connected to a non-inverting (+) input terminal of an operational amplifier which constitutes a buffer circuit 920. The output of the operational amplifier is fed back to the inverting (-) input terminal, and the output value is +
It is the same as the input value. This operational amplifier operates by being biased by the voltage vb only when the signal ENi from the low power consumption control means is high level (H), and when the signal ENi input through the level shifter 900 is low level (L). Does not consume electricity. Further, at this time, the voltage va becomes a low level, but at the time of latching, it returns to the same potential as at the time of sampling, and no error occurs in the output voltage. Figure 46
The description of the symbols other than the above in FIG.

【０１３３】なお、上記実施例ではサンプル制御信号Ｓ
ｉより早くバッファを動作させているが、同時でも良
く、また、サンプル開始より若干遅くとも良い。また、
サンプル終了後も動作させても良い。さらに、ここで
は、バッファの電力制御信号をシフトレジスタの出力を
利用して生成しているが、他の方法でもよい。In the above embodiment, the sample control signal S
Although the buffer is operated earlier than i, it may be operated at the same time or slightly later than the start of sampling. Also,
It may be operated even after the sample ends. Further, although the power control signal of the buffer is generated using the output of the shift register here, another method may be used.

【０１３４】[0134]

【発明の効果】以上説明したように、本発明の駆動回路
によれば、最低限２種の低速で変化するアナログ電圧、
例えば時間に対し低速で階段状に変化する２種のアナロ
グ電圧を生成し、サンプルホールド回路等のサンプリン
グ手段により、デジタル表示データの表示階調に基づい
たタイミングでこれらのアナログ電圧をサンプリングし
て取り込み、さらに、これらのサンプリングした電圧を
加算合成して表示階調に応じた駆動電圧を出力してい
る。したがって、アナログ階段電圧の種類が少ない場合
でも多くの階調を比較的低速でかつ安定に表示すること
が可能となる。As described above, according to the drive circuit of the present invention, at least two types of analog voltage changing at low speed,
For example, two kinds of analog voltages that change stepwise at a slow speed with respect to time are generated, and these analog voltages are sampled and fetched by a sampling means such as a sample hold circuit at a timing based on the display gradation of digital display data. Further, these sampled voltages are added and combined to output a drive voltage according to the display gradation. Therefore, even if there are few types of analog staircase voltages, it is possible to stably display a large number of gradations at a relatively low speed.

【０１３５】さらに、１つの基準電圧の重み付けにより
表示階調に応じた複数の基準電圧を生成することもでき
るので、特に周辺回路の簡略化が図れる。さらに、１水
平走査期間の前半部と後半部でアナログ電圧供給手段の
動作開始のタイミングをずらす構成では、従来よりも少
ないラッチ容量で多階調表示を実現できるので、特にロ
ジック回路の簡略化が図れる。Further, since it is possible to generate a plurality of reference voltages according to the display gradation by weighting one reference voltage, it is possible to simplify the peripheral circuits in particular. Further, in a configuration in which the operation start timing of the analog voltage supply means is shifted in the first half and the latter half of one horizontal scanning period, multi-gradation display can be realized with a latch capacity smaller than in the past, so that the logic circuit is particularly simplified. Can be achieved.

【０１３６】さらに、所定の周期で例えば２種類のアナ
ログ階段電圧を一定の周期で入れ換える構成では、複数
のサンプリング手段の各コンデンサにおける保持容量の
相対的誤差の影響を時間平均で打ち消すことができるの
で、駆動電圧の精度の向上が図れる。さらに、複数のサ
ンプリング手段に接続されるバッファ回路の制御に関
し、次段のサンプリング手段を動作させるときだけでな
く、自段のサンプリング手段がサンプリング動作を行う
ときにも上記バッファ回路をオンにすることにより、コ
ンデンサによる保持電圧の変動が防止でき、駆動電圧の
精度が向上する。また、上記バッファ回路をオンにする
期間以外の期間はこのバッファ回路が低電力動作をする
ように制御されるので、低消費電力の駆動回路が実現さ
れる。Further, in the configuration in which, for example, two kinds of analog step voltages are exchanged at a predetermined cycle at a constant cycle, the influence of the relative error of the holding capacitance in each capacitor of the plurality of sampling means can be canceled on a time average. The accuracy of the drive voltage can be improved. Further, regarding the control of the buffer circuit connected to the plurality of sampling means, the buffer circuit should be turned on not only when the sampling means of the next stage is operated but also when the sampling means of its own stage performs the sampling operation. As a result, the variation of the holding voltage due to the capacitor can be prevented, and the accuracy of the driving voltage is improved. In addition, since the buffer circuit is controlled to operate at low power during the period other than the period in which the buffer circuit is turned on, a low power consumption drive circuit is realized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の基本原理を説明するためのブロック図
である。FIG. 1 is a block diagram for explaining the basic principle of the present invention.

【図２】本発明の基本原理に基づく一実施例を示すブロ
ック図である。FIG. 2 is a block diagram showing an embodiment based on the basic principle of the present invention.

【図３】本発明の基本原理に基づく他の実施例を示すブ
ロック図である。FIG. 3 is a block diagram showing another embodiment based on the basic principle of the present invention.

【図４】本発明の第１の具体的実施例を示す回路図であ
る。FIG. 4 is a circuit diagram showing a first specific example of the present invention.

【図５】図４の動作波形図である。5 is an operation waveform diagram of FIG.

【図６】本発明の第２の具体的実施例を示す回路図であ
る。FIG. 6 is a circuit diagram showing a second specific example of the present invention.

【図７】本発明の第３の具体的実施例を示す回路図であ
る。FIG. 7 is a circuit diagram showing a third specific example of the present invention.

【図８】図７の動作波形図である。FIG. 8 is an operation waveform diagram of FIG. 7.

【図９】本発明の第４の具体的実施例を示す回路図であ
る。FIG. 9 is a circuit diagram showing a fourth specific example of the present invention.

【図１０】本発明の第５の具体的実施例を示す回路図で
ある。FIG. 10 is a circuit diagram showing a fifth specific example of the present invention.

【図１１】本発明の第６の具体的実施例を示す回路図で
ある。FIG. 11 is a circuit diagram showing a sixth specific example of the present invention.

【図１２】図１１の動作波形図である。12 is an operation waveform diagram of FIG. 11.

【図１３】本発明の第７の具体的実施例を示す回路図で
ある。FIG. 13 is a circuit diagram showing a seventh specific example of the present invention.

【図１４】図１３の動作波形図である。FIG. 14 is an operation waveform diagram of FIG. 13.

【図１５】本発明の第８の具体的実施例を示す回路図で
ある。FIG. 15 is a circuit diagram showing an eighth specific example of the present invention.

【図１６】図１５の動作波形図である。16 is an operation waveform diagram of FIG.

【図１７】本発明の第９の具体的実施例を示す回路図で
ある。FIG. 17 is a circuit diagram showing a ninth specific example of the present invention.

【図１８】図１７の動作波形図である。FIG. 18 is an operation waveform diagram of FIG. 17.

【図１９】本発明の第１０の具体的実施例を示す回路図
である。FIG. 19 is a circuit diagram showing a tenth specific example of the present invention.

【図２０】図１９の動作波形図である。20 is an operation waveform diagram of FIG. 19.

【図２１】図３の駆動回路を詳細に説明するためのブロ
ック図である。FIG. 21 is a block diagram for explaining the drive circuit of FIG. 3 in detail.

【図２２】本発明の第１１の具体的実施例を示す回路図
である。FIG. 22 is a circuit diagram showing an eleventh specific example of the present invention.

【図２３】図２２の動作波形図である。FIG. 23 is an operation waveform diagram of FIG. 22.

【図２４】本発明の第１２の具体的実施例を示す回路図
である。FIG. 24 is a circuit diagram showing a twelfth specific example of the present invention.

【図２５】本発明の第１３の具体的実施例を示す回路図
である。FIG. 25 is a circuit diagram showing a thirteenth specific embodiment of the present invention.

【図２６】本発明の第１４の具体的実施例を示す回路図
である。FIG. 26 is a circuit diagram showing a fourteenth specific example of the present invention.

【図２７】本発明の第１５の具体的実施例を示す回路図
である。FIG. 27 is a circuit diagram showing a fifteenth specific example of the present invention.

【図２８】本発明の第１６の具体的実施例を示す回路図
である。FIG. 28 is a circuit diagram showing a sixteenth specific example of the present invention.

【図２９】本発明の第１７の具体的実施例を示す回路図
である。FIG. 29 is a circuit diagram showing a seventeenth specific example of the present invention.

【図３０】本発明の第１８の具体的実施例を示す回路図
である。FIG. 30 is a circuit diagram showing an eighteenth specific example of the present invention.

【図３１】本発明の第１９の具体的実施例を示すブロッ
ク図である。FIG. 31 is a block diagram showing a nineteenth specific example of the present invention.

【図３２】本発明の第１９の具体的実施例のデータドラ
イバを示す回路図である。FIG. 32 is a circuit diagram showing a data driver of a nineteenth specific example of the present invention.

【図３３】本発明の第１９の具体的実施例のアナログ電
圧供給手段を示す回路図である。FIG. 33 is a circuit diagram showing an analog voltage supply means of a nineteenth specific example of the present invention.

【図３４】本発明の第１９の具体的実施例の動作を説明
するためのタイミングチャートである。FIG. 34 is a timing chart for explaining the operation of the nineteenth specific example of the present invention.

【図３５】本発明の第２０の具体的実施例を示すブロッ
ク図である。FIG. 35 is a block diagram showing a twentieth concrete example of the present invention.

【図３６】本発明の第２０の具体的実施例の奇数フレー
ムを示す回路図である。FIG. 36 is a circuit diagram showing an odd frame according to a twentieth concrete example of the present invention.

【図３７】本発明の第２０の具体的実施例の偶数フレー
ムを示す回路図である。FIG. 37 is a circuit diagram showing an even frame according to a twentieth concrete example of the present invention.

【図３８】本発明の第２０の具体的実施例の主要部を示
す回路図である。FIG. 38 is a circuit diagram showing a main part of a twentieth concrete example of the present invention.

【図３９】本発明の第２１の具体的実施例を示す回路図
である。FIG. 39 is a circuit diagram showing a twenty-first concrete example of the present invention.

【図４０】本発明の第２２の具体的実施例を示す回路図
である。FIG. 40 is a circuit diagram showing a twenty-second specific example of the present invention.

【図４１】本発明の第２３の具体的実施例を示すブロッ
ク図である。FIG. 41 is a block diagram showing a twenty-third specific example of the present invention.

【図４２】本発明の第２４の具体的実施例を示すブロッ
ク図である。FIG. 42 is a block diagram showing a twenty-fourth specific example of the present invention.

【図４３】図４１の動作を説明するためのタイミングチ
ャートである。43 is a timing chart for explaining the operation of FIG. 41. FIG.

【図４４】本発明の第２５の具体的実施例を詳細に示す
回路図である。FIG. 44 is a circuit diagram showing details of a twenty-fifth concrete example of the present invention.

【図４５】図４４の動作を説明するためのタイミングチ
ャートである。45 is a timing chart for explaining the operation of FIG. 44.

【図４６】図４４のサンプルホールド回路とバッファ回
路を詳細に示す回路図である。FIG. 46 is a circuit diagram showing in detail the sample hold circuit and buffer circuit of FIG. 44.

【図４７】従来のアナログ方式による駆動回路の構成図
である。[Fig. 47] Fig. 47 is a configuration diagram of a conventional analog-type drive circuit.

【図４８】従来のアナログ−デジタル方式による駆動回
路の構成図である。FIG. 48 is a configuration diagram of a conventional analog-digital drive circuit.

【図４９】従来のデジタル方式による駆動回路の構成図
である。FIG. 49 is a configuration diagram of a conventional digital drive circuit.

【符号の説明】[Explanation of symbols]

２００…データドライバ ２０１−１〜２０１−ｎ…タイミング決定手段 ２０６−１〜２０６−ｎ…合成手段 ２１０…電圧発生手段 ２１１−１〜２１１−ｎ…第１のサンプリング手段 ２１２−１〜２１２−ｎ…第２のサンプリング手段 ２２０…信号源 ２３０…制御回路 ２４０…スキャンドライバ ２５０…液晶表示パネル ４１１…重み付け手段 ４１２…組合わせ手段 ６０６…駆動電圧生成手段 ６３０…入れ換え手段 Reference numeral 200 ... Data driver 201-1 to 201-n ... Timing determining means 206-1 to 206-n ... Combining means 210 ... Voltage generating means 211-1 to 211-n ... First sampling means 212-1 to 212-n ... second sampling means 220 ... signal source 230 ... control circuit 240 ... scan driver 250 ... liquid crystal display panel 411 ... weighting means 412 ... combining means 606 ... driving voltage generating means 630 ... replacement means

─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成５年５月１１日[Submission date] May 11, 1993

【手続補正１】[Procedure Amendment 1]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図９[Correction target item name] Figure 9

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図９】 [Figure 9]

【手続補正２】[Procedure Amendment 2]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図３３[Correction target item name] Fig. 33

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図３３】 FIG. 33

【手続補正３】[Procedure 3]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図４６[Correction target item name] Fig. 46

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図４６】 FIG. 46

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平4−291558 (32)優先日 平４(1992)10月29日 (33)優先権主張国 日本（ＪＰ） (72)発明者 中林 謙一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 高原 和博 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of front page (31) Priority claim number Japanese Patent Application No. 4-291558 (32) Priority Day Hei 4 (1992) October 29 (33) Priority claim country Japan (JP) (72) Inventor Kenichi Nakabayashi 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited (72) Inventor, Kazuhiro Takahara, 1015, Kamedotachu, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited

Claims (18)

【特許請求の範囲】[Claims] 【請求項１】 液晶表示装置の液晶表示パネルを構成す
る多数の液晶セルの各々に対し所定の駆動電圧を供給し
て該液晶表示パネル上にデジタル表示データに基づいた
表示を１水平走査期間ごとに行うための駆動回路におい
て、 時間的に変化する少なくとも２種以上の電圧を発生する
第１の手段と、 前記デジタル表示データに基づいたタイミングで前記電
圧をそれぞれサンプリングし、該サンプリングされた電
圧を合成して前記駆動電圧を生成する第２の手段とを備
えることを特徴とする液晶表示装置の駆動回路。1. A liquid crystal display panel of a liquid crystal display device is supplied with a predetermined drive voltage to each of a plurality of liquid crystal cells to display on the liquid crystal display panel based on digital display data every horizontal scanning period. In the drive circuit for carrying out the above, first means for generating at least two or more kinds of voltages that change with time, the voltage is sampled at a timing based on the digital display data, and the sampled voltage is A driving circuit for a liquid crystal display device, comprising: second means for synthesizing to generate the driving voltage. 【請求項２】 前記第１の手段が、所定の電圧範囲で階
段状に変化する第１の電圧、及び、該第１の電圧の１段
分の段差に相当する電圧範囲以下の電圧範囲で階段状に
変化する第２の電圧を前記液晶表示装置の水平走査期間
に同期して発生させる電圧発生手段（３０１）を含み、 前記第２の手段が、 前記デジタル表示データの表示階調の上位の値に基づい
て前記第１の電圧の１つの階段電圧を指定する第１のタ
イミングを決定すると共に、該表示階調の下位の値に基
づいて前記第２の電圧の１つの階段電圧を指定する第２
のタイミングを決定するタイミング決定手段（３１０）
と、 該第１のタイミングに従って前記第１の電圧をサンプリ
ングする第１のサンプリング手段（３１１）と、 該第２のタイミングに従って前記第２の電圧をサンプリ
ングする第２のサンプリング手段（３１２）と、 該第１及び第２のサンプリング手段（３１１，３１２）
によりサンプリングされた電圧を加算合成して前記表示
階調に応じた駆動電圧を生成する合成手段（３０６）と
を含む請求項１記載の駆動回路。2. The first means has a first voltage that changes stepwise in a predetermined voltage range and a voltage range equal to or lower than a voltage range corresponding to a step difference of the first voltage. A voltage generating means (301) for generating a second voltage which changes stepwise in synchronization with a horizontal scanning period of the liquid crystal display device, wherein the second means has a higher display gradation of the digital display data. The first timing for designating one staircase voltage of the first voltage is determined based on the value of, and the one staircase voltage of the second voltage is designated based on the lower value of the display gradation. Second
Timing determining means (310) for determining the timing of
First sampling means (311) for sampling the first voltage according to the first timing, and second sampling means (312) for sampling the second voltage according to the second timing, The first and second sampling means (311, 312)
2. The driving circuit according to claim 1, further comprising: a synthesizing unit (306) for adding and synthesizing the voltages sampled by to generate a driving voltage according to the display gradation. 【請求項３】 前記第１の手段が、 時間的に変化する所定の基準電圧を発生する１つの電圧
発生手段（４１０）と、該基準電圧に複数の重み値を与
える重み付け手段（４１１）とを含み、 前記第２の手段が、 該重み付け手段（４１１）により重み付けされた複数種
の基準電圧を前記デジタル表示データの表示階調に応じ
て組み合わせる組合わせ手段（４１２）と、 該組合わせ手段（４１２）からの複数種の出力を加算合
成して前記表示階調に応じた駆動電圧を生成する合成手
段（４０６）とを含む請求項１記載の駆動回路。3. The first means comprises one voltage generating means (410) for generating a predetermined reference voltage that changes with time, and weighting means (411) for giving a plurality of weight values to the reference voltage. The second means includes a combination means (412) for combining a plurality of types of reference voltages weighted by the weighting means (411) according to a display gradation of the digital display data, and the combination means. The drive circuit according to claim 1, further comprising a combining unit (406) that adds and combines a plurality of types of outputs from (412) to generate a drive voltage according to the display gradation. 【請求項４】 前記第１のサンプリング手段（３１１）
が、前記第１のタイミングに従って前記第１の電圧を選
択的に取り込むためのサンプルスイッチと、該サンプル
スイッチにより取り込まれた第１の電圧を保持するため
のサンプルキャパシタとからなる第１の電圧系のサンプ
ルホールド回路を有し、 前記第２のサンプリング手段（３１２）が、前記第２の
タイミングに従って前記第２の電圧を選択的に取り込む
ためのサンプルスイッチと、該サンプルスイッチにより
取り込まれた第２の電圧を保持するためのサンプルキャ
パシタとからなる第２の電圧系のサンプルホールド回路
を有し、 該合成手段（３０６）が、複数の演算増幅器から構成さ
れる加算回路を有し、 前記第１及び第２の電圧系のサンプルホールド回路のサ
ンプルキャパシタによりそれぞれ保持される第１及び第
２の電圧を前記演算増幅器に入力し、前記加算回路の演
算動作によって前記駆動電圧を生成する請求項２記載の
駆動回路。4. The first sampling means (311)
Is a first voltage system including a sample switch for selectively taking in the first voltage according to the first timing and a sample capacitor for holding the first voltage taken in by the sample switch. A sample switch for selectively fetching the second voltage in accordance with the second timing, and a second sample fetched by the sample switch. A second voltage system sample-and-hold circuit including a sample capacitor for holding the voltage of, and the synthesizing means (306) includes an adder circuit including a plurality of operational amplifiers. And the first and second voltages held by the sample capacitors of the sample and hold circuits of the second and second voltage systems, respectively. Enter the calculation amplifier driving circuit according to claim 2, wherein generating the driving voltage by the operational behavior of the adding circuit. 【請求項５】 前記第１のサンプリング手段（３１１）
が、前記第１のタイミングに従って前記第１の電圧を選
択的に取り込むためのサンプルスイッチと、該サンプル
スイッチにより取り込まれた第１の電圧を保持するため
のサンプルキャパシタとからなる第１の電圧系のサンプ
ルホールド回路を有し、 前記第２のサンプリング手段（３１２）が、前記第２の
タイミングに従って前記第２の電圧を選択的に取り込む
ためのサンプルスイッチと、該サンプルスイッチにより
取り込まれた第２の電圧を保持するためのサンプルキャ
パシタとからなる第２の電圧系のサンプルホールド回路
を有し、 前記合成手段（３０６）が、１つの演算増幅器から構成
されるバッファを有し、該第１及び第２の電圧系のサン
プルホールド回路の出力側をひとまとめにして前記バッ
ファの入力側に接続し、該バッファの出力側より前記駆
動電圧を取り出す請求項２記載の駆動回路。5. The first sampling means (311)
Is a first voltage system including a sample switch for selectively taking in the first voltage according to the first timing and a sample capacitor for holding the first voltage taken in by the sample switch. A sample switch for selectively fetching the second voltage in accordance with the second timing, and a second sample fetched by the sample switch. A second voltage system sample and hold circuit including a sample capacitor for holding the voltage of, and the synthesizing means (306) has a buffer composed of one operational amplifier, The output sides of the sample and hold circuits of the second voltage system are collectively connected to the input side of the buffer, Driving circuit according to claim 2, wherein from the force side retrieving the drive voltage. 【請求項６】 前記第１のサンプリング手段（３１１）
が、 前記第１のタイミングに従って前記第１の電圧を選択的
に取り込むためのサンプルスイッチと、該サンプルスイ
ッチにより取り込まれた第１の電圧を保持するためのサ
ンプルキャパシタとからなる第１の電圧系の第１番目の
サンプルホールド回路と、 該第１番目のサンプルホールド回路に直列に接続されて
おり、該第１のサンプルホールド回路により保持される
第１の電圧を所定のタイミングに従って取り込むための
サンプルスイッチと、該サンプルスイッチにより取り込
まれた第１の電圧を保持するためのサンプルキャパシタ
とからなる第２番目のサンプルホールド回路とを有し、 前記第２のサンプリング手段（３１２）が、 前記第２のタイミングに従って前記第２の電圧を選択的
に取り込むためのサンプルスイッチと、該サンプルスイ
ッチにより取り込まれた第２の電圧を保持するためのサ
ンプルキャパシタとからなる第２の電圧系の第１番目の
サンプルホールド回路と、 該第１番目のサンプルホールド回路に直列に接続されて
おり、該第１番目のサンプルホールド回路により保持さ
れる第２の電圧を前記所定のタイミングに従って取り込
むためのサンプルスイッチと、該サンプルスイッチによ
り取り込まれた第２の電圧を保持するためのサンプルキ
ャパシタとからなる第２番目のサンプルホールド回路と
を有し、 該合成手段（３０６）が、複数の演算増幅器から構成さ
れる加算回路を有し、 前記第１及び第２の電圧系の第２番目のサンプルホール
ド回路におけるサンプルキャパシタによりそれぞれ保持
される第１及び第２の電圧を、前記所定のタイミングに
従って前記演算増幅器に入力し、前記加算回路の演算動
作によって前記駆動電圧を生成する請求項２記載の駆動
回路。6. The first sampling means (311)
A first voltage system including a sample switch for selectively capturing the first voltage in accordance with the first timing and a sample capacitor for retaining the first voltage captured by the sample switch Of the first sample and hold circuit, and a sample which is connected in series to the first sample and hold circuit and takes in the first voltage held by the first sample and hold circuit at a predetermined timing. A second sample and hold circuit including a switch and a sample capacitor for holding the first voltage captured by the sample switch; and the second sampling means (312), A sample switch for selectively capturing the second voltage according to the timing of A first sample-hold circuit of a second voltage system, which is composed of a sample capacitor for holding the second voltage taken in by the switch, and is connected in series to the first sample-hold circuit. A sample switch for taking in the second voltage held by the first sample and hold circuit in accordance with the predetermined timing, and a sample capacitor for holding the second voltage taken in by the sample switch. A second sample-and-hold circuit, the synthesizing means (306) has an adder circuit including a plurality of operational amplifiers, and a second sample-and-hold circuit for the first and second voltage systems. The first and second voltages respectively held by the sample capacitors in the circuit are forwarded according to the predetermined timing. Input to the operational amplifier, the drive circuit according to claim 2, wherein generating the driving voltage by the operational behavior of the adding circuit. 【請求項７】 前記第２の手段が、１個の第１のサンプ
リング手段と、 複数個の第２のサンプリング手段と、 該第１のサンプリング手段及び該第２のサンプリング手
段の出力同士を選択的に接続するスイッチ群とを含み、 該スイッチ群を所定の順序で前記水平走査期間ごとにオ
ン／オフする制御手段とを備える請求項２記載の駆動回
路。7. The second means selects one first sampling means, a plurality of second sampling means, and outputs of the first sampling means and the second sampling means. 3. The drive circuit according to claim 2, further comprising a switch group that is electrically connected, and a control unit that turns on / off the switch group in a predetermined order for each horizontal scanning period. 【請求項８】 前記駆動回路が、前記１つの電圧発生手
段（４１０）から発生する基準電圧を、それぞれ異なる
タイミングに従い選択的にサンプリングして取り込むた
めのサンプルスイッチと、該サンプルスイッチにより取
り込まれた基準電圧を保持するためのサンプルキャパシ
タとからなる複数個のサンプルホールド回路をさらに備
え、 前記重み付け手段（４１１）が、該複数個のサンプルホ
ールド回路によりそれぞれ保持される基準電圧に対し予
め定められた重み値を与える複数個の重み付け回路を有
し、 前記合成手段（４０６）が、複数の演算増幅器から構成
される加算回路を有し、 前記複数個の重み付け回路からそれぞれ出力される基準
電圧を前記演算増幅器に入力し、前記加算回路の演算動
作によって前記駆動電圧を生成する請求項３記載の駆動
回路。8. The sampling circuit for sampling the reference voltage generated by the one voltage generating means (410) selectively by the driving circuit according to different timings, and the sampling switch. The weighting means (411) further comprises a plurality of sample and hold circuits each comprising a sample capacitor for holding a reference voltage, and the weighting means (411) is predetermined with respect to the reference voltage held by each of the plurality of sample and hold circuits. A plurality of weighting circuits for giving weight values, the combining means (406) has an adder circuit composed of a plurality of operational amplifiers, and the reference voltages output from the plurality of weighting circuits An input to an operational amplifier to generate the drive voltage by an arithmetic operation of the adder circuit. Item 3. The drive circuit according to Item 3. 【請求項９】 前記重み付け手段（４１１）が、該１つ
の電圧発生手段（４１０）から発生する基準電圧に対し
複数の重み値を与える重み付け回路を有し、 前記組合わせ手段（４１２）が、該重み付け回路により
重み付けされた複数種の基準電圧を、前記デジタル表示
データに基づいたタイミングでそれぞれサンプリングし
て取り込むためのサンプルスイッチと、該サンプルスイ
ッチにより取り込まれた基準電圧を保持するためのサン
プルキャパシタとからなる複数個のサンプルホールド回
路を有し、 前記合成手段（４０６）が、複数の演算増幅器から構成
される加算回路を有し、 前記複数個のサンプルホールド回路によりそれぞれ保持
される基準電圧を前記演算増幅器に入力し、前記加算回
路の演算動作によって前記駆動電圧を生成する請求項３
記載の駆動回路。9. The weighting means (411) has a weighting circuit for giving a plurality of weight values to a reference voltage generated from the one voltage generation means (410), and the combination means (412), A sample switch for sampling and loading a plurality of types of reference voltages weighted by the weighting circuit at timings based on the digital display data, and a sample capacitor for holding the reference voltage loaded by the sample switch. A plurality of sample and hold circuits, and the synthesizing means (406) has an adder circuit composed of a plurality of operational amplifiers, and a reference voltage held by each of the plurality of sample and hold circuits. It is input to the operational amplifier to generate the drive voltage by the operation of the adder circuit. Requirement 3
The drive circuit described. 【請求項１０】 前記タイミング決定手段（３１０）
が、各前記液晶セルに対応する画素の単位で前記デジタ
ル表示データをラッチするラッチ手段を有し、 前記第１のサンプリング手段（３１１）、第２のサンプ
リング手段（３１２）及び合成手段（３０６）が協働す
ることにより、前記ラッチ手段によりラッチされるデジ
タル表示データの保持内容に応じたアナログの駆動電圧
を生成して各前記液晶セルに書き込む画素単位のアナロ
グ電圧供給手段を構成し、 該画素単位のアナログ電圧供給手段を１水平走査期間の
前半部と後半部に分割し、各該分割された単位で該アナ
ログ電圧供給手段の動作をオン／オフ制御する請求項２
記載の駆動回路。10. The timing determining means (310)
Has latching means for latching the digital display data in units of pixels corresponding to the liquid crystal cells, the first sampling means (311), the second sampling means (312) and the synthesizing means (306). Cooperate with each other to form an analog drive voltage corresponding to the content of the digital display data latched by the latching means and write to each liquid crystal cell to form an analog voltage supplying means for each pixel. 3. A unit of analog voltage supply means is divided into a first half portion and a second half portion of one horizontal scanning period, and the operation of the analog voltage supply means is turned on / off in each divided unit.
The drive circuit described. 【請求項１１】 前記組合わせ手段（４１２）が、各前
記液晶セルに対応する画素の単位で前記デジタル表示デ
ータをラッチするラッチ手段を有し、 前記組合わせ手段（４１２）及び合成手段（４０６）が
協働することにより、前記ラッチ手段によりラッチされ
るデジタル表示データの保持内容に応じたアナログの駆
動電圧を生成して各前記液晶セルに書き込む画素単位の
アナログ電圧供給手段を構成し、 該画素単位のアナログ電圧供給手段を１水平走査期間の
前半部と後半部に分割し、各該分割された単位で該アナ
ログ電圧供給手段の動作をオン／オフ制御する請求項３
記載の駆動回路。11. The combination means (412) has a latch means for latching the digital display data in a pixel unit corresponding to each liquid crystal cell, and the combination means (412) and the combination means (406). ) Cooperate with each other to form an analog voltage supply unit for each pixel, which generates an analog drive voltage according to the held content of the digital display data latched by the latch unit and writes the analog drive voltage to each liquid crystal cell, 4. The analog voltage supply means for each pixel is divided into the first half and the second half of one horizontal scanning period, and the operation of the analog voltage supply means is turned on / off in each divided unit.
The drive circuit described. 【請求項１２】 前記第１の手段が、所定の電圧範囲で
階段状に変化する第１の電圧、及び、該第１の電圧の１
段分の段差に相当する電圧範囲以下の電圧範囲で階段状
に変化する第２の電圧を前記液晶表示装置の水平走査期
間に同期して発生させる電圧発生手段（６１０）を含
み、 前記第２の手段が、 前記デジタル表示データの表示階調の上位の値に基づい
て前記第１の電圧の１つの階段電圧を指定する第１のタ
イミングを決定すると共に、該表示階調の下位の値に基
づいて前記第２の電圧の１つの階段電圧を指定する第２
のタイミングを決定するタイミング決定手段（６０１）
と、 該第１のタイミングに従って前記第１の電圧をサンプリ
ングする第１のサンプリング手段（６１１）と、 該第２のタイミングに従って前記第２の電圧をサンプリ
ングする第２のサンプリング手段（６１２）と、 該第１及び第２のサンプリング手段（６１１，６１２）
によりそれぞれサンプリングされた第１及び第２の電圧
を加算合成して各前記液晶セルに書き込むための書込み
電圧を前記駆動電圧として生成する駆動電圧生成手段
（６０６）とを含み、 前記駆動回路が、前記液晶表示装置の水平走査期間に同
期した一定の周期又はランダムな周期で前記第１の電圧
と第２の電圧とを入れ換える入れ換え手段（６３０）を
さらに備える請求項１記載の駆動回路。12. The first means comprises a first voltage which changes stepwise in a predetermined voltage range, and a first voltage of the first voltage.
A voltage generation unit (610) for generating a second voltage that changes stepwise in a voltage range equal to or lower than a voltage range corresponding to a step difference in steps in synchronization with a horizontal scanning period of the liquid crystal display device; Means determines a first timing for designating one step voltage of the first voltage based on a higher value of the display gradation of the digital display data, and sets the lower value of the display gradation. A second specifying a step voltage of the second voltage based on
Timing determination means (601) for determining the timing of
A first sampling means (611) for sampling the first voltage according to the first timing, and a second sampling means (612) for sampling the second voltage according to the second timing, The first and second sampling means (611, 612)
Drive voltage generating means (606) for adding and synthesizing the first voltage and the second voltage respectively sampled by the above to generate a write voltage for writing in each of the liquid crystal cells as the drive voltage. The driving circuit according to claim 1, further comprising a switching unit (630) for switching the first voltage and the second voltage at a constant cycle or a random cycle synchronized with a horizontal scanning period of the liquid crystal display device. 【請求項１３】 前記駆動回路が、前記液晶表示装置の
水平走査期間に同期した一定の周期又はランダムな周期
で前記第１の電圧と第２の電圧とを入れ換える入れ換え
手段をさらに備える請求項２記載の駆動回路。13. The driving circuit further comprises a switching means for switching the first voltage and the second voltage at a constant cycle or a random cycle in synchronization with a horizontal scanning period of the liquid crystal display device. The drive circuit described. 【請求項１４】 前記駆動回路が、前記液晶表示装置の
水平走査期間に同期した一定の周期又はランダムな周期
で前記の重み付けされた複数種の基準電圧を互いに入れ
換える入れ換え手段をさらに備える請求項３記載の駆動
回路。14. The driving circuit further comprises a switching means for switching the weighted plurality of types of reference voltages with each other at a constant cycle or a random cycle synchronized with a horizontal scanning period of the liquid crystal display device. The drive circuit described. 【請求項１５】 前記第２の手段が、 一端に前記第１の手段からのアナログの電圧（ｖ）が入
力され、かつ、前記デジタル表示データに基づいた所定
のサンプル制御信号（Ｓｉ）によって動作するサンプル
スイッチ（ＳＷｉ）と、該サンプルスイッチ（ＳＷｉ）
の他端に接続されるサンプルキャパシタ（ＳＣｉ）とか
らなるサンプルホールド回路（ＳＨｉ）と、 前記サンプルキャパシタ（ＳＣｉ）の電位が入力され、
かつ、該電位と同レベルの電圧が出力される高入力イン
ピーダンスのバッファ回路（Ｂｉ）と、 該バッファ回路（Ｂｉ）の出力を必要とする期間と前記
サンプルスイッチ（ＳＷｉ）がオンになる期間とを除い
た期間の少なくとも一部において、前記バッファ回路
（Ｂｉ）を低電力で動作させる低消費電力制御手段（Ｐ
Ｃli）とを有する請求項１記載の駆動回路。15. The second means operates according to a predetermined sample control signal (Si) based on the digital display data, the analog voltage (v) from the first means being input to one end of the second means. Sample switch (SWi) to perform, and the sample switch (SWi)
A sample hold circuit (SHi) consisting of a sample capacitor (SCi) connected to the other end of the
In addition, a buffer circuit (Bi) having a high input impedance that outputs a voltage at the same level as the potential, a period in which the output of the buffer circuit (Bi) is required, and a period in which the sample switch (SWi) is turned on. The low power consumption control means (P) that operates the buffer circuit (Bi) at low power for at least a part of the period excluding
Cli) and the drive circuit according to claim 1. 【請求項１６】 前記第２の手段が、 一端に前記第１の手段からのアナログの電圧（ｖ）が入
力され、かつ、前記デジタル表示データに基づいた所定
のサンプル制御信号（Ｓｉ）に対応する期間の前記アナ
ログ電圧を保持する第１のサンプルホールド回路（ＳＨ
li）と、 該第１のサンプルホールド回路（ＳＨ1i）が保持する前
記電圧が入力されるバッファ回路（Ｂｉ）と、 該バッファ回路（Ｂｉ）が出力する電圧を保持する第２
のサンプルホールド回路（ＳＨ2i）と、 前記第１のサンプルホールド回路（ＳＨ1i）及び前記第
２のサンプルホールド回路（ＳＨ2i）を動作させる期間
とその近傍のみにおいて前記バッファ回路（Ｂｉ）を動
作させる低消費電力制御手段（ＰＣ2i）とを有する請求
項１記載の駆動回路。16. The second means receives an analog voltage (v) from the first means at one end and responds to a predetermined sample control signal (Si) based on the digital display data. First sample and hold circuit (SH
li), a buffer circuit (Bi) to which the voltage held by the first sample hold circuit (SH1i) is input, and a second circuit holding a voltage output from the buffer circuit (Bi)
Of the sample-and-hold circuit (SH2i), the first sample-and-hold circuit (SH1i) and the second sample-and-hold circuit (SH2i), and the buffer circuit (Bi) that operates only in the vicinity thereof and low consumption The drive circuit according to claim 1, further comprising power control means (PC2i). 【請求項１７】 前記サンプル制御信号（Ｓｉ）と前記
サンプルホールド回路（ＳＨｉ）の出力制御信号との論
理和の信号により前記バッファ回路（Ｂｉ）を動作させ
る請求項１５記載の駆動回路。17. The drive circuit according to claim 15, wherein the buffer circuit (Bi) is operated by a signal of a logical sum of the sample control signal (Si) and the output control signal of the sample hold circuit (SHi). 【請求項１８】 前記サンプル制御信号（Ｓｉ）と前記
第１のサンプルホールド回路（ＳＨli）の出力制御信号
と前記第２のサンプルホールド回路（ＳＨ2i）の出力制
御信号との論理和の信号により前記バッファ回路（Ｂ
ｉ）を動作させる請求項１６記載の駆動回路。18. The logical sum signal of the sample control signal (Si), the output control signal of the first sample and hold circuit (SHli) and the output control signal of the second sample and hold circuit (SH2i). Buffer circuit (B
The drive circuit according to claim 16, which operates i).