JPH0865133A - Ｃｍｏｓ出力回路 - Google Patents
Ｃｍｏｓ出力回路Info
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- JPH0865133A JPH0865133A JP6196911A JP19691194A JPH0865133A JP H0865133 A JPH0865133 A JP H0865133A JP 6196911 A JP6196911 A JP 6196911A JP 19691194 A JP19691194 A JP 19691194A JP H0865133 A JPH0865133 A JP H0865133A
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Abstract
(57)【要約】
【目的】 半導体集積回路のＣＭＯＳ出力回路に関する
ものであり、遅延時間を増大させずに電位変化率を低下
させるようにする改良である。 【構成】 ＣＭＯＳ出力バッファ１と、ＣＭＯＳ出力バ
ッファ１を駆動し、高抵抗回路として動作する駆動回路
２とを有するＣＭＯＳ出力回路において、ＣＭＯＳ出力
バッファ１のＰチャネル・トランジスタＱ1 のゲートと
負電源との間に接続されたＰチャネル・トランジスタか
らなるディスチャージトランジスタＱ5 を有し、ディス
チャージトランジスタＱ5 に入力される信号は、駆動回
路２の出力信号と同相であり、駆動回路２より前段の信
号であるＣＭＯＳ出力回路である。
ものであり、遅延時間を増大させずに電位変化率を低下
させるようにする改良である。 【構成】 ＣＭＯＳ出力バッファ１と、ＣＭＯＳ出力バ
ッファ１を駆動し、高抵抗回路として動作する駆動回路
２とを有するＣＭＯＳ出力回路において、ＣＭＯＳ出力
バッファ１のＰチャネル・トランジスタＱ1 のゲートと
負電源との間に接続されたＰチャネル・トランジスタか
らなるディスチャージトランジスタＱ5 を有し、ディス
チャージトランジスタＱ5 に入力される信号は、駆動回
路２の出力信号と同相であり、駆動回路２より前段の信
号であるＣＭＯＳ出力回路である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路のＣＭ
ＯＳ出力回路に関する。特に、遅延時間を増大させずに
電位変化率を低下させるようにする改良に関する。
ＯＳ出力回路に関する。特に、遅延時間を増大させずに
電位変化率を低下させるようにする改良に関する。
【０００２】
【従来の技術】近年半導体集積回路の高速化が著しく、
それに伴い半導体集積回路間のインタフェースも高速化
している。高速化につれて、ノイズが問題となってく
る。１対１伝送等ではインピーダンスのマッチングをと
ることによりノイズを抑えることができるが、バス等で
分岐のある場合にはインピーダンスのミスマッチは避け
られず、ノイズが大きくなってしまう。一般に、線路の
Ｒ、Ｃ、Ｌやドライバの駆動力は決まっているため、ノ
イズを逓減させるには出力信号のスルーレート（電位変
化率）を小さくすることが実施されている。
それに伴い半導体集積回路間のインタフェースも高速化
している。高速化につれて、ノイズが問題となってく
る。１対１伝送等ではインピーダンスのマッチングをと
ることによりノイズを抑えることができるが、バス等で
分岐のある場合にはインピーダンスのミスマッチは避け
られず、ノイズが大きくなってしまう。一般に、線路の
Ｒ、Ｃ、Ｌやドライバの駆動力は決まっているため、ノ
イズを逓減させるには出力信号のスルーレート（電位変
化率）を小さくすることが実施されている。
【０００３】従来技術に係るＣＭＯＳ出力回路の回路図
を図４に示す。
を図４に示す。
【０００４】図４参照 図４において、１はＣＭＯＳ出力バッファであり、Ｐチ
ャネル・トランジスタＱ1 とＮチャネル・トランジスタ
Ｑ2 とより構成されている。２はＣＭＯＳ出力バッファ
１を駆動し、高抵抗回路として動作する駆動回路であ
る。駆動回路２は２組のインバータＩＮＶ1 とＩＮＶ2
と、２個のトランジスタＱ3 とＱ4 とを有している。Ｃ
ＭＯＳ出力バッファ１のＰチャネル・トランジスタＱ1
のゲートを駆動するインバータＩＮＶ1 の負電源側端子
は、ゲートが電源ＶDDに接続されたＮチャネル・トラン
ジスタＱ3 を介して接地されており、ＣＭＯＳ出力バッ
ファ１のＮチャネル・トランジスタＱ2 のゲートを駆動
するインバータＩＮＶ2 の正電源側端子は、ゲートが接
地されたＰチャネル・トランジスタＱ4 を介して電源Ｖ
DDに接続されている。そして、２組のインバータＩＮＶ
1 とＩＮＶ2 とはインバータＩＮＶ3 により、同時に駆
動されている。インバータＩＮＶ3 はインバータＩＮＶ
4 により駆動されている。
ャネル・トランジスタＱ1 とＮチャネル・トランジスタ
Ｑ2 とより構成されている。２はＣＭＯＳ出力バッファ
１を駆動し、高抵抗回路として動作する駆動回路であ
る。駆動回路２は２組のインバータＩＮＶ1 とＩＮＶ2
と、２個のトランジスタＱ3 とＱ4 とを有している。Ｃ
ＭＯＳ出力バッファ１のＰチャネル・トランジスタＱ1
のゲートを駆動するインバータＩＮＶ1 の負電源側端子
は、ゲートが電源ＶDDに接続されたＮチャネル・トラン
ジスタＱ3 を介して接地されており、ＣＭＯＳ出力バッ
ファ１のＮチャネル・トランジスタＱ2 のゲートを駆動
するインバータＩＮＶ2 の正電源側端子は、ゲートが接
地されたＰチャネル・トランジスタＱ4 を介して電源Ｖ
DDに接続されている。そして、２組のインバータＩＮＶ
1 とＩＮＶ2 とはインバータＩＮＶ3 により、同時に駆
動されている。インバータＩＮＶ3 はインバータＩＮＶ
4 により駆動されている。
【０００５】この従来技術に係るＣＭＯＳ出力回路にお
いて、インバータＩＮＶ4 への入力信号を立ち上げる
と、インバータＩＮＶ3 の出力信号は立ち上がり、イン
バータＩＮＶ1 の出力とＩＮＶ2 の出力とは共に立ち下
がるように動作する。その際、ＣＭＯＳ出力バッファ１
のＰチャネル・トランジスタＱ1 のゲートにある静電容
量の電荷はＮチャネル・トランジスタＱ3 を介して放電
されることとなり、Ｎチャネル・トランジスタＱ3 のゲ
ートは電源ＶDDに接続されているから、Ｎチャネル・ト
ランジスタＱ3 は高抵抗として動作し、インバータＩＮ
Ｖ1 の出力電圧は緩やかに立ち下がる。そして、出力電
圧がＰチャネル・トランジスタＱ1 の閾値電圧に達する
とＰチャネル・トランジスタＱ1 の出力、すなわち、Ｃ
ＭＯＳ出力バッファ１の出力は立ち上がりはじめ、その
後、緩やかに立ち上がる。
いて、インバータＩＮＶ4 への入力信号を立ち上げる
と、インバータＩＮＶ3 の出力信号は立ち上がり、イン
バータＩＮＶ1 の出力とＩＮＶ2 の出力とは共に立ち下
がるように動作する。その際、ＣＭＯＳ出力バッファ１
のＰチャネル・トランジスタＱ1 のゲートにある静電容
量の電荷はＮチャネル・トランジスタＱ3 を介して放電
されることとなり、Ｎチャネル・トランジスタＱ3 のゲ
ートは電源ＶDDに接続されているから、Ｎチャネル・ト
ランジスタＱ3 は高抵抗として動作し、インバータＩＮ
Ｖ1 の出力電圧は緩やかに立ち下がる。そして、出力電
圧がＰチャネル・トランジスタＱ1 の閾値電圧に達する
とＰチャネル・トランジスタＱ1 の出力、すなわち、Ｃ
ＭＯＳ出力バッファ１の出力は立ち上がりはじめ、その
後、緩やかに立ち上がる。
【０００６】同様に、インバータＩＮＶ4 への入力信号
を立ち下げると、インバータＩＮＶ3 の出力信号は立ち
下がり、インバータＩＮＶ1 の出力とＩＮＶ2 の出力と
は共に立ち上がるように動作する。その際、ＣＭＯＳ出
力バッファ１のＮチャネル・トランジスタＱ2 のゲート
にある静電容量の電荷はＰチャネル・トランジスタＱ4
を介して充電されることとなり、Ｐチャネル・トランジ
スタＱ4 のゲートが接地されているため、Ｐチャネル・
トランジスタＱ4 は高抵抗として動作し、インバータＩ
ＮＶ2 の出力電圧は緩やかに立ち上がる。そして、出力
電圧がＮチャネル・トランジスタＱ2 のゲートの閾値電
圧に達するとＮチャネル・トランジスタＱ2 の出力、す
なわち、ＣＭＯＳ出力バッファ１の出力は立ち下がりは
じめ、その後、緩やかに立ち下がる。
を立ち下げると、インバータＩＮＶ3 の出力信号は立ち
下がり、インバータＩＮＶ1 の出力とＩＮＶ2 の出力と
は共に立ち上がるように動作する。その際、ＣＭＯＳ出
力バッファ１のＮチャネル・トランジスタＱ2 のゲート
にある静電容量の電荷はＰチャネル・トランジスタＱ4
を介して充電されることとなり、Ｐチャネル・トランジ
スタＱ4 のゲートが接地されているため、Ｐチャネル・
トランジスタＱ4 は高抵抗として動作し、インバータＩ
ＮＶ2 の出力電圧は緩やかに立ち上がる。そして、出力
電圧がＮチャネル・トランジスタＱ2 のゲートの閾値電
圧に達するとＮチャネル・トランジスタＱ2 の出力、す
なわち、ＣＭＯＳ出力バッファ１の出力は立ち下がりは
じめ、その後、緩やかに立ち下がる。
【０００７】このように、Ｐチャネル・トランジスタＱ
4 とＮチャネル・トランジスタＱ3とは高抵抗として動
作し、この高抵抗とゲートの静電容量とによる充放電時
間を利用して、ＣＭＯＳ出力バッファ１の立ち上がり立
ち下がり時間を長くして、出力信号の電位変化率を低下
させている。
4 とＮチャネル・トランジスタＱ3とは高抵抗として動
作し、この高抵抗とゲートの静電容量とによる充放電時
間を利用して、ＣＭＯＳ出力バッファ１の立ち上がり立
ち下がり時間を長くして、出力信号の電位変化率を低下
させている。
【０００８】
【発明が解決しようとする課題】ところで、従来技術に
係るＣＭＯＳ出力回路は、出力信号の電位変化率を低下
させるだけでなく、駆動回路２の出力電圧がＣＭＯＳ出
力バッファ１を構成するＰチャネル・トランジスタＱ1
またはＮチャネル・トランジスタＱ2 の閾値電圧に達す
るまでの間はＣＭＯＳ出力バッファ１の出力は変化せ
ず、遅延時間を増大させている。この遅延時間の増大は
高速動作を妨げることになる。
係るＣＭＯＳ出力回路は、出力信号の電位変化率を低下
させるだけでなく、駆動回路２の出力電圧がＣＭＯＳ出
力バッファ１を構成するＰチャネル・トランジスタＱ1
またはＮチャネル・トランジスタＱ2 の閾値電圧に達す
るまでの間はＣＭＯＳ出力バッファ１の出力は変化せ
ず、遅延時間を増大させている。この遅延時間の増大は
高速動作を妨げることになる。
【０００９】本発明の目的は、この問題を解消すること
にあり、遅延時間を増大させることなく電位変化率を低
下させることのできるＣＭＯＳ出力回路を提供すること
にある。
にあり、遅延時間を増大させることなく電位変化率を低
下させることのできるＣＭＯＳ出力回路を提供すること
にある。
【００１０】
【課題を解決するための手段】上記の目的は、次のいず
れの手段によっても達成することができる。
れの手段によっても達成することができる。
【００１１】第１の手段は、ＣＭＯＳ出力バッファ
（１）と、このＣＭＯＳ出力バッファ（１）を駆動し、
高抵抗回路として動作する駆動回路（２）とを有するＣ
ＭＯＳ出力回路において、前記のＣＭＯＳ出力バッファ
（１）のＰチャネル・トランジスタ（Ｑ1 ）のゲートと
負電源との間に接続されたＰチャネル・トランジスタか
らなるディスチャージトランジスタ（Ｑ5 ）を有し、こ
のディスチャージトランジスタ（Ｑ5 ）に入力される信
号は、前記の駆動回路（２）の出力信号と同相であり、
前記の駆動回路（２）より前段の信号であるＣＭＯＳ出
力回路である。
（１）と、このＣＭＯＳ出力バッファ（１）を駆動し、
高抵抗回路として動作する駆動回路（２）とを有するＣ
ＭＯＳ出力回路において、前記のＣＭＯＳ出力バッファ
（１）のＰチャネル・トランジスタ（Ｑ1 ）のゲートと
負電源との間に接続されたＰチャネル・トランジスタか
らなるディスチャージトランジスタ（Ｑ5 ）を有し、こ
のディスチャージトランジスタ（Ｑ5 ）に入力される信
号は、前記の駆動回路（２）の出力信号と同相であり、
前記の駆動回路（２）より前段の信号であるＣＭＯＳ出
力回路である。
【００１２】第２の手段は、ＣＭＯＳ出力バッファ
（１）と、このＣＭＯＳ出力バッファ（１）を駆動し、
高抵抗回路として動作する駆動回路（２）とを有するＣ
ＭＯＳ出力回路において、前記のＣＭＯＳ出力バッファ
（１）のＮチャネル・トランジスタ（Ｑ2 ）のゲートと
正電源との間に接続されたＮチャネル・トランジスタか
らなるチャージトランジスタ（Ｑ6 ）を有し、このチャ
ージトランジスタ（Ｑ6 ）に入力される信号は、前記の
駆動回路（２）の出力信号と同相であり、前記駆動回路
（２）より前段の信号であるＣＭＯＳ出力回路である。
（１）と、このＣＭＯＳ出力バッファ（１）を駆動し、
高抵抗回路として動作する駆動回路（２）とを有するＣ
ＭＯＳ出力回路において、前記のＣＭＯＳ出力バッファ
（１）のＮチャネル・トランジスタ（Ｑ2 ）のゲートと
正電源との間に接続されたＮチャネル・トランジスタか
らなるチャージトランジスタ（Ｑ6 ）を有し、このチャ
ージトランジスタ（Ｑ6 ）に入力される信号は、前記の
駆動回路（２）の出力信号と同相であり、前記駆動回路
（２）より前段の信号であるＣＭＯＳ出力回路である。
【００１３】そして、前記の駆動回路（２）は信号反転
特性を有し、前記のディスチャージトランジスタ（Ｑ5
）またはチャージトランジスタ（Ｑ6 ）は、前記の駆
動回路（２）を駆動するインバータへ入力される信号が
入力されるようにされていると、少ない素子数で機能を
発揮しうるので都合がよい。
特性を有し、前記のディスチャージトランジスタ（Ｑ5
）またはチャージトランジスタ（Ｑ6 ）は、前記の駆
動回路（２）を駆動するインバータへ入力される信号が
入力されるようにされていると、少ない素子数で機能を
発揮しうるので都合がよい。
【００１４】
【作用】本発明に係るＣＭＯＳ出力回路の第１の手段
は、ＣＭＯＳ出力バッファ１を構成するＰチャネル・ト
ランジスタＱ1 のゲートと負電源との間に接続されたＰ
チャネル・トランジスタからなるディスチャージトラン
ジスタＱ5 を有しており、このディスチャージトランジ
スタＱ5 のゲートに入力される信号は、駆動回路２の出
力信号と同相で駆動回路２より前段の信号とされてい
る。
は、ＣＭＯＳ出力バッファ１を構成するＰチャネル・ト
ランジスタＱ1 のゲートと負電源との間に接続されたＰ
チャネル・トランジスタからなるディスチャージトラン
ジスタＱ5 を有しており、このディスチャージトランジ
スタＱ5 のゲートに入力される信号は、駆動回路２の出
力信号と同相で駆動回路２より前段の信号とされてい
る。
【００１５】また第２の手段は、ＣＭＯＳ出力バッファ
１を構成するＮチャネル・トランジスタＱ2 のゲートと
正電源との間に接続されたＮチャネル・トランジスタに
よるチャージトランジスタＱ6 を有しており、このチャ
ージトランジスタＱ6 のゲートに入力される信号は、駆
動回路２の出力信号と同相で駆動回路２より前段の信号
とされている。
１を構成するＮチャネル・トランジスタＱ2 のゲートと
正電源との間に接続されたＮチャネル・トランジスタに
よるチャージトランジスタＱ6 を有しており、このチャ
ージトランジスタＱ6 のゲートに入力される信号は、駆
動回路２の出力信号と同相で駆動回路２より前段の信号
とされている。
【００１６】従来技術に係るＣＭＯＳ出力回路は駆動回
路２の出力は立ち上がり立ち下がりの全期間を通じて緩
やかに変化するため、駆動回路２の出力がＣＭＯＳ出力
バッファ１の閾値電圧に達するまではＣＭＯＳ出力バッ
ファ１の出力は変化し得ず、閾値電圧に達するまでの時
間は遅延時間になっていた。
路２の出力は立ち上がり立ち下がりの全期間を通じて緩
やかに変化するため、駆動回路２の出力がＣＭＯＳ出力
バッファ１の閾値電圧に達するまではＣＭＯＳ出力バッ
ファ１の出力は変化し得ず、閾値電圧に達するまでの時
間は遅延時間になっていた。
【００１７】ところで、本発明に係るＣＭＯＳ出力回路
は、ディスチャージトランジスタＱ5 、または、チャー
ジトランジスタＱ6 のゲートに駆動回路２に入力される
信号と同一タイミングか、または、早いタイミングで信
号が入力され、ディスチャージトランジスタＱ5 、また
は、チャージトランジスタＱ6 がオンし、それぞれの両
端電圧はＰチャネル・トランジスタまたはＮチャネル・
トランジスタの閾値電圧となる。そこで、ＣＭＯＳ出力
バッファ１を構成するＰチャネル・トランジスタＱ1 の
ゲート電位を、負電位＋閾値電圧まで、または、Ｎチャ
ネル・トランジスタＱ2 のゲート電位を、正電位−閾値
電圧まで直ちに変化させてしまう。すなわち、駆動回路
２の出力電圧はＣＭＯＳ出力バッファ１を構成するＰチ
ャネル・トランジスタＱ1 またはＮチャネル・トランジ
スタＱ2 の閾値電圧まで達している。
は、ディスチャージトランジスタＱ5 、または、チャー
ジトランジスタＱ6 のゲートに駆動回路２に入力される
信号と同一タイミングか、または、早いタイミングで信
号が入力され、ディスチャージトランジスタＱ5 、また
は、チャージトランジスタＱ6 がオンし、それぞれの両
端電圧はＰチャネル・トランジスタまたはＮチャネル・
トランジスタの閾値電圧となる。そこで、ＣＭＯＳ出力
バッファ１を構成するＰチャネル・トランジスタＱ1 の
ゲート電位を、負電位＋閾値電圧まで、または、Ｎチャ
ネル・トランジスタＱ2 のゲート電位を、正電位−閾値
電圧まで直ちに変化させてしまう。すなわち、駆動回路
２の出力電圧はＣＭＯＳ出力バッファ１を構成するＰチ
ャネル・トランジスタＱ1 またはＮチャネル・トランジ
スタＱ2 の閾値電圧まで達している。
【００１８】一方、入力された信号は本来の経路を通り
駆動回路２の出力に現れる。すなわち、駆動回路２の出
力電圧はＣＭＯＳ出力バッファ１の閾値電圧より緩やか
に変化するので、出力バッファ１の出力も追随して緩や
かに変化する。換言すれば、遅延時間なしに電位変化率
を低下させることができる。
駆動回路２の出力に現れる。すなわち、駆動回路２の出
力電圧はＣＭＯＳ出力バッファ１の閾値電圧より緩やか
に変化するので、出力バッファ１の出力も追随して緩や
かに変化する。換言すれば、遅延時間なしに電位変化率
を低下させることができる。
【００１９】
【実施例】以下、図面を参照して、本発明の１実施例に
係るＣＭＯＳ出力回路についてさらに詳細に説明する。
係るＣＭＯＳ出力回路についてさらに詳細に説明する。
【００２０】図１参照 図１は本発明の１実施例に係るＣＭＯＳ出力回路の回路
図である。図１において、１はＰチャネル・トランジス
タＱ1 とＮチャネル・トランジスタＱ2 とより構成され
ているＣＭＯＳ出力バッファであり、２はＣＭＯＳ出力
バッファ１を駆動し、高抵抗回路として動作する駆動回
路である。駆動回路２にはＣＭＯＳ出力バッファ１のＰ
チャネル・トランジスタＱ1 を駆動するインバータＩＮ
Ｖ1 とＮチャネル・トランジスタＱ2 を駆動するインバ
ータＩＮＶ2 と、２個のトランジスタＱ3 とＱ4 とを有
している。Ｎチャネル・トランジスタＱ3 はインバータ
ＩＮＶ1 の負電源側端子と接地との間に接続され、ゲー
トは電源ＶDDに接続されている。Ｐチャネル・トランジ
スタＱ4 はインバータＩＮＶ2 の正電源側端子と電源Ｖ
DDとの間に接続され、ゲートは接地されている。そし
て、２組のインバータＩＮＶ1 とＩＮＶ2 とはインバー
タＩＮＶ3 により、同時に駆動され、インバータＩＮＶ
3 はインバータＩＮＶ4 により駆動されている。
図である。図１において、１はＰチャネル・トランジス
タＱ1 とＮチャネル・トランジスタＱ2 とより構成され
ているＣＭＯＳ出力バッファであり、２はＣＭＯＳ出力
バッファ１を駆動し、高抵抗回路として動作する駆動回
路である。駆動回路２にはＣＭＯＳ出力バッファ１のＰ
チャネル・トランジスタＱ1 を駆動するインバータＩＮ
Ｖ1 とＮチャネル・トランジスタＱ2 を駆動するインバ
ータＩＮＶ2 と、２個のトランジスタＱ3 とＱ4 とを有
している。Ｎチャネル・トランジスタＱ3 はインバータ
ＩＮＶ1 の負電源側端子と接地との間に接続され、ゲー
トは電源ＶDDに接続されている。Ｐチャネル・トランジ
スタＱ4 はインバータＩＮＶ2 の正電源側端子と電源Ｖ
DDとの間に接続され、ゲートは接地されている。そし
て、２組のインバータＩＮＶ1 とＩＮＶ2 とはインバー
タＩＮＶ3 により、同時に駆動され、インバータＩＮＶ
3 はインバータＩＮＶ4 により駆動されている。
【００２１】そして、ＣＭＯＳ出力バッファ１のＰチャ
ネル・トランジスタＱ1 のゲートと接地との間にＰチャ
ネル・トランジスタからなるディスチャージトランジス
タＱ5 が接続され、Ｎチャネル・トランジスタＱ3 のゲ
ートと電源ＶDDとの間にＮチャネル・トランジスタから
なるチャージトランジスタＱ6 が接続されている。ディ
スチャージトランジスタＱ5 のゲートとチャージトラン
ジスタＱ6 のゲートとは共に駆動回路２を駆動するイン
バータＩＮＶ3 の入力に接続されている。
ネル・トランジスタＱ1 のゲートと接地との間にＰチャ
ネル・トランジスタからなるディスチャージトランジス
タＱ5 が接続され、Ｎチャネル・トランジスタＱ3 のゲ
ートと電源ＶDDとの間にＮチャネル・トランジスタから
なるチャージトランジスタＱ6 が接続されている。ディ
スチャージトランジスタＱ5 のゲートとチャージトラン
ジスタＱ6 のゲートとは共に駆動回路２を駆動するイン
バータＩＮＶ3 の入力に接続されている。
【００２２】なお、回路を構成するトランジスタはいず
れもエンハンスメント型である。
れもエンハンスメント型である。
【００２３】立ち上がり信号がインバータＩＮＶ4 に入
力されると、ディスチャージトランジスタＱ5 はゲート
が立ち下がるのでオンし、Ｐチャネル・トランジスタＱ
1 のゲートをＰチャネルのディスチャージトランジスタ
Ｑ5 の閾値電圧にまで直ちに低下させ、Ｐチャネル・ト
ランジスタＱ1 のゲートの静電容量に蓄えられていた電
荷をディスチャージする。一方インバータＩＮＶ3 を経
由して駆動回路２に入力された信号は、Ｎチャネル・ト
ランジスタＱ3 の働きによりインバータＩＮＶ1 の出力
を緩やかに低下させ、０Ｖへ向かう。インバータＩＮＶ
1 の出力は既に閾値電圧にまで低下しているから、イン
バータＩＮＶ1 の出力の低下と共にＰチャネル・トラン
ジスタＱ1 の出力は遅滞することなく緩やかに立ち上が
る。このように、ディスチャージトランジスタＱ5 は出
力が立ち上がるときの遅延時間の増大を抑制している。
力されると、ディスチャージトランジスタＱ5 はゲート
が立ち下がるのでオンし、Ｐチャネル・トランジスタＱ
1 のゲートをＰチャネルのディスチャージトランジスタ
Ｑ5 の閾値電圧にまで直ちに低下させ、Ｐチャネル・ト
ランジスタＱ1 のゲートの静電容量に蓄えられていた電
荷をディスチャージする。一方インバータＩＮＶ3 を経
由して駆動回路２に入力された信号は、Ｎチャネル・ト
ランジスタＱ3 の働きによりインバータＩＮＶ1 の出力
を緩やかに低下させ、０Ｖへ向かう。インバータＩＮＶ
1 の出力は既に閾値電圧にまで低下しているから、イン
バータＩＮＶ1 の出力の低下と共にＰチャネル・トラン
ジスタＱ1 の出力は遅滞することなく緩やかに立ち上が
る。このように、ディスチャージトランジスタＱ5 は出
力が立ち上がるときの遅延時間の増大を抑制している。
【００２４】インバータＩＮＶ4 に立ち下がり信号が入
力された時も同様に動作し、チャージトランジスタＱ6
は出力が立ち下がるときの遅延時間の増大を抑制してい
る。
力された時も同様に動作し、チャージトランジスタＱ6
は出力が立ち下がるときの遅延時間の増大を抑制してい
る。
【００２５】図２・図３参照 図２は立ち上がり時、図３は立ち下がり時の動作波形を
示す。横軸は時間、縦軸は電圧である。実線はインバー
タＩＮＶ4 への入力信号であり、破線は本発明に係るＣ
ＭＯＳ出力回路の出力信号であり、点線は比較のための
従来技術に係るＣＭＯＳ出力回路の出力信号である。従
来の回路と比較して本発明の回路では矢印をもって示す
ように始動時期が早くなっている。また、電位変化率に
ついて、本発明の回路のほうが従来の回路より低下して
いるのは、本発明の回路のほうがＮチャネル・トランジ
スタＱ3 とＰチャネル・トランジスタＱ4 との抵抗値を
高めているためであり、もし、従来の回路も抵抗値を高
めてあれば、電位変化率は本発明の回路と同一になる
が、始動時期はさらに遅れることになる。なお、入力信
号に対する本発明の回路の出力信号の遅延は、ＣＭＯＳ
出力バッファ１と駆動回路２とインバータＩＮＶ3 とイ
ンバータＩＮＶ4 とによるもので、電位変化率逓減によ
る遅延ではない。
示す。横軸は時間、縦軸は電圧である。実線はインバー
タＩＮＶ4 への入力信号であり、破線は本発明に係るＣ
ＭＯＳ出力回路の出力信号であり、点線は比較のための
従来技術に係るＣＭＯＳ出力回路の出力信号である。従
来の回路と比較して本発明の回路では矢印をもって示す
ように始動時期が早くなっている。また、電位変化率に
ついて、本発明の回路のほうが従来の回路より低下して
いるのは、本発明の回路のほうがＮチャネル・トランジ
スタＱ3 とＰチャネル・トランジスタＱ4 との抵抗値を
高めているためであり、もし、従来の回路も抵抗値を高
めてあれば、電位変化率は本発明の回路と同一になる
が、始動時期はさらに遅れることになる。なお、入力信
号に対する本発明の回路の出力信号の遅延は、ＣＭＯＳ
出力バッファ１と駆動回路２とインバータＩＮＶ3 とイ
ンバータＩＮＶ4 とによるもので、電位変化率逓減によ
る遅延ではない。
【００２６】
【発明の効果】以上説明したように、本発明に係るＣＭ
ＯＳ出力回路によれば、ＣＭＯＳ出力バッファのＰチャ
ネル・トランジスタのゲートと負電源との間にＰチャネ
ル・トランジスタのディスチャージトランジスタ、また
は、ＣＭＯＳ出力バッファのＮチャネル・トランジスタ
のゲートと正電源との間にＮチャネル・トランジスタの
チャージトランジスタを有し、駆動回路の出力信号と同
相でそれより前段の信号がディスチャージトランジス
タ、または、チャージトランジスタのゲートに入力され
るようにされている。
ＯＳ出力回路によれば、ＣＭＯＳ出力バッファのＰチャ
ネル・トランジスタのゲートと負電源との間にＰチャネ
ル・トランジスタのディスチャージトランジスタ、また
は、ＣＭＯＳ出力バッファのＮチャネル・トランジスタ
のゲートと正電源との間にＮチャネル・トランジスタの
チャージトランジスタを有し、駆動回路の出力信号と同
相でそれより前段の信号がディスチャージトランジス
タ、または、チャージトランジスタのゲートに入力され
るようにされている。
【００２７】このため、信号が入力されると、高抵抗回
路として動作する駆動回路がＣＭＯＳ出力バッファを駆
動するよりも早く、ディスチャージトランジスタ、また
は、チャージトランジスタがＣＭＯＳ出力バッファのゲ
ート電圧を変化させ閾値電圧にまで直ちに変化させる。
このため、ＣＭＯＳ出力バッファは駆動回路が動作し駆
動回路の出力電圧が変化するに伴い遅滞なく変化するの
で、遅延時間が増大することはない。そして、駆動回路
の抵抗値を更に高めることにより、遅延時間の増大なし
に電位変化率を低下させ、分岐のあるバスにおいても問
題となるノイズの発生を逓減することができる。
路として動作する駆動回路がＣＭＯＳ出力バッファを駆
動するよりも早く、ディスチャージトランジスタ、また
は、チャージトランジスタがＣＭＯＳ出力バッファのゲ
ート電圧を変化させ閾値電圧にまで直ちに変化させる。
このため、ＣＭＯＳ出力バッファは駆動回路が動作し駆
動回路の出力電圧が変化するに伴い遅滞なく変化するの
で、遅延時間が増大することはない。そして、駆動回路
の抵抗値を更に高めることにより、遅延時間の増大なし
に電位変化率を低下させ、分岐のあるバスにおいても問
題となるノイズの発生を逓減することができる。
【図１】本発明に係るＣＭＯＳ出力回路の回路図であ
る。
る。
【図２】ＣＭＯＳ出力回路の動作波形図（立ち上がり）
である。
である。
【図３】ＣＭＯＳ出力回路の動作波形図（立ち下がり）
である。
である。
【図４】従来技術に係るＣＭＯＳ出力回路の回路図であ
る。
る。
１ ＣＭＯＳ出力バッファ ２ 駆動回路 Ｑ1 ・Ｑ4 ・Ｑ5 Ｐチャネル・トランジスタ Ｑ2 ・Ｑ3 ・Ｑ6 Ｎチャネル・トランジスタ ＩＮＶ1 ・ＩＮＶ2 ・ＩＮＶ3 ・ＩＮＶ4 インバー
タ
タ
Claims (4)
- 【請求項１】 ＣＭＯＳ出力バッファと、該ＣＭＯＳ出
力バッファを駆動し、高抵抗回路として動作する駆動回
路とを有するＣＭＯＳ出力回路において、 前記ＣＭＯＳ出力バッファのＰチャネル・トランジスタ
のゲートと負電源との間に接続されたＰチャネル・トラ
ンジスタからなるディスチャージトランジスタを有し、 該ディスチャージトランジスタに入力される信号は、前
記駆動回路の出力信号と同相であり、前記駆動回路より
前段の信号であることを特徴とするＣＭＯＳ出力回路。 - 【請求項２】 ＣＭＯＳ出力バッファと、該ＣＭＯＳ出
力バッファを駆動し、高抵抗回路として動作する駆動回
路とを有するＣＭＯＳ出力回路において、 前記ＣＭＯＳ出力バッファのＮチャネル・トランジスタ
のゲートと正電源との間に接続されたＮチャネル・トラ
ンジスタからなるチャージトランジスタを有し、 該チャージトランジスタに入力される信号は、前記駆動
回路の出力信号と同相であり、前記駆動回路より前段の
信号であることを特徴とするＣＭＯＳ出力回路。 - 【請求項３】 前記駆動回路は信号反転特性を有し、前
記ディスチャージトランジスタは前記駆動回路を駆動す
るインバータへ入力される信号が入力されることを特徴
とする請求項１記載のＣＭＯＳ出力回路。 - 【請求項４】 前記駆動回路は信号反転特性を有し、前
記チャージトランジスタは前記駆動回路を駆動するイン
バータへ入力される信号が入力されることを特徴とする
請求項２記載のＣＭＯＳ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6196911A JPH0865133A (ja) | 1994-08-22 | 1994-08-22 | Ｃｍｏｓ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6196911A JPH0865133A (ja) | 1994-08-22 | 1994-08-22 | Ｃｍｏｓ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0865133A true JPH0865133A (ja) | 1996-03-08 |
Family
ID=16365713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6196911A Withdrawn JPH0865133A (ja) | 1994-08-22 | 1994-08-22 | Ｃｍｏｓ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0865133A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10190436A (ja) * | 1996-12-25 | 1998-07-21 | Kawasaki Steel Corp | 出力バッファ回路 |
| JP2000183716A (ja) * | 1998-12-18 | 2000-06-30 | Kawasaki Steel Corp | 出力バッファ回路 |
| KR100303770B1 (ko) * | 1998-12-24 | 2001-09-24 | 박종섭 | 저잡음 출력 버퍼 |
| JP2004104754A (ja) * | 2002-07-15 | 2004-04-02 | Renesas Technology Corp | 半導体装置 |
| JP2019057843A (ja) * | 2017-09-21 | 2019-04-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1994
- 1994-08-22 JP JP6196911A patent/JPH0865133A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10190436A (ja) * | 1996-12-25 | 1998-07-21 | Kawasaki Steel Corp | 出力バッファ回路 |
| JP2000183716A (ja) * | 1998-12-18 | 2000-06-30 | Kawasaki Steel Corp | 出力バッファ回路 |
| KR100303770B1 (ko) * | 1998-12-24 | 2001-09-24 | 박종섭 | 저잡음 출력 버퍼 |
| JP2004104754A (ja) * | 2002-07-15 | 2004-04-02 | Renesas Technology Corp | 半導体装置 |
| JP2019057843A (ja) * | 2017-09-21 | 2019-04-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |