JPH0863980A - Semiconductor memory - Google Patents
Semiconductor memoryInfo
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- JPH0863980A JPH0863980A JP21949794A JP21949794A JPH0863980A JP H0863980 A JPH0863980 A JP H0863980A JP 21949794 A JP21949794 A JP 21949794A JP 21949794 A JP21949794 A JP 21949794A JP H0863980 A JPH0863980 A JP H0863980A
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- memory cell
- unit
- bit line
- selection
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に電気的書替え可能な不揮発性半導体記憶装置
(EEPROM)に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to an electrically rewritable nonvolatile semiconductor memory device (EEPROM).
【0002】[0002]
【従来の技術】近年、電気的書き替え可能とした不揮発
性半導体装置(EEPROM)の1つとしてNANDセ
ル型EEPROMが提案されている。2. Description of the Related Art In recent years, a NAND cell type EEPROM has been proposed as one of electrically rewritable non-volatile semiconductor devices (EEPROMs).
【0003】このNANDセル型EEPROMは、電荷
蓄積層としての例えば浮遊ゲートと制御ゲートが積層さ
れたnチャネルFETMOS構造の複数のメモリセル
を、それらのソース,ドレインを隣接するもの同士で共
有する形で直列接続し、これを1単位としてビット線に
接続するものである。In this NAND cell type EEPROM, a plurality of memory cells having an n-channel FETMOS structure in which, for example, a floating gate and a control gate as a charge storage layer are stacked are shared by adjacent sources. Are connected in series with each other and are connected to the bit line as one unit.
【0004】NANDセルのドレイン側は第1の選択ゲ
ートをゲート電極とする第1の選択MOSトランジスタ
を介してビット線に接続され、ソース側は第2の選択ゲ
ートをゲート電極とする第2の選択MOSトランジスタ
を介してソース線に接続される。メモリセルの制御ゲー
ト(WL)及び第1,第2の選択ゲート(SGS,SG
S)は、図39のように行方向に連続的に配設される。
通常、同一制御ゲートにつながるメモリセルの集合を1
ページと呼び、1組のドレイン側及びソース側の選択M
OSトランジスタによって挟まれたページの集合を1N
ANDブロック又は単に1ブロックと呼ぶ。メモリセル
アレイは通常、n型半導体基板に形成されたp型ウエル
内に形成される。The drain side of the NAND cell is connected to a bit line via a first selection MOS transistor having the first selection gate as a gate electrode, and the source side of the NAND cell has a second selection gate as a gate electrode. It is connected to the source line via the selection MOS transistor. The control gate (WL) of the memory cell and the first and second select gates (SGS, SG)
S) are continuously arranged in the row direction as shown in FIG.
Normally, a set of memory cells connected to the same control gate is
Called a page, a pair of drain-side and source-side selections M
1N for a set of pages sandwiched by OS transistors
It is called an AND block or simply one block. The memory cell array is usually formed in a p-type well formed in an n-type semiconductor substrate.
【0005】NANDセル型EEPROMの動作は、次
の通りである。データ書き込みは、ビット線BLから遠
い方のメモリセルから順に行う。選択されたメモリセル
の制御ゲートには昇圧された書き込み電圧Vpp(=20
V程度)を印加し、他の非選択メモリセルの制御ゲート
及び第1の選択ゲートには中間電位(=10V程度)を
印加し、ビット線BLにはデータに応じて0V(“0”
書き込み)又は中間電位(“1”書き込み)を印加す
る。このとき、ビット線BLの電位は選択メモリセルに
伝達される。データ“0”の時は、選択メモリセルの浮
遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲー
トに電子がトンネル注入されてしきい値が正方向に移動
する。データが“1”の時はしきい値は変化しない。The operation of the NAND cell type EEPROM is as follows. Data writing is performed in order from the memory cell farther from the bit line BL. The boosted write voltage Vpp (= 20 is applied to the control gate of the selected memory cell.
V), an intermediate potential (= about 10 V) is applied to the control gates and the first selection gates of the other non-selected memory cells, and 0 V (“0”) is applied to the bit line BL according to the data.
Write) or an intermediate potential ("1" write) is applied. At this time, the potential of the bit line BL is transmitted to the selected memory cell. When the data is "0", a high voltage is applied between the floating gate of the selected memory cell and the substrate, and electrons are tunnel-injected from the substrate to the floating gate to move the threshold value in the positive direction. When the data is "1", the threshold value does not change.
【0006】データ消去は、NANDセル内の全てのメ
モリセルに対してほぼ同時に行われる。即ち、全ての制
御ゲート,選択ゲートを0Vとし、p型ウエル及びn型
基板に昇圧された昇圧電位VppE (20V程度)を印加
する。これにより、全てのメモリセルにおいて浮遊ゲー
トの電子がウエルに放出され、しきい値が負方向に移動
する。Data erasing is performed on all the memory cells in the NAND cell almost at the same time. That is, all control gates and select gates are set to 0V, and the boosted potential VppE (about 20V) is applied to the p-type well and the n-type substrate. As a result, in all the memory cells, electrons in the floating gate are emitted to the well, and the threshold value moves in the negative direction.
【0007】データ読み出し動作は、選択されたメモリ
セルの制御ゲートを0Vとし、それ以外のメモリセルの
制御ゲートを電源電圧Vcc(例えば3V)として、選択
メモリセルで電流が流れるか否かを検出することにより
行われる。NANDセル型EEPROMでは、複数のメ
モリセルが縦列接続されているため、読み出し時のセル
電流が小さい。また、メモリセルの制御ゲート及び第
1,第2の選択ゲートは、行方向に連続的に配設されて
いるので1ページ分のデータが同時にビット線に読み出
される。 (問題点1)従来のNANDセル型EEPROMのセン
スアンプの回路例を図26に示す。このセンスアンプに
よってビット線電位の検出は以下のように行われる。ま
ず、アドレスが設定され、読み出しモードになると、ビ
ット線プリチャージ制御信号PREBがVccからVssに
なり、ビット線BLj 、ノードN2が電源電位Vccに充
電される。さらに、ノードN2をVccに、ノードN1を
Vssにしてセンスアンプをリセットする。ワード線選択
後、セルデータが“0”ならばビット線電位はVccが保
たれ、セルデータが“1”ならばビット線電位はVssに
向けて放電される。ビット線の電位が決定した後にビッ
ト線電位はノードN2に転送される。In the data read operation, the control gate of the selected memory cell is set to 0V and the control gates of the other memory cells are set to the power supply voltage Vcc (eg, 3V) to detect whether or not a current flows in the selected memory cell. It is done by doing. In the NAND cell type EEPROM, since a plurality of memory cells are connected in cascade, the cell current during reading is small. Further, since the control gate and the first and second selection gates of the memory cell are continuously arranged in the row direction, data for one page is simultaneously read out to the bit line. (Problem 1) FIG. 26 shows a circuit example of a sense amplifier of a conventional NAND cell type EEPROM. The bit line potential is detected by this sense amplifier as follows. First, when the address is set and the read mode is set, the bit line precharge control signal PREB changes from Vcc to Vss, and the bit line BLj and the node N2 are charged to the power supply potential Vcc. Further, the node N2 is set to Vcc and the node N1 is set to Vss to reset the sense amplifier. After selecting the word line, if the cell data is "0", the bit line potential is kept at Vcc, and if the cell data is "1", the bit line potential is discharged toward Vss. After the bit line potential is determined, the bit line potential is transferred to the node N2.
【0008】次に、SENBがVccからVss、SENが
VssからVccになり、クロックドインバータINV1が
活性化される。そして、ノードN2の電位がクロックド
インバータINV1の回路しきい値よりも大きければノ
ードN1はVssに保たれ、ノードN2の電位がクロック
ドインバータINV2の回路しきい値よりも小さければ
ノードN1はVccになり、ビット線BLj の電位が検知
されることになる。その後、クロックドインバータIN
V2が活性化されて検知したデータがラッチされ、カラ
ム選択信号CSLj がVssからVccになるとラッチされ
たデータがI/O、I/O’に出力される。Next, SENB changes from Vcc to Vss, SEN changes from Vss to Vcc, and the clocked inverter INV1 is activated. If the potential of the node N2 is higher than the circuit threshold of the clocked inverter INV1, the node N1 is kept at Vss, and if the potential of the node N2 is lower than the circuit threshold of the clocked inverter INV2, the node N1 is at Vcc. Then, the potential of the bit line BLj is detected. After that, clocked inverter IN
V2 is activated and the detected data is latched. When the column selection signal CSLj changes from Vss to Vcc, the latched data is output to I / O and I / O '.
【0009】本方式では、上記のようにフローティング
状態のビット線の電位がクロックドインバータの回路し
きい値よりも大きいか或いは小さいかによってセルデー
タを検知するが、フローティング状態のビット線電位は
隣接するビット線との間の容量結合により、隣接するビ
ット線の状態によって変化する。例えば、メモリセルに
“0”が書き込まれている場合には読み出し電流を流さ
ず、ビット線BLj の電位はプリチャージ電位Vccを保
っているはずである。一方、隣接するビット線BLi に
接続されるセルに“1”が書き込まれていて読み出し電
流を流すと、ビット線BLi の電位はVccからVssに下
がる。すると、Vccを保っているはずのビット線BLj
の電位は、VccからVssに下がる隣接するビット線BL
i の電位に引きずられて下がる。In this method, cell data is detected depending on whether the potential of the bit line in the floating state is larger or smaller than the circuit threshold value of the clocked inverter as described above. Due to the capacitive coupling with the corresponding bit line, it changes depending on the state of the adjacent bit line. For example, when "0" is written in the memory cell, the read current is not passed and the potential of the bit line BLj should keep the precharge potential Vcc. On the other hand, when "1" is written in the cell connected to the adjacent bit line BLi and a read current is supplied, the potential of the bit line BLi drops from Vcc to Vss. Then, bit line BLj that should keep Vcc
Potential drops from Vcc to Vss adjacent bit line BL
It is pulled down by the potential of i.
【0010】従って、このビット線BLj を“0”であ
ると正しく検知するためには、クロックドインバータI
NV1の回路しきい値は、ビット線間の容量結合による
ビット線電位の変化を考慮して、低めに設定されなけれ
ばならない。ビット線BLiを“1”と読むためには、
ビット線BLi の電位をVccからクロックドインバータ
INV1の回路しきい値まで引き下げなければならず、
NANDセルの読み出し電流が小さいことを考えると、
クロックドインバータINV1の回路しきい値を低めに
設定すると、ビット線の検知に要する時間が長くなる。Therefore, in order to correctly detect that the bit line BLj is "0", the clocked inverter I
The circuit threshold value of NV1 must be set to a low value in consideration of the change in bit line potential due to capacitive coupling between bit lines. To read the bit line BLi as "1",
The potential of the bit line BLi must be lowered from Vcc to the circuit threshold of the clocked inverter INV1.
Considering that the read current of the NAND cell is small,
If the circuit threshold of the clocked inverter INV1 is set low, the time required for detecting the bit line becomes long.
【0011】図26のようなクロックドインバータを用
いたセンスアンプではビット線電位を検知するのに長い
時間を要することを、以下では数値を用いて例示する。
隣接するビット線間の容量が、ビット線の総容量の1/
2を占めるとすると、Vccを保つはずのビット線BLj
は、隣接するビット線BLi に応じてVcc/2に引き下
げられる。電源電圧Vccを例えば3Vとすると、BLj
は1.5Vに引き下げられることになる。In the following, numerical values will be used to illustrate that it takes a long time to detect the bit line potential in the sense amplifier using the clocked inverter as shown in FIG.
The capacitance between adjacent bit lines is 1 / of the total bit line capacitance.
If it occupies 2, bit line BLj that should keep Vcc
Is pulled down to Vcc / 2 according to the adjacent bit line BLi. If the power supply voltage Vcc is, for example, 3V, BLj
Will be reduced to 1.5V.
【0012】従って、クロックドインバータINV1の
回路しきい値をマージンをとって例えば1.2Vに設定
する。NANDセルの読み出し電流が最も小さい場合、
つまり選択のセルに“1”が書き込まれ、非選択のセル
に“0”が書き込まれている場合のセル電流を1μAと
する。また、ビット線の容量を3pFとすると、ビット
線BLi の電位を回路しきい値まで放電するには、 3pF×(3−1.2)V/1μA=5.4μs 要することになる。Therefore, the circuit threshold value of the clocked inverter INV1 is set to 1.2 V with a margin. If the read current of the NAND cell is the smallest,
That is, the cell current when "1" is written in the selected cell and "0" is written in the non-selected cell is set to 1 μA. If the capacitance of the bit line is 3 pF, it takes 3 pF × (3-1.2) V / 1 μA = 5.4 μs to discharge the potential of the bit line BLi to the circuit threshold value.
【0013】上記問題点を解決する方法として、DRA
Mで用いられているフォールデッド・ビット線方式を用
いて、センスアンプへの入力をビット線対BLj ,/B
Ljとし、これらを差動的に動作させて高速に読み出す
ことが考えられる。ビット線BLj につながるセルを読
み出す場合を例にとって、ビット線を放電する時間を見
積もる。ビット線/BLj の電位を例えば1.5Vに保
ち、ビット線BLj の電位を1.7Vにプリチャージす
ると、ビット線BLj につながるセルの情報が“0”な
らばビット線BLj は1.7Vを保ち、“1”ならばビ
ット線が放電して1.3Vになればよい。セル電流を1
μA、ビット線容量を3pFとすると、ビット線を放電
するのに要する時間は、 3pF×(1.7−1.3)/1μA=1.2μs になり、従来のシングルエンド方式よりも読み出しが高
速化される。As a method for solving the above problems, DRA
Using the folded bit line system used in M, the input to the sense amplifier is a bit line pair BLj, / B.
It is considered that Lj is set, and these are operated differentially to read at high speed. Taking as an example the case of reading a cell connected to the bit line BLj, the time for discharging the bit line will be estimated. If the potential of the bit line / BLj is kept at 1.5V and the potential of the bit line BLj is precharged to 1.7V, if the information of the cell connected to the bit line BLj is "0", the bit line BLj is set to 1.7V. If it is kept "1", the bit line should be discharged to 1.3V. Cell current is 1
Assuming that μA and bit line capacitance are 3 pF, the time required to discharge the bit line is 3 pF × (1.7−1.3) / 1 μA = 1.2 μs, which is more read than the conventional single-ended method. It will be faster.
【0014】フォールデッド・ビット線方式では、ビッ
ト線BLj につながるセルを読み出す場合にはビット線
/BLj は放電されてはいけないが、従来のNANDセ
ル型EEPROMではメモリセルの制御ゲート及び第
1,第2の選択ゲートは、行方向に連続的に配設されて
いるので隣接するビット線BLj ,/BLj に接続する
セルが共に“1”が書き込まれていれば、ビット線BL
j ,/BLj が同時に放電されてしまう。ビット線BL
j につながるセルを読み出す際にビット線/BLj を放
電しない方法として、例えばビット線BLj とビット線
/BLj のドレイン側の選択ゲート(又はソース側の選
択ゲート)を別のタイミングで動作させる方法が考えら
れる。In the folded bit line system, the bit line / BLj must not be discharged when reading the cell connected to the bit line BLj, but in the conventional NAND cell type EEPROM, the control gate of the memory cell and the first and the first Since the second select gates are continuously arranged in the row direction, if "1" is written in both cells connected to the adjacent bit lines BLj, / BLj, the bit line BL
j and / BLj are discharged at the same time. Bit line BL
As a method of not discharging the bit line / BLj when reading the cell connected to j, for example, a method of operating the bit line BLj and the drain side select gate (or the source side select gate) of the bit line / BLj at different timings is available. Conceivable.
【0015】例えば、ドレイン側の選択ゲートをビット
線BLj とビット線/BLj で別のタイミングで動作さ
せるためには、ビット線BLj の選択ゲート1を選択す
る制御信号SGD1とビット線/BLj を選択する制御
信号SGD2が必要になる。ビット線コンタクトとソー
ス線の間に8個のメモリセルが直列接続されているとす
ると、従来のセルアレイでは1ブロックにつき行方向に
10本(8本の制御ゲートと2本の選択ゲート)の配線
が必要であるが、この方式では11本(8本の制御ゲー
トと3本の選択ゲート)の配線が必要なのでセルアレイ
の面積が増加し、その結果チップ面積が増加するという
問題がある。 (問題点2)上記のようにNANDセル型EEPROM
では、メモリセルを直列に接続しているためにセル電流
が小さく、ビット線の放電には数μs要し、ランダムリ
ードには約10μsかかる。データは1ページ分、セン
スアンプに同時に検知及びラッチされる。ページリード
は、このラッチデータを読み出すだけであるから約10
0nsで読める。例えばページ長が256バイトで、1
ページのデータを読み出す場合には、ランダムリード1
回とページリード255回で 10+0.1×255〜35μs の時間を要する。よって、複数のページにわたるデータ
を読み出す場合には、ページの切り替え部で10μsの
ランダムリード動作を必要とする。For example, in order to operate the drain side selection gate on the bit line BLj and the bit line / BLj at different timings, the control signal SGD1 for selecting the selection gate 1 of the bit line BLj and the bit line / BLj are selected. A control signal SGD2 to operate is required. Assuming that eight memory cells are connected in series between the bit line contact and the source line, 10 lines (8 control gates and 2 select gates) are provided in the row direction in one block in the conventional cell array. However, this method requires eleven wires (eight control gates and three select gates), which increases the area of the cell array and consequently the chip area. (Problem 2) As described above, the NAND cell type EEPROM
Since the cell current is small because the memory cells are connected in series, it takes several μs to discharge the bit line and about 10 μs to random read. Data for one page is simultaneously detected and latched by the sense amplifier. Page read only reads this latched data, so about 10
It can be read in 0 ns. For example, if the page length is 256 bytes, 1
Random read 1 when reading page data
It takes 10 + 0.1 × 255 to 35 μs for the number of times and 255 times of page read. Therefore, when reading the data over a plurality of pages, the page switching unit requires a random read operation of 10 μs.
【0016】ページの切り替え時のランダムリード動作
をなくして見かけ上ページリードのサイクルで複数ペー
ジのデータを読み出す方法として、例えばメモリセルア
レイとセンスアンプを2分割してランダムリードとペー
ジリードを同時に行う方法がある。2分割したメモリセ
ルアレイの一方でページリード動作をしている間に、他
方でランダムリード動作を行うことによって、ページの
切り替わり点でランダムリード動作を挟むことなく、ペ
ージリードのタイミングを保ったまま複数のページにわ
たるデータを読み出すことができる。As a method of eliminating the random read operation at the time of page switching and apparently reading data of a plurality of pages in a page read cycle, for example, a memory cell array and a sense amplifier are divided into two and random read and page read are simultaneously performed. There is. By performing the random read operation on the other side of the memory cell array divided into two while performing the page read operation on the other side, a plurality of memory cell arrays can be maintained while maintaining the page read timing without interposing the random read operation at the page switching point. You can read the data across pages.
【0017】従来のメモリセルアレイでは、2分割した
メモリセルアレイでランダムリードのタイミングをずら
して動作させるためには、ワード線に電圧を伝える周辺
回路(ロウデコーダなど)を増加させる必要がある。特
に、EEPROMでは書き込み時にワード線に20V程
度の高電圧を印加するために、ワード線に電圧を伝える
周辺回路(ロウデコーダなど)を構成するトランジスタ
の面積は大きい。従って、従来のメモリセルアレイでこ
の高速ページ読み出し方法を採用すると、ワード線に電
圧を伝える周辺回路(ロウデコーダなど)の増加のため
にチップ面積が増加するという問題がある。 (問題点3)集積度が上がり、ビット線間距離が縮まる
につれて、ビット線間容量結合が大きくなる。その結
果、読み出し時に“H”状態を保つべきビット線の電位
が、隣の“L”状態に放電するビット線に引きずられて
“H”状態から落ちる。このビット線間容量結合に起因
する雑音を低減するために、読み出し時にビット線を1
本おきに定電位に保つ方法(ビット線シールド)が提案
されている(特開平4−276393号公報)。ビット
線シールドでは読み出しは1本おきのビット線に対して
行うので、データ書き込みも1本おきのビット線に対し
て行う。In the conventional memory cell array, it is necessary to increase the peripheral circuits (row decoder etc.) for transmitting the voltage to the word line in order to shift the random read timing in the divided memory cell array to operate. In particular, in the EEPROM, since a high voltage of about 20 V is applied to the word line at the time of writing, the area of a transistor forming a peripheral circuit (row decoder etc.) for transmitting the voltage to the word line is large. Therefore, if this high-speed page read method is adopted in the conventional memory cell array, there is a problem in that the chip area increases due to the increase in the peripheral circuits (row decoder etc.) for transmitting the voltage to the word lines. (Problem 3) As the degree of integration increases and the distance between bit lines decreases, the capacitance coupling between bit lines increases. As a result, the potential of the bit line that should be kept in the "H" state during reading is dragged by the adjacent bit line that discharges to the "L" state and falls from the "H" state. In order to reduce the noise caused by the capacitive coupling between bit lines, the bit line is set to 1 when reading.
A method (bit line shield) of maintaining a constant potential every other book has been proposed (Japanese Patent Laid-Open No. 4-276393). Since the bit line shield performs reading on every other bit line, data writing is also performed on every other bit line.
【0018】従来のセルアレイを用いたオープンビット
線方式やシングルエンド方式では、隣接するビット線は
選択ゲート及び制御ゲートを共有しているので、一方の
ビット線にセルデータを読み出す際に、隣接するビット
線もセルデータを読み出してしまい、その結果放電して
しまう。従って、ビット線間容量結合に起因する雑音を
低減するために、ビット線を1本おきに基準電位に保つ
方法(ビット線シールド)を用いる際に、基準電位は0
Vにせざるをえない。In the conventional open bit line system or single end system using a cell array, adjacent bit lines share a selection gate and a control gate, and therefore, when reading cell data to one bit line, they are adjacent to each other. The bit line also reads the cell data and, as a result, is discharged. Therefore, in order to reduce noise caused by capacitive coupling between bit lines, when the method of keeping every other bit line at the reference potential (bit line shield) is used, the reference potential is 0.
There is no choice but to set it to V.
【0019】その結果、複数ページにわたって書き込ま
れたデータを読む場合に、例えば偶数番目のビット線に
接続されるメモリセルのデータを読み出した後に奇数番
目のビット線に接続されるメモリセルのデータを読み出
す際に、最初に読み出した偶数番目のビット線は電荷を
全て放電して0Vになり、2番目に読み出す奇数番目の
ビット線は0Vからプリチャージされる。As a result, when reading data written over a plurality of pages, for example, after reading the data of the memory cells connected to the even-numbered bit lines, the data of the memory cells connected to the odd-numbered bit lines is read. At the time of reading, the even-numbered bit lines which are read first are all discharged to 0V, and the odd-numbered bit lines which are read second are precharged from 0V.
【0020】即ち、偶数番目のビット線のメモリセルを
読み出してから、次に奇数番目のビット線のデータを読
み出す際のページ切り替わり時、及び奇数番目のビット
線のメモリセルを読み出してから、次に偶数番目のビッ
ト線のデータを読み出す際のページの切り替わり時に、
前に読み出したビット線を全て放電し、次に読み出す全
てのビット線を0Vからプリチャージする必要があっ
た。このように、ビット線シールドを従来のセルアレイ
を用いてオープンビット線方式、シングルエンド方式に
適用した場合には、読み出し時にページの切り替わりで
プリチャージ時間がかかり、消費電力も大きいという問
題がある。That is, after the memory cell of the even-numbered bit line is read, the page is switched when the data of the odd-numbered bit line is read next, and after the memory cell of the odd-numbered bit line is read, When switching pages when reading data of even-numbered bit lines to
It was necessary to discharge all the bit lines read previously and precharge all the bit lines read next from 0V. As described above, when the bit line shield is applied to the open bit line system and the single end system using the conventional cell array, there is a problem that precharge time is required due to page switching at the time of reading and power consumption is large.
【0021】次に、ビット線シールドを従来のメモリセ
ルアレイを用いてオープンビット線方式やシングルエン
ド方式に適用した場合、書き込み時に生じる問題点を説
明する。上記のように書き込みも偶数番目のビット線に
接続するメモリセルと、奇数番目のビット線に接続する
メモリセルで別々に行われる。従って、例えば偶数番目
のビット線に接続するメモリセルに書き込みを行う際に
は、奇数番目のビット線に接続するメモリセルには書き
込みを行わないので、奇数番目のビット線には中間電位
(10V程度)を与える。つまり、書き込み時には少な
くとも半分のビット線を中間電位に充電しなければなら
ない。書き込み動作は、まず書き込みを行ってから次
に、書き込みが十分行われたかを調べるベリファイリー
ドを行う。そして、十分に書き込まれたセルには追加書
き込みを行わず、書き込み不十分のセルにのみ追加書き
込みを行う。Next, a description will be given of a problem that occurs at the time of writing when the bit line shield is applied to the open bit line system or the single end system using the conventional memory cell array. As described above, writing is separately performed in the memory cells connected to the even-numbered bit lines and the memory cells connected to the odd-numbered bit lines. Therefore, for example, when writing to the memory cells connected to the even-numbered bit lines, writing is not performed to the memory cells connected to the odd-numbered bit lines, so that the intermediate potential (10 V is applied to the odd-numbered bit lines). Give a degree). That is, at the time of writing, at least half the bit lines must be charged to the intermediate potential. In the write operation, first, write is performed, and then verify read is performed to check whether the write is sufficiently performed. Then, the additional writing is not performed on the sufficiently written cells, and the additional writing is performed only on the insufficiently written cells.
【0022】従来のメモリセルアレイでは、偶数番目の
ビット線に接続するメモリセルを書き込んだ後にベリフ
ァイリードする時に、奇数番目のビット線も同時に放電
されてしまうので、例えば偶数番目のビット線に接続す
るメモリセルを書き込む場合には、書き込み−ベリファ
イリードのサイクルごとに奇数番目のビット線を中間電
位に充放電しなければならず、書き込み時間は増加し、
消費電力も増加するという問題がある。In the conventional memory cell array, when the verify read is performed after writing the memory cells connected to the even-numbered bit lines, the odd-numbered bit lines are also discharged at the same time, so that they are connected to the even-numbered bit lines, for example. When writing a memory cell, an odd-numbered bit line must be charged / discharged to an intermediate potential in every write-verify read cycle, which increases the write time.
There is a problem that power consumption also increases.
【0023】また、上記(問題点1)で述べたように選
択MOSトランジスタを制御する選択ゲートを隣接する
ビット線で変えれば上記(問題点3)は解決するが、そ
の代わりにソースとビット線で挟まれたNAND列につ
き、1個余分に選択MOSトランジスタの面積が必要で
あり、その結果チップ面積が増加するという問題があ
る。Further, as described in (Problem 1) above, (Problem 3) can be solved by changing the select gate for controlling the selection MOS transistor by an adjacent bit line, but instead the source and the bit line are solved. There is a problem in that an area of the select MOS transistor is additionally required for each NAND string sandwiched by, resulting in an increase in chip area.
【0024】[0024]
(課題1)上記のように、従来の不揮発性半導体記憶装
置で用いられているシングルエンド型のセンスアンプは
読み出し時間が遅い。また、読み出しが高速な、いわゆ
るDRAMで用いられているフォールデッド・ビット線
方式を不揮発性半導体記憶装置で実現する場合には、従
来の不揮発性半導体記憶装置ではセルアレイの面積が増
加し、その結果チップ面積が増加するという問題があ
る。 (課題2)上記のように従来の不揮発性半導体記憶装置
では、複数のページにわたるデータを読み出す際には、
ワード線の切り替え時にランダムリードを必要とするた
め、無駄な時間が入り、読み出し時間がかかるという問
題がある。この問題を解決するために、メモリセルアレ
イ及びセンスアンプを2分割し、ランダムリードとペー
ジリードを同時に行う方法が提案されているが、従来の
不揮発性半導体記憶装置にこの方法を適用するとチップ
面積が増加するという問題がある。 (課題3)従来のセルアレイを用いたオープンビット線
方式や、シングルエンド方式のメモリセルアレイに対し
て、ビット線間結合容量に起因する雑音を低減するため
に、読み出し時にビット線を1本おきに基準電位に保つ
ビット線シールドを適用すると、書き込み,読み出しは
1本おきのビット線に対して行うので、書き込み−ベリ
ファイリードのサイクル毎に非選択ビット線を中間電位
(10V程度)に充放電する必要がある。また、複数ペ
ージにわたるデータを読み出す際に、ページ切り替わり
時にシールドするビット線の放電と、次に選択するビッ
ト線のプリチャージを必要とする。即ち、書き込み及び
読み出し時に消費電力が大きく、プリチャージ時間分だ
け書き込み,読み出しが遅いという問題がある。 (目的)本発明は、上記の問題に鑑みてなされたもの
で、その目的とするところは、チップ面積を増加させる
ことなく高速なランダムリードを可能とするメモリセル
アレイ及びセンスアンプ回路を持つ不揮発性半導体記憶
装置を提供することにある。(Problem 1) As described above, the read time of the single-end type sense amplifier used in the conventional nonvolatile semiconductor memory device is slow. Further, when implementing a folded bit line system, which is used in so-called DRAM, which can be read at high speed, in a nonvolatile semiconductor memory device, the area of the cell array is increased in the conventional nonvolatile semiconductor memory device, and as a result, There is a problem that the chip area increases. (Problem 2) In the conventional nonvolatile semiconductor memory device as described above, when reading data over a plurality of pages,
Since random read is required when switching the word lines, there is a problem that wasteful time is involved and read time is long. In order to solve this problem, a method has been proposed in which the memory cell array and the sense amplifier are divided into two, and random read and page read are performed at the same time. However, when this method is applied to a conventional nonvolatile semiconductor memory device, the chip area is reduced. There is a problem of increase. (Problem 3) In order to reduce the noise caused by the coupling capacitance between bit lines in the memory cell array of the open bit line system or the single end system using the conventional cell array, every other bit line is read at the time of reading. When the bit line shield for maintaining the reference potential is applied, since writing and reading are performed for every other bit line, the non-selected bit line is charged / discharged to the intermediate potential (about 10 V) in every write-verify read cycle. There is a need. Further, when reading data over a plurality of pages, it is necessary to discharge the bit line shielded at the time of page switching and precharge the bit line to be selected next. That is, there is a problem that power consumption is large during writing and reading, and writing and reading are slow for the precharge time. (Object) The present invention has been made in view of the above problems, and an object of the present invention is to provide a non-volatile memory cell array and a sense amplifier circuit that enable high-speed random read without increasing the chip area. It is to provide a semiconductor memory device.
【0025】また本発明の他の目的は、チップ面積を増
加させることなく、ワード線の切り替え時に発生する無
駄時間を無くして高速にページリード動作を行う不揮発
性半導体装置を提供することにある。Another object of the present invention is to provide a non-volatile semiconductor device which can perform a page read operation at high speed without increasing the chip area and eliminating the dead time generated when switching the word lines.
【0026】また本発明の他の目的は、従来のセルアレ
イを用いてオープンビット線方式,シングルエンド方式
にビット線シールドを適用した場合に生じる問題点、即
ち複数のページにわたるデータを読み出し,書き込む場
合の消費電力の増加、読み出し,書き込み時間の増加を
解決する不揮発性半導体製造装置を提供することにあ
る。Another object of the present invention is a problem that occurs when a bit line shield is applied to an open bit line system and a single end system using a conventional cell array, that is, when reading and writing data over a plurality of pages. An object of the present invention is to provide a non-volatile semiconductor manufacturing apparatus that solves the increase in power consumption, read time, and write time.
【0027】[0027]
【課題を解決するための手段】上記課題を解決するため
に本発明は次のような構成を採用している。In order to solve the above problems, the present invention employs the following configurations.
【0028】即ち、本発明(請求項1)は、1個又は複
数個の不揮発性メモリセルから構成される不揮発性メモ
リ部と、この不揮発性メモリ部と第1の信号線を導通さ
せる第1の選択MOSトランジスタと、から構成される
メモリセルユニットがマトリクス状に配置されたメモリ
セルアレイを有する不揮発性半導体記憶装置において、
ワード線を共有する複数のメモリセルユニットから構成
されるユニットブロック内で、第1の選択MOSトラン
ジスタのゲート電極を共有するメモリセルユニットが選
択ユニット群を構成し、1つのユニットブロック内で複
数の選択ユニット群が存在することを特徴とする。さら
に本発明は、メモリセルユニットが不揮発性メモリ部と
第2の信号線を導通させる第2の選択MOSトランジス
タを有することを特徴とする。That is, according to the present invention (claim 1), a non-volatile memory section composed of one or a plurality of non-volatile memory cells, and a first signal line for electrically connecting the non-volatile memory section and the first signal line. A non-volatile semiconductor memory device having a memory cell array in which memory cell units each composed of
In a unit block composed of a plurality of memory cell units sharing a word line, a memory cell unit sharing a gate electrode of a first selection MOS transistor constitutes a selection unit group, and a plurality of memory cell units within one unit block are formed. It is characterized by the presence of a selection unit group. Further, the present invention is characterized in that the memory cell unit has a second selection MOS transistor for electrically connecting the nonvolatile memory section and the second signal line.
【0029】また、本発明(請求項10)は、半導体記
憶装置において、メモリセルアレイ中の1本又は複数本
のビット線に接続するメモリセルを読み出し又は書き込
みを行う間に、メモリセルアレイ中の残りのビット線の
うちの、複数本のビット線から構成されるビット線群内
で、ビット線間を接続したり、遮断したりする手段を有
することを特徴とする。According to the present invention (claim 10), in the semiconductor memory device, while a memory cell connected to one or a plurality of bit lines in the memory cell array is read or written, the remaining memory cell array remains in the memory cell array. Among the bit lines, the bit line group composed of a plurality of bit lines has a means for connecting or disconnecting the bit lines.
【0030】ここで、本発明の望ましい実施態様として
は、請求項で従属形式で述べたもの以外に次のものがあ
げられる。 (1) 同一ユニットブロック内のメモリセルユニットが、
第1の信号線を共有すること。 (2) 第1のユニットブロックを構成するメモリセルユニ
ットと、第2のユニットブロックを構成するメモリセル
ユニットが、第1の信号線を共有すること。 (3) 第1の信号線がソース線であること。 (4) 第2の信号線がビット線であること。 (5) 不揮発性メモリ部が電気的書き替え可能な不揮発性
メモリセルで構成されること。 (6) 不揮発性メモリセルは、半導体層上に電荷蓄積層と
制御ゲートが積層形成され、複数のメモリセルが隣接す
るもの同士でソース,ドレインを共有する形で直列接続
されてNANDセルを構成すること。 (7) 不揮発性メモリセルは、半導体層上に電荷蓄積層と
制御ゲートが積層形成され、複数個のメモリセルが全て
ソース,ドレインを共有する形で並列接続されてAND
セル又はDINORセルを構成すること。 (8) ビット線間を接続したり遮断したりする手段が、ビ
ット線間に設けたMOSトランジスタであること。 (9) 第1のメモリセルユニットは第1のビット線対に接
続し、第2のメモリセルユニットは第2のビット線対に
接続すること。Here, the preferred embodiments of the present invention include the following in addition to those described in the dependent forms in the claims. (1) Memory cell units in the same unit block
Sharing the first signal line. (2) The memory cell unit forming the first unit block and the memory cell unit forming the second unit block share the first signal line. (3) The first signal line is a source line. (4) The second signal line is a bit line. (5) The non-volatile memory unit must be composed of electrically rewritable non-volatile memory cells. (6) A non-volatile memory cell is a NAND cell in which a charge storage layer and a control gate are stacked on a semiconductor layer, and a plurality of memory cells adjacent to each other are connected in series to share a source and drain. To do. (7) In a nonvolatile memory cell, a charge storage layer and a control gate are stacked and formed on a semiconductor layer, and a plurality of memory cells are connected in parallel in such a manner as to share a source and a drain.
Configuring a cell or DINOR cell. (8) The means for connecting and disconnecting bit lines must be MOS transistors provided between bit lines. (9) The first memory cell unit should be connected to the first bit line pair, and the second memory cell unit should be connected to the second bit line pair.
【0031】[0031]
【作用】本発明においては、NANDセルのソース側の
選択MOSトランジスタのゲート電極を、隣接するNA
NDセルでかえることにより、例えば偶数番目のビット
線に接続するメモリセルをビット線に読み出す際に、奇
数番目のビット線に接続するメモリセルを非選択にする
ことができる。その結果、本発明による不揮発性半導体
記憶装置ではチップ面積を増加させることなくフォール
デッド・ビット線方式を実現でき、高速なランダムリー
ドが可能になる。In the present invention, the gate electrode of the selection MOS transistor on the source side of the NAND cell is connected to the adjacent NA.
By changing the ND cell, for example, when the memory cell connected to the even-numbered bit line is read to the bit line, the memory cell connected to the odd-numbered bit line can be deselected. As a result, in the nonvolatile semiconductor memory device according to the present invention, the folded bit line system can be realized without increasing the chip area, and high-speed random read can be performed.
【0032】また本発明によれば、チップ面積を増加さ
せることなく、ワード線の切り替え時に発生する無駄時
間を無くして高速にページリード動作を行うことが可能
になる。さらに本発明によると、従来のセルアレイを用
いてオープンビット線方式,シングルエンド方式にビッ
ト線シールドを適用した場合に生じる問題点、即ち複数
のページにわたるデータを読み出し,書き込む場合の消
費電力の増加、読み出し,書き込み時間の増加を減少さ
せることができる。Further, according to the present invention, it is possible to perform the page read operation at a high speed without increasing the chip area and eliminating the dead time generated when the word lines are switched. Further, according to the present invention, there is a problem that occurs when the bit line shield is applied to the open bit line system and the single end system using the conventional cell array, that is, the increase in power consumption when reading and writing data over a plurality of pages, It is possible to reduce the increase in reading and writing time.
【0033】[0033]
【実施例】以下、本発明の実施例を図面を参照して説明
する。 (実施例1)本実施例では、(課題1)を解決する例を
説明する。Embodiments of the present invention will be described below with reference to the drawings. (Embodiment 1) In this embodiment, an example of solving (Problem 1) will be described.
【0034】図1は、本実施例に係わるNANDセル型
EEPROMの構成を示すブック図である。図中、1は
メモリセルアレイ、2はデータ書き込み,読み出しを行
うためのラッチ手段としてのセンスアンプ兼ラッチ回
路、3はワード線選択を行うロウデコーダ、4はビット
線選択を行うカラムデコーダ、5はアドレスバッファ,
6はI/Oセンスアンプ、7はデータ入出力バッファ、
8は基板電位制御回路である。FIG. 1 is a book diagram showing the structure of a NAND cell type EEPROM according to this embodiment. In the figure, 1 is a memory cell array, 2 is a sense amplifier / latch circuit as a latch means for writing and reading data, 3 is a row decoder for selecting word lines, 4 is a column decoder for selecting bit lines, and 5 is Address buffer,
6 is an I / O sense amplifier, 7 is a data input / output buffer,
Reference numeral 8 is a substrate potential control circuit.
【0035】センスアンプ2は、図2に示すように隣接
するビット線対BLj ,/BLj を入力としている。こ
れは、DRAMで用いられているフォールデッド・ビッ
ト線方式である。フォールデッド・ビット線方式を実現
するためには隣接するビット線(ビット線対)の一方の
ビット線が放電する際に、他方のビット線が放電しない
ようにしなければならない。これは、隣接するビット線
に接続するメモリセルでソース側の選択MOSトランジ
スタの制御信号(つまり選択ゲート)を別にすれば実現
できるが、単に選択ゲートを2つ設けただけでは[従来
の技術]で記したように、1NAND列につき選択ゲー
トが3個必要になり、メモリセルアレイの面積増加につ
ながる。As shown in FIG. 2, the sense amplifier 2 receives the adjacent bit line pair BLj, / BLj as an input. This is a folded bit line system used in DRAM. In order to realize the folded bit line system, it is necessary to prevent one of the adjacent bit lines (bit line pair) from discharging when the other bit line discharges. This can be realized by separately controlling the control signal (that is, the selection gate) of the selection MOS transistor on the source side in the memory cells connected to the adjacent bit lines, but simply providing two selection gates [Prior Art]. As described above, three selection gates are required for each NAND string, which leads to an increase in the area of the memory cell array.
【0036】そこで本実施例では、図2に示すようにソ
ース線(第1の信号線)を共有する2NAND列でソー
ス側の選択ゲートを共有し、かつゲート電極をツイスト
させることによって、メモリセルアレイの面積を増加さ
せることなく隣接するビット線(第2の信号線)に接続
するNANDセルのソース側選択ゲートのON/OFF
を別動作にしている。Therefore, in the present embodiment, as shown in FIG. 2, the source side select gate is shared by the two NAND strings sharing the source line (first signal line) and the gate electrode is twisted, so that the memory cell array is formed. ON / OFF of source side select gate of NAND cell connected to adjacent bit line (second signal line) without increasing area
Is a different operation.
【0037】図2を用いて、具体的な読み出し方法を以
下で説明する。例えば、メモリセルMC210 のデータを
読み出す場合には、ワード線WL21,WL11〜WL18,
WL31〜WL38は0V、ワード線WL22〜WL28はVcc
(例えば3V)にする。そして選択ゲートSGS0 ,S
GS1 ,SGS3 ,SGD1 ,SGD3 ,SGD4 は0
V、選択ゲートSGD2 ,SGS2 はVccにする。この
場合、ビット線BL0に接続するNANDセル列のソー
ス側の選択MOSトランジスタSTS20はオンするの
で、メモリセルMC210 に書き込まれたデータが“0”
ならば、メモリセルMC210 のしきい値が正なのでメモ
リセルMC210 はオフしビット線は放電せずプリチャー
ジ電位を保ち、メモリセルMC210 に書き込まれたデー
タが“1”ならば、メモリセルMC210 のしきい値が負
なのでメモリセルMC210 はONし、ビット線BL0 は
放電してプリチャージ電位から下がる。A specific reading method will be described below with reference to FIG. For example, when reading data from the memory cell MC210, word lines WL21, WL11 to WL18,
WL31 to WL38 is 0V, word lines WL22 to WL28 are Vcc
(For example, 3V). And select gates SGS0, S
GS1, SGS3, SGD1, SGD3 and SGD4 are 0
V and select gates SGD2 and SGS2 are set to Vcc. In this case, since the source side selection MOS transistor STS20 of the NAND cell string connected to the bit line BL0 is turned on, the data written in the memory cell MC210 is "0".
Then, since the threshold value of the memory cell MC210 is positive, the memory cell MC210 is turned off, the bit line is not discharged and the precharge potential is maintained, and if the data written in the memory cell MC210 is "1", the memory cell MC210 Since the threshold value is negative, the memory cell MC210 is turned on and the bit line BL0 is discharged to fall from the precharge potential.
【0038】このとき、ビット線/BL0 に接続するN
ANDセル列のソース側の選択MOSトランジスタST
S21はオフするので、メモリセルMC211 に書き込まれ
たデータによらず、ビット線/BL0 は放電しないでプ
リチャージ電位を保つ。At this time, N connected to the bit line / BL0
Source side selection MOS transistor ST of AND cell string
Since S21 is turned off, regardless of the data written in the memory cell MC211, the bit line / BL0 does not discharge but maintains the precharge potential.
【0039】一方、メモリセルMC211 のデータを読み
出す場合は、メモリセルMC210 を読み出すときと同様
に、ワード線WL21,WL11〜WL18,WL31〜WL38
は0V、ワード線WL22〜WL28はVcc(例えば3V)
にする。そして、選択ゲートSGS0 ,SGS1 ,SG
S2 ,SGD1 ,SGD3 ,SGD4 は0V、選択ゲー
トSGD2 ,SGS3 はVccにする。この場合、ビット
線/BL0 に接続するNANDセル列のソース側の選択
MOSトランジスタSTS21はオンするので、メモリセ
ルMC211 に書き込まれたデータが“0”ならば、メモ
リセルMC211のしきい値が正なのでメモリセルMC211
はオフしビット線は放電せずプリチャージ電位を保
ち、メモリセルMC211 に書き込まれたデータが“1”
ならば、メモリセルMC211 のしきい値が負なのでメモ
リセルMC211 はONし、ビット線/BL0 は放電して
プリチャージ電位から下がる。On the other hand, when the data in the memory cell MC211 is read, the word lines WL21, WL11 to WL18, WL31 to WL38 are read as in the case of reading the memory cell MC210.
Is 0V, and the word lines WL22 to WL28 are Vcc (for example, 3V)
To The select gates SGS0, SGS1, SG
S2, SGD1, SGD3, and SGD4 are set to 0V, and select gates SGD2 and SGS3 are set to Vcc. In this case, since the source side selection MOS transistor STS21 of the NAND cell string connected to the bit line / BL0 is turned on, if the data written in the memory cell MC211 is "0", the threshold value of the memory cell MC211 is positive. So memory cell MC211
Is turned off, the bit line is not discharged, the precharge potential is maintained, and the data written in the memory cell MC211 is "1".
Then, since the threshold value of the memory cell MC211 is negative, the memory cell MC211 is turned on, and the bit line / BL0 is discharged to fall from the precharge potential.
【0040】このとき、ビット線BL0 のソース側の選
択MOSトランジスタSTS20はオフするので、メモリ
セルMC210 に書き込まれたデータによらず、ビット線
BL0 は放電しないでプリチャージ電位を保つ。At this time, since the selection MOS transistor STS20 on the source side of the bit line BL0 is turned off, the bit line BL0 does not discharge but maintains the precharge potential regardless of the data written in the memory cell MC210.
【0041】また、ソース線とソース側の選択ゲートを
選択NAND列(例えばビット線BL0 ,/BL0 に接
続しワード線WL21〜WL28で選択されるメモリセル)
と共有しているNAND列(この場合ビット線BL0 ,
/BL0 に接続しワード線WL31〜WL38で選択される
メモリセル)は、選択ゲートSGS2 やSGS3 がVcc
になってもワード線WL31〜WL38,選択ゲートSGD
3 が0Vなので選択されることはない。Further, the source line and the select gate on the source side are connected to the selected NAND string (for example, memory cells connected to the bit lines BL0 and / BL0 and selected by the word lines WL21 to WL28).
A NAND string shared with (in this case the bit line BL0,
The memory cells connected to / BL0 and selected by the word lines WL31 to WL38) have select gates SGS2 and SGS3 at Vcc.
The word lines WL31 to WL38, select gate SGD
Since 3 is 0V, it is not selected.
【0042】図2の実施例では、ワード線を共有する複
数のNANDセルでメモリサブアレイ(ユニットブロッ
ク)A,B,Cを構成し、ソース側の選択ゲートSGS
2 は選択MOSトランジスタSTS20,STS31,ST
S22,STS33のゲート(第1のゲート電極)になり、
ソース側の選択ゲートSGS3 は選択MOSトランジス
タSTS30,STS21,STS32,STS23のゲート
(第2のゲート電極)になっている。つまり、ソース側
の選択ゲートは1ビット線ピッチ毎にメモリサブアレイ
BとメモリサブアレイCのソース側の選択MOSトラン
ジスタを選択している。In the embodiment shown in FIG. 2, memory sub-arrays (unit blocks) A, B and C are composed of a plurality of NAND cells sharing a word line, and a source side select gate SGS is provided.
2 is a selection MOS transistor STS20, STS31, ST
It becomes the gate (first gate electrode) of S22 and STS33,
The selection gate SGS3 on the source side serves as the gate (second gate electrode) of the selection MOS transistors STS30, STS21, STS32, STS23. That is, the source-side selection gate selects the source-side selection MOS transistors of the memory sub-array B and the memory sub-array C for each bit line pitch.
【0043】そして、例えばメモリサブアレイCで、第
1のゲート電極を共有する選択MOSトランジスタST
S31,STS33を持つ2つのNANDセルが第1の選択
ユニット群を構成し、第2のゲート電極を共有する選択
MOSトランジスタSTS30,STS32を持つ2つのN
ANDセルが第2の選択ユニット群を構成している。さ
らに、例えばメモリサブアレイBで、第1のゲート電極
を共有する選択MOSトランジスタSTS20,STS22
を持つ2つのNANDセルが第3の選択ユニット群を構
成し、第2のゲート電極を共有する選択MOSトランジ
スタSTS21,STS23を持つ2つのNANDセルが第
4の選択ユニット群を構成している。Then, for example, in the memory sub-array C, the selection MOS transistor ST sharing the first gate electrode
Two NAND cells having S31 and STS33 form a first selection unit group, and two N cells having selection MOS transistors STS30 and STS32 sharing a second gate electrode.
The AND cell constitutes the second selection unit group. Further, for example, in the memory sub-array B, the selection MOS transistors STS20, STS22 sharing the first gate electrode
And the two NAND cells having the selection MOS transistors STS21 and STS23 sharing the second gate electrode constitute the fourth selection unit group.
【0044】なお、本発明はこの実施例に限らない。例
えば図3のように、ソース側の選択ゲートは2ビット線
ピッチ毎にメモリサブアレイBとメモリサブアレイCの
ソース側の選択MOSトランジスタを選択、つまり選択
ゲートSGS2 は選択MOSトランジスタSTS20,S
TS31,STS32,STS23のゲートになり、選択ゲー
トSGS3 は選択MOSトランジスタSTS30,STS
21,STS22、STS33のゲートになるようにしてもよ
い。The present invention is not limited to this embodiment. For example, as shown in FIG. 3, the source-side selection gate selects the source-side selection MOS transistors of the memory sub-array B and the memory sub-array C for every 2 bit line pitch, that is, the selection gate SGS2 is the selection MOS transistor STS20, S
It becomes the gate of TS31, STS32, STS23, and the select gate SGS3 is the select MOS transistor STS30, STS.
You may make it the gate of 21, STS22, STS33.
【0045】図4は、本発明のメモリセルアレイの1つ
のNANDセル部分の平面図と等価回路図である。ビッ
ト線BL1に接続する1つのNANDセルに着目して説
明すると、この実施例では8個のメモリセルM1〜M8
が直列接続されて1つのNANDセルを構成している。
メモリセルはそれぞれ、基板にゲート酸化膜を介して浮
遊ゲート(141 〜148 )が形成され、この上に層間
絶縁膜を介して制御ゲート(161 〜168 )が形成さ
れて、構成されている。これらのメモリセルのソース,
ドレインであるn型拡散層は隣接するもの同士で共有す
る形となり、メモリセルは直列接続されている。FIG. 4 is a plan view and an equivalent circuit diagram of one NAND cell portion of the memory cell array of the present invention. Focusing on one NAND cell connected to the bit line BL1, the eight memory cells M1 to M8 in this embodiment will be described.
Are connected in series to form one NAND cell.
Each memory cell comprises a substrate floating gate through a gate oxide film (14 1 to 14 8) is formed, the control gate via an interlayer insulating film on the (16 1 to 16 8) is formed, configured Has been done. The source of these memory cells,
The n-type diffusion layer that is the drain is shared by adjacent ones, and the memory cells are connected in series.
【0046】NANDセルのドレイン側,ソース側には
各々、メモリセルの浮遊ゲートと同時に形成された、或
いは浮遊ゲートと制御ゲートと同時に形成された選択ゲ
ート151 ,152 が設けられている。ソース線側の選
択ゲート152 は第1の配線(Al,ポリSiなど)1
8とコンタクトさせている。メモリセルM1〜M8から
構成されるNANDセルとソース線を共有し、隣接する
ビット線BL2に接続するNAND列のソース側の選択
ゲート153 は、第1の配線18とコンタクトされてい
る。ビット線BL2に接続し、制御ゲートCG1 〜CG
8 で選択されるメモリセルM9〜M16のソース側の選
択ゲート154 は、第2の配線19とコンタクトさせて
いる。メモリセルM9〜M16から構成されるNAND
セルとソース線を共有し、隣接するビット線BL1に接
続するNAND列のソース側の選択ゲート155 は、第
2の配線(Al,ポリSiなど)19とコンタクトされ
ている。Select gates 15 1 and 15 2 are formed on the drain side and the source side of the NAND cell, respectively, which are formed at the same time as the floating gate of the memory cell or at the same time as the floating gate and the control gate. The selection gate 15 2 on the source line side is the first wiring (Al, poly Si, etc.) 1
I am in contact with 8. The source side select gate 15 3 of the NAND string that shares the source line with the NAND cell composed of the memory cells M1 to M8 and is connected to the adjacent bit line BL2 is in contact with the first wiring 18. Control gates CG1 to CG connected to bit line BL2
The source side select gates 15 4 of the memory cells M9 to M16 selected by 8 are in contact with the second wiring 19. NAND composed of memory cells M9 to M16
The source-side selection gate 15 5 of the NAND string that shares the source line with the cell and is connected to the adjacent bit line BL1 is in contact with the second wiring (Al, poly-Si, etc.) 19.
【0047】ここで、図2のビット線BL0 に接続され
ているメモリセルMC210 を読み出す場合の動作を、図
5のタイミング図を用いて説明する。センスアンプは図
6に示すように、制御信号SAN,SAPで制御される
CMOSフリップフロップで形成されている。The operation of reading the memory cell MC210 connected to the bit line BL0 of FIG. 2 will be described with reference to the timing chart of FIG. As shown in FIG. 6, the sense amplifier is formed of a CMOS flip-flop controlled by control signals SAN and SAP.
【0048】まず、制御信号TGがVcc(例えば3V)
からVssになってCMOSフリップフロップFFとビッ
ト線BL0 ,/BL0 が切り離される。次に、プリチャ
ージ信号φpA,φpBがVssからVccになり(時刻t0
)、ビット線BL0 がVA (例えば1.7V)に、ビ
ット線/BL0 がVB (例えば1.5V)にプリチャー
ジされる(時刻t1 )。プリチャージが終わるとプリチ
ャージ信号φpA,φpBがVssとなり、ビット線BL0 ,
/BL0 はフローティング状態になる。この後、ロウデ
コーダ3から制御ゲート(ワード線)、選択ゲートに所
望の電圧が印加される(時刻t2 )。First, the control signal TG is Vcc (for example, 3V).
To Vss, the CMOS flip-flop FF and the bit lines BL0 and / BL0 are separated. Next, the precharge signals φpA and φpB change from Vss to Vcc (at time t0
), The bit line BL0 is precharged to VA (1.7 V, for example) and the bit line / BL0 is precharged to VB (1.5 V, for example) (time t1). When the precharge is completed, the precharge signals φpA and φpB become Vss, and the bit line BL0,
/ BL0 becomes floating. After that, a desired voltage is applied from the row decoder 3 to the control gate (word line) and the selection gate (time t2).
【0049】図2のメモリセルMC210 を読み出す場合
には、ワード線WL21,WL11〜WL18,WL31〜WL
38は0V、ワード線WL22〜WL28はVcc(例えば3
V)にする。そして、選択ゲートSGS0 ,SGS1 ,
SGS3 ,SGD1 ,SGD3,SGD4 は0V、選択
ゲートSGD2 ,SGS2 はVccにする。メモリセルM
C210 に書き込まれたデータが“0”の場合はメモリセ
ルMC210 のしきい値が正なのでセル電流は流れず、ビ
ット線BL0 の電位は1.7Vのままである。データが
“1”の場合は、セル電流が流れてビット線BL0 の電
位は下がり、1.5V以下になる。また、選択ゲートS
GS3 が0Vなので、選択ゲートトランジスタSTS21
はオフになり、メモリセルMC211 に書き込まれている
データに関わらずビット線/BL0 は放電せず、プリチ
ャージ電位1.5Vに保たれる。When reading the memory cell MC210 of FIG. 2, word lines WL21, WL11 to WL18, WL31 to WL are read.
38 is 0 V, word lines WL22 to WL28 are Vcc (for example, 3
V). The selection gates SGS0, SGS1,
SGS3, SGD1, SGD3 and SGD4 are set to 0V, and select gates SGD2 and SGS2 are set to Vcc. Memory cell M
When the data written in C210 is "0", the threshold value of the memory cell MC210 is positive, so that no cell current flows and the potential of the bit line BL0 remains 1.7V. When the data is "1", a cell current flows and the potential of the bit line BL0 drops to 1.5 V or less. In addition, the selection gate S
Since GS3 is 0V, select gate transistor STS21
Is turned off, and the bit line / BL0 is not discharged regardless of the data written in the memory cell MC211 and is kept at the precharge potential of 1.5V.
【0050】その後、時刻t3 にSAPが3V、SAN
が0Vとなり、CMOSフリップフロップFFが不活性
化され、時刻t4 にφE が3Vになることにより、CM
OSフリップフロップFFがイコライズされてノードN
1,N2がVcc/2(例えば1.5V)になる。時刻t
5 にTGが3Vになり、ビット線とセンスアンプが接続
された後(時刻t6 )、SANが0Vから3Vになりビ
ット線BL0 ,/BL0 の電位差が増幅される。Thereafter, at time t3, SAP is 3V, SAN
Becomes 0V, the CMOS flip-flop FF is inactivated, and φE becomes 3V at time t4, so that CM
The OS flip-flop FF is equalized and the node N
1, N2 becomes Vcc / 2 (for example, 1.5 V). Time t
After 5 TG becomes 3V and the bit line and the sense amplifier are connected (time t6), SAN becomes 0V to 3V and the potential difference between the bit lines BL0 and / BL0 is amplified.
【0051】その後、時刻t7 にSAPが3Vから0V
になりデータがラッチされる。つまり、メモリセルMC
210 に“0”が書き込まれていれば、ノードN1が3
V,ノードN2が0Vになる。MC210 に“1”が書き
込まれていれば、ノードN1が0V、ノードN2が3V
になる。その後、カラム選択信号CSLjが0Vから3
Vとなると、CMOSフリップフロップにラッチされて
いたデータがI/O,I/O’に出力される(時刻t8
)。After that, at time t7, SAP is changed from 3V to 0V.
And the data is latched. That is, the memory cell MC
If “0” is written in 210, the node N1 is 3
V, the node N2 becomes 0V. If "1" is written in MC210, node N1 is 0V and node N2 is 3V.
become. After that, the column selection signal CSLj changes from 0V to 3V.
When it reaches V, the data latched in the CMOS flip-flop is output to I / O and I / O '(time t8
).
【0052】次に、図2のビット線/BL0 に接続され
るメモリセルMC211 を読み出す場合のタイミング図を
図7に示した。この場合、ビット線BL0 に1.5V、
ビット線/BLj に1.7Vプリチャージする(時刻t
1 )。セルデータのビット線への読み出し時にロウデコ
ーダ3から制御ゲート(ワード線)及びドレイン側の選
択ゲートに印加される電圧はメモリセルMC210 を読み
出す場合と同様だが、ソース側の選択ゲートに印加され
る電圧はSGS2 は0V、SGS3 はVccである(時刻
t2 )。Next, FIG. 7 shows a timing chart in the case of reading the memory cell MC211 connected to the bit line / BL0 of FIG. In this case, 1.5V to the bit line BL0,
Precharge 1.7V to bit line / BLj (time t
1). The voltage applied from the row decoder 3 to the control gate (word line) and the drain side selection gate at the time of reading the cell data to the bit line is the same as that when reading the memory cell MC210, but is applied to the source side selection gate. The voltage is 0V for SGS2 and Vcc for SGS3 (time t2).
【0053】メモリセルMC211 に書き込まれたデータ
が“0”の場合は、メモリセルMC211 のしきい値が正
なのでセル電流は流れず、ビット線/BL0 の電位は
1.7Vのままである。データが“1”の場合は、セル
電流が流れてビット線/BL0の電位は下がり、1.5
V以下になる。また、選択ゲートSGS2 が0Vなの
で、選択ゲートトランジスタSTS20はオフになり、メ
モリセルMC210 に書き込まれているデータに関わらず
ビット線BL0 は放電せず、プリチャージ電位1.5V
に保たれる。その後、メモリセルMC210 を読み出しす
る場合と同様に、ビット線/BL0 に読み出されたデー
タがセンスアンプでセンス及びラッチされ、そしてI/
O、I/O’に出力される。When the data written in the memory cell MC211 is "0", the threshold value of the memory cell MC211 is positive, so that no cell current flows and the potential of the bit line / BL0 remains at 1.7V. When the data is "1", the cell current flows and the potential of the bit line / BL0 drops to 1.5.
It becomes V or less. Further, since the selection gate SGS2 is 0V, the selection gate transistor STS20 is turned off, the bit line BL0 is not discharged regardless of the data written in the memory cell MC210, and the precharge potential 1.5V is used.
Kept in. After that, as in the case of reading the memory cell MC210, the data read to the bit line / BL0 is sensed and latched by the sense amplifier, and I /
It is output to O and I / O '.
【0054】読み出し動作のタイミングは任意性を有す
る。例えば時刻t5 に図8のようにビット線とセンスア
ンプを接続するトランスファゲートをオンにしてビット
線BLj ,/BLj の電位をノードN1,N2に転送し
た後、トランスファゲートをオフにしてもよい。従っ
て、ビット線対がセンスアンプから切り離されることに
よりセンスアンプの負荷容量が減ったため、センス及び
データラッチ時にノードN1,N2の電位は急速に決定
されることになる。The timing of the read operation is arbitrary. For example, the transfer gate connecting the bit line and the sense amplifier may be turned on at time t5 to transfer the potentials of the bit lines BLj and / BLj to the nodes N1 and N2, and then the transfer gate may be turned off. Therefore, since the load capacitance of the sense amplifier is reduced by disconnecting the bit line pair from the sense amplifier, the potentials of the nodes N1 and N2 are rapidly determined at the time of sensing and data latching.
【0055】図5,図7,図8のタイミング図では、セ
ンスアンプのセンス動作時にまずSANを0Vから3V
にしてCMOSフリップフロップFFのNチャネルトラ
ンジスタをオンにしてから後に、SAPを3Vから0V
にしてCMOSフリップフロップFFのPチャネルトラ
ンジスタをオンにしているが、SANを0Vから3Vに
するのとほぼ同時にSAPを3Vから0Vにしてもよ
い。In the timing charts of FIGS. 5, 7 and 8, SAN is first changed from 0V to 3V during the sense operation of the sense amplifier.
After turning on the N-channel transistor of the CMOS flip-flop FF, the SAP is changed from 3V to 0V.
Although the P channel transistor of the CMOS flip-flop FF is turned on, the SAP may be changed from 3V to 0V almost at the same time when the SAN is changed from 0V to 3V.
【0056】ビット線BL0 に接続するセルのデータを
センスアンプでセンス及びラッチした時には、ビット線
BL0 ,/BL0 の電位は一方が0V、他方がVcc(例
えば3V)になっている。ビット線BL0 のセルデータ
をセンスアンプからI/O,I/O’に出力後、φE を
3Vにすれば、ビット線BL0 ,/BL0 間がつながり
(イコライズ)、プリチャージすることなくビット線B
L0 ,/BL0 が1.5Vになる。その後、例えばビッ
ト線/BL0 を読み出す場合にはφPBを3V、VB を
1.7Vにすることにより、ビット線/BL0 を1.7
Vにプリチャージすればよい。このようにビット線BL
0 をセンス後、ビット線BL0 ,/BL0間をつなぐこ
とによって次の読み出しのプリチャージ時間を短時間に
し、さらにプリチャージに要する消費電力を低減でき
る。When the data of the cell connected to the bit line BL0 is sensed and latched by the sense amplifier, one of the potentials of the bit lines BL0 and / BL0 is 0V and the other is Vcc (for example, 3V). After the cell data of the bit line BL0 is output from the sense amplifier to I / O and I / O ', if .phi.E is set to 3V, the bit lines BL0 and / BL0 are connected (equalized) without precharging.
L0 and / BL0 become 1.5V. After that, for example, when reading the bit line / BL0, φPB is set to 3V and VB is set to 1.7V to set the bit line / BL0 to 1.7.
Precharge to V. Bit line BL
By connecting the bit lines BL0 and / BL0 after sensing 0, the precharge time for the next read can be shortened and the power consumption required for the precharge can be reduced.
【0057】また、図9のようにセンスアンプに書き込
み後にベリファイを行う回路を付加してもよい。Further, as shown in FIG. 9, a circuit for verifying after writing to the sense amplifier may be added.
【0058】ビット線対に異なった電位をプリチャージ
する方法としては、図6に示したように周辺回路から電
位VA ,VB を転送する方法の他に、例えば図10のよ
うにダミーセルを設けてもよい。この場合、ビット線B
L0 ,/BL0 に同電位VPRにプリチャージする。ダミ
ーセルで流れる電流はセルの最悪の読み出し電流よりも
小さくしておく。これには、直列接続するダミーNAN
D型セルをデプレッション型トランジスタにし、チャネ
ル長Lを大きくチャネル幅Wを小さくしておくなど方法
などがある。As a method of precharging different potentials to the bit line pairs, in addition to the method of transferring the potentials VA and VB from the peripheral circuit as shown in FIG. 6, dummy cells are provided as shown in FIG. 10, for example. Good. In this case, the bit line B
L0 and / BL0 are precharged to the same potential VPR. The current flowing through the dummy cell is set smaller than the worst read current of the cell. This includes a dummy NAN connected in series.
For example, the D-type cell may be a depletion type transistor and the channel length L may be increased and the channel width W may be decreased.
【0059】ダミー選択MOSトランジスタDSGSを
図10のように設定すれば、ビット線BL0 に接続する
メモリーセルのデータをビット線BL0 に読み出す場合
には、ダミービット線/BL0 はダミーセルを通じて放
電され、ビット線/BL0 に接続するメモリーセルのデ
ータを読み出す場合には、ダミービット線BL0 がダミ
ーセルを通じて放電される。If the dummy selection MOS transistor DSGS is set as shown in FIG. 10, when the data of the memory cell connected to the bit line BL0 is read to the bit line BL0, the dummy bit line / BL0 is discharged through the dummy cell and the bit When reading the data of the memory cell connected to the line / BL0, the dummy bit line BL0 is discharged through the dummy cell.
【0060】メモリセルMC210 を読み出す場合を例に
とって本実施例の動作を説明する。まず、プリチャージ
制御信号PREが3Vになり、ビット線BL0 ,/BL
0 がプリチャージ電位VPR(例えば1.7V)にプリチ
ャージされる。その後、メモリセルの制御ゲート線,選
択ゲートが選択され、ダミーワード線DWLには0V、
ダミー選択ゲートDSGS1 ,DSGD0 はVcc、DS
GS0 ,DSGD1 は0Vが印加される。メモリセルM
C210 に“0”が書き込まれていれば、ビット線BLj
は放電せずプリチャージ電位1.7Vを保つ。MC210
に“1”が書き込まれていれば、ビット線BLj は例え
ば1.3Vまで放電する。“1”が書き込まれたビット
線BL0 が1.3Vまで放電した時に、ビット線/BL
0 はダミーセルを通じて1.5Vまで放電するようすれ
ばよい。その後、ビット線対の電位をセンスアンプで差
動増幅する動作は図6の場合と同様である。The operation of this embodiment will be described by taking the case of reading from the memory cell MC210 as an example. First, the precharge control signal PRE becomes 3V, and the bit lines BL0, / BL
0 is precharged to the precharge potential VPR (for example, 1.7V). After that, the control gate line and the select gate of the memory cell are selected, and 0V is applied to the dummy word line DWL.
Dummy select gates DSGS1 and DSGD0 are Vcc and DS
0V is applied to GS0 and DSGD1. Memory cell M
If "0" is written in C210, bit line BLj
Does not discharge and maintains the precharge potential of 1.7V. MC210
If "1" is written in, the bit line BLj is discharged to, for example, 1.3V. When the bit line BL0 written with "1" is discharged to 1.3V, the bit line / BL
0 may be discharged to 1.5 V through the dummy cell. After that, the operation of differentially amplifying the potential of the bit line pair by the sense amplifier is the same as in the case of FIG.
【0061】ビット線対に異なった電位をプリチャージ
する方法としては、ダミーセルを図11のように1トラ
ンジスタ,1キャパシタで構成してもよい。まず、ビッ
ト線プリチャージ制御信号PREが3Vになり、ビット
線BL0 ,/BL0 を同電位VPRにプリチャージする。
制御信号PREが0Vになりビット線がフローティング
状態になった後、メモリセルMC210 のデータをビット
線BL0 に読み出す場合にはφPBが3Vになり、キャパ
シタC1 が充電される。キャパシタC1 に充電された電
荷分だけビット線/BL0 がプリチャージ電位VPRから
下がる。これをビット線対を差動増幅する際のレファレ
ンス電位とすればよい。As a method of precharging different potentials to the bit line pairs, the dummy cell may be composed of one transistor and one capacitor as shown in FIG. First, the bit line precharge control signal PRE becomes 3V, and the bit lines BL0 and / BL0 are precharged to the same potential VPR.
After the control signal PRE becomes 0V and the bit line is in the floating state, when reading the data of the memory cell MC210 to the bit line BL0, φPB becomes 3V and the capacitor C1 is charged. The bit line / BL0 falls from the precharge potential VPR by the amount of the electric charge charged in the capacitor C1. This may be used as a reference potential when differentially amplifying the bit line pair.
【0062】メモリセルMC211 のデータをビット線/
BL0 に読み出す場合には、φPAが3Vになることによ
りキャパシタC0 が充電され、ビット線BL0 がプリチ
ャージ電位VPRから下がる。このビット線BL0 をレフ
ァレンス電位とすればよい。Data in the memory cell MC211 is transferred to the bit line /
When reading to BL0, .phi.PA becomes 3V to charge the capacitor C0, and the bit line BL0 falls from the precharge potential VPR. This bit line BL0 may be used as the reference potential.
【0063】また、上記の実施例では読み出すメモリセ
ルが接続されているビット線を放電している間に、セン
スアンプにつながるビット線対のうちの他方のビット線
(例えば図2のメモリセルMC210 を読み出す場合には
ビット線/BL0 ,メモリセルMC211 を読み出す場合
にはビット線BL0 )はフローティング状態である。し
かし、ビット線(例えばビット線BL0 )が1.7Vに
プリチャージされ、その後メモリセルのデータを読み出
している間も、プリチャージ制御信号φPB(図6)を3
Vに保つことによってレファレンスとなるビット線(例
えばビット線/BL0 )をレファレンス電位1.5Vに
固定することもできる。In the above embodiment, while discharging the bit line connected to the memory cell to be read, the other bit line of the bit line pair connected to the sense amplifier (for example, the memory cell MC210 of FIG. 2). Is read, and the bit line / BL0 is read, and when the memory cell MC211 is read, the bit line BL0) is in a floating state. However, while the bit line (eg, bit line BL0) is precharged to 1.7V and the data of the memory cell is read out thereafter, the precharge control signal φPB (FIG. 6) is set to 3V.
By keeping V, it is possible to fix the reference bit line (eg, bit line / BL0) to the reference potential of 1.5V.
【0064】このようにビット線/BL0 をレファレン
ス電位に保つことによって、ビット線放電時の隣接ビッ
ト線間容量結合に起因するノイズを低減することができ
る。また、上記読み出しの場合と同様に書き込み後のベ
リファイリード(実施例4で詳細に記してある)時に
は、ビット線はセルに書き込んだデータに従って充放電
を行うが、読み出さないビット線/BL0 をレファレン
ス電位に保てば、ビット線間容量結合に起因するノイズ
を低減することができる。By keeping the bit line / BL0 at the reference potential in this way, noise caused by capacitive coupling between adjacent bit lines at the time of discharging the bit line can be reduced. Further, as in the case of the above-mentioned read, at the time of verify read after writing (described in detail in the fourth embodiment), the bit line is charged and discharged according to the data written in the cell, but the bit line / BL0 which is not read is referred to. If the potential is maintained, noise due to capacitive coupling between bit lines can be reduced.
【0065】本発明のメモリセルアレイでも従来のNA
NDセル型EEPROMと同様の電圧印加方法で書き込
みを行うことができる。例えば、ビット線BL0 に接続
するメモリセルMC210 に書き込む場合には、ワード線
WL21に高電圧Vpp(20V程度)、WL22〜WL28に
中間電位VM (10V程度)、選択ゲートSGD2 にも
中間電位VM を印加する。その他のワード線、選択ゲー
トは0Vにする。そして、ビット線BL0 には書き込む
データに応じて、“1”書き込みの場合には中間電位、
“0”書き込みの場合には0Vにする。書き込みを行わ
ないビット線/BL0 は中間電位にすればよい。Even in the memory cell array of the present invention, the conventional NA is used.
Writing can be performed by a voltage applying method similar to that of the ND cell type EEPROM. For example, when writing to the memory cell MC210 connected to the bit line BL0, a high voltage Vpp (about 20V) is applied to the word line WL21, an intermediate potential VM (about 10V) is applied to WL22 to WL28, and an intermediate potential VM is also applied to the selection gate SGD2. Apply. The other word lines and select gates are set to 0V. Then, depending on the data to be written to the bit line BL0, in the case of writing "1", the intermediate potential,
When writing "0", the voltage is set to 0V. The bit line / BL0 which is not written may be set to the intermediate potential.
【0066】ビット線に読み出されたメモリセルのデー
タをセンス及びラッチする際の、隣接ビット線間容量結
合によるノイズを低減するために、図12のようにDR
AMで提案されているツイステッド・ビット線方式にし
てもよい。図13のようなツイステッド・ビット線方式
にしてもよい。In order to reduce noise due to capacitive coupling between adjacent bit lines when sensing and latching data of the memory cell read to the bit line, DR as shown in FIG.
The twisted bit line system proposed by AM may be used. A twisted bit line system as shown in FIG. 13 may be adopted.
【0067】このように本実施例によれば、ソース側の
選択ゲートを、ソースを共有する2つのNAND列で共
有することにより、チップ面積を増加させることなくフ
ォールデッド・ビット線方式を実現でき、高速なランダ
ムリードが可能になる。As described above, according to the present embodiment, the source side select gate is shared by the two NAND strings sharing the source, whereby the folded bit line system can be realized without increasing the chip area. It enables high-speed random read.
【0068】なお、以上の実施例ではNANDセル型E
EPROMについて説明したが、メモリセルのメモリセ
ルのソースが選択ゲートを介してソース線につながる不
揮発性半導体記憶装置であれば本発明は有効である。例
えば図14に示したようなANDセル型EEPROM
(H.Kume el al.;IEDM Tech.Dig.,Dec.1992,pp.991-99
3)でも本発明は有効であるし、メモリセルのドレイン
がビット線に接続し、ソースが選択ゲートを介してソー
ス線につながるNOR型EEPROMやマスクROMで
も有効である。 (実施例2)本実施例では、(課題2)を解決する実施
例を説明する。In the above embodiments, the NAND cell type E is used.
Although the EPROM has been described, the present invention is effective as long as the source of the memory cell is a non-volatile semiconductor memory device connected to the source line via the select gate. For example, an AND cell type EEPROM as shown in FIG.
(H.Kume el al.; IEDM Tech.Dig., Dec.1992, pp.991-99
The present invention is also effective in 3), and is also effective in a NOR type EEPROM or mask ROM in which the drain of the memory cell is connected to the bit line and the source is connected to the source line through the select gate. (Embodiment 2) In this embodiment, an embodiment for solving (Problem 2) will be described.
【0069】図15は、本実施例に係わるNANDセル
型EEPROMの構成を示すブロック図である。同図
中、1はメモリ手段としてのメモリセルアレイであり、
オープンビット線方式なのでメモリセルは1A,1Bに
2分割されている。メモリセルアレイ1A,1Bはそれ
ぞれ所定単位に少なくとも2分割されている。本実施例
では、1ページを256ビットとし、メモリセルアレイ
1A,1Bは、128ビットずつ1A1,1A2,1B
1,1B2に分割されているとする。2はデータ書き込
み,読み出しを行うためのラッチ手段としてのセンスア
ンプ回路であり、メモリセルアレイ1A,1Bと同様所
定単位毎に少なくとも2分割されている。図15ではセ
ンスアンプは2A,2Bに2分割されている。3はワー
ド線選択を行うロウデコーダ、4はビット線選択を行う
カラムデコーダ、5はアドレスバッファ,6はI/Oセ
ンスアンプ、7はデータ入出力バッファ、8は基板電位
制御回路である。FIG. 15 is a block diagram showing the structure of a NAND cell type EEPROM according to this embodiment. In the figure, 1 is a memory cell array as a memory means,
Since it is an open bit line system, the memory cell is divided into two, 1A and 1B. The memory cell arrays 1A and 1B are each divided into at least two predetermined units. In this embodiment, one page has 256 bits, and the memory cell arrays 1A and 1B have 128 bits of 1A1, 1A2, and 1B.
It is assumed to be divided into 1, 1B2. Reference numeral 2 denotes a sense amplifier circuit as a latch means for writing and reading data, which is divided into at least two for every predetermined unit like the memory cell arrays 1A and 1B. In FIG. 15, the sense amplifier is divided into 2A and 2B. Reference numeral 3 is a row decoder for selecting a word line, 4 is a column decoder for selecting a bit line, 5 is an address buffer, 6 is an I / O sense amplifier, 7 is a data input / output buffer, and 8 is a substrate potential control circuit.
【0070】メモリセルアレイ1A1,1A2を図16
に、メモリセルアレイ1B1,1B2を図17に示し
た。メモリセルアレイ1A1内にあり、ワード線WL21
〜WL28で選択されるメモリセルのデータをビット線B
L0A〜BL127Aに読み出す場合には、選択ゲートSGD
2 ,SGS3 を3Vにし、他の選択ゲートを0Vにすれ
ばよい。一方、メモリセルアレイ1A2内にあり、ワー
ド線WL21〜WL28で選択されるメモリセルのデータを
ビット線BL128A〜BL255Aに読み出す場合には、選択
ゲートSGD2 ,SGS2 を3Vにし、他の選択ゲート
を0Vにすればよい。The memory cell arrays 1A1 and 1A2 are shown in FIG.
17 shows the memory cell arrays 1B1 and 1B2. It is in the memory cell array 1A1 and has a word line WL21.
~ WL28 selects the data of the memory cell selected by bit line B
When reading to L0A to BL127A, select gate SGD
2, SGS3 may be set to 3V and the other select gates may be set to 0V. On the other hand, when reading the data of the memory cells in the memory cell array 1A2 selected by the word lines WL21 to WL28 to the bit lines BL128A to BL255A, set the select gates SGD2 and SGS2 to 3V and set the other select gates to 0V. do it.
【0071】また、メモリセルアレイ1A1,1A2内
にあり、ワード線WL21〜WL28で選択されるメモリセ
ルのデータを同時に読み出す場合には、選択ゲートSG
D2を3Vにし、そしてSGS2 ,SGS3 を共に3V
にすればよい。センスアンプは上記(実施例1)のフォ
ールデッド・ビット線方式と同様に差動式センスアンプ
である。メモリセルアレイ1A1,1B1に接続するセ
ンスアンプ2A(SA1)を図18、メモリセルアレイ
1A2,1B2に接続するセンスアンプ2B(SA2)
を図19に示した。Further, when the data of the memory cells in the memory cell arrays 1A1 and 1A2 and selected by the word lines WL21 to WL28 are simultaneously read, the selection gate SG is selected.
D2 is set to 3V, and SGS2 and SGS3 are set to 3V
What should I do? The sense amplifier is a differential type sense amplifier like the folded bit line system of the first embodiment. A sense amplifier 2A (SA1) connected to the memory cell arrays 1A1 and 1B1 is shown in FIG. 18, and a sense amplifier 2B (SA2) connected to the memory cell arrays 1A2 and 1B2.
Is shown in FIG.
【0072】ここで、2ページに書き込まれたデータを
読み出す場合を例にとり、図20、図21のタイミング
図を用いて、本実施例の読み出し動作を説明する。ま
ず、1ページ目はセンスアンプ2A(SA1),センス
アンプ2B(SA2)が同時に動作する。制御信号TG
1,TG2が3Vから0VになってCMOSフリップフ
ロップFF1,FF2とビット線BLjA,BLjB(j=
0,1〜255)が切り離される。次に、プリチャージ
信号φpA1 ,φpB1 ,φpA2 ,φpB2 が0Vから3Vに
なり、ビット線BLjA(j=0,1〜255)が例えば
1.7Vにビット線BLjB(j=0,1〜255)が例
えば1.5Vにプリチャージされる。プリチャージが終
わるとφpA1 ,φpB1 ,φpA2 ,φpB2 が0Vとなり、
ビット線BLjA,BLjB(j=0,1〜255)はフロ
ーティング状態になる。この後、ロウデコーダ3から制
御ゲート,選択ゲートに所望の電圧が印加される。Here, the read operation of the present embodiment will be described with reference to the timing charts of FIGS. 20 and 21, taking the case of reading the data written in two pages as an example. First, in the first page, the sense amplifier 2A (SA1) and the sense amplifier 2B (SA2) operate simultaneously. Control signal TG
1, TG2 changes from 3V to 0V, and CMOS flip-flops FF1 and FF2 and bit lines BLjA and BLjB (j =
0,1 to 255) are separated. Next, the precharge signals φpA1, φpB1, φpA2, and φpB2 change from 0V to 3V, and the bit line BLjA (j = 0, 1 to 255) is set to 1.7V, for example, the bit line BLjB (j = 0, 1 to 255). Is precharged to 1.5 V, for example. When precharge is completed, φpA1, φpB1, φpA2, φpB2 become 0V,
The bit lines BLjA and BLjB (j = 0, 1-255) are in a floating state. After that, a desired voltage is applied from the row decoder 3 to the control gate and the select gate.
【0073】図16、図17でWL21は0V、WL22〜
WL28は3V、SGD2 ,SGS2,SGS3 は3Vと
なる。その他の選択ゲート,ワード線は読み出し動作を
通じて0Vである。ワード線WL21によって選択された
メモリセルに書き込まれたデータが“0”の場合はメモ
リセルのしきい値が正なのでセル電流は流れず、ビット
線BLjAの電位は1.7Vのままである。データが
“1”の場合は、セル電流が流れてビット線BLjAの電
位は下がり、1.5V以下になる。また、ビット線BL
jBは放電せず、プリチャージ電位1.5Vに保たれる。In FIG. 16 and FIG. 17, WL21 is 0V, WL22 ...
WL28 becomes 3V, and SGD2, SGS2, SGS3 become 3V. The other select gates and word lines are at 0V throughout the read operation. When the data written in the memory cell selected by the word line WL21 is "0", the threshold value of the memory cell is positive, so that the cell current does not flow and the potential of the bit line BLjA remains 1.7V. When the data is "1", the cell current flows and the potential of the bit line BLjA drops to 1.5 V or less. Also, the bit line BL
jB is not discharged and is kept at a precharge potential of 1.5V.
【0074】その後、SAP1 ,SAP2 が3V、SA
N1 ,SAN2 が0Vとなり、CMOSフリップフロッ
プFF1,FF2が不活性化され、φE1,φE2が3Vに
なることによりCMOSフリップフロップFF1,FF
2がリセットされる。そして、TG1,TG2が3Vに
なり、ビット線とセンスアンプが接続された後、SAN
1 ,SAN2 が0Vから3Vになり、ビット線BLjA,
BLjB(j=0,1〜255)の電位差が増幅される。
その後、SAP1 ,SAP2 が3Vから0Vになり、デ
ータがラッチされる。そして、カラム選択信号CSLj
(j=0,1〜255)が次々に選択され、CMOSフ
リップフロップにラッチされていたデータがI/O,I
/O’に出力される(ページリード)。After that, SAP1 and SAP2 are 3V and SA
N1 and SAN2 are set to 0V, the CMOS flip-flops FF1 and FF2 are inactivated, and φE1 and φE2 are set to 3V.
2 is reset. Then, TG1 and TG2 become 3V, and after the bit line and the sense amplifier are connected, SAN
1, SAN2 goes from 0V to 3V, bit line BLjA,
The potential difference of BLjB (j = 0, 1-255) is amplified.
After that, SAP1 and SAP2 change from 3V to 0V, and the data is latched. Then, the column selection signal CSLj
(J = 0, 1 to 255) are selected one after another, and the data latched in the CMOS flip-flop is I / O, I.
It is output to / O '(page read).
【0075】1ページ目の前半のデータ(カラムアドレ
ス0〜127)をページリードした後、1ページ目の後
半のデータをページリードする間に2ページ目のロウア
ドレスの前半のデータ(ビット線BLjA;j=0,1〜
127、につながるメモリセルのデータ)のランダムリ
ードを行う。これは、例えばカラムアドレスが128で
あることを検知して行えばよい。まず、プリチャージ信
号φpA1 ,φpB1 ,φpA2 ,φpB2 が0Vから3Vにな
り、ビット線BLjA(j=0,1〜255)が1.7V
に、ビット線BLjB(j=0,1〜255)が1.5V
にプリチャージされる。プリチャージが終わると、φpA
1 ,φpB1 ,φpA2 ,φpB2 が0Vとなり、ビット線B
LjA,BLjB(j=0,1〜127)はフローティング
状態になる。この後、ロウデコーダ3から選択ゲート,
制御ゲートに所望の電圧が印加される。WL22は0V、
WL21,WL23〜WL28は3V、SGD2 ,SGS3 は
3V、SGS2 は0Vとなる。After page-reading the first half data (column addresses 0 to 127) of the first page, the first half data of the second page row address (bit line BLjA J = 0, 1
The data of the memory cell connected to 127 is randomly read. This may be performed by detecting that the column address is 128, for example. First, the precharge signals φpA1, φpB1, φpA2, and φpB2 are changed from 0V to 3V, and the bit line BLjA (j = 0, 1 to 255) is 1.7V.
The bit line BLjB (j = 0, 1-255) is 1.5V
Will be precharged. After precharging, φpA
1, φpB1, φpA2, φpB2 become 0V, and bit line B
LjA and BLjB (j = 0, 1-127) are in a floating state. After that, the row decoder 3 selects the selection gate,
The desired voltage is applied to the control gate. WL22 is 0V,
WL21, WL23 to WL28 are 3V, SGD2 and SGS3 are 3V, and SGS2 is 0V.
【0076】ワード線WL22によって選択されるメモリ
セルに書き込まれたデータが“0”の場合は、メモリセ
ルしきい値が正なのでセル電流は流れず、ビット線BL
jA(j=0,1〜127)の電位は1.7Vのままであ
る。データが“1”の場合には、セル電流が流れてビッ
ト線BLjA(j=0,1〜127)の電位は下がり、
1.5V以下になる。また、ビット線BLjB(j=0,
1〜127)は放電せず、プリチャージ電位1.5Vが
保たれる。When the data written in the memory cell selected by the word line WL22 is "0", the cell current does not flow because the memory cell threshold value is positive, and the bit line BL
The potential of jA (j = 0, 1-127) remains 1.7V. When the data is "1", the cell current flows and the potential of the bit line BLjA (j = 0, 1 to 127) decreases,
It becomes 1.5V or less. In addition, bit line BLjB (j = 0,
1 to 127) are not discharged and the precharge potential of 1.5 V is maintained.
【0077】その後、SAP1 が3V、SAN1 が0V
となり、CMOSフリップフロップFF1が不活性化さ
れ、φE1が3VになることによりCMOSフリップフロ
ップFF1がイコライズされる。そして、TG1が3V
になり、ビット線とセンスアンプが接続された後、SA
N1 が0Vから3Vになりビット線BLjA,BLjB(j
=0,1〜127)の電位差が増幅される。その後、S
AP1 が3Vから0Vになりデータがセンスアンプ2A
(SA1)にラッチされる。After that, SAP1 is 3V and SAN1 is 0V.
Then, the CMOS flip-flop FF1 is inactivated, and φE1 becomes 3V, so that the CMOS flip-flop FF1 is equalized. And TG1 is 3V
After connecting the bit line and the sense amplifier, SA
N1 goes from 0V to 3V and bit lines BLjA, BLjB (j
= 0,1 to 127) the potential difference is amplified. Then S
AP1 changes from 3V to 0V and data is sense amplifier 2A
It is latched by (SA1).
【0078】1ページ目のページリードが256カラム
アドレス分進んだところでは既に次の2ページ目の12
8カラムアドレス分のデータがセンスアンプ2A(SA
1)にラッチされているので、ランダムリード動作をす
る必要ない。センスアンプ2A(SA1)から2ページ
目のカラムアドレス0〜127までをページリードして
いる間に、2ページ目の後半のカラムアドレス128〜
255に対するランダムリード動作を行う。つまり、ロ
ウデコーダ3から制御ゲート,選択ゲートに所望の電圧
が印加される。WL22は0V、WL21,WL23〜WL28
は3V、SGD2 ,SGS2 は3V、SGS3 は0Vと
なる。Where the page read of the first page has advanced by 256 column addresses, it is already 12 of the next page.
The data for 8 column addresses is sense amplifier 2A (SA
Since it is latched in 1), it is not necessary to perform a random read operation. While the page address is read from the sense amplifier 2A (SA1) to the column addresses 0 to 127 of the second page, the second half column addresses 128 to
A random read operation for 255 is performed. That is, a desired voltage is applied from the row decoder 3 to the control gate and the select gate. WL22 is 0V, WL21, WL23 to WL28
Is 3V, SGD2 and SGS2 are 3V, and SGS3 is 0V.
【0079】ワード線WL22によって選択されるメモリ
セルに書き込まれたデータが“0”の場合は、メモリセ
ルしきい値が正なのでセル電流は流れず、ビット線BL
jAの電位は1.7Vのままである。データが“1”の場
合は、セル電流が流れてビット線BLjA(j=128,
129〜255)の電位は下がり、1.5V以下にな
る。また、ビット線BLjB(j=128,129〜25
5)は放電せず、プリチャージ電位1.5Vに保たれ
る。そして、SAP2 が3V、SAN2 が0Vとなり、
CMOSフリップフロップFF2が不活性化され、φE2
が3VになることによりCMOSフリップフロップFF
2がリセットされる。When the data written in the memory cell selected by the word line WL22 is "0", the memory cell threshold value is positive, so that no cell current flows and the bit line BL
The potential of jA remains 1.7V. When the data is "1", cell current flows and bit line BLjA (j = 128,
The electric potentials of 129 to 255) decrease to 1.5 V or less. Further, the bit line BLjB (j = 128, 129 to 25)
5) is not discharged and is kept at the precharge potential of 1.5V. And SAP2 becomes 3V and SAN2 becomes 0V,
The CMOS flip-flop FF2 is deactivated and φE2
Is 3V, the CMOS flip-flop FF
2 is reset.
【0080】そして、TG2が3Vになり、ビット線と
センスアンプが接続された後、SAN2 が0Vから3V
になり、ビット線BLjA,BLjB(j=128,129
〜255)の電位差が増幅される。その後、SAP2 が
3Vから0 Vになりデータがセンスアンプ2B(SA
2)にラッチされる。After TG2 becomes 3V and the bit line and the sense amplifier are connected, SAN2 goes from 0V to 3V.
And bit lines BLjA, BLjB (j = 128,129
~ 255) potential difference is amplified. After that, SAP2 changes from 3V to 0V, and the data is sense amplifier 2B
Latched in 2).
【0081】2ページ目のページリードが128カラム
アドレス分進んだところでは、既に次の2ページ目の後
半の128カラムアドレス分のデータがセンスアンプ2
B(SA2)にラッチされているので、ランダムリード
動作をする必要なく、2ページ目の後半の128カラム
アドレス分のデータをシリアルリードできる。When the page read of the second page advances by 128 column addresses, the data of 128 column addresses in the latter half of the next second page is already sense amplifier 2.
Since it is latched by B (SA2), the data for 128 column addresses in the latter half of the second page can be serially read without performing the random read operation.
【0082】本発明は上記実施例に限られない。上記実
施例では、メモリセルを2分割したが、例えば4分割に
してもかまわないし、任意の数に分割してもよい。The present invention is not limited to the above embodiment. Although the memory cell is divided into two in the above embodiment, it may be divided into four, or may be divided into any number.
【0083】図20、図21のタイミングチャートは一
例を示したにすぎない。1ページ目のデータのランダム
リードを図20、図21のタイミングチャートではセン
スアンプ2A(SA1)とセンスアンプ2B(SA2)
で同時に行っているが、図22、図23のタイミング図
に示したように、まず1ページ目の前半のカラムアドレ
スに相当するメモリセルのランダムリードを行い、続い
て1ページ目の前半のデータをページリードしている間
に1ページ目の後半のデータをランダムリードしてもよ
い。さらに、図20、図21では2ページ目の前半のデ
ータのランダムリードと2ページ目の後半のデータのラ
ンダムリードでビット線のプリチャージを同時に行って
いるが、図22、図23のようにセンスアンプ2A(S
A1)でランダムリードする場合と、センスアンプ2B
(SA2)でランダムリードする場合でビット線のプリ
チャージのタイミングを変えてもよい。The timing charts of FIGS. 20 and 21 show only an example. In the timing charts of FIGS. 20 and 21, the random read of the data of the first page is performed by the sense amplifier 2A (SA1) and the sense amplifier 2B (SA2).
However, as shown in the timing charts of FIGS. 22 and 23, first, the memory cell corresponding to the column address of the first half of the first page is randomly read, and then the first half of the data of the first page is read. The data in the latter half of the first page may be read randomly while the page is read. Further, in FIGS. 20 and 21, the bit lines are precharged at the same time by the random read of the first half data of the second page and the random read of the second half data of the second page, but as shown in FIGS. Sense amplifier 2A (S
Random read in A1) and sense amplifier 2B
The timing of precharging the bit line may be changed when the random read is performed in (SA2).
【0084】また、メモリセルアレイの分割は物理的に
連続のものを1つの分割単位としなくてもよい。例え
ば、図24、図25に示したようにセンスアンプSA1
に接続するビット線と、センスアンプSA2に接続する
ビット線を交互に配列してもよい。センスアンプSA1
に接続するビット線をランダムリードする間は、センス
アンプSA2に接続するビット線を0Vに接地すること
ができるが、この場合、センスアンプSA1に接続する
ビット線間距離は図16、図17の場合の2倍になるの
で、ランダムリードの際にビット線間容量結合に起因す
る雑音を低減することができる。Further, the memory cell array may not be divided into physically continuous ones. For example, as shown in FIGS. 24 and 25, the sense amplifier SA1
And the bit lines connected to the sense amplifier SA2 may be arranged alternately. Sense amplifier SA1
The bit line connected to the sense amplifier SA2 can be grounded to 0V during random reading of the bit line connected to V. In this case, the distance between the bit lines connected to the sense amplifier SA1 is as shown in FIGS. Since it is twice that of the case, noise due to capacitive coupling between bit lines can be reduced at the time of random read.
【0085】本発明を適用できるのはオープビット線配
置のメモリセルアレイに限らない。例えば、図26のよ
うなインバータ型センスアンプを持つ図27のようなシ
ングルエンド型のメモリセル配置にしてもよい。図24
でビット線BLj (j=0,1〜255)に接続するメ
モリセルアレイは図27のビット線BLjA(j=0,1
〜255)に接続するメモリセルアレイのようにすれば
よい。 (実施例3)本実施例では、(課題3)を解決する実施
例を説明する。従来のメモリセルアレイでは読み出し,
書き込み時にロウデコーダ3であるワード線を選択する
と、選択されたワード線とビット線が交差する所に配設
されているメモリセルは全て選択される。従って、隣接
するビット線に接続するメモリセルの一方を選択し、他
方を非選択にすることはできない。上記(実施例1,
2)で説明しているように、本発明によれば、隣接する
ビット線の一方を選択し、他方のビット線を非選択にす
ることができる。その結果、読み出し,書き込み時のビ
ット線へのプリチャージを省略することによって、プリ
チャージ時間を短縮し、消費電力を低減することができ
る。The present invention can be applied not only to the memory cell array having the open bit line arrangement. For example, a single end type memory cell arrangement as shown in FIG. 27 having an inverter type sense amplifier as shown in FIG. 26 may be used. FIG.
The memory cell array connected to the bit line BLj (j = 0,1 to 255) at is the bit line BLjA (j = 0,1) of FIG.
Up to 255). (Embodiment 3) In this embodiment, an embodiment for solving (problem 3) will be described. In the conventional memory cell array, read,
When the word line which is the row decoder 3 is selected at the time of writing, all the memory cells arranged at the intersection of the selected word line and the bit line are selected. Therefore, it is not possible to select one of the memory cells connected to the adjacent bit lines and deselect the other. Above (Example 1,
As described in 2), according to the present invention, it is possible to select one of adjacent bit lines and deselect the other bit line. As a result, by omitting the precharge to the bit line at the time of reading and writing, the precharge time can be shortened and the power consumption can be reduced.
【0086】(実施例3)では読み出し時にプリチャー
ジ時間を短縮し、消費電力を低減する実施例を説明す
る。さらに、後述する(実施例4)では書き込み時にプ
リチャージ時間を短縮し、消費電力を低減する実施例を
説明する。(Embodiment 3) An embodiment in which the precharge time is shortened at the time of reading and the power consumption is reduced will be described. Further, in a later-described (Embodiment 4), an embodiment will be described in which the precharge time is shortened at the time of writing to reduce power consumption.
【0087】図28は本実施例に係わるNANDセル型
EEPROMの構成を示すブロック図である。1はメモ
リ手段としてのメモリセルアレイであり、オープンビッ
ト線方式なので1A,1Bに2分割されている。本実施
例では、1ページを256ビットとする。2はデータ書
き込み,読み出しを行うためのラッチ手段としてのセン
スアンプ回路である。3はワード線選択を行うロウデコ
ーダ、4はビット線選択を行うカラムデコーダ、5はア
ドレスバッファ,6はI/Oセンスアンプ、7はデータ
入出力バッファ、8は基板電位制御回路である。FIG. 28 is a block diagram showing the structure of a NAND cell type EEPROM according to this embodiment. Reference numeral 1 denotes a memory cell array as a memory means, which is divided into two 1A and 1B because it is an open bit line system. In this embodiment, one page has 256 bits. Reference numeral 2 is a sense amplifier circuit as a latch means for writing and reading data. Reference numeral 3 is a row decoder for selecting a word line, 4 is a column decoder for selecting a bit line, 5 is an address buffer, 6 is an I / O sense amplifier, 7 is a data input / output buffer, and 8 is a substrate potential control circuit.
【0088】メモリセルアレイ1Aは図24と同様、メ
モリセルアレイ1Bは図25と同様である。但し、メモ
リセルアレイ1A,1Bに配設されている図24,25
のビット線BLjA,BLjB(j=0,1〜127)に接
続するセンスアンプSA1は、図18ではなく図29で
ある。同様にメモリセルアレイ1A,1Bに配設されて
いる図24,25のビット線BLjA,BLjB(j=12
8,129〜255)に接続するセンスアンプSA2
は、図19ではなく図30である。図29、図30のセ
ンスアンプSA1,SA2では図17、図18のセンス
アンプSA1,SA2にビット線BLjA,BLjB間を制
御信号φEQ1 ,φEQ2 によってイコライズする(同電位
にする)ためのトランジスタが付加されている。The memory cell array 1A is similar to FIG. 24, and the memory cell array 1B is similar to FIG. However, as shown in FIGS. 24 and 25 arranged in the memory cell arrays 1A and 1B.
The sense amplifier SA1 connected to the bit lines BLjA and BLjB (j = 0, 1 to 127) of FIG. Similarly, the bit lines BLjA and BLjB (j = 12) shown in FIGS. 24 and 25 arranged in the memory cell arrays 1A and 1B.
8,129-255) sense amplifier SA2 connected to
Is not FIG. 19 but FIG. In the sense amplifiers SA1 and SA2 shown in FIGS. 29 and 30, a transistor is added to the sense amplifiers SA1 and SA2 shown in FIGS. 17 and 18 for equalizing (making the same potential) between the bit lines BLjA and BLjB by the control signals φEQ1 and φEQ2. Has been done.
【0089】読み出し時に、ビット線間容量結合に起因
する雑音を低減するために、ビット線を1本おきに基準
電位に保つ(ビット線シールド)。この場合、書き込み
動作はまず、例えばビット線BLjA(j=0,1〜12
7)につながるセルに対して行ってから、次にビット線
BLjA(j=128,129〜255)に接続するセル
に対して書き込みを行う。ここでは、ビット線BLjA
(j=0,1〜127)に書き込まれたデータ(1ペー
ジ目のデータ)をまず読み、次にビット線BLjA(j=
128,129〜255)に書き込まれたデータ(2ペ
ージ目のデータ)を読み出す場合を例にとって本実施例
を説明する。At the time of reading, every other bit line is kept at the reference potential in order to reduce noise caused by capacitive coupling between bit lines (bit line shield). In this case, the write operation is first performed, for example, on the bit line BLjA (j = 0, 1 to 12).
After writing to the cell connected to 7), writing is next performed to the cell connected to the bit line BLjA (j = 128, 129 to 255). Here, the bit line BLjA
The data (the data of the first page) written in (j = 0, 1 to 127) is first read, and then the bit line BLjA (j =
This embodiment will be described by taking as an example the case of reading the data (data of the second page) written in 128, 129 to 255).
【0090】ビット線BLjA(j=0,1〜127)の
データを読み出す場合に、シールドするビット線BLjA
(j=128,129〜255)は基準電位(例えば
1.5V)に保つ。従来のメモリセルアレイでは隣接す
るビット線が同時に選択されて放電するために、シール
ドするビット線の電位は0Vしかできなかった。以下、
1ページ目のデータをビット線に読み出す時とビット線
に読み出されたデータをセンスアンプでセンスする時、
及び2ページ目のデータをビット線に読み出す場合に分
けて、図31のタイミング図を用いて説明する。 <ビット線への1ページ目のデータ読み出し時>図24
のメモリセルアレイでワード線WL21で選択され、ビッ
ト線BLjA(j=0,1〜127)に接続するメモリセ
ルを読み出す際には、まずビット線BLjA(j=0,1
〜127)を1.7Vに、ビット線BLjB(j=12
8,129〜255)を1.5Vにプリチャージし、シ
ールドするビット線BLjA,BLjB(j=128,12
9〜255)は基準電位(例えば1.5V)にプリチャ
ージする。Bit line BLjA to be shielded when reading data from bit line BLjA (j = 0, 1 to 127)
(J = 128, 129 to 255) is kept at the reference potential (for example, 1.5 V). In the conventional memory cell array, adjacent bit lines are simultaneously selected and discharged, so that the potential of the shielded bit line can only be 0V. Less than,
When the data of the first page is read to the bit line and when the data read to the bit line is sensed by the sense amplifier,
And the case of reading the data of the second page to the bit line will be described with reference to the timing chart of FIG. <When reading the first page of data from the bit line> FIG. 24
When reading the memory cell selected by the word line WL21 and connected to the bit line BLjA (j = 0, 1-127) in the memory cell array of FIG. 1, first, the bit line BLjA (j = 0, 1) is read.
~ 127) to 1.7V and bit line BLjB (j = 12)
Bit lines BLjA and BLjB (j = 128, 12) for precharging the cell lines (8, 129 to 255) to 1.5V and shielding them.
9 to 255) are precharged to a reference potential (for example, 1.5 V).
【0091】ビット線プリチャージ後、制御ゲートWL
21は0V、WL22〜WL28は3V、選択ゲートSGS2
は0V、SGD2 ,SGS3 は3Vにする。この場合、
ビット線BLjA(j=0,1〜127)のソース側の選
択MOSトランジスタはオンするが、ビット線BLjA
(j=128,129〜255)のソース側の選択MO
Sトランジスタはオフする。従って、ビット線BLjA
(j=0,1〜127)はワード線WL21によって選択
されるメモリセルのデータが“1”ならば放電するが、
ビット線BLjA(j=128,129〜255)は放電
しない。After precharging the bit line, the control gate WL
21 is 0V, WL22 to WL28 are 3V, and select gate SGS2
Is 0V and SGD2 and SGS3 are 3V. in this case,
The source side selection MOS transistor of the bit line BLjA (j = 0, 1-127) is turned on, but the bit line BLjA
Source side selection MO of (j = 128, 129 to 255)
The S transistor is turned off. Therefore, the bit line BLjA
(J = 0, 1 to 127) is discharged if the data of the memory cell selected by the word line WL21 is "1",
The bit line BLjA (j = 128, 129 to 255) is not discharged.
【0092】ビット線BLjA(j=0,1〜127)が
放電することによって、ビット線間容量結合でビット線
BLjA(j=128,129〜255)の電位が基準電
位から落ちるが、ビット線BLjA(j=0,1〜12
7)が放電している間に、例えばVA2,VB2を基準電位
1.5V、制御信号φPA2 ,φP B2を3Vにすることに
よって、ビット線BLjA,BLjB(j=128,129
〜255)を1.5Vにプリチャージしつづければ、シ
ールドするビット線BLjA,BLjB(j=128,12
9〜255)を基準電位に保つことができる。Although the bit line BLjA (j = 0, 1-127) is discharged, the potential of the bit line BLjA (j = 128, 129-255) drops from the reference potential due to capacitive coupling between bit lines, but BLjA (j = 0, 1-12
7) is being discharged, the bit lines BLjA, BLjB (j = 128,129) are set by setting VA2, VB2 to a reference potential of 1.5V and control signals φPA2, φPB2 to 3V.
(-255) is continuously precharged to 1.5 V, bit lines BLjA and BLjB (j = 128, 12) to be shielded
9 to 255) can be maintained at the reference potential.
【0093】ビット線BLjA(j=0,1〜127)に
セルデータが読み出された後、制御信号φPA2 ,φPB2
が0Vになり、ビット線BLjB(j=0,1〜12
7)、及びビット線BLjA,BLjB(j=128,12
9〜255)はフローティングになる。After the cell data is read to the bit line BLjA (j = 0, 1 to 127), the control signals φPA2 and φPB2 are read.
Becomes 0V, and the bit line BLjB (j = 0, 1-12
7) and bit lines BLjA, BLjB (j = 128, 12
9 to 255) become floating.
【0094】ビット線へのセルデータの読み出し時に
は、シールドするビット線BLjA,BLjB(j=12
8,129〜255)間は制御信号φEQ2 を3Vにする
ことによってイコライズしてもよいし、シールドするビ
ット線BLjAとBLjB(j=128,129〜255)
を接続せずに(イコライズせずに)独立に基準電位1.
5Vにプリチャージしてもよい。 <ビット線に読み出された1ページ目のデータを増幅、
センスする時>ワード線WL21によって選択されたメモ
リセルのデータを反映して、ビット線BLjA(j=0,
1〜127)の電位が決定した後、ビット線の電位を
(実施例2)で説明しているのと同様に、差動式にセン
スする。その際、シールドするビット線BLjA,BLjB
(j=128,129〜255)はフローティング状態
であるが、制御信号φEQ2 を3Vに保つことによってイ
コライズされて同電位(1.5V)になっている。差動
的にセンスすることによってビット線BLjA(j=0,
1〜127)に読み出したセルデータが“0”ならばビ
ット線BLjAは3Vになり、ビット線BLjB(j=0,
1〜127)は0Vになる。従って、図32のようにセ
ンスによってシールドするビット線BLjA(j=12
8,129〜255)は、ビット線BLjA(j=0,1
〜127)との間の容量結合でδだけ基準電位から電位
が持ち上がる。At the time of reading cell data to the bit line, the shielded bit lines BLjA and BLjB (j = 12)
8, 129 to 255), the control signal φEQ2 may be equalized by setting it to 3V, or the shielded bit lines BLjA and BLjB (j = 128, 129 to 255).
Reference potential independently without connecting (without equalizing).
It may be precharged to 5V. <Amplify the first page of data read to the bit line,
When sensing> Reflecting the data of the memory cell selected by the word line WL21, the bit line BLjA (j = 0,
After the potentials (1 to 127) are determined, the potentials of the bit lines are differentially sensed in the same manner as described in (Example 2). At that time, the bit lines BLjA and BLjB to be shielded
Although (j = 128, 129 to 255) is in a floating state, it is equalized to have the same potential (1.5V) by keeping the control signal φEQ2 at 3V. By sensing differentially, bit line BLjA (j = 0,
If the cell data read in 1 to 127) is “0”, the bit line BLjA becomes 3V, and the bit line BLjB (j = 0,
1-127) becomes 0V. Therefore, as shown in FIG. 32, the bit line BLjA (j = 12) is shielded by the sense.
8, 129 to 255) are bit lines BLjA (j = 0, 1).
Up to 127), the potential rises from the reference potential by δ.
【0095】一方、シールドするビット線BLjB(j=
128,129〜255)は、ビット線BLjB(j=
0,1〜127)との間の容量結合で−δだけ基準電位
から電位が下がる。しかし、シールドするビット線BL
jA,BLjB(j=128,129〜255)間はイコラ
イズされているので、ビット線BLjAにかかるビット線
容量結合ノイズδと、ビット線BLjBにかかるビット線
容量結合ノイズ−δが打ち消し合い、その結果シールド
するビット線BLjA,BLjB(j=128,129〜2
55)は基準電位1.5Vに保たれる。ビット線BLjA
(j=0,1〜127)に読み出されたデータが“1”
である場合も同様にビット線BLjA(j=0,1〜12
7),BLjB(j=0,1〜127)間をつなげる(イ
コライズする)ことによって、シールドされるビット線
は基準電位を保つことができる。 <2ページ目のデータを読み出す時>以上で説明したよ
うに、ビット線BLjA(j=0,1〜127)に接続す
るメモリセルのデータを読み出した後では、ビット線B
LjA,BLjB(j=128,129〜255)は既に
1.5Vにプリチャージされている。また、最初に読み
出されたビット線BLjA(j=0,1〜127)及びビ
ット線BLjB(j=0,1〜127)はセンス動作後、
一方が0V、他方が3Vになっているので、次にビット
線BLjA(j=128,129〜255)に接続するデ
ータを読み出す場合には、φEQ1 を3Vにすれば(φE
を3Vにしてもよい)、プリチャージすることなくシー
ルドするビット線BLjA,BLjB(j=0,1〜12
7)を基準電位1.5Vにすることができる。On the other hand, the bit line BLjB (j =
128, 129 to 255) are bit lines BLjB (j =
The capacitive coupling between 0, 1 to 127) lowers the potential from the reference potential by −δ. However, the shielded bit line BL
Since jA and BLjB (j = 128, 129 to 255) are equalized, the bit line capacitive coupling noise δ applied to the bit line BLjA and the bit line capacitive coupling noise −δ applied to the bit line BLjB cancel each other out. As a result, bit lines BLjA, BLjB (j = 128, 129 to 2) to be shielded
55) is kept at the reference potential of 1.5V. Bit line BLjA
The data read to (j = 0, 1 to 127) is “1”
Similarly, the bit line BLjA (j = 0, 1 to 12)
By connecting (equalizing) 7) and BLjB (j = 0, 1-127), the shielded bit line can maintain the reference potential. <When Reading Data of Second Page> As described above, after reading the data of the memory cell connected to the bit line BLjA (j = 0, 1-127), the bit line BjA is read.
LjA and BLjB (j = 128, 129 to 255) have already been precharged to 1.5V. In addition, the bit line BLjA (j = 0, 1-127) and the bit line BLjB (j = 0, 1-127) that are read first are
Since one of them is 0V and the other is 3V, when reading data to be connected to the bit line BLjA (j = 128, 129 to 255) next, if φEQ1 is set to 3V (φE
May be set to 3V), and bit lines BLjA and BLjB (j = 0, 1 to 12) that shield without precharging
7) can be set to the reference potential of 1.5V.
【0096】従って、ビット線BLjA(j=0,1〜1
27)に接続するメモリセルのデータを1ページ分読み
出した後に、ビット線BLjA(j=128,129〜2
55)に接続するメモリセルのデータを読み出す場合に
は、2回目のプリチャージは読み出すビット線BLjA
(128,129〜255)を1.5Vから1.7Vに
するだけでよい。Therefore, the bit line BLjA (j = 0, 1 to 1)
27), after reading the data of the memory cell connected to one page for one page, the bit line BLjA (j = 128, 129-2)
55), when reading the data of the memory cell connected to, the second precharge is the read bit line BLjA
All that is needed is to change (128,129-255) from 1.5V to 1.7V.
【0097】このようにビット線シールドを用いて読み
出しを行う場合、本実施例のメモリセルアレイ及びセン
スアンプを適用すると、シールドするビット線を0V以
外の基準電位に設定することができる。その結果、複数
ページにわたるデータを読み出す際に、プリチャージを
短縮することができ、読み出しを高速化し、消費電力を
低減することができる。When reading is performed using the bit line shield as described above, the bit line to be shielded can be set to a reference potential other than 0 V by applying the memory cell array and the sense amplifier of this embodiment. As a result, pre-charge can be shortened when reading data over a plurality of pages, the reading speed can be increased, and power consumption can be reduced.
【0098】本実施例では、ビット線BLjA,BLjB間
を制御信号φEQ1 ,φEQ2 によってイコライズしている
が制御信号φE1,φE2によってイコライズしてもよい。
図29、図30では制御信号φE1(φE2)で選択される
2つのトランジスタのソースとドレインが接続するノー
ドがVcc/2電位(例えば1.5V)で固定されてい
る。セルデータのビット線への読み出し時は、図29、
図30のままでよいが、ビット線のセンス時は、シール
ドするビット線をフローティングにするので、このノー
ドに接続する端子をフローティング状態にする必要があ
る。Although the bit lines BLjA and BLjB are equalized by the control signals φEQ1 and φEQ2 in the present embodiment, they may be equalized by the control signals φE1 and φE2.
29 and 30, the node connecting the sources and drains of the two transistors selected by the control signal φE1 (φE2) is fixed at Vcc / 2 potential (for example, 1.5 V). When reading the cell data to the bit line, as shown in FIG.
Although it may be the same as that of FIG. 30, when the bit line is sensed, the bit line to be shielded is made floating, so that the terminal connected to this node needs to be made floating.
【0099】本実施例ではビット線BLjA(j=0,1
〜127)に接続するメモリセルのデータを読み出した
後に、ビット線BLjA(j=128,129〜255)
に接続するメモリセルのデータを読み出す場合を例にと
ったが、読み出すビット線は任意性を有する。センスア
ンプSA1に接続するビット線を読み出す後に、センス
アンプSA2に接続するビット線を読み出す場合ならば
どのようなビット線でもよい。また、センスアンプSA
2に接続するビット線を読み出した後に、センスアンプ
SA1に接続するビット線を読み出す場合でもよい。In this embodiment, the bit line BLjA (j = 0, 1
To 127), the bit line BLjA (j = 128, 129 to 255) is read after the data of the memory cell connected to
The case of reading the data of the memory cell connected to is taken as an example, but the bit line to be read is arbitrary. Any bit line may be used as long as the bit line connected to the sense amplifier SA2 is read after the bit line connected to the sense amplifier SA1 is read. In addition, the sense amplifier SA
The bit line connected to the sense amplifier SA1 may be read after reading the bit line connected to 2.
【0100】本発明は、複数のビット線を1つのセンス
アンプで共有した、いわゆる共有センスアンプ方式でも
有効である。本実施例の構成を示すブロック図は図28
である。図33、図34に共有センスアンプ方式を採用
した場合のメモリセルアレイを示した。図35はセンス
アンプSA3である。ビット線BLjA(j=0,1〜1
27)に接続され、ワード線WL20で選択されるメモリ
セルのデータを読み出した後に、ビット線BLjA(j=
128,129〜255)につながりワード線WL21で
選択されるメモリセルのデータを読み出す場合のタイミ
ング図は図36である。読み出し動作はビット線1本に
つきセンスアンプを1個有する上記実施例とほぼ同様で
ある。The present invention is also effective in a so-called shared sense amplifier system in which a plurality of bit lines are shared by one sense amplifier. A block diagram showing the configuration of this embodiment is shown in FIG.
Is. 33 and 34 show a memory cell array when the shared sense amplifier system is adopted. FIG. 35 shows the sense amplifier SA3. Bit line BLjA (j = 0, 1-1
27) and after reading the data of the memory cell selected by the word line WL20, the bit line BLjA (j =
128, 129 to 255) and the timing chart for reading the data of the memory cell selected by the word line WL21 is shown in FIG. The read operation is almost the same as that of the above-mentioned embodiment having one sense amplifier for each bit line.
【0101】本発明を適用できるのはオープビット線配
置のメモリセルアレイに限らない。例えば、図26のよ
うなインバータ型センスアンプを持つ図27のようなシ
ングルエンド型のメモリセル配置にしてもよい。図27
でビット線BLj に接続するメモリセルアレイは図24
のビット線BLjAに接続するメモリセルアレイのように
すればよい。The present invention can be applied not only to the memory cell array having the open bit line arrangement. For example, a single end type memory cell arrangement as shown in FIG. 27 having an inverter type sense amplifier as shown in FIG. 26 may be used. FIG. 27
FIG. 24 shows a memory cell array connected to the bit line BLj with.
The memory cell array may be connected to the bit line BLjA.
【0102】また本実施例では、ビット線にセルのデー
タを読み出した後、読み出したビット線の電位をセンス
する際には、シールドする2本のビット線間を接続して
(イコライズして)基準電位に保っていた。ビット線の
電位をセンスする際には、シールドする2本のビット線
をイコライズせずに、基準電位を与える端子と接続した
ままでもよい。例えば、図19或いは図29のセンスア
ンプに接続するビット線をシールドする(基準電位に保
つ)場合には、φPA1 ,φPB1 を3V、TG1,TG2
を0V、VA1,VB1を基準電位(例えば1.5V)に保
てばよい。 (実施例4)本実施例では、(実施例3)と同様に(課
題3)を解決する例を説明する。Further, in the present embodiment, after the cell data is read to the bit line, when the potential of the read bit line is sensed, two shielded bit lines are connected (equalized). It was kept at the reference potential. When the potential of the bit line is sensed, the two shielded bit lines may not be equalized and may be left connected to the terminal for applying the reference potential. For example, when the bit line connected to the sense amplifier of FIG. 19 or 29 is shielded (maintained at the reference potential), φPA1 and φPB1 are set to 3V, TG1 and TG2 are set.
Is maintained at 0V, and VA1 and VB1 are maintained at the reference potential (for example, 1.5V). (Embodiment 4) In this embodiment, an example of solving (problem 3) as in (embodiment 3) will be described.
【0103】本実施例に係わるNANDセル型EEPR
OMの構成を示すブロック図は(実施例3)と同様に図
28である。1はメモリ手段としてのメモリセルアレイ
であり、オープンビット線方式なので1A,1Bに2分
割されている。本実施例では1ページを256ビットと
する。2はデータ書き込み,読み出しを行うためのラッ
チ手段としてのセンスアンプ回路である。3はワード線
選択を行うロウデコーダ、4はビット線選択を行うカラ
ムデコーダ、5はアドレスバッファ,6はI/Oセンス
アンプ、7はデータ入出力バッファ、8は基板電位制御
回路である。NAND cell type EEPR according to the present embodiment
A block diagram showing the configuration of the OM is FIG. 28 similarly to (Example 3). Reference numeral 1 denotes a memory cell array as a memory means, which is divided into two 1A and 1B because it is an open bit line system. In this embodiment, one page has 256 bits. Reference numeral 2 is a sense amplifier circuit as a latch means for writing and reading data. Reference numeral 3 is a row decoder for selecting a word line, 4 is a column decoder for selecting a bit line, 5 is an address buffer, 6 is an I / O sense amplifier, 7 is a data input / output buffer, and 8 is a substrate potential control circuit.
【0104】メモリセルアレイも(実施例3)と同様で
ある。即ち、メモリセルアレイ1Aは図24と同様、メ
モリセルアレイ1Bは図25と同様である。但し、メモ
リセルアレイ1A,1Bでビット線BLjA,BLjB(j
=0,1〜127)に接続するセンスアンプSA1は図
18でも図29でもよい。同様に、メモリセルアレイ1
A,1Bでビット線BLjA,BLjB(j=128,12
9〜255)に接続するセンスアンプSA2は図19で
も図30でもよい。The memory cell array is similar to that of the third embodiment. That is, the memory cell array 1A is similar to FIG. 24, and the memory cell array 1B is similar to FIG. However, in the memory cell arrays 1A and 1B, the bit lines BLjA and BLjB (j
= 0, 1 to 127), the sense amplifier SA1 connected in FIG. Similarly, the memory cell array 1
Bit lines BLjA and BLjB (j = 128, 12) for A and 1B
9 to 255), the sense amplifier SA2 shown in FIG. 19 or 30 may be used.
【0105】ビット線間容量結合を減らすために読み出
し時にビット線を1本おきに基準電位に保つビット線シ
ールド方式を行った場合、(実施例3)で記したように
書き込み動作は、例えばビット線BLjA(j=0,1〜
127)につながるセルに対して行ってから、ビット線
BLjA(j=128,129〜255)に接続するセル
に書き込みを行う。書き込み動作はまず書き込みを行っ
てから次に、書き込みが十分行われたかを調べるベリフ
ァイリードを行う。そして、十分に書き込まれたセルに
は追加書き込みを行わず、書き込み不十分のセルにのみ
追加書き込みを行う。ここでは、図24のメモリセルア
レイ1Aのビット線BLjA(j=0,1〜127)に接
続し、ワード線WL21で選択されるメモリセルを書き込
む場合を例にとって本実施例を説明する。When the bit line shield method is used in which every other bit line is kept at the reference potential at the time of reading in order to reduce the capacitive coupling between bit lines, the writing operation as described in (Embodiment 3) is Line BLjA (j = 0, 1-
127) and then write to the cells connected to the bit lines BLjA (j = 128, 129 to 255). In the write operation, first, write is performed, and then verify read is performed to check whether the write is sufficiently performed. Then, the additional writing is not performed on the sufficiently written cells, and the additional writing is performed only on the insufficiently written cells. Here, the present embodiment will be described by taking as an example the case of connecting to the bit line BLjA (j = 0, 1 to 127) of the memory cell array 1A of FIG. 24 and writing the memory cell selected by the word line WL21.
【0106】図37はデータ入出力バッファ7からセン
スアンプ2への書き込みデータのデータロード動作を除
く書き込み/書き込みベリファイリード動作を示してい
る。書き込みに先だって、メモリセルアレイは制御ゲー
トを全て0Vとしメモリセルが形成されるp基板(又は
p型ウエルとn基板)を高電圧Vpp(20V程度)とし
て一括してデータ消去される。書き込みデータがデータ
入出力バッファ7から入出力線I/O,I/O’を介し
てCMOSフリップフロップFFにラッチされた後、ま
ず制御信号φPA1 ,φPA2 ,φPB1 ,φPB2 が3Vにな
り、全てのビット線がリセットされる。FIG. 37 shows the write / write verify read operation except the data load operation of the write data from the data input / output buffer 7 to the sense amplifier 2. Prior to writing, all the control gates of the memory cell array are set to 0V, and the p-substrate (or p-type well and n-substrate) on which the memory cells are formed are collectively erased as a high voltage Vpp (about 20V). After the write data is latched from the data input / output buffer 7 to the CMOS flip-flop FF via the input / output lines I / O and I / O ′, first, the control signals φPA1, φPA2, φPB1 and φPB2 become 3V, and all Bit line is reset.
【0107】この後、ビット線BLjA(j=0,1〜1
27)とセンスアンプを接続するトランスファゲート制
御信号TGA1,VSWが中間電位(10V程度)になる
と、ビット線BLjA(j=0,1〜127)はデータに
応じて“1”の時には中間電位、“0”の時には0Vと
なる。ビット線BLjA(j=128,129〜255)
は書き込みを行わないので、端子VA2から中間電位に充
電される。そして、ロウデコーダ3によりワード線WL
21が選択された時には、WL21がVpp、WL22〜WL2
8、SGD2 が中間電位、SGS2 ,SGS3 が0Vに
なる。After that, the bit line BLjA (j = 0, 1 to 1)
27) and the transfer gate control signals TGA1 and VSW that connect the sense amplifier to the intermediate potential (about 10 V), the bit line BLjA (j = 0, 1-127) has the intermediate potential when it is "1" according to the data, When it is "0", it becomes 0V. Bit line BLjA (j = 128,129-255)
Is not written, the terminal VA2 is charged to an intermediate potential. Then, the row decoder 3 causes the word line WL.
When 21 is selected, WL21 is Vpp, WL22 to WL2
8, SGD2 becomes an intermediate potential, and SGS2, SGS3 become 0V.
【0108】一定時間(〜20μs)の後に、制御ゲー
ト,選択ゲートが0Vにリセットされた後、トランスフ
ァゲート制御信号TGA1は0Vになり、ビット線BLjA
(j=0,1〜127)とセンスアンプが切り離され
る。その後、制御信号φPA1 が3Vになり、ビット線B
LjA(j=0,1〜127)は0Vにリセットされる。
VSWも3Vになる。なお、この間もビット線BLjA(j
=128,129〜255)は中間電位にプリチャージ
されたままである。After the control gate and the select gate are reset to 0V after a fixed time (up to 20 μs), the transfer gate control signal TGA1 becomes 0V and the bit line BLjA
The sense amplifier is disconnected from (j = 0, 1-127). After that, the control signal φPA1 becomes 3V, and the bit line B
LjA (j = 0, 1-127) is reset to 0V.
VSW also becomes 3V. During this period, the bit line BLjA (j
= 128,129-255) remains precharged to the intermediate potential.
【0109】次に、ベリファイリード動作となる。ま
ず、φPA1 ,φPB1 が3Vになり、ビット線BLjA(j
=0,1〜127)が1.7Vに、ビット線BLjB(j
=0,1〜127)が1.5Vに充電され、その後φPA
1 ,φPB1 が0Vになりビット線BLjA,BLjB(j=
0,1〜127)はフローティング状態になる。次に、
制御ゲートWL21に例えば0.5Vを印加し、ワード線
WL22〜WL28は3V、選択ゲートSGD2 ,SGS3
は3V、SGS2 は0Vにする。通常の読み出しでは、
メモリセルのしきい値が0V以上でれば“0”と読まれ
るが、ベリファイリードでは0.5V以上でないと、
“0”と読まれない。Next, the verify read operation is performed. First, φPA1 and φPB1 are set to 3V, and the bit line BLjA (j
= 0, 1 to 127) to 1.7V, and the bit line BLjB (j
= 0,1 to 127) is charged to 1.5V, then φPA
1, φPB1 becomes 0V, and bit lines BLjA, BLjB (j =
0, 1 to 127) are in a floating state. next,
For example, 0.5V is applied to the control gate WL21, 3V is applied to the word lines WL22 to WL28, and the selection gates SGD2 and SGS3 are applied.
Is 3V and SGS2 is 0V. In normal reading,
If the threshold voltage of the memory cell is 0 V or more, it is read as "0", but if it is not 0.5 V or more in verify read,
Not read as "0".
【0110】ビット線放電後、ベリファイ信号φAVが3
Vになり、ビット線BLjA(j=0,1〜127)が
“1”書き込みした場合には、3V近くに充電される。
ここで、ベリファイ信号によって行われるプリチャージ
の電圧レベルはビット線BLjB(j=0,1〜127)
のプリチャージ電圧1.5V以上であればよい。その
後、イコライズ信号φE が3Vになり、センスアンプが
リセットされる。そして、トランスファゲート制御信号
TGA1,TGB1が3Vになってビット線BLjA(j=
0,1〜127)のデータが読み出される。読み出され
たデータはセンスアンプにラッチされ、次の再書き込み
のデータとなる。After the bit line discharge, the verify signal φAV becomes 3
When V becomes V and the bit line BLjA (j = 0, 1 to 127) is written with "1", it is charged to near 3V.
Here, the voltage level of the precharge performed by the verify signal is the bit line BLjB (j = 0, 1-127).
It suffices that the precharge voltage is 1.5 V or more. After that, the equalize signal φE becomes 3V, and the sense amplifier is reset. Then, the transfer gate control signals TGA1 and TGB1 become 3V, and the bit line BLjA (j =
The data of 0, 1 to 127) are read. The read data is latched by the sense amplifier and becomes the data for the next rewrite.
【0111】ベリファイリードの間、ビット線BLjA
(j=128,129〜255)は放電されず、中間電
位を保つのでビット線BLjA(j=0,1〜127)の
ベリファイリード時にはシールド線となってビット線間
結合容量雑音を低減させる。During verify read, bit line BLjA
Since (j = 128, 129 to 255) is not discharged and maintains an intermediate potential, it serves as a shield line at the time of verify read of the bit line BLjA (j = 0, 1 to 127) to reduce bit line coupling capacitance noise.
【0112】ビット線BLjA(j=0,1〜127)を
再書き込みする時には、ビット線BLjA(j=128,
129〜255)は既に中間電位にプリチャージされて
いるので再び充電する必要はなく、充電時間を省略でき
る。また、中間電位を充電する昇圧回路は、昇圧しはじ
める際に電力を多く消費するので、本実施例によれば書
き込み時の消費電力を減少できる。When the bit line BLjA (j = 0, 1 to 127) is rewritten, the bit line BLjA (j = 128,
Nos. 129 to 255) are already precharged to the intermediate potential, so that they do not need to be charged again and the charging time can be omitted. Further, since the booster circuit for charging the intermediate potential consumes a large amount of power when starting boosting, according to the present embodiment, the power consumption during writing can be reduced.
【0113】本実施例ではベリファイリード時、非選択
ビット線BLjA(j=128,129〜255)を中間
電位に充電し続けているが、例えばφPA2 を0Vにする
ことによって非選択ビット線を中間電位でフローティン
グ状態にしてもよい。In this embodiment, at the time of verify read, the unselected bit lines BLjA (j = 128, 129 to 255) are continuously charged to the intermediate potential. For example, by setting φPA2 to 0V, the unselected bit lines are intermediately charged. You may make it a floating state by an electric potential.
【0114】本実施例も複数のビット線を1つのセンス
アンプで共有したいわゆる共有センスアンプ方式でも有
効である。図33、図34は共有センスアンプ方式を採
用した場合のメモリセルアレイである。共有センスアン
プ方式を採用した場合のNANDセル型EEPROMの
構成を示すブロック図も(実施例3)と同様に図28で
ある。共有センスアンプ方式を採用した場合のセンスア
ンプSA3が図35である。共有センスアンプ方式を採
用した場合のタイミング図は、図37とほぼ同じであ
る。This embodiment is also effective in a so-called shared sense amplifier system in which a plurality of bit lines are shared by one sense amplifier. 33 and 34 are memory cell arrays when the shared sense amplifier method is adopted. A block diagram showing the configuration of the NAND cell type EEPROM when the shared sense amplifier system is adopted is also FIG. 28 similarly to (Example 3). FIG. 35 shows the sense amplifier SA3 when the shared sense amplifier system is adopted. The timing diagram when the shared sense amplifier method is adopted is almost the same as that in FIG.
【0115】本発明を適用できるのはオープビット線配
置のメモリセルアレイに限らない。例えば、図26のよ
うなインバータ型センスアンプを持つ図27のようなシ
ングルエンド型のメモリセル配置にしてもよい。図27
でビット線BLj に接続するメモリセルアレイは、図2
4のビット線BLjAに接続するメモリセルアレイのよう
にすればよい。The present invention can be applied not only to the memory cell array having the open bit line arrangement. For example, a single end type memory cell arrangement as shown in FIG. 27 having an inverter type sense amplifier as shown in FIG. 26 may be used. FIG. 27
The memory cell array connected to the bit line BLj with is shown in FIG.
The memory cell array may be connected to the 4th bit line BLjA.
【0116】本発明は図38のようなフォールディッド
ビット線方式にも適用できる。センスアンプに接続する
2本のビット線のうちの1本(例えば図38のBL0 )
につながるメモリセルに書き込みを行っている間、他方
のビット線BL1 はトランスファゲート制御信号TG2
を0Vにし、端子VB から中間電位(10V程度)に充
電しつづければよい。書き込みを行ったビット線BL0
につながるメモリセルのベリファイリードを行っている
間は、ビット線BL1 は中間電位に保つので、ビット線
BL0 につながるメモリセルのベリファイリードは差動
的に行えない。しかし、例えば通常の読み出しは(実施
例1)で説明したようにフォールデッド・ビット線方式
で差動的に行い、ベリファイリード時には[従来の技
術]でも述べたようにシングルエンド型つまり、センス
アンプのフリップフロップを構成する2個のインバータ
の一方を不活性にし、図26のようにビット線の電位が
インバータの回路しきい値よりも大きいか否かによって
読み出したデータが“0”であるか“1”であるかを判
定してもよい。The present invention can also be applied to the folded bit line system as shown in FIG. One of the two bit lines connected to the sense amplifier (eg BL0 in FIG. 38)
The other bit line BL1 is transferred to the transfer gate control signal TG2 while the memory cell connected to
Is set to 0 V and the terminal VB is continuously charged to an intermediate potential (about 10 V). The written bit line BL0
Since the bit line BL1 is kept at the intermediate potential during the verify read of the memory cell connected to the bit line, the verify read of the memory cell connected to the bit line BL0 cannot be performed differentially. However, for example, normal read is differentially performed by the folded bit line method as described in (Embodiment 1), and at the time of verify read, as described in [Prior Art], the single-ended type, that is, the sense amplifier is used. Whether one of the two inverters forming the flip-flop is inactive, and whether the read data is “0” depending on whether the potential of the bit line is higher than the circuit threshold value of the inverter as shown in FIG. You may judge whether it is "1".
【0117】[0117]
【発明の効果】以上述べてきたように本発明による不揮
発性半導体記憶装置では、チップ面積を増加させること
なくフォールデッド・ビット線方式を実現でき、その結
果高速なランダムリードが可能になる。また本発明によ
れば、チップ面積を増加させることなくワード線の切り
替え時に発生する無駄時間を無くして高速にページリー
ド動作を行うことが可能になる。更に本発明によると、
従来のセルアレイを用いてオープンビット線方式、シン
グルエンド方式にビット線シールドを適用した場合に生
じる問題点、即ち複数のページにわたるデータを読み出
し、書き込む場合の消費電力の増加、読み出し,書き込
み時間の増加を減少させることができる。As described above, in the nonvolatile semiconductor memory device according to the present invention, the folded bit line system can be realized without increasing the chip area, and as a result, high speed random read becomes possible. Further, according to the present invention, it is possible to perform the page read operation at high speed without increasing the chip area, eliminating the dead time generated when switching the word lines. Further according to the invention,
Problems that occur when the bit line shield is applied to the open bit line system and the single end system using the conventional cell array, that is, increase in power consumption when reading and writing data over multiple pages, and increase in read and write time Can be reduced.
【図1】第1の実施例に係わるNANDセル型EEPR
OMの構成を示すブロック図。FIG. 1 is a NAND cell type EEPR according to a first embodiment.
The block diagram which shows the structure of OM.
【図2】第1の実施例のメモリセルアレイの構成を示す
図。FIG. 2 is a diagram showing a configuration of a memory cell array of the first embodiment.
【図3】第1の実施例のメモリセルアレイの構成を示す
図。FIG. 3 is a diagram showing a configuration of a memory cell array of the first embodiment.
【図4】本発明によるNANDセルの一例を示すパター
ン平面図。FIG. 4 is a pattern plan view showing an example of a NAND cell according to the present invention.
【図5】第1の実施例のデータ読み出し動作を説明する
ためのタイミング図。FIG. 5 is a timing chart for explaining a data read operation of the first embodiment.
【図6】第1のセンスアンプ回路の回路図。FIG. 6 is a circuit diagram of a first sense amplifier circuit.
【図7】第1の実施例のデータ読み出し動作を説明する
ためのタイミング図。FIG. 7 is a timing chart for explaining a data read operation of the first embodiment.
【図8】第1の実施例のデータ読み出し動作を説明する
ためのタイミング図。FIG. 8 is a timing chart for explaining a data read operation of the first embodiment.
【図9】第1の実施例のセンスアンプ回路の回路図。FIG. 9 is a circuit diagram of the sense amplifier circuit according to the first embodiment.
【図10】第1の実施例のセンスアンプ回路の回路図。FIG. 10 is a circuit diagram of a sense amplifier circuit according to the first embodiment.
【図11】第1の実施例のセンスアンプ回路の回路図。FIG. 11 is a circuit diagram of the sense amplifier circuit according to the first embodiment.
【図12】ツイスティッド・ビット線方式の構成を示す
図。FIG. 12 is a diagram showing a configuration of a twisted bit line system.
【図13】ツイスティッド・ビット線方式の構成を示す
図。FIG. 13 is a diagram showing a configuration of a twisted bit line system.
【図14】第1の実施例のメモリセルアレイの構成を示
す図。FIG. 14 is a diagram showing a configuration of a memory cell array of the first embodiment.
【図15】第2の実施例に係わるNAND型EEPRO
Mの構成を示すブロック図。FIG. 15 is a NAND-type EEPRO according to the second embodiment.
The block diagram which shows the structure of M.
【図16】第2の実施例に係わるメモリセルアレイの構
成を示す図。FIG. 16 is a diagram showing a configuration of a memory cell array according to a second embodiment.
【図17】第2の実施例に係わるメモリセルアレイの構
成を示す図。FIG. 17 is a diagram showing a configuration of a memory cell array according to a second embodiment.
【図18】第2の実施例のセンスアンプ回路の回路図。FIG. 18 is a circuit diagram of a sense amplifier circuit according to a second embodiment.
【図19】第2の実施例のセンスアンプ回路の回路図。FIG. 19 is a circuit diagram of a sense amplifier circuit according to a second embodiment.
【図20】第2の実施例の動作を説明するためのタイミ
ング図。FIG. 20 is a timing chart for explaining the operation of the second embodiment.
【図21】第2の実施例の動作を説明するためのタイミ
ング図。FIG. 21 is a timing chart for explaining the operation of the second embodiment.
【図22】第2の実施例の動作を説明するためのタイミ
ング図。FIG. 22 is a timing chart for explaining the operation of the second embodiment.
【図23】第2の実施例の動作を説明するためのタイミ
ング図。FIG. 23 is a timing chart for explaining the operation of the second embodiment.
【図24】第2の実施例のメモリセルアレイの構成を示
す図。FIG. 24 is a diagram showing a configuration of a memory cell array according to a second embodiment.
【図25】第2の実施例のメモリセルアレイの構成を示
す図。FIG. 25 is a diagram showing a configuration of a memory cell array according to a second embodiment.
【図26】インバータ型センスアンプ回路の回路図。FIG. 26 is a circuit diagram of an inverter type sense amplifier circuit.
【図27】シングルエンド型メモリセルアレイとセンス
アンプの構成図。FIG. 27 is a configuration diagram of a single-end type memory cell array and a sense amplifier.
【図28】第3の実施例に係わるNAND型EEPRO
Mの構成を示すブロック図。FIG. 28 is a NAND-type EEPRO according to the third embodiment.
The block diagram which shows the structure of M.
【図29】第3の実施例のセンスアンプ回路の回路図。FIG. 29 is a circuit diagram of a sense amplifier circuit according to a third embodiment.
【図30】第3の実施例のセンスアンプ回路の回路図。FIG. 30 is a circuit diagram of a sense amplifier circuit according to a third embodiment.
【図31】第3の実施例の動作を説明するためのタイミ
ング図。FIG. 31 is a timing chart for explaining the operation of the third embodiment.
【図32】ビット線電位を増幅する際に、ビット線間容
量結合によって隣接するビット線に与えるノイズを示す
図。FIG. 32 is a diagram showing noise applied to an adjacent bit line due to capacitive coupling between bit lines when the bit line potential is amplified.
【図33】共有センスアンプ方式のメモリセルアレイの
構成を示す図。FIG. 33 is a diagram showing the configuration of a shared sense amplifier type memory cell array.
【図34】共有センスアンプ方式のメモリセルアレイの
構成を示す図。FIG. 34 is a diagram showing a configuration of a shared sense amplifier type memory cell array.
【図35】共有センスアンプ方式のセンスアンプ回路の
回路図。FIG. 35 is a circuit diagram of a shared sense amplifier type sense amplifier circuit.
【図36】第3の実施例の動作を説明するためのタイミ
ング図。FIG. 36 is a timing chart for explaining the operation of the third embodiment.
【図37】第4の実施例の動作を説明するためのタイミ
ング図。FIG. 37 is a timing chart for explaining the operation of the fourth embodiment.
【図38】第4の実施例におけるフォールデッド・ビッ
ト線方式のセンスアンプ回路の回路図。FIG. 38 is a circuit diagram of a folded bit line type sense amplifier circuit according to a fourth embodiment.
【図39】従来のNANDセル型EEPROMのメモリ
セルアレイの構成を示す図。FIG. 39 is a diagram showing a configuration of a memory cell array of a conventional NAND cell type EEPROM.
1…メモリセルアレイ 2…センスアンプ兼ラッチ回路 3…ロウデコーダ 4…カラムデコーダ 5…アドレスバッファ 6…I/Oセンスアンプ 7…データ入出力バッファ 8…基板電位制御回路 1 ... Memory cell array 2 ... Sense amplifier / latch circuit 3 ... Row decoder 4 ... Column decoder 5 ... Address buffer 6 ... I / O sense amplifier 7 ... Data input / output buffer 8 ... Substrate potential control circuit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/115 // H01L 21/8247 29/788 29/792 H01L 27/10 434 29/78 371 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical display location H01L 27/115 // H01L 21/8247 29/788 29/792 H01L 27/10 434 29/78 371
Claims (19)
構成される不揮発性メモリ部と、この不揮発性メモリ部
と第1の信号線を導通させる第1の選択MOSトランジ
スタと、から構成されるメモリセルユニットがマトリク
ス状に配置されたメモリセルアレイを有する半導体記憶
装置において、 ワード線を共有する複数のメモリセルユニットから構成
されるユニットブロック内で、第1の選択MOSトラン
ジスタのゲート電極を共有するメモリセルユニットが選
択ユニット群を構成し、 1つのユニットブロック内で複数の選択ユニット群が存
在することを特徴とする半導体記憶装置。1. A non-volatile memory section composed of one or a plurality of non-volatile memory cells, and a first selection MOS transistor for electrically connecting the non-volatile memory section and a first signal line. In a semiconductor memory device having a memory cell array in which memory cell units arranged in a matrix form, a gate electrode of a first selection MOS transistor is shared in a unit block composed of a plurality of memory cell units sharing a word line. The semiconductor memory device is characterized in that the selected memory cell unit constitutes a selected unit group, and a plurality of selected unit groups exist in one unit block.
メモリ部と第2の信号線を導通させる第2の選択MOS
トランジスタを備えたことを特徴とする請求項1記載の
半導体記憶装置。2. The memory cell unit includes a second selection MOS for electrically connecting the non-volatile memory section and a second signal line.
The semiconductor memory device according to claim 1, further comprising a transistor.
OSトランジスタが第1のゲート電極を共有する第1の
メモリセルユニットが第1の選択ユニット群を構成し、
第1の選択MOSトランジスタが第2のゲート電極を共
有する第2のメモリセルユニットが第2の選択ユニット
群を構成し、 第1のメモリセルユニット内の不揮発性メモリ部を読み
出す時には、第1のゲート電極を共有する第1の選択M
OSトランジスタを非導通状態とし、第2のゲート電極
を共有する第1の選択MOSトランジスタは導通状態と
し、 第2のメモリセルユニットの不揮発性メモリ部を読み出
す時には、第2のゲート電極を共有する第1の選択MO
Sトランジスタは導通状態とし、第1のゲート電極を共
有する第1の選択MOSトランジスタは非導通状態とす
るように、 第1の選択MOSトランジスタに読み出し選択ゲート電
圧を印加する手段を備えたことを特徴とする請求項1記
載の半導体記憶装置。3. A first selection M in the unit block
The first memory cell unit in which the OS transistor shares the first gate electrode constitutes a first selection unit group,
The second memory cell unit in which the first selection MOS transistor shares the second gate electrode constitutes a second selection unit group, and when the nonvolatile memory unit in the first memory cell unit is read, First selection M sharing the gate electrodes of the
The OS transistor is turned off, the first selection MOS transistor sharing the second gate electrode is turned on, and the second gate electrode is shared when reading the nonvolatile memory portion of the second memory cell unit. First choice MO
A means for applying a read selection gate voltage to the first selection MOS transistor is provided so that the S transistor is rendered conductive and the first selection MOS transistor sharing the first gate electrode is rendered non-conductive. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is a semiconductor memory device.
ジスタが第1のゲート電極を共有する第1のメモリセル
ユニットが第1の選択ユニット群を構成し、第1の選択
MOSトランジスタが第2のゲート電極を共有する第2
のメモリセルユニットが第2の選択ユニット群を構成
し、 第2のユニットブロック内で、第1の選択MOSトラン
ジスタが第1のゲート電極を共有する第3のメモリセル
ユニットが第3の選択ユニット群を構成し、第1の選択
MOSトランジスタが第2のゲート電極を共有する第4
のメモリセルユニットが第4の選択ユニット群を構成す
ることを特徴とする請求項1記載の半導体記憶装置。4. A first selection unit group of a plurality of the unit blocks, wherein a first memory cell unit in which a first selection MOS transistor shares a first gate electrode in a first unit block is a first selection unit group. And a first selection MOS transistor shares a second gate electrode with a second
Memory cell unit constitutes a second selection unit group, and the third memory cell unit in which the first selection MOS transistor shares the first gate electrode in the second unit block is the third selection unit. A fourth group forming a group, in which the first selection MOS transistor shares the second gate electrode
2. The semiconductor memory device according to claim 1, wherein the memory cell unit of FIG. 4 constitutes a fourth selection unit group.
セルユニットが交互に配設され、第3のメモリセルユニ
ットと第4のメモリセルユニットが交互に配設され、 第1のメモリセルユニットと第4のメモリセルユニット
が第1の信号線を共有し、第2のメモリセルユニットと
第3のメモリセルユニットが第1の信号線を共有するこ
とを特徴とする請求項4記載の半導体記憶装置。5. A first memory cell unit and a second memory cell unit are arranged alternately, and a third memory cell unit and a fourth memory cell unit are arranged alternately. 5. The unit and the fourth memory cell unit share the first signal line, and the second memory cell unit and the third memory cell unit share the first signal line. Semiconductor memory device.
揮発性メモリ部を読み出す時には、第1のゲート電極を
共有する第1の選択MOSトランジスタを導通状態と
し、第2のゲート電極を共有する第1の選択MOSトラ
ンジスタを非導通状態とし、 第2又は第4のメモリセルユニットの不揮発性メモリ部
を読み出す時には、第2のゲート電極を共有する第1の
選択MOSトランジスタを導通状態とし、第1のゲート
電極を共有する第1の選択MOSトランジスタを非導通
状態とするように、 第1の選択MOSトランジスタに読み出し選択ゲート電
圧を印加する手段を備えたことを特徴とする請求項4記
載の半導体記憶装置。6. When reading a non-volatile memory section in a first or third memory cell unit, a first selection MOS transistor sharing a first gate electrode is made conductive and a second gate electrode is shared. The first selection MOS transistor is turned off, and the first selection MOS transistor sharing the second gate electrode is turned on when the nonvolatile memory portion of the second or fourth memory cell unit is read. 5. A means for applying a read selection gate voltage to the first selection MOS transistor so as to bring the first selection MOS transistor sharing the first gate electrode into a non-conducting state. Semiconductor memory device.
ニット群のうち、一方の選択ユニット群中の不揮発性メ
モリ部に記憶されているデータをビット線に読み出す際
に、他方の選択ユニット群が接続されるビット線を非選
択読み出しビット線電位に保ち、各々のビット線電位の
差を差動的に検知増幅することを特徴とする請求項3記
載の半導体記憶装置。7. When the data stored in the non-volatile memory portion in one of the selected unit groups of the two selected unit groups in the same unit block is read to the bit line, the other selected unit group is 4. The semiconductor memory device according to claim 3, wherein the connected bit lines are kept at a non-selected read bit line potential, and the difference between the bit line potentials is differentially detected and amplified.
OSトランジスタが第1のゲート電極を共有する第1の
メモリセルユニットが第1の選択ユニット群を構成し、
第1の選択MOSトランジスタが第2のゲート電極を共
有する第2のメモリセルユニットが第2の選択ユニット
群を構成し、 同一のユニットブロック内の2つのメモリセルユニット
のうち、一方のメモリセルユニット中の不揮発性メモリ
部に記憶されているデータをランダムリードする間に、
他方のメモリセルユニット中の不揮発性メモリ部に記憶
されているデータをページリードするタイミング手段を
有することを特徴とする請求項1記載の半導体記憶装
置。8. A first selection M in the unit block.
The first memory cell unit in which the OS transistor shares the first gate electrode constitutes a first selection unit group,
The second memory cell unit in which the first selection MOS transistor shares the second gate electrode constitutes a second selection unit group, and one of the two memory cell units in the same unit block is While randomly reading the data stored in the non-volatile memory part in the unit,
2. The semiconductor memory device according to claim 1, further comprising timing means for page-reading the data stored in the non-volatile memory section in the other memory cell unit.
OSトランジスタが第1のゲート電極を共有する第1の
メモリセルユニットが第1の選択ユニット群を構成し、
第1の選択MOSトランジスタが第2のゲート電極を共
有する第2のメモリセルユニットが第2の選択ユニット
群を構成し、 同一のユニットブロック内の2つの選択ユニット群のう
ち、一方の選択ユニット群中の不揮発性メモリ部に書き
込み及び書き込みが十分であるか調べるベリファイ動作
を行う際に、或いは書き込み,書き込みベリファイ,再
書き込み,書き込みベリファイ動作を通じて、他方の選
択ユニット群が接続されるビット線を定電位に保つこと
を特徴とする請求項1記載の半導体記憶装置。9. A first selection M in the unit block.
The first memory cell unit in which the OS transistor shares the first gate electrode constitutes a first selection unit group,
The second memory cell unit in which the first selection MOS transistor shares the second gate electrode constitutes a second selection unit group, and one of the two selection unit groups in the same unit block is selected. When performing a verify operation to check whether writing and writing are sufficient in the nonvolatile memory unit in the group, or through a write, write verify, rewrite, and write verify operation, the bit line to which the other selected unit group is connected is selected. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is kept at a constant potential.
ビット線に接続するメモリセルを読み出し又は書き込み
を行う間に、メモリセルアレイ中の残りのビット線のう
ちの、複数本のビット線から構成されるビット線群内
で、ビット線間を接続したり、遮断したりする手段を有
することを特徴とする半導体記憶装置。10. A configuration comprising a plurality of bit lines among the remaining bit lines in the memory cell array while reading or writing a memory cell connected to one or more bit lines in the memory cell array. A semiconductor memory device having means for connecting and disconnecting bit lines in a group of bit lines to be connected.
に接続されるビット線対で構成されることを特徴とする
請求項10に記載の半導体記憶装置。11. The semiconductor memory device according to claim 10, wherein said bit line group is formed of bit line pairs connected to the same sense amplifier circuit.
ンプ回路に接続し、前記センスアンプ回路が、前記セン
スアンプ回路に接続するビット線の間に配設されるオー
プンビット線方式の前記メモリセルアレイであることを
特徴とする請求項11記載の半導体記憶装置。12. An open bit line type memory in which a plurality of bit lines are connected to the same sense amplifier circuit, and the sense amplifier circuit is arranged between bit lines connected to the sense amplifier circuit. The semiconductor memory device according to claim 11, which is a cell array.
セルアレイで、第1のビット線対と第2のビット線対が
センスアンプを共有し、第1のビット線対に接続するメ
モリセルを読み出し又は書き込みを行う際に、第2のビ
ット線対を構成するビット線間を接続する手段を有する
ことを特徴とする請求項12記載の半導体記憶装置。13. In the memory cell array of the open bit line system, a first bit line pair and a second bit line pair share a sense amplifier, and a memory cell connected to the first bit line pair is read or 13. The semiconductor memory device according to claim 12, further comprising means for connecting between the bit lines forming the second bit line pair when writing is performed.
個の不揮発性メモリセルから構成される不揮発性メモリ
部と、この不揮発性メモリ部と第1の信号線を導通させ
る第1の選択MOSトランジスタと、から構成されるメ
モリセルユニットをマトリクス状に配置して構成され、 ワード線を共有する複数のメモリセルユニットから構成
されるユニットブロック内で、第1の選択MOSトラン
ジスタのゲート電極を共有するメモリセルユニットが選
択ユニット群を構成し、1つのユニットブロック内で複
数の選択ユニット群が存在することを特徴とする請求項
10記載の半導体記憶装置。14. The memory cell array comprises a non-volatile memory section composed of one or a plurality of non-volatile memory cells, and a first selection MOS transistor for electrically connecting the non-volatile memory section and the first signal line. And a memory cell unit arranged in a matrix, the gate electrode of the first selection MOS transistor is shared in a unit block composed of a plurality of memory cell units sharing a word line. 11. The semiconductor memory device according to claim 10, wherein the memory cell unit constitutes a selected unit group, and a plurality of selected unit groups exist in one unit block.
メモリ部と第2の信号線を導通させる第2の選択MOS
トランジスタを備えたことを特徴とする請求項14記載
の半導体記憶装置。15. The memory cell array includes a second selection MOS for electrically connecting the non-volatile memory section and a second signal line.
15. The semiconductor memory device according to claim 14, further comprising a transistor.
ジスタが第1のゲート電極を共有する第1のメモリセル
ユニットが第1の選択ユニット群を構成し、第1の選択
MOSトランジスタが第2のゲート電極を共有する第2
のメモリセルユニットが第2の選択ユニット群を構成
し、 第2のユニットブロック内で、第1の選択MOSトラン
ジスタが第1のゲート電極を共有する第3のメモリセル
ユニットが第3の選択ユニット群を構成し、第1の選択
MOSトランジスタの第2のゲート電極を共有する第4
のメモリセルユニットが第4の選択ユニット群を構成す
ることを特徴とする請求項14又は15に記載の半導体
記憶装置。16. A first selection unit group of a plurality of the unit blocks, wherein a first memory cell unit in which a first selection MOS transistor shares a first gate electrode in a first unit block is a first selection unit group. And a first selection MOS transistor shares a second gate electrode with a second
Memory cell unit constitutes a second selection unit group, and the third memory cell unit in which the first selection MOS transistor shares the first gate electrode in the second unit block is the third selection unit. A fourth group forming a group and sharing the second gate electrode of the first selection MOS transistor
16. The semiconductor memory device according to claim 14, wherein the memory cell unit of 4 constitutes a fourth selection unit group.
リセルユニットが交互に配設され、第3のメモリセルユ
ニットと第4のメモリセルユニットが交互に配設され、 第1のメモリセルユニットと第4のメモリセルユニット
が第1の信号線を共有し、第2のメモリセルユニットと
第3のメモリセルユニットが第1の信号線を共有するこ
とを特徴とする請求項16記載の半導体記憶装置。17. A first memory cell unit and a second memory cell unit are arranged alternately, and a third memory cell unit and a fourth memory cell unit are arranged alternately. 17. The unit and the fourth memory cell unit share the first signal line, and the second memory cell unit and the third memory cell unit share the first signal line. Semiconductor memory device.
ルユニットが、第1の信号線を共有することを特徴とす
る請求項1又は14に記載の半導体記憶装置。18. The semiconductor memory device according to claim 1, wherein the memory cell units in the unit block share a first signal line.
リセルユニットと、第3のメモリセルユニットと、第4
のメモリセルユニットが、第1の信号線を共有すること
を特徴とする請求項4又は16に記載の半導体記憶装
置。19. A first memory cell unit, a second memory cell unit, a third memory cell unit, and a fourth memory cell unit.
17. The semiconductor memory device according to claim 4, wherein the memory cell unit of 1 shares the first signal line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21949794A JPH0863980A (en) | 1994-08-22 | 1994-08-22 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21949794A JPH0863980A (en) | 1994-08-22 | 1994-08-22 | Semiconductor memory |
Publications (1)
Publication Number | Publication Date |
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JPH0863980A true JPH0863980A (en) | 1996-03-08 |
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---|---|---|---|
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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1994
- 1994-08-22 JP JP21949794A patent/JPH0863980A/en active Pending
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