JPH0845285A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPH0845285A JPH0845285A JP17672894A JP17672894A JPH0845285A JP H0845285 A JPH0845285 A JP H0845285A JP 17672894 A JP17672894 A JP 17672894A JP 17672894 A JP17672894 A JP 17672894A JP H0845285 A JPH0845285 A JP H0845285A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にページ読み出し動作の改良をはかった半導体記
憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device with an improved page read operation.
【０００２】[0002]
【従来の技術】電気的書き替え可能とした不揮発性半導
体装置（ＥＥＰＲＯＭ）の中で高集積化可能なものとし
て、ＮＡＮＤセル型ＥＥＰＲＯＭが知られている。この
装置では、一つのメモリセルは基板上に絶縁膜を介して
浮遊ゲートと制御ゲートを積層したＦＥＴＭＯＳ構造を
有し、複数個のメモリセルが隣接するもの同士でそのソ
ース・ドレインを共有する形で直列接続されてＮＡＮＤ
セルを構成している。2. Description of the Related Art Among electrically rewritable non-volatile semiconductor devices (EEPROMs), a NAND cell type EEPROM is known as one that can be highly integrated. In this device, one memory cell has a FETMOS structure in which a floating gate and a control gate are stacked on a substrate via an insulating film, and a plurality of memory cells adjacent to each other share the source / drain thereof. Connected in series with NAND
Make up a cell.
【０００３】ＮＡＮＤセルの一端側ドレインは選択ゲー
トを介してビット線に接続され、他端側ソースはやはり
選択ゲートを介して共通ソース線に接続される。メモリ
セルの制御ゲートは、行方向に連続的に接続されてワー
ド線となる。通常、同一ワード線につながるメモリセル
の集合を１ページと呼び、１組のドレイン側及びソース
側の選択ゲートによって挟まれたページの集合を１ＮＡ
ＮＤブロック又は単に１ブロックと呼ぶ。メモリセルア
レイは通常、ｎ型半導体基板に形成されたｐ型ウエル内
に形成される。The drain on one end side of the NAND cell is connected to the bit line via the select gate, and the source on the other end side is also connected to the common source line via the select gate. The control gates of the memory cells are continuously connected in the row direction to form word lines. Usually, a set of memory cells connected to the same word line is called a page, and a set of pages sandwiched by a set of drain side and source side select gates is 1NA.
It is called an ND block or simply one block. The memory cell array is usually formed in a p-type well formed in an n-type semiconductor substrate.
【０００４】ＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次
の通りである。データ書き込みは、ビット線から遠い方
のメモリセルから順に行う。選択されたメモリセルの制
御ゲートには昇圧された書き込み電位Ｖpp（２０Ｖ程
度）を印加し、他の非選択メモリセルの制御ゲート及び
選択ゲートには中間電位（１０Ｖ程度）を印加し、ビッ
ト線にはデータに応じて０Ｖ（“０”書き込み）又は中
間電位（“１”書き込み）を印加する。このとき、ビッ
ト線の電位は選択メモリセルに伝達される。データ
“０”の時は、選択メモリセルの浮遊ゲートと基板間に
高電圧がかかり、基板から浮遊ゲートに電子がトンネル
注入されてしきい値が正方向に移動する。データ“１”
のときはしきい値は変化しない。The operation of the NAND cell type EEPROM is as follows. Data writing is performed in order from the memory cell farther from the bit line. The boosted write potential Vpp (about 20V) is applied to the control gate of the selected memory cell, and the intermediate potential (about 10V) is applied to the control gates and select gates of the other non-selected memory cells. Is applied with 0 V ("0" write) or an intermediate potential ("1" write) depending on the data. At this time, the potential of the bit line is transmitted to the selected memory cell. When the data is "0", a high voltage is applied between the floating gate of the selected memory cell and the substrate, and electrons are tunnel-injected from the substrate to the floating gate to move the threshold value in the positive direction. Data “1”
When, the threshold does not change.
【０００５】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対してほぼ同時に行われる。即ち、全ての制
御ゲート，選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型
基板に昇圧された消去電位ＶppE （２０Ｖ程度）を印加
する。これにより、全てのメモリセルにおいて浮遊ゲー
トの電子がウエルに放出され、しきい値が負方向に移動
する。Data erasing is performed on all the memory cells in the NAND cell almost at the same time. That is, all control gates and select gates are set to 0V, and the boosted erase potential VppE (about 20V) is applied to the p-type well and the n-type substrate. As a result, in all the memory cells, electrons in the floating gate are emitted to the well, and the threshold value moves in the negative direction.
【０００６】データ読み出しは、選択されたメモリセル
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電位Ｖccとして、選択メモ
リセルで電流が流れるか否かを検出することにより行わ
れる。For data reading, the control gate of the selected memory cell is set to 0 V, and the control gate and the selection gate of the other memory cells are set to the power supply potential Vcc to detect whether or not a current flows in the selected memory cell. Done by.
【０００７】ＮＡＮＤセル型ＥＥＰＲＯＭでは、メモリ
セルを直列に接続しているためにセル電流が小さく、ビ
ット線の放電には数μｓ要する。よって、ランダムリー
ドには約１０μｓかかる。データは１ページ分、センス
アンプ兼ラッチ回路にラッチされる。ページリードは、
このラッチデータを読み出すだけであるから約１００ｎ
ｓで読める。例えば、ページ長が２５６バイトのもの
で、１ページのデータを読み出すためには、ランダムリ
ード１回とページリード２５５回で、 １０＋０．１×２５５〜３５μｓ の時間を要する。よって、複数のページにわたるデータ
を読み出す場合には、ページの切り替え部で１０μｓの
ランダムリード動作を必要とする。In the NAND cell type EEPROM, since the memory cells are connected in series, the cell current is small, and it takes several μs to discharge the bit line. Therefore, random read takes about 10 μs. One page of data is latched by the sense amplifier / latch circuit. Page leads are
Since this latch data is only read out, about 100n
You can read it with s. For example, when the page length is 256 bytes, it takes 10 + 0.1 × 255 to 35 μs for one random read and 255 page reads to read one page of data. Therefore, when reading the data over a plurality of pages, the page switching unit requires a random read operation of 10 μs.
【０００８】ページ切り替え時のランダムリード動作を
なくして見かけ上ページリードのサイクルで複数ページ
のデータを読み出す方法として、例えばメモリセルアレ
イとセンスアンプ兼ラッチ回路を２分割してランダムリ
ードとページリードを同時に行う方法がある（特願平４
−１５７８３１号）。２分割したメモリセルアレイの一
方でページ読み出し動作をしている間に、他方でランダ
ムリード動作を行うことによって、ページの切り替わり
点でランダムリード動作を挟むことなくページリードの
タイミングを保ったまま複数のページにわたるデータを
読み出すことができる。As a method of eliminating the random read operation at the time of page switching and reading data of a plurality of pages in an apparent page read cycle, for example, the memory cell array and the sense amplifier / latch circuit are divided into two, and the random read and the page read are simultaneously performed. There is a way to do it (Japanese Patent Application No. 4)
-157831). By performing the random read operation on the other side while the page read operation is performed on one side of the memory cell array divided into two, a plurality of memory cell arrays can be maintained while maintaining the timing of page read without sandwiching the random read operation at the page switching point. Data can be read across pages.
【０００９】この場合、２分割したメモリセルアレイで
ランダムリードのタイミングをずらして動作させるため
に、ワード線に電圧を伝える周辺回路（ロウデコーダな
ど）が増加する。特に、ＥＥＰＲＯＭでは書き込み時に
ワード線に２０Ｖ程度の高電圧を印加するために、ワー
ド線に電圧を伝える周辺回路を構成するトランジスタの
面積は大きい。従ってこの方法では、ワード線に電圧を
伝える周辺回路（ロウデコーダなど）の増加のためにチ
ップ面積が増加するという問題がある。In this case, the number of peripheral circuits (row decoder etc.) for transmitting the voltage to the word lines is increased in order to operate the memory cell array divided into two parts by shifting the random read timing. Particularly, in the EEPROM, since a high voltage of about 20 V is applied to the word line at the time of writing, the area of the transistor forming the peripheral circuit transmitting the voltage to the word line is large. Therefore, this method has a problem in that the chip area is increased due to an increase in peripheral circuits (row decoder etc.) for transmitting a voltage to the word line.
【００１０】また、メモリセルアレイを分割しない方法
も考えられている（特開平５−２８７８０号）。この場
合、あるワード線ＷＬ0 により選択されたメモリセルの
データがセンスアンプ兼ラッチ回路にラッチされ、その
データをページ読み出ししているのと並行して、ビット
線とセンスアンプ兼ラッチ回路間のトランスファゲート
をオフにして、次に読み出すワード線ＷＬ1 によって選
択されるメモリセルのデータをビット線に読み出す。A method in which the memory cell array is not divided has also been considered (JP-A-5-28780). In this case, the data of the memory cell selected by a certain word line WL0 is latched by the sense amplifier / latch circuit and the data is page-read out, and at the same time, the transfer between the bit line and the sense amplifier / latch circuit is performed. The gate is turned off, and the data of the memory cell selected by the word line WL1 to be read next is read to the bit line.
【００１１】この場合、ページ切り替え時に、ワード線
ＷＬ0 で選択されたメモリセルのデータが記憶されてい
るセンスアンプ兼ラッチ回路をリセットし、そしてワー
ド線ＷＬ1 で選択されたメモリセルのデータが記憶され
ているビット線の電位をセンスアンプ兼ラッチ回路で検
知及びラッチする時間が必要になる。従って、ページ切
り替え時にデータが途切れるという問題がある。In this case, when switching pages, the sense amplifier / latch circuit in which the data of the memory cell selected by the word line WL0 is stored is reset, and the data of the memory cell selected by the word line WL1 is stored. It takes time to detect and latch the potential of the existing bit line by the sense amplifier / latch circuit. Therefore, there is a problem that data is interrupted when switching pages.
【００１２】[0012]
【発明が解決しようとする課題】このように従来の半導
体記憶装置においては、複数のページにわたるデータを
読み出す際に、ワード線の切り替え時にランダムリード
動作を必要とするため、無駄な時間が入り、読み出しに
時間がかかるという問題があった。また、ワード線の切
り替え時のランダムリード動作をなくすために従来から
提案されている方法ではロウデコーダ部などの周辺回路
が増加するために、チップ面積が増加するという問題が
あった。As described above, in the conventional semiconductor memory device, when reading data over a plurality of pages, a random read operation is required at the time of switching the word lines, and therefore useless time is involved. There is a problem that reading takes time. In addition, the method conventionally proposed to eliminate the random read operation at the time of switching the word lines has a problem that the peripheral area such as the row decoder section increases and the chip area increases.
【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、チップ面積を増加させ
ることなく、ワード線の切り替え時に発生する無駄時間
を無くすことができ、高速にページ読み出しを行い得る
半導体記憶装置を提供することにある。The present invention has been made in consideration of the above circumstances. An object of the present invention is to eliminate the dead time generated at the time of switching the word line without increasing the chip area and to achieve high speed operation. It is an object to provide a semiconductor memory device that can perform page reading.
【００１４】[0014]
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち本発
明（請求項１）は、互いに交差する複数本ずつのワード
線とビット線が配設され、これらワード線とビット線の
各交差部にメモリセルが配置されたメモリセルアレイ
と、メモリセルアレイのワード線選択を行う手段と、メ
モリセルアレイのビット線選択を行う手段と、メモリセ
ルアレイの各ビット線にそれぞれビット線トランスファ
ゲートを介して接続された複数のセンスアンプ兼ラッチ
回路とを備えた半導体記憶装置において、ビット線を所
定単位毎に少なくとも２分割し、該分割されたビット線
に対応してビット線トランスファゲートをグループ分け
し、ビット線トランスファゲートの同一グループを同時
に駆動させ、且つ異なるグループを独立に駆動させるタ
イミング制御を行う手段を設けたことを特徴とする。In order to solve the above problems, the present invention employs the following configurations. That is, the present invention (claim 1) provides a memory cell array in which a plurality of word lines and a plurality of bit lines intersecting each other are arranged, and a memory cell is arranged at each intersection of these word lines and bit lines, and a memory cell array. A word line selection means, a bit line selection means for a memory cell array, and a plurality of sense amplifier / latch circuits connected to the respective bit lines of the memory cell array via bit line transfer gates. In a memory device, a bit line is divided into at least two for each predetermined unit, the bit line transfer gates are divided into groups corresponding to the divided bit lines, and the same group of bit line transfer gates are simultaneously driven, and different groups are driven. It is characterized in that a means for performing timing control for independently driving is provided.
【００１５】また本発明（請求項２）は、互いに交差す
る複数本ずつのワード線とビット線が配設され、これら
ワード線とビット線の各交差部にメモリセルが配置され
たメモリセルアレイを有する半導体記憶装置において、
メモリセルアレイのワード線選択を行う手段と、メモリ
セルアレイのビット線選択を行う手段と、メモリセルア
レイの各ビット線の複数本にそれぞれ第１のビット線ト
ランスファゲートを介して接続された複数の第１のセン
スアンプ兼ラッチ回路と、メモリセルアレイの各ビット
線の残りの複数本にそれぞれ第２のビット線トランスフ
ァゲートを介して接続された複数の第２のセンスアンプ
兼ラッチ回路と、第１及び第２のビット線トランスファ
ゲートを独立に駆動させるタイミング制御を行う手段と
を備えたことを特徴とする。The present invention (claim 2) provides a memory cell array in which a plurality of word lines and a plurality of bit lines intersecting each other are arranged, and a memory cell is arranged at each intersection of the word lines and the bit lines. In a semiconductor memory device having
Means for selecting a word line in the memory cell array, means for selecting a bit line in the memory cell array, and a plurality of first bit lines connected to a plurality of bit lines of the memory cell array via first bit line transfer gates, respectively. Sense amplifier / latch circuit, a plurality of second sense amplifier / latch circuits connected to the remaining plurality of bit lines of the memory cell array via second bit line transfer gates, respectively, and first and second And a means for performing timing control for independently driving the two bit line transfer gates.
【００１６】また本発明（請求項３）は、互いに交差す
る複数本ずつのワード線とビット線が配設され、これら
ワード線とビット線の各交差部にメモリセルが配置され
たメモリセルアレイを有する半導体記憶装置において、
メモリセルアレイのワード線選択を行う手段と、メモリ
セルアレイのビット線選択を行う手段と、メモリセルア
レイの所定単位毎にビット線が少なくとも２分割され、
該分割された第１のビット線にそれぞれ第１のビット線
トランスファゲートを介して接続された複数の第１のセ
ンスアンプ兼ラッチ回路と、分割された第２のビット線
にそれぞれ第２のビット線トランスファゲートを介して
接続された複数の第２のセンスアンプ兼ラッチ回路と、
第１及び第２のビット線トランスファゲートを独立に駆
動させるタイミング制御を行う手段とを備えたことを特
徴とする。The present invention (claim 3) provides a memory cell array in which a plurality of word lines and a plurality of bit lines intersecting each other are arranged, and a memory cell is arranged at each intersection of these word lines and bit lines. In a semiconductor memory device having
A means for selecting a word line of the memory cell array, a means for selecting a bit line of the memory cell array, and a bit line divided into at least two for each predetermined unit of the memory cell array,
A plurality of first sense amplifier / latch circuits connected to the divided first bit lines via first bit line transfer gates, and second bit lines to the divided second bit lines. A plurality of second sense amplifier / latch circuits connected via a line transfer gate;
Means for performing timing control for independently driving the first and second bit line transfer gates.
【００１７】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第１のセンスアンプ兼ラッチ回路と第２のセンスア
ンプ兼ラッチ回路とが交互に配設されていること。 (2) メモリセルは、電気的書き替え可能なＥＥＰＲＯＭ
セルであること。 (3) メモリセルはＦＥＴＭＯＳ構造を有し、複数のメモ
リセルが隣接するもの同士でソース・ドレインを共有す
る形で直列接続されてＮＡＮＤセルを構成すること。 (4) センスアンプ兼ラッチ回路は、少なくとも２本のビ
ット線を共有していること。The preferred embodiments of the present invention are as follows. (1) The first sense amplifier / latch circuit and the second sense amplifier / latch circuit are arranged alternately. (2) The memory cell is an electrically rewritable EEPROM
Be a cell. (3) The memory cell has a FETMOS structure, and a plurality of memory cells adjacent to each other are connected in series to share a source / drain to form a NAND cell. (4) The sense amplifier and latch circuit must share at least two bit lines.
【００１８】[0018]
【作用】本発明によれば、第１及び第２のトランスファ
ゲートを独立にタイミング制御することにより、ワード
線切り替え時に生じるワード線選択とビット線への読み
出し時間、及びセンスアンプ兼ラッチ回路のリセット、
ビット線の電位の検知及びラッチする時間を、周辺回路
（ロウデコーダなど）の面積を増加させることなくペー
ジ読み出し時間内に取り込める。これによって、最初の
ランダムリード動作を除けば、ページリードのサイクル
で複数ページにわたるデータを読み出すことが可能にな
り、高速なページ読み出しが実現される。According to the present invention, by independently controlling the timing of the first and second transfer gates, the word line selection and the read time to the bit line, which occur at the time of switching the word lines, and the reset of the sense amplifier / latch circuit are performed. ,
The time for detecting and latching the potential of the bit line can be captured within the page read time without increasing the area of the peripheral circuits (row decoder etc.). As a result, data over a plurality of pages can be read in a page read cycle, except for the first random read operation, and high-speed page read is realized.
【００１９】また、分割されたセンスアンプ兼ラッチ回
路を交互に配置することにより、ビット線電位を検知す
る際に、ビット線間容量に起因する雑音を低減すること
ができる。Further, by alternately arranging the divided sense amplifier / latch circuits, it is possible to reduce the noise caused by the capacitance between bit lines when the bit line potential is detected.
【００２０】[0020]
【実施例】以下、本発明の実施例を図面を用いて説明す
る。 （実施例１）図１は、本発明の第１の実施例に係わる不
揮発性半導体記憶装置の基本構成を示すブロック図であ
る。図中１は不揮発性メモリセルを配列したメモリセル
アレイ、２はデータ書き込み，読み出しを行うためのラ
ッチ手段としてのセンスアンプ兼ラッチ回路である。こ
のセンスアンプ兼ラッチ回路２は２Ａ，２Ｂに２分割さ
れている。本実施例では、１ページは２５６ビット、セ
ンスアンプ兼ラッチ回路２は１２８ビットずつに分割さ
れているとする。Embodiments of the present invention will be described below with reference to the drawings. (Embodiment 1) FIG. 1 is a block diagram showing a basic configuration of a nonvolatile semiconductor memory device according to a first embodiment of the present invention. In the figure, 1 is a memory cell array in which non-volatile memory cells are arranged, and 2 is a sense amplifier / latch circuit as a latch means for writing and reading data. The sense amplifier / latch circuit 2 is divided into 2A and 2B. In this embodiment, one page is divided into 256 bits, and the sense amplifier / latch circuit 2 is divided into 128 bits.
【００２１】メモリセルアレイとセンスアンプ兼ラッチ
回路を接続するビット線トランスファゲート３も３Ａ，
３Ｂに分割されている。本実施例では１ページが２５６
ビットなので、ビット線トランスファゲートは１２８ビ
ットずつに分割されている。４はワード線線選択を行う
ロウデコーダ、５はビット線選択を行うカラムデコー
ダ、６はアドレスバッファ、７はＩ／Ｏセンスアンプ、
８はデータ入出力バッファである。The bit line transfer gate 3 for connecting the memory cell array and the sense amplifier / latch circuit is also 3A,
It is divided into 3B. In this embodiment, one page has 256
Since it is a bit, the bit line transfer gate is divided into 128 bits. 4 is a row decoder for selecting word line lines, 5 is a column decoder for selecting bit lines, 6 is an address buffer, 7 is an I / O sense amplifier,
Reference numeral 8 is a data input / output buffer.
【００２２】メモリセルアレイ１は、図２に示すように
配列されている。即ち、複数本のワード線ＷＬi （i=0,
1,〜,m）とこれに交差する複数本のビット線ＢＬj （j=
0,1,〜,255）が設けられ、ビット線とワード線との各交
差部に、ワード線ＷＬi によって選択されてビット線Ｂ
Ｌj との間でデータの授受を行う不揮発性メモリセルＭ
Ｃijが配置されている。そして、各ビット線ＢＬj に
は、読み出し時に読み出し電位ＶR にプリチャージする
ためのｐＭＯＳトランジスタＱj1が設けられている。The memory cell array 1 is arranged as shown in FIG. That is, a plurality of word lines WLi (i = 0,
1, ~, m) and a plurality of bit lines BLj (j =
0,1, ..., 255) are provided, and the bit line Bi is selected at each intersection of the bit line and the word line by the word line WLi.
Non-volatile memory cell M for exchanging data with Lj
Cij is placed. Each bit line BLj is provided with a pMOS transistor Qj1 for precharging to the read potential VR at the time of reading.
【００２３】図３に示すように、ビット線ＢＬj （j=0,
1,〜,127）は、ＴＧ1 によって制御されるｎＭＯＳトラ
ンジスタからなるビット線トランスファゲートＱj2（j=
0,1,〜,127）を介してビット線センスアンプ兼ラッチ回
路２Ａ（ＳＡj ；j=0,1,〜,127）に接続されている。ビ
ット線ＢＬj （j=128,129,〜,255）は、ＴＧ2 によって
制御されるｎＭＯＳトランジスタからなるビット線トラ
ンスファゲートＱj2（j=128,129,〜,255）を介してビッ
ト線センスアンプ兼ラッチ回路２Ｂ（ＳＡj ；j=128,12
9,〜,255）に接続されている。As shown in FIG. 3, the bit line BLj (j = 0,
1, ..., 127) are bit line transfer gates Qj2 (j = j = j = jj = jj)
0,1, ..., 127) to the bit line sense amplifier / latch circuit 2A (SAj; j = 0,1, ..., 127). The bit line BLj (j = 128,129, to 255) is transmitted through the bit line transfer gate Qj2 (j = 128,129, to 255) composed of an nMOS transistor controlled by TG2 to the bit line sense amplifier / latch circuit 2B (SAj). ; J = 128,12
9, ~, 255).
【００２４】センスアンプ兼ラッチ回路は、カラム選択
ゲートＱj3，Ｑj4を介してデータ入出力線Ｉ／Ｏ，／Ｉ
／Ｏに接続されている。制御信号ＲＥＳＥＴＢ1 によっ
てセンスアンプ兼ラッチ回路２Ａ（ＳＡj ；j=0,1,〜,1
27）はリセットされ、制御信号ＲＥＳＥＴＢ2 によって
センスアンプ兼ラッチ回路２Ｂ（ＳＡj ；j=128,129,
〜,255）はリセットされる。The sense amplifier / latch circuit includes data input / output lines I / O and / I via column select gates Qj3 and Qj4.
Connected to / O. A sense amplifier / latch circuit 2A (SAj; j = 0,1, ..., 1) is controlled by the control signal RESETB1.
27) is reset and the sense signal / latch circuit 2B (SAj; j = 128,129,
~, 255) are reset.
【００２５】ここで、トランスファゲートがＴＧ1 ，Ｔ
Ｇ2 と２セット必要なために、トランスファゲートを駆
動するトランスファゲート駆動回路も２セット必要であ
る。しかし、トランスファゲート駆動回路の負荷である
トランスファゲートの数はセンスアンプ兼ラッチ回路を
分割しない場合に比べて半分なので、トランスファゲー
ト駆動回路の面積はセンスアンプ兼ラッチ回路を分割し
ない場合に比べておよそ半分になり、センスアンプ兼ラ
ッチ回路を分割することによりトランスファゲート駆動
回路が２セット必要になってもパターン面積の増加につ
ながらない。Here, the transfer gates are TG1, T
Since two sets of G2 are required, two sets of transfer gate driving circuits for driving the transfer gates are also required. However, the number of transfer gates, which is the load of the transfer gate drive circuit, is half that in the case where the sense amplifier / latch circuit is not divided, so the area of the transfer gate drive circuit is approximately the same as that in the case where the sense amplifier / latch circuit is not divided. Even if two sets of transfer gate drive circuits are required by dividing the sense amplifier / latch circuit into two, the pattern area does not increase.
【００２６】また、図３ではトランスファゲート制御信
号ＴＧ1 ，ＴＧ2 は全てセンスアンプ兼ラッチ回路２Ａ
に接続するビット線上とセンスアンプ兼ラッチ回路２Ｂ
に接続するビット線上を通過しているが、図４のように
制御信号ＴＧ1 はセンスアンプ兼ラッチ回路２Ａに接続
するビット線上のみを通過し、ＴＧ2 はセンスアンプ兼
ラッチ回路２Ｂに接続するビット線上のみを通過するよ
うにトランスファゲートを配置すれば、パターン面積を
低減できる。Further, in FIG. 3, the transfer gate control signals TG1 and TG2 are all sense amplifier / latch circuits 2A.
On the bit line connected to and the sense amplifier / latch circuit 2B
, But the control signal TG1 passes only on the bit line connected to the sense amplifier / latch circuit 2A, and TG2 passes on the bit line connected to the sense amplifier / latch circuit 2B as shown in FIG. The pattern area can be reduced by arranging the transfer gate so as to pass only through.
【００２７】ここで、３ページにわたって書き込まれた
データを読み出す場合を例にとり、図５のタイミング図
を用いて、本実施例の読み出し動作を説明する。まず、
１ページ目のデータのビット線への読み出し動作が行わ
れる。ビット線をプリチャージする制御信号ＰＲＥＢが
ＶccからＶssになると（時刻ｔ０）、ｐＭＯＳトランジ
スタＱj1（j=0,1,〜,254,255）がオンになり、全てのビ
ット線ＢＬj （j=0,1,〜,255）がＶR までプリチャージ
される。プリチャージ後、制御信号ＰＲＥＢは再びＶss
からＶccになり、ｐＭＯＳトランジスタＱj1がオフにな
って、ビット線ＢＬj はＶR 電位でフローティング状態
になる。Here, the read operation of this embodiment will be described with reference to the timing chart of FIG. 5, taking the case of reading the data written over three pages as an example. First,
The read operation of the data of the first page to the bit line is performed. When the control signal PREB for precharging the bit lines changes from Vcc to Vss (time t0), the pMOS transistor Qj1 (j = 0,1, ..., 254,255) turns on, and all the bit lines BLj (j = 0,1). , ~, 255) are precharged to VR. After precharge, the control signal PREB is Vss again.
To Vcc, the pMOS transistor Qj1 is turned off, and the bit line BLj becomes floating at the VR potential.
【００２８】次に、ロウアドレスによって選択されたワ
ード線ＷＬ0 がＶssから“Ｈ”レベルＶH になり（時刻
ｔ１）、ワード線ＷＬ0 によって選択されたメモリセル
ＭＣ0jのデータがそれぞれビット線ＢＬj に読み出され
る。論理“０”のメモリセルが読み出されるビット線
は、ＶR 電位を保ち、論理“１”のメモリセルデータが
読み出されているビット線はＶR から放電される。Next, the word line WL0 selected by the row address changes from Vss to "H" level VH (time t1), and the data of the memory cell MC0j selected by the word line WL0 is read to the bit line BLj, respectively. . The bit line from which the memory cell of logic "0" is read maintains the VR potential, and the bit line from which memory cell data of logic "1" is read is discharged from VR.
【００２９】論理“１”のメモリセルデータが読み出さ
れているビット線電位がセンスアンプ兼ラッチの回路し
きい値よりも低くなった時点で、ビット線トランスファ
ゲートの制御信号ＴＧ1 ，ＴＧ2 がＶssからＶccになり
（時刻ｔ２）、ビット線データが２５６ビット、センス
アンプ兼ラッチ回路２Ａ，２Ｂ（ＳＡj ；j=0,1,〜,25
5）に転送される。その後、ワード線ＷＬ0 ，ビット線
トランスファゲート制御信号ＴＧ1 ，ＴＧ2 はＶccから
Ｖssに戻り、センスアンプ兼ラッチ回路２Ａ、２Ｂとビ
ット線は切り離される。When the bit line potential from which the memory cell data of logic "1" is read becomes lower than the circuit threshold value of the sense amplifier / latch, the control signals TG1 and TG2 of the bit line transfer gate are Vss. To Vcc (time t2), the bit line data is 256 bits, and the sense amplifier / latch circuits 2A and 2B (SAj; j = 0,1, ..., 25)
5) is transferred to. Thereafter, the word line WL0 and the bit line transfer gate control signals TG1 and TG2 are returned from Vcc to Vss, and the sense amplifier / latch circuits 2A and 2B are disconnected from the bit line.
【００３０】１ページ目のデータのビット線への読み出
し動作が終了すると、引き続きセンスアンプ兼ラッチ回
路２Ａにラッチされた１ページ目のデータのページ読み
出しが行われる。まず、カラムアドレスによって選択さ
れたカラム選択線ＣＳＬ0 がＶssからＶccになると（時
刻ｔ３）、センスアンプ兼ラッチ回路ＳＡ0 にラッチさ
れているデータが入出力線Ｉ／Ｏ，／Ｉ／Ｏに転送さ
れ、Ｉ／Ｏセンスアンプ７，データ出力バッファ８を通
して出力される。カラムアドレスの変化をカラムアドレ
ス検知回路が検知して、次のカラム選択線ＣＳＬ1 が選
択され、センスアンプ兼ラッチ回路ＳＡ1 に読み出され
ているデータが出力される。以後、順次１２８カラムア
ドレス分のデータが出力される。When the operation of reading the data of the first page to the bit line is completed, the page reading of the data of the first page latched by the sense amplifier / latch circuit 2A is continued. First, when the column selection line CSL0 selected by the column address changes from Vss to Vcc (time t3), the data latched by the sense amplifier / latch circuit SA0 is transferred to the input / output lines I / O and / I / O. , I / O sense amplifier 7 and data output buffer 8. The column address detection circuit detects a change in the column address, the next column selection line CSL1 is selected, and the read data is output to the sense amplifier / latch circuit SA1. Thereafter, data for 128 column addresses are sequentially output.
【００３１】一方、メモリセルでは１ページ目の前半の
１２８カラムアドレス分のデータのページ読み出しと並
行して、２ページ目のロウアドレスに対するデータのビ
ット線への読み出しを行う。即ち、ビット線トランスフ
ァゲート制御信号ＴＧ1 ，ＴＧ2 がＶccからＶssにな
り、ビット線とセンスアンプ兼ラッチ回路間のトランス
ファゲートがオフになった後に、ビット線プリチャージ
信号ＰＲＥＢがＶccからＶssになり（時刻ｔ３）、ビッ
ト線ＢＬj （j=0,1,〜,255）が再びＶR まで充電され
る。On the other hand, in the memory cell, in parallel with the page read of the data for 128 column addresses in the first half of the first page, the data for the row address of the second page is read to the bit line. That is, after the bit line transfer gate control signals TG1 and TG2 are changed from Vcc to Vss and the transfer gate between the bit line and the sense amplifier / latch circuit is turned off, the bit line precharge signal PREB is changed from Vcc to Vss ( At time t3), the bit line BLj (j = 0,1, ..., 255) is charged to VR again.
【００３２】ビット線充電後、制御信号ＰＲＥＢは再び
ＶssからＶccになり、ビット線ＢＬj はＶR 電位でフロ
ーティング状態になる。そして、２ページ目のロウアド
レスに対応するワード線ＷＬ1 がＶssからＶH になり
（時刻ｔ４）、メモリセルＭＣ1j（j=0,1,〜,255）のデ
ータがビット線ＢＬj （j=0,1,〜,255）に読み出され
る。ビット線の電位が確定した後に、ワード線ＷＬ1 は
ＶH からＶssになる。After the bit line is charged, the control signal PREB changes from Vss to Vcc again, and the bit line BLj becomes floating at the VR potential. Then, the word line WL1 corresponding to the row address of the second page changes from Vss to VH (time t4), and the data of the memory cell MC1j (j = 0,1, ..., 255) is changed to the bit line BLj (j = 0, 1, ~, 255). After the potential of the bit line is fixed, the word line WL1 changes from VH to Vss.
【００３３】１ページ目のデータを最初の１２８カラム
アドレス分（カラムアドレス０〜１２７）読み出したの
ち、引き続き１ページ目の後半の１２８カラムアドレス
分（カラムアドレス１２８〜２５５）のデータのページ
読み出しが行われる（時刻ｔ５）。After reading the data of the first page for the first 128 column addresses (column addresses 0 to 127), the page reading of the data for the last 128 column addresses of the first page (column addresses 128 to 255) is continued. (Time t5).
【００３４】１ページ目の後半の１２８カラムアドレス
分のページリードと並行して、２ページ目の最初の１２
８カラムアドレス分のデータに対応するビット線の電位
をセンスアンプ兼ラッチ回路２Ａで検知及びラッチす
る。まず、センスアンプリセット信号ＲＥＳＥＴＢ1 が
ＶccからＶssになる（時刻ｔ５）。これにより、ワード
線ＷＬ0 で選択されたメモリセルＭＣ0j（j=0,1,〜,12
7）のデータが記憶されているセンスアンプ兼ラッチ回
路２Ａ（ＳＡj ；j=0,1,〜,127）が全てリセットされ
る。２ページ目のデータに対応するビット線ＢＬj （j=
0,1,〜,255）の電位が確定した後に、トランスファゲー
ト制御信号ＴＧ1 がＶssからＶccになり（時刻ｔ６）、
２ページ目の前半の１２８カラムアドレス分のメモリセ
ルＭＣ1j（j=0,1,〜,127）のデータがセンスアンプ兼ラ
ッチ回路２Ａ（ＳＡj ；j=0,1,〜,127）によって検知及
びラッチされる。In parallel with the page read for 128 column addresses in the latter half of the first page, the first 12 pages of the second page are read.
The potential of the bit line corresponding to the data for 8 column addresses is detected and latched by the sense amplifier / latch circuit 2A. First, the sense amplifier reset signal RESETB1 changes from Vcc to Vss (time t5). As a result, the memory cell MC0j (j = 0,1, ..., 12) selected by the word line WL0 is selected.
All of the sense amplifier / latch circuits 2A (SAj; j = 0, 1, to 127) in which the data of 7) are stored are reset. Bit line BLj (j =
After the potential of 0,1, ..., 255) is determined, the transfer gate control signal TG1 changes from Vss to Vcc (time t6),
The data of the memory cell MC1j (j = 0,1, ..., 127) corresponding to the 128 column addresses in the first half of the second page is detected and detected by the sense amplifier / latch circuit 2A (SAj; j = 0,1, ..., 127). Latched.
【００３５】データラッチ後、ビット線トランスファゲ
ート制御信号ＴＧ1 はＶccからＶssになり、ビット線と
センスアンプ兼ラッチ回路２Ａが切り離される。この
間、上記のように１ページ目の後半の１２８カラムアド
レス分（カラムアドレス１２８〜２５５）のデータのペ
ージ読み出しも並行して行っているのでトランスファゲ
ートＴＧ2 はＶssのままで、２ページ目の後半の１２８
カラムアドレス分のデータの検知及びラッチは行わな
い。After the data is latched, the bit line transfer gate control signal TG1 changes from Vcc to Vss, and the bit line and the sense amplifier / latch circuit 2A are disconnected. During this time, as described above, page reading of data for 128 column addresses in the second half of the first page (column addresses 128 to 255) is also performed in parallel, so the transfer gate TG2 remains Vss and the second half of the second page. Of 128
Data for the column address is neither detected nor latched.
【００３６】１ページ目の後半の１２８カラムアドレス
分のデータのページ読み出しが終了した時には、既に２
ページ目の前半の１２８カラムアドレス分のデータはセ
ンスアンプ兼ラッチ回路２Ａ（ＳＡj ；j=0,1,〜,127）
にラッチされているので、ランダムリード動作をする必
要はない。つまり、１ページ目のページ読み出しに引き
続き、カラム選択線ＣＳＬj （j=0,1,〜,127）が順次選
択されて２ページ目の前半の１２８カラムアドレス分の
データが読み出される（時刻ｔ７）。When the page reading of the data for 128 column addresses in the latter half of the first page is completed, the data of 2 pages has already been read.
The data for 128 column addresses in the first half of the page is the sense amplifier / latch circuit 2A (SAj; j = 0,1, ..., 127)
It is not necessary to perform a random read operation because it is latched at. That is, following the page reading of the first page, the column selection lines CSLj (j = 0,1, ..., 127) are sequentially selected, and the data for the first half 128 column addresses of the second page are read (time t7). .
【００３７】２ページ目の前半の１２８カラムアドレス
分のデータのページ読み出しと並行して、２ページ目の
後半の１２８カラムアドレス分のデータのビット線から
センスアンプ兼ラッチ回路へのデータラッチ、３ページ
目のデータのビット線への読み出しが行われる。In parallel with the page read of the data of 128 column addresses in the first half of the second page, the data latch from the bit line of the data of 128 column addresses in the latter half of the second page to the sense amplifier / latch circuit, 3 The data of the page is read out to the bit line.
【００３８】まず、２ページ目の後半の１２８カラムア
ドレス分のデータのビット線電位をセンスアンプ兼ラッ
チ回路２Ｂで検知及びラッチを行う。センスアンプリセ
ット信号ＲＥＳＥＴＢ2 がＶccからＶssになり（時刻ｔ
７）、ワード線ＷＬ0 で選択されたメモリセルＭＣ0j
（j=128,129,〜,255）のデータが記憶されているセンス
アンプ兼ラッチ回路２Ｂ（ＳＡj ；j=128,129,〜,255）
が全てリセットされる。そして、トランスファゲート制
御信号ＴＧ2 がＶssからＶccになり（時刻ｔ８）、２ペ
ージ目の後半の１２８カラムアドレス分のメモリセルＭ
Ｃ1j（j=128,129,〜,255）のデータがセンスアンプ兼ラ
ッチ回路２Ｂ（ＳＡj ；j=128,129,〜,255）によって検
知及びラッチされる。データラッチ後、ビット線トラン
スファゲート制御信号ＴＧ2 はＶccからＶssになり、ビ
ット線とセンスアンプ兼ラッチ回路２Ｂが切り離され
る。First, the bit line potential of the data for 128 column addresses in the latter half of the second page is detected and latched by the sense amplifier / latch circuit 2B. The sense amplifier reset signal RESETB2 changes from Vcc to Vss (time t
7), memory cell MC0j selected by word line WL0
Sense amplifier / latch circuit 2B (SAj; j = 128,129, to 255) in which data (j = 128,129, to 255) is stored
Are all reset. Then, the transfer gate control signal TG2 changes from Vss to Vcc (time t8), and the memory cells M for 128 column addresses in the latter half of the second page.
The data of C1j (j = 128,129, to 255) is detected and latched by the sense amplifier / latch circuit 2B (SAj; j = 128,129, to 255). After the data is latched, the bit line transfer gate control signal TG2 changes from Vcc to Vss, and the bit line is disconnected from the sense amplifier / latch circuit 2B.
【００３９】２ページ目の後半の１２８カラムアドレス
分のデータがセンスアンプ兼ラッチ回路２Ｂにラッチさ
れた後、引き続き３ページ目のロウアドレスに対するデ
ータのビット線への読み出しを行う。即ち、ビット線プ
リチャージチャージ信号ＲＲＥＢがＶccからＶssになり
（時刻ｔ９）、ビット線ＢＬj （j=0,1,〜,255）が再び
ＶR まで充電される。ビット線充電後、制御信号ＰＲＥ
Ｂは再びＶssからＶccになり、ビット線ＢＬj はＶR 電
位でフローティング状態になる。そして、３ページ目の
ロウアドレスに対応するワード線ＷＬ2 がＶssからＶH
になり（時刻ｔ10）、メモリセルＭＣ2j（j=0,1,〜,25
5）のデータがビット線ＢＬj （j=0,1,〜,255）に読み
出される。ビット線の電位が確定した後にワード線ＷＬ
2 はＶH からＶssになる。After the data of 128 column addresses in the latter half of the second page is latched by the sense amplifier / latch circuit 2B, the data for the row address of the third page is continuously read to the bit line. That is, the bit line precharge charge signal RREB changes from Vcc to Vss (time t9), and the bit line BLj (j = 0,1, ..., 255) is charged to VR again. After charging the bit line, control signal PRE
B changes from Vss to Vcc again, and the bit line BLj becomes floating at VR potential. Then, the word line WL2 corresponding to the row address of the third page changes from Vss to VH.
(Time t10), the memory cell MC2j (j = 0,1, ..., 25)
The data of 5) is read to the bit line BLj (j = 0,1, ..., 255). After the potential of the bit line is fixed, the word line WL
2 goes from VH to Vss.
【００４０】２ページ目のデータを最初の１２８カラム
アドレス分（カラムアドレス０〜１２）読み出したの
ち、引き続き２ページ目の後半の１２８カラムアドレス
分のページ読み出しを行う（時刻ｔ11）。After reading the data of the second page for the first 128 column addresses (column addresses 0 to 12), the page reading for the latter half 128 column addresses of the second page is continued (time t11).
【００４１】２ページ目の後半の１２８カラムアドレス
分のページリードと並行して、３ページ目の最初の１２
８カラムアドレス分のデータに対応するビット線の電位
をセンスアンプ兼ラッチ回路２Ａで検知及びラッチす
る。センスアンプリセット信号ＲＥＳＥＴＢ1 はＶccか
らＶssになり（時刻ｔ11）、ワード線ＷＬ1 で選択され
たメモリセルＭＣ1j（j=0,1,〜,127）のデータが記憶さ
れているセンスアンプ兼ラッチ回路２Ａ（ＳＡj ；j=0,
1,〜,127）が全てリセットされる。In parallel with page reading for 128 column addresses in the latter half of the second page, the first 12 pages of the third page are read.
The potential of the bit line corresponding to the data for 8 column addresses is detected and latched by the sense amplifier / latch circuit 2A. The sense amplifier reset signal RESETB1 changes from Vcc to Vss (time t11), and the data of the memory cell MC1j (j = 0,1, ..., 127) selected by the word line WL1 is stored in the sense amplifier / latch circuit 2A. (SAj ； j = 0,
1, ~, 127) are all reset.
【００４２】その後、３ページ目のデータに対応するビ
ット線ＢＬj （j=0,1,〜,255）の電位が確定した後にト
ランスファゲート制御信号ＴＧ1 がＶssからＶccになり
（時刻ｔ12）、３ページ目の前半の１２８カラムアドレ
ス分のメモリセルＭＣ2j（ｊ＝0,1,〜,127）のデータが
センスアンプ兼ラッチ回路２Ａ（ＳＡj ；j=0,1,〜,12
7）によって検知及びラッチされる。データラッチ後、
ビット線トランスファゲート制御信号ＴＧ1 はＶccから
Ｖssになり、ビット線とセンスアンプ兼ラッチ回路２Ａ
が切り離される。After that, the transfer gate control signal TG1 changes from Vss to Vcc after the potential of the bit line BLj (j = 0,1, ..., 255) corresponding to the data of the third page is determined (time t12), 3 The data of the memory cell MC2j (j = 0,1, ..., 127) for 128 column addresses in the first half of the page is the sense amplifier / latch circuit 2A (SAj; j = 0,1, ..., 12).
Detected and latched by 7). After data latch,
The bit line transfer gate control signal TG1 changes from Vcc to Vss, and the bit line and the sense amplifier / latch circuit 2A
Is separated.
【００４３】２ページ目のデータのページ読み出し終了
後、２ページ目のデータのページ読み出しと同様な手順
で、３ページ目のデータのページ読み出しが行われる
（時刻ｔ13）。 （実施例２）図６は、より具体的に本発明をＮＡＮＤセ
ル型ＥＥＰＲＯＭに適用した第２の実施例のメモリセル
アレイの等価回路である。この実施例では８個のメモリ
セルが直列接続され、ＮＡＮＤセルのドレイン側は選択
トランジスタを介してビット線ＢＬj につながり、ソー
ス側はやはり選択トランジスタを介してソース線に接続
されている。After the page read of the second page data is completed, the page read of the third page data is performed in the same procedure as the page read of the second page data (time t13). (Embodiment 2) FIG. 6 is an equivalent circuit of a memory cell array of a second embodiment in which the present invention is more specifically applied to a NAND cell type EEPROM. In this embodiment, eight memory cells are connected in series, the drain side of the NAND cell is connected to the bit line BLj via the selection transistor, and the source side is also connected to the source line via the selection transistor.
【００４４】図７は、センスアンプ兼ラッチ回路２Ａの
構成図である。図８は、センスアンプ兼ラッチ回路２Ｂ
の構成図である。ビット線センスアンプ兼ラッチ回路Ｓ
Ａjは、クロック同期型の２個のＣＭＯＳインバータＩ
ＮＶ1 ，ＩＮＶ2 を用いて構成されている。FIG. 7 is a block diagram of the sense amplifier / latch circuit 2A. FIG. 8 shows a sense amplifier / latch circuit 2B.
FIG. Bit line sense amplifier / latch circuit S
Aj is two clock synchronous type CMOS inverters I
It is configured by using NV1 and INV2.
【００４５】図９は、この実施例のＮＡＮＤセル型ＥＥ
ＰＲＯＭの読み出し動作を示すタイミング図である。こ
こで、３ページにわたって書き込まれたデータ（図６で
ワード線ＷＬ00，ＷＬ01，ＷＬ02で選択されるメモリセ
ルのデータ）を読み出す場合を例にとり、図９のタイミ
ング図を用いて、本発明をＮＡＮＤセル型ＥＥＰＲＯＭ
に適用した実施例を説明する。FIG. 9 shows a NAND cell type EE of this embodiment.
It is a timing diagram which shows the read-out operation of PROM. Here, taking the case where the data written over three pages (the data of the memory cells selected by the word lines WL00, WL01, and WL02 in FIG. 6) are read, the present invention is NANDed by using the timing chart of FIG. Cell type EEPROM
An example applied to the above will be described.
【００４６】チップイネーブルが“Ｈ”レベルから
“Ｌ”レベルになり、外部入力のロウアドレス、カラム
アドレスがチップ内部に取り込まれることによって、読
み出し動作が始まる。まず、ビット線をプリチャージす
る制御信号ＰＲＥＢがＶccからＶssになり（時刻ｔ
０）、ｐＭＯＳトランジスタＱj1がオンになって、ビッ
ト線ＢＬj がプリチャージされる。ビット線プリチャー
ジ後、制御信号ＰＲＥＢは再びＶssからＶccになり、ｐ
ＭＯＳトランジスタＱj1がオフになって、ビット線ＢＬ
j はＶR 電位でフローティング状態になる。When the chip enable changes from "H" level to "L" level and the externally input row address and column address are taken into the chip, the read operation is started. First, the control signal PREB for precharging the bit line changes from Vcc to Vss (time t
0), the pMOS transistor Qj1 is turned on and the bit line BLj is precharged. After the bit line precharge, the control signal PREB changes from Vss to Vcc again, and p
The MOS transistor Qj1 is turned off, and the bit line BL
j becomes floating at VR potential.
【００４７】次に、ロウアドレスによって選択されたワ
ード線ＷＬ00がＶssを保ち、同じＮＡＮＤセル内の他の
ワード線ＷＬ01〜ＷＬ07、及びドレイン側，ソース側の
選択ゲートＳＧＤ0 ，ＳＧＳ0 がＶssからＶccになっ
て、選択ワード線ＷＬ00に沿うメモリセルＭＣj00 （j=
0,1,〜,255）のデータがビット線ＢＬj に読み出される
（時刻ｔ１）。メモリセルのしきい値電圧を例えば、論
理“０”で０．５Ｖ〜３．５Ｖ、論理“１”で−０．５
Ｖ以下に設定しておけば、論理“０”のメモリセルが読
み出されるビット線は、ＶR 電位を保ち、論理“１”の
メモリセルデータが読み出されているビット線はＶR か
ら放電される。Next, the word line WL00 selected by the row address maintains Vss, and the other word lines WL01 to WL07 in the same NAND cell and the drain side and source side select gates SGD0 and SGS0 are changed from Vss to Vcc. Then, the memory cell MCj00 (j =
The data of 0,1, ..., 255) is read to the bit line BLj (time t1). The threshold voltage of the memory cell is, for example, 0.5V to 3.5V at logic "0", and -0.5 at logic "1".
If set to V or less, the bit line from which the memory cell of logic "0" is read maintains VR potential, and the bit line from which the memory cell data of logic "1" is read is discharged from VR. .
【００４８】論理“１”のメモリセルデータが読み出さ
れているビット線電位がセンスアンプ兼ラッチの回路し
きい値よりも低くなった時点で、ビット線トランスファ
ゲートの制御信号ＴＧ1 ，ＴＧ2 がＶssからＶccになり
（時刻ｔ２）、ビット線データが２５６ビット、センス
アンプ兼ラッチ回路２Ａ，２Ｂ（ＳＡj ；j=0,1,〜,25
5）に転送される。その後、ワード線ＷＬ01〜ＷＬ07及
び選択ゲートＳＧＤ0 ，ＳＧＳ0 、ビット線トランスフ
ァゲート制御信号ＴＧ1 ，ＴＧ2 がＶccからＶssに戻
り、センスアンプ兼ラッチ回路２Ａ，２Ｂとビット線は
切り離されるが、そのタイミングはセンスアンプ兼ラッ
チ回路２Ａ，２Ｂがセンス動作中でもよいし、センス動
作後でもよい。また、ワード線及び選択ゲート線とビッ
ト線トランスファゲート制御信号ＴＧ1 ，ＴＧ2 のうち
どちらかを先行させてＶccからＶssに戻してもよい。When the bit line potential from which the memory cell data of logic "1" is read becomes lower than the circuit threshold value of the sense amplifier / latch, the control signals TG1 and TG2 of the bit line transfer gate are Vss. To Vcc (time t2), the bit line data is 256 bits, and the sense amplifier / latch circuits 2A and 2B (SAj; j = 0,1, ..., 25)
5) is transferred to. After that, the word lines WL01 to WL07, the selection gates SGD0 and SGS0, and the bit line transfer gate control signals TG1 and TG2 are returned from Vcc to Vss, and the sense amplifier / latch circuits 2A and 2B are disconnected from the bit line, but the timing is sense. The amplifier / latch circuits 2A and 2B may be during the sensing operation or after the sensing operation. Further, one of the word line and select gate line and the bit line transfer gate control signals TG1 and TG2 may be preceded to return Vcc to Vss.
【００４９】１ページ目のデータのビット線への読み出
し動作が終了すると、引き続きセンスアンプ兼ラッチ回
路２Ａにラッチされた１ページ目のデータのページ読み
出しが行われる。まず、カラムアドレスによって選択さ
れたカラム選択線ＣＳＬ0 がＶssからＶccになると（時
刻ｔ３）、センスアンプ兼ラッチ回路ＳＡ0 にラッチさ
れているデータが入出力線Ｉ／Ｏ，／Ｉ／Ｏに転送さ
れ、Ｉ／Ｏセンスアンプ７、データ入出力バッファ８を
通して出力される。カラムアドレスの変化をカラムアド
レス検知回路が検知して、次のカラム選択線ＣＳＬ1 が
選択され、センスアンプ兼ラッチ回路ＳＡ1 に読み出さ
れているデータが出力される。以後、順次１２８カラム
アドレス分のデータが出力される。When the operation of reading the data of the first page to the bit line is completed, the page reading of the data of the first page latched by the sense amplifier / latch circuit 2A is continued. First, when the column selection line CSL0 selected by the column address changes from Vss to Vcc (time t3), the data latched by the sense amplifier / latch circuit SA0 is transferred to the input / output lines I / O and / I / O. , I / O sense amplifier 7, and data input / output buffer 8. The column address detection circuit detects a change in the column address, the next column selection line CSL1 is selected, and the read data is output to the sense amplifier / latch circuit SA1. Thereafter, data for 128 column addresses are sequentially output.
【００５０】一方、メモリセルでは１ページ目の前半の
１２８カラムアドレス分のデータのページ読み出しと並
行して、２ページ目のロウアドレスに対するデータのビ
ット線への読み出しを行う。即ち、ビット線トランスフ
ァゲート制御信号ＴＧ1 ，ＴＧ2 がＶccからＶssになり
ビット線とセンスアンプ兼ラッチ回路間のトランスファ
ゲートがオフになった後に、ビット線プリチャージ信号
ＰＲＥＢがＶccからＶssになり（時刻ｔ３）、ビット線
ＢＬj （j=0,1,〜,255）が再びＶR まで充電される。ビ
ット線充電後、制御信号ＰＲＥＢは再びＶssからＶccに
なり、ビット線ＢＬj はＶR 電位でフローティング状態
になる。On the other hand, in the memory cell, in parallel with the page read of the data of 128 column addresses in the first half of the first page, the data for the row address of the second page is read to the bit line. That is, after the bit line transfer gate control signals TG1 and TG2 change from Vcc to Vss and the transfer gate between the bit line and the sense amplifier / latch circuit is turned off, the bit line precharge signal PREB changes from Vcc to Vss (time At t3), the bit line BLj (j = 0,1, ..., 255) is charged again to VR. After charging the bit line, the control signal PREB changes from Vss to Vcc again, and the bit line BLj becomes floating at the VR potential.
【００５１】次に、ロウアドレスによって選択されたワ
ード線ＷＬ01がＶssを保ち、同じＮＡＮＤセル内の他の
ワード線ＷＬ00，ＷＬ02〜ＷＬ07、及びドレイン側，ソ
ース側の選択ゲートＳＧＤ0 ，ＳＧＳ0 がＶssからＶcc
になって、選択ワード線ＷＬ01に沿うメモリセルＭＣj0
1 （j=0,1,〜,255）のデータ（２ページ目のデータ）が
ビット線ＢＬj に読み出される（時刻ｔ４）。そして、
ビット線の電位が確定した後に、ワード線ＷＬ00，ＷＬ
02〜ＷＬ07及び選択ゲートＳＧＤ0 ，ＳＧＳ0がＶccか
らＶssになる。Next, the word line WL01 selected by the row address keeps Vss, and the other word lines WL00, WL02 to WL07 in the same NAND cell and the selection gates SGD0, SGS0 on the drain side and the source side are changed from Vss. Vcc
Becomes memory cell MCj0 along the selected word line WL01.
The data of 1 (j = 0,1, ..., 255) (data of the second page) is read to the bit line BLj (time t4). And
After the bit line potential is fixed, the word lines WL00, WL
02-WL07 and select gates SGD0 and SGS0 change from Vcc to Vss.
【００５２】１ページ目のデータを最初の１２８カラム
アドレス分（カラムアドレス０〜１２７）読み出したの
ち、引き続き１ページ目の後半の１２８カラムアドレス
分（カラムアドレス１２８〜２５５）のデータのページ
読み出しが行われる（時刻ｔ５）。After the data of the first page is read for the first 128 column addresses (column addresses 0 to 127), the page reading of the data for the last 128 column addresses of the first page (column addresses 128 to 255) is continuously performed. (Time t5).
【００５３】１ページ目の後半の１２８カラムアドレス
分のページリードと並行して、２ページ目の最初の１２
８カラムアドレス分のデータに対応するビット線の電位
をセンスアンプ兼ラッチ回路２Ａで検知及びラッチす
る。まず、ＳＥＮ1 、ＲＬＣＨ1 をＶccからＶssにし、
ＳＥＮＢ1 ，ＲＬＣＨＢ1 をＶssからＶccにしてセンス
アンプ兼ラッチ回路２Ａを構成するインバータＩＮＶ1
，ＩＮＶ2 を非活性にする（時刻ｔ５）。そして、Ｓ
ＥＮ1 をＶssからＶcc，ＲＬＣＨＢ1 をＶccからＶssに
してセンスアンプ兼ラッチ回路２Ａをリセットする。こ
れにより、ワード線ＷＬ00で選択されたメモリセルＭＣ
j00 （j=0,1,〜,127）のデータが記憶されているセンス
アンプ兼ラッチ回路２Ａ（ＳＡj ；j=0,1,〜,127）が全
てリセットされる。In parallel with page reading for 128 column addresses in the latter half of the first page, the first 12 pages of the second page
The potential of the bit line corresponding to the data for 8 column addresses is detected and latched by the sense amplifier / latch circuit 2A. First, change SEN1 and RLCH1 from Vcc to Vss,
Inverter INV1 which configures sense amplifier / latch circuit 2A by changing SENB1 and RLCHB1 from Vss to Vcc
, INV2 are deactivated (time t5). And S
EN1 is changed from Vss to Vcc and RLCHB1 is changed from Vcc to Vss to reset the sense amplifier / latch circuit 2A. As a result, the memory cell MC selected by the word line WL00
All the sense amplifier / latch circuits 2A (SAj; j = 0,1, ..., 127) in which data j00 (j = 0,1, ..., 127) are stored are reset.
【００５４】２ページ目のデータに対応するビット線Ｂ
Ｌj （j=0,1,〜,255）の電位が確定した後に、トランス
ファゲート制御信号ＴＧ1 がＶssからＶccになり（時刻
ｔ６）、２ページ目の前半の１２８カラムアドレス分の
メモリセルＭＣj01 （j=0,1,〜,127）のデータがセンス
アンプ兼ラッチ回路２Ａ（ＳＡj ；j=0,1,〜,127）によ
って検知及びラッチされる。データラッチ後、ビット線
トランスファゲート制御信号ＴＧ1 はＶccからＶssにな
り、ビット線とセンスアンプ兼ラッチ回路２Ａが切り離
される。この間、上記のように１ページ目の後半の１２
８カラムアドレス分（カラムアドレス１２８〜２５５）
のデータのページ読み出しも並行して行っているのでト
ランスファゲートＴＧ2 はＶssのままで、２ページ目の
後半の１２８カラムアドレス分のデータの検知及びラッ
チは行わない。Bit line B corresponding to the second page data
After the potential of Lj (j = 0,1, ..., 255) is determined, the transfer gate control signal TG1 changes from Vss to Vcc (time t6), and the memory cells MCj01 (128) of the first half of the second page of the second column address. The data of j = 0,1, ..., 127) is detected and latched by the sense amplifier / latch circuit 2A (SAj; j = 0,1, ..., 127). After the data is latched, the bit line transfer gate control signal TG1 changes from Vcc to Vss, and the bit line is disconnected from the sense amplifier / latch circuit 2A. During this time, as described above, 12 in the latter half of the first page
Eight column addresses (column addresses 128 to 255)
Since the page reading of the data is also performed in parallel, the transfer gate TG2 remains Vss, and the data of 128 column addresses in the latter half of the second page is neither detected nor latched.
【００５５】１ページ目の後半の１２８カラムアドレス
分のデータのページ読み出しが終了した時には、既に２
ページ目の前半の１２８カラムアドレス分のデータはセ
ンスアンプ兼ラッチ回路２Ａ（ＳＡj ；j=0,1,〜,127）
にラッチされているので、ランダムリード動作をする必
要はない。つまり、１ページ目のページ読み出しに引き
続き、カラム選択線ＣＳＬj （j=0,1,〜,127）が順次選
択されて２ページ目の前半の１２８カラムアドレス分の
データが読み出される（時刻ｔ７）。When the page reading of the data for 128 column addresses in the latter half of the first page is completed, it has already reached 2
The data for 128 column addresses in the first half of the page is the sense amplifier / latch circuit 2A (SAj; j = 0,1, ..., 127)
It is not necessary to perform a random read operation because it is latched at. That is, following the page reading of the first page, the column selection lines CSLj (j = 0,1, ..., 127) are sequentially selected, and the data for the first half 128 column addresses of the second page are read (time t7). .
【００５６】２ページ目の前半の１２８カラムアドレス
分のデータのページ読み出しと平行して、２ページ目の
後半の１２８カラムアドレス分のデータのビット線から
センスアンプ兼ラッチ回路へのデータラッチ、３ページ
目のデータのビット線への読み出しが行われる。In parallel with page reading of data for 128 column addresses in the first half of the second page, data latch from the bit line of data for 128 column addresses in the second half of the second page to the sense amplifier / latch circuit, 3 The data of the page is read out to the bit line.
【００５７】２ページ目の後半の１２８カラムアドレス
分のデータのビット線電位をセンスアンプ兼ラッチ回路
２Ｂで検知及びラッチを行う。まず、ＳＥＮ2 ，ＲＬＣ
Ｈ2をＶccからＶssにし、ＳＥＮＢ2 ，ＲＬＣＨＢ2 を
ＶssからＶccにしてセンスアンプ兼ラッチ回路２Ｂを構
成するインバータＩＮＶ1 ，ＩＮＶ2 を非活性にする
（時刻ｔ７）。そして、ＳＥＮ2 をＶssからＶcc，ＲＬ
ＣＨＢ2 をＶccからＶssにしてセンスアンプ兼ラッチ回
路２Ｂをリセットする。The bit line potential of the data for 128 column addresses in the latter half of the second page is detected and latched by the sense amplifier / latch circuit 2B. First, SEN2, RLC
H2 is changed from Vcc to Vss and SENB2 and RLCHB2 are changed from Vss to Vcc to inactivate the inverters INV1 and INV2 constituting the sense amplifier / latch circuit 2B (time t7). Then, SEN2 is changed from Vss to Vcc, RL
CHB2 is changed from Vcc to Vss to reset the sense amplifier / latch circuit 2B.
【００５８】ワード線ＷＬ00で選択されたメモリセルＭ
Ｃj00 （j=128,129,〜,255）のデータが記憶されている
センスアンプ兼ラッチ回路２Ｂ（ＳＡj ；j=128,129,
〜,255）が全てリセットされる。そして、トランスファ
ゲート制御信号ＴＧ2 がＶssからＶccになり（時刻ｔ
８）、２ページ目の後半の１２８カラムアドレス分のメ
モリセルＭＣj01 （j=128,129,〜,255）のデータがセン
スアンプ兼ラッチ回路２Ｂ（ＳＡj ；j=128,129,〜,25
5）によって検知及びラッチされる。データラッチ後、
ビット線トランスファゲート制御信号ＴＧ2 はＶccから
Ｖssになり、ビット線とセンスアンプ兼ラッチ回路２Ｂ
が切り離される。Memory cell M selected by word line WL00
Sense amplifier / latch circuit 2B (SAj; j = 128,129, Cj00 (j = 128,129, to 255)) in which data is stored
~, 255) are all reset. Then, the transfer gate control signal TG2 changes from Vss to Vcc (time t
8) The data of the memory cell MCj01 (j = 128,129, to 255) for the 128 column addresses in the latter half of the second page is the sense amplifier / latch circuit 2B (SAj; j = 128,129, to 25).
It is detected and latched by 5). After data latch,
The bit line transfer gate control signal TG2 changes from Vcc to Vss, and the bit line and the sense amplifier / latch circuit 2B
Is separated.
【００５９】２ページ目の後半の１２８カラムアドレス
分のデータがセンスアンプ兼ラッチ回路２Ｂにラッチさ
れた後、引き続き３ページ目のロウアドレスに対するデ
ータのビット線への読み出しを行う。即ち、ビット線プ
リチャージチャージ信号ＲＲＥＢがＶccからＶssになり
（時刻ｔ９）、ビット線ＢＬj （j=0,1,〜,255）が再び
ＶR まで充電される。ビット線充電後、制御信号ＰＲＥ
Ｂは再びＶssからＶccになり、ビット線ＢＬj はＶR 電
位でフローティング状態になる。次に、ロウアドレスに
よって選択されたワード線ＷＬ02がＶssを保ち、同じＮ
ＡＮＤセル内の他のワード線ＷＬ00，ＷＬ01，ＷＬ03〜
ＷＬ07、及びドレイン側、ソース側の選択ゲートＳＧＤ
0 ，ＳＧＳ0 がＶssからＶccになって、選択ワード線Ｗ
Ｌ02に沿うメモリセルＭＣj02 （j=0,1,〜,255）のデー
タ（３ページ目のデータ）がビット線ＢＬｊに読み出さ
れる（時刻ｔ10）。ビット線の電位が確定した後にワー
ド線ＷＬ00，ＷＬ01，ＷＬ03〜ＷＬ07及び選択ゲートＳ
ＧＤ0 ，ＳＧＳ0 がＶccからＶssになる。After the data for 128 column addresses in the latter half of the second page is latched by the sense amplifier / latch circuit 2B, the data for the row address of the third page is continuously read to the bit line. That is, the bit line precharge charge signal RREB changes from Vcc to Vss (time t9), and the bit line BLj (j = 0,1, ..., 255) is charged to VR again. After charging the bit line, control signal PRE
B changes from Vss to Vcc again, and the bit line BLj becomes floating at VR potential. Next, the word line WL02 selected by the row address maintains Vss, and the same N
Other word lines WL00, WL01, WL03 in the AND cell
WL07 and drain-side / source-side select gate SGD
0 and SGS0 change from Vss to Vcc, and the selected word line W
The data (data of the third page) of the memory cell MCj02 (j = 0,1, ..., 255) along L02 is read to the bit line BLj (time t10). After the potential of the bit line is determined, the word lines WL00, WL01, WL03 to WL07 and the selection gate S
GD0 and SGS0 change from Vcc to Vss.
【００６０】２ページ目のデータを最初の１２８カラム
アドレス分（カラムアドレス０〜１２）読み出したの
ち、引き続き２ページ目の後半の１２８カラムアドレス
分のページ読み出しを行う（時刻ｔ11）。After reading the data of the second page for the first 128 column addresses (column addresses 0 to 12), the page reading for the last 128 column addresses of the second page is continued (time t11).
【００６１】２ページ目の後半の１２８カラムアドレス
分のページリードと並行して、２ページ目の最初の１２
８カラムアドレス分のデータに対応するビット線の電位
をセンスアンプ兼ラッチ回路２Ａで検知及びラッチす
る。まず、ＳＥＮ1 ，ＲＬＣＨ1 をＶccからＶssにし、
ＳＥＮＢ1 ，ＲＬＣＨＢ1 をＶssからＶccにしてセンス
アンプ兼ラッチ回路２Ａを構成するインバータＩＮＶ1
，ＩＮＶ2 を非活性にする（時刻ｔ11）。そして、Ｓ
ＥＮ1 をＶssからＶcc，ＲＬＣＨＢ1 をＶccからＶssに
してセンスアンプ兼ラッチ回路２Ａをリセットする。ワ
ード線ＷＬ01で選択されたメモリセルＭＣj01 （j=0,1,
〜,127）のデータが記憶されているセンスアンプ兼ラッ
チ回路２Ａ（ＳＡj ；j=0,1,〜,127）が全てリセットさ
れる。In parallel with the page read for 128 column addresses in the latter half of the second page, the first 12 pages of the second page are read.
The potential of the bit line corresponding to the data for 8 column addresses is detected and latched by the sense amplifier / latch circuit 2A. First, change SEN1 and RLCH1 from Vcc to Vss,
Inverter INV1 which configures sense amplifier / latch circuit 2A by changing SENB1 and RLCHB1 from Vss to Vcc
, INV2 are deactivated (time t11). And S
EN1 is changed from Vss to Vcc and RLCHB1 is changed from Vcc to Vss to reset the sense amplifier / latch circuit 2A. Memory cell MCj01 (j = 0,1, selected by word line WL01
(-, 127) are stored, all the sense amplifier / latch circuits 2A (SAj; j = 0, 1,-, 127) are reset.
【００６２】その後、３ページ目のデータに対応するビ
ット線ＢＬj （j=0,1,〜,255）の電位が確定した後にト
ランスファゲート制御信号ＴＧ1 がＶssからＶccになり
（時刻ｔ12）、３ページ目の前半の１２８カラムアドレ
ス分のメモリセルＭＣj02 （j=0,1,〜,127）のデータが
センスアンプ兼ラッチ回路２Ａ（ＳＡj ；j=0,1,〜,12
7）によって検知及びラッチされる。データラッチ後、
ビット線トランスファゲート制御信号ＴＧ1 はＶccから
Ｖssになり、ビット線とセンスアンプ兼ラッチ回路２Ａ
が切り離される。After that, the transfer gate control signal TG1 changes from Vss to Vcc after the potential of the bit line BLj (j = 0,1, ..., 255) corresponding to the data of the third page is determined (time t12), 3 The data of the memory cell MCj02 (j = 0,1, ..., 127) for 128 column addresses in the first half of the page is the sense amplifier / latch circuit 2A (SAj; j = 0,1, ..., 12).
Detected and latched by 7). After data latch,
The bit line transfer gate control signal TG1 changes from Vcc to Vss, and the bit line and the sense amplifier / latch circuit 2A
Is separated.
【００６３】２ページ目のデータのページ読み出し終了
後、２ページ目のデータのページ読み出しと同様な手順
で３ページ目のデータのページ読み出しが行われる（時
刻ｔ13）。After the page read of the second page data is completed, the page read of the third page data is performed in the same procedure as the page read of the second page data (time t13).
【００６４】以上のようにページリードしている間にほ
ぼ同時にランダムリードを行い、更に分割した複数のセ
ンスアンプ兼ラッチ回路でビット線のデータを検知及び
ラッチするタイミングを変えることによって、ページの
切り替わり時にランダムリード動作を挟むことなくペー
ジリードのタイミングを保ったまま複数のページにわた
るデータを読み出すことが可能になる。 （変形例）本発明は上記実施例に限られない。上記実施
例はセンスアンプ兼ラッチ回路を２分割したが、例えば
４分割にしてもかまわないし、任意の数に分割してよ
い。また４分割したうちの２個のみが交互にビット線電
位の検知及びラッチを行うようにしてもよく、分割した
もの全てが順に動作する必要もない。As described above, while page reading is performed, random reading is performed almost at the same time, and the timing of detecting and latching bit line data is changed by a plurality of divided sense amplifier / latch circuits to switch pages. At times, it is possible to read data over a plurality of pages while maintaining the page read timing without interposing a random read operation. (Modification) The present invention is not limited to the above embodiment. Although the sense amplifier / latch circuit is divided into two in the above embodiment, it may be divided into, for example, four, or may be divided into any number. Further, only two of the four divisions may alternately detect and latch the bit line potential, and it is not necessary that all of the divisions operate sequentially.
【００６５】また、センスアンプ兼ラッチ回路の分割は
メモリセルアレイ上で物理的に連続のものを１つの分割
単位としなくてもよい。例えば、センスアンプ兼ラッチ
回路２Ａに接続するビット線ＢＬj （j=0,1,〜,127）と
センスアンプ兼ラッチ回路２Ｂに接続するビット線ＢＬ
j （j=128,129,〜,255）を図１０のように交互に配列し
てもよい。Further, the sense amplifier / latch circuit may not be divided physically into a continuous unit on the memory cell array. For example, the bit line BLj (j = 0,1, ..., 127) connected to the sense amplifier / latch circuit 2A and the bit line BL connected to the sense amplifier / latch circuit 2B.
j (j = 128,129, to 255) may be arranged alternately as shown in FIG.
【００６６】図１０では、センスアンプ兼ラッチ回路２
Ａに接続するビット線のビット線間距離は図３の２倍に
なる。従って、ビット線放電後、例えばビット線ＢＬj
（j=0,1,〜,127）の電位をセンスアンプ兼ラッチ回路２
Ａで検知する際には、センスアンプ兼ラッチ回路２Ｂに
接続するビット線ＢＬj （j=128,129,〜,255）の電位の
検知は行わないので、図１０では図３に比べてビット線
間容量に起因する雑音を低減することができる。In FIG. 10, the sense amplifier / latch circuit 2
The bit line distance between the bit lines connected to A is double that in FIG. Therefore, after the bit line is discharged, for example, the bit line BLj
The potential of (j = 0,1, ～, 127) is set to the sense amplifier / latch circuit 2
When detecting with A, the potential of the bit line BLj (j = 128,129, to 255) connected to the sense amplifier / latch circuit 2B is not detected. Therefore, in FIG. It is possible to reduce noise caused by.
【００６７】また、図５，９のタイミングチャートは一
例を示したにすぎない。例えば、メモリセルのデータを
ビット線に読み出すタイミングは任意性を有する。図
５，９では２ページ目のデータのビット線への読み出し
は、１ページ目のデータのカラム選択線ＣＳＬ0 がＶss
からＶccになるタイミングで行い、３ページ目以降のデ
ータのビット線への読み出しは、トランスファゲートＴ
Ｇ2 がＶccからＶssになるタイミングで行っているが、
データのビット線への読み出し開始のタイミングは任意
性を有する。任意のカラムアドレスを検知してもよい。
また、ページリードはカラムアドレスの最下位から順に
行う必要もない。Further, the timing charts of FIGS. 5 and 9 show only an example. For example, the timing of reading the data of the memory cell to the bit line is arbitrary. In FIGS. 5 and 9, when reading the data of the second page to the bit line, the column selection line CSL0 of the data of the first page is Vss.
Is performed at the timing from Vcc to Vcc, the data of the third and subsequent pages is read to the transfer gate T
G2 goes from Vcc to Vss, but
The timing of starting the reading of the data to the bit line is arbitrary. Any column address may be detected.
Also, page reading does not have to be performed in order from the lowest column address.
【００６８】データのビット線への読み出し動作の際
に、図５、図９ではビット線の電位が確定した後、直ち
にワード線をＶccからＶssにしているが、ワード線がＶ
ccからＶssになるタイミングは任意性を有する。例えば
図１１のように、ビット線ＢＬj （j=0,1,〜,127）の電
位をセンスアンプ兼ラッチ回路２Ａ（ＳＡj ；j=0,1,
〜,127）で検知及びラッチした後でもよいし、図１２の
ようにビット線ＢＬj （j=128,129,〜,255）の電位をセ
ンスアンプ兼ラッチ回路２Ｂ（ＳＡj ；j=128,129,〜,2
55）で検知及びラッチした後でもよい。In the data read operation to the bit line, the word line is changed from Vcc to Vss immediately after the potential of the bit line is determined in FIGS. 5 and 9, but the word line is changed to Vs.
The timing from cc to Vss is arbitrary. For example, as shown in FIG. 11, the potential of the bit line BLj (j = 0,1, ..., 127) is set to the sense amplifier / latch circuit 2A (SAj; j = 0,1,).
., 127), and the potential of the bit line BLj (j = 128,129,-, 255) may be detected by the sense amplifier / latch circuit 2B (SAj; j = 128,129,-, 2) as shown in FIG.
It may be after detecting and latching in 55).
【００６９】センスアンプ兼ラッチ回路は１ビット線に
１個ではなく、複数のビット線に１個設ける、共有セン
スアンプ方式とすることができる。図１３にセンスアン
プ兼ラッチ回路が２本のビット線を共有した場合の一例
を示した。図１３の例ではビット線とセンスアンプ間の
トランスファゲートを４分割している。図１３ではトラ
ンスファゲート制御信号ＴＧ1 ，ＴＧ2 ，ＴＧ3 ，ＴＧ
4 は全てセンスアンプ兼ラッチ回路２Ａに接続するビッ
ト線上とセンスアンプ兼ラッチ回路２Ｂに接続するビッ
ト線上を通過しているが、図１４のように制御信号ＴＧ
1 ，ＴＧ3 はセンスアンプ兼ラッチ回路２Ａに接続する
ビット線上のみを通過し、ＴＧ2 ，ＴＧ4 はセンスアン
プ兼ラッチ回路２Ｂに接続するビット線上のみを通過す
るようにトランスファゲートを配置すればパターン面積
を低減できる。A shared sense amplifier system can be used in which one sense amplifier / latch circuit is provided for a plurality of bit lines instead of one for one bit line. FIG. 13 shows an example in which the sense amplifier / latch circuit shares two bit lines. In the example of FIG. 13, the transfer gate between the bit line and the sense amplifier is divided into four. In FIG. 13, the transfer gate control signals TG1, TG2, TG3, TG.
Although all 4 pass on the bit line connected to the sense amplifier / latch circuit 2A and the bit line connected to the sense amplifier / latch circuit 2B, as shown in FIG.
If the transfer gates are arranged so that 1 and TG3 pass only on the bit line connected to the sense amplifier / latch circuit 2A, and TG2 and TG4 pass only on the bit line connected to the sense amplifier / latch circuit 2B, the pattern area is reduced. It can be reduced.
【００７０】図１５に、２ページにわたって書き込まれ
たデータを読み出す場合のタイミングチャートの一例を
示した。２本のビット線で１つのセンスアンプ兼ラッチ
回路を共有しているので、１ページ分のデータをページ
読み出しするためには、センスアンプ兼ラッチ回路はそ
れぞれ２回データを出力する必要がある。まず、ビット
線ＢＬ1-0 〜ＢＬ1-63のデータをセンスアンプ兼ラッチ
回路２Ａからページ読み出しを行い、次にビット線ＢＬ
2-64〜ＢＬ2-127 のデータをセンスアンプ兼ラッチ回路
２Ｂからページ読み出しする。次に、再びセンスアンプ
兼ラッチ回路２Ａからビット線ＢＬ3-0 〜ＢＬ3-63のデ
ータをページ読み出し行い、次にビット線ＢＬ4-64〜Ｂ
Ｌ4-127 のデータをセンスアンプ兼ラッチ回路２Ｂから
ページ読み出しする。FIG. 15 shows an example of a timing chart for reading data written over two pages. Since two bit lines share one sense amplifier / latch circuit, each sense amplifier / latch circuit needs to output data twice in order to page-read one page of data. First, page reading of data on the bit lines BL1-0 to BL1-63 is performed from the sense amplifier / latch circuit 2A, and then the bit lines BL.
The page data of 2-64 to BL2-127 is read from the sense amplifier / latch circuit 2B. Next, page reading of the data of the bit lines BL3-0 to BL3-63 is performed again from the sense amplifier / latch circuit 2A, and then the bit lines BL4-64 to B-B.
The page of the data of L4-127 is read from the sense amplifier / latch circuit 2B.
【００７１】図１５のようにビット線とセンスアンプ兼
ラッチ回路の間のトランスファゲートのオン、オフのタ
イミングをずらすことによって、複数のビット線を共有
した共有センスアンプ方式でも複数のページ分のデータ
の連続読み出しに際し、ワード線切り替え時に要した無
駄時間がなくなり、見かけ上ページリードのサイクルで
複数ページのデータを読み出すことが可能になる。ワー
ド線をＶccからＶssにするタイミングはＴＧ1 がＶccか
らＶssになった後に行っているが、ＴＧ2 がＶccからＶ
ssになった後でもよいし、ＴＧ3 がＶccからＶssに変化
した後でもよいし、ＴＧ4 がＶccからＶssになった後で
もよい。By shifting the on / off timings of the transfer gates between the bit lines and the sense amplifier / latch circuit as shown in FIG. 15, even if the shared sense amplifier system shares a plurality of bit lines, data for a plurality of pages can be obtained. In the continuous read of, the dead time required for switching the word line is eliminated, and it becomes possible to read the data of a plurality of pages in the page read cycle apparently. The timing of changing the word line from Vcc to Vss is performed after TG1 is changed from Vcc to Vss, but TG2 is changed from Vcc to Vs.
It may be after ss, TG3 may be changed from Vcc to Vss, or TG4 may be changed from Vcc to Vss.
【００７２】また、共有センスアンプ方式でも、センス
アンプ兼ラッチ回路の分割はメモリセルアレイ上で物理
的に連続のものを１つの分割単位としなくてもよい。例
えば、センスアンプ兼ラッチ回路２Ａに接続するビット
線ＢＬj （j=0,1,〜,63 ）とセンスアンプ兼ラッチ回路
２Ｂに接続するビット線ＢＬj （j=64,65,〜,127）を図
１６のように交互に配列してもよい。Also in the shared sense amplifier system, the sense amplifier / latch circuit need not be divided physically into a continuous unit on the memory cell array. For example, a bit line BLj (j = 0,1, ..., 63) connected to the sense amplifier / latch circuit 2A and a bit line BLj (j = 64,65, ..., 127) connected to the sense amplifier / latch circuit 2B Alternatively, they may be arranged alternately as shown in FIG.
【００７３】図１６では、センスアンプ兼ラッチ回路２
ＡにトランスファゲートＴＧ1 を介して接続するビット
線同士のビット線間距離は図３の４倍になる。従って、
ビット線放電後、例えばビット線ＢＬ1-j （j=0,1,〜,6
3 ）の電位をセンスアンプ兼ラッチ回路２Ａで検知する
際には、ビット線ＢＬ3-j （j=0,1,〜,63 ），ＢＬ2-j
（j=64,65,〜,127），ＢＬ4-j （j=64,65,〜,127）の電
位の検知は行わないので、図１では図３、図１３に比べ
てビット線間容量に起因する雑音を低減することができ
る。In FIG. 16, the sense amplifier / latch circuit 2
The bit line distance between the bit lines connected to A through the transfer gate TG1 is four times that in FIG. Therefore,
After bit line discharge, for example, bit line BL1-j (j = 0,1, ..., 6)
When the potential of 3) is detected by the sense amplifier / latch circuit 2A, bit lines BL3-j (j = 0,1, ..., 63), BL2-j
(J = 64,65,-, 127) and BL4-j (j = 64,65,-, 127) are not detected, the capacitance between bit lines in FIG. 1 is larger than that in FIGS. 3 and 13. It is possible to reduce noise caused by.
【００７４】本実施例はセルアレイ及びセンスアンプの
配置が、図３のシングルエンド方式に限らず、オープン
ビット線方式やフォールディドビット線方式でもよい。
図１７にオープンビット線方式の一例を示し、図１８に
フォールディドビット線方式の一例を示した。また、カ
ラムアドレスは、外部入力でもよいし、カラムアドレス
カウンタによって内部カラムアドレスを順次発生させて
もよい。In the present embodiment, the arrangement of the cell array and the sense amplifiers is not limited to the single end system shown in FIG. 3, but an open bit line system or a folded bit line system may be used.
FIG. 17 shows an example of the open bit line system, and FIG. 18 shows an example of the folded bit line system. The column address may be externally input or the column address counter may sequentially generate internal column addresses.
【００７５】以上のように本発明を電気的に書き替え可
能な不揮発性半導体記憶装置、その中でも特にＮＡＮＤ
セル型ＥＥＰＲＯＭを対象として説明を行ったが、本発
明は電気的に書き替え可能な不揮発性半導体記憶装置に
限らず、ＤＲＡＭ，ＳＲＡＭ，マスクＲＯＭなどに関し
ても有効である。その他、本発明の要旨を逸脱しない範
囲で、種々変形して実施することができる。As described above, the present invention is an electrically rewritable non-volatile semiconductor memory device, and in particular NAND.
Although the description has been made for the cell type EEPROM, the present invention is not limited to the electrically rewritable non-volatile semiconductor memory device, but is also effective for DRAM, SRAM, mask ROM and the like. In addition, various modifications can be made without departing from the scope of the present invention.
【００７６】[0076]
【発明の効果】以上説明したように本発明によれば、周
辺回路（ロウデコーダなど）の面積を増加させることな
く、複数の所定単位、例えば複数のページ分のデータの
連続読み出しに際し、ワード線切り替え時に要した無駄
時間がなくなり、見かけ上ページリードのサイクルで複
数ページのデータを読み出すことが可能になって読み出
しの高速化を図ることができる。As described above, according to the present invention, word lines can be continuously read in a plurality of predetermined units, for example, a plurality of pages of data without increasing the area of the peripheral circuit (row decoder or the like). The dead time required at the time of switching is eliminated, the data of multiple pages can be read in an apparent page read cycle, and the read speed can be increased.
【００７７】また、分割されたセンスアンプ兼ラッチ回
路を交互に配置することにより、ビット線電位を検知す
る際に、ビット線間容量に起因する雑音を低減すること
ができる。Further, by alternately disposing the divided sense amplifier / latch circuits, it is possible to reduce the noise caused by the capacitance between bit lines when the bit line potential is detected.
【図１】第１の実施例に係わる不揮発性半導体記憶装置
の基本構成を示すブロック図。FIG. 1 is a block diagram showing a basic configuration of a nonvolatile semiconductor memory device according to a first embodiment.
【図２】第１の実施例のメモリセルアレイの構成を示す
図。FIG. 2 is a diagram showing a configuration of a memory cell array of the first embodiment.
【図３】第１の実施例のセンスアンプ兼ラッチ部の構成
を示す図。FIG. 3 is a diagram showing a configuration of a sense amplifier / latch unit according to the first embodiment.
【図４】第１の実施例のセンスアンプ兼ラッチ部のの構
成の一例を示す図。FIG. 4 is a diagram showing an example of a configuration of a sense amplifier / latch unit according to the first embodiment.
【図５】第１の実施例のデータ読み出し動作を説明する
ためのタイミングチャート。FIG. 5 is a timing chart for explaining a data read operation of the first embodiment.
【図６】ＮＡＮＤセル型ＥＥＰＲＯＭに適用した第２の
実施例のメモリセルアレイ構成を示す図。FIG. 6 is a diagram showing a memory cell array configuration of a second embodiment applied to a NAND cell type EEPROM.
【図７】第２の実施例における一方のセンスアンプ兼ラ
ッチ回路の回路図。FIG. 7 is a circuit diagram of one sense amplifier / latch circuit according to the second embodiment.
【図８】第２の実施例における他方のセンスアンプ兼ラ
ッチ回路の回路図。FIG. 8 is a circuit diagram of the other sense amplifier / latch circuit in the second embodiment.
【図９】第２の実施例のデータ読み出し動作を説明する
ためのタイミングチャート。FIG. 9 is a timing chart for explaining the data read operation of the second embodiment.
【図１０】分割したセンスアンプ兼ラッチ回路を交互に
配置した実施例の構成を示す図。FIG. 10 is a diagram showing a configuration of an embodiment in which divided sense amplifier / latch circuits are alternately arranged.
【図１１】選択ワード線の立ち下げのタイミングについ
て別の方法を示す図。FIG. 11 is a diagram showing another method for falling timing of a selected word line.
【図１２】選択ワード線の立ち下げのタイミングについ
て別の方法を示す図。FIG. 12 is a diagram showing another method of falling timing of a selected word line.
【図１３】共有センスアンプ方式の実施例の構成を示す
図。FIG. 13 is a diagram showing a configuration of an embodiment of a shared sense amplifier system.
【図１４】共有センスアンプ方式の実施例の構成を示す
図。FIG. 14 is a diagram showing a configuration of an embodiment of a shared sense amplifier system.
【図１５】図１４の実施例の動作を説明するためのタイ
ミング図。FIG. 15 is a timing chart for explaining the operation of the embodiment of FIG.
【図１６】共有センスアンプ方式で、分割したセンスア
ンプ兼ラッチ回路を交互に配置した実施例の構成を示す
図。FIG. 16 is a diagram showing a configuration of an embodiment in which divided sense amplifier / latch circuits are alternately arranged in a shared sense amplifier system.
【図１７】オープンビット線方式の実施例の構成を示す
図。FIG. 17 is a diagram showing a configuration of an embodiment of an open bit line system.
【図１８】フォールディドビット線方式の実施例の構成
を示す図。FIG. 18 is a diagram showing a configuration of an embodiment of a folded bit line system.
１…メモリセルアレイ ２（２Ａ，２Ｂ）…センスアンプ兼ラッチ回路 ３（３Ａ，３Ｂ）…ビット線トランスファゲート ４…ロウデコーダ ５…カラムデコーダ ６…アドレスバッファ ７…Ｉ／Ｏセンスアンプ ８…データ入出力バッファ ＢＬ…ビット線 ＷＬ…ワード線 ＭＣ…メモリセル ＴＧ…ビット線トランスファゲートの制御信号 1 ... Memory cell array 2 (2A, 2B) ... Sense amplifier / latch circuit 3 (3A, 3B) ... Bit line transfer gate 4 ... Row decoder 5 ... Column decoder 6 ... Address buffer 7 ... I / O sense amplifier 8 ... Data input Output buffer BL ... bit line WL ... word line MC ... memory cell TG ... bit line transfer gate control signal
Claims (6)
ット線が配設され、これらワード線とビット線の各交差
部にメモリセルが配置されたメモリセルアレイと、 前記メモリセルアレイのワード線選択を行う手段と、 前記メモリセルアレイのビット線選択を行う手段と、 前記メモリセルアレイの各ビット線にそれぞれビット線
トランスファゲートを介して接続された複数のセンスア
ンプ兼ラッチ回路と、 前記ビット線を所定単位毎に少なくとも２分割し、該分
割されたビット線に対応してビット線トランスファゲー
トをグループ分けし、ビット線トランスファゲートの同
一グループを同時に駆動させ、且つ異なるグループを独
立に制御させるタイミング制御を行う手段と、を備えた
ことを特徴とする半導体記憶装置。1. A memory cell array in which a plurality of word lines and a plurality of bit lines intersecting each other are arranged, and a memory cell is arranged at each intersection of the word lines and the bit lines, and word line selection of the memory cell array. Means for selecting a bit line of the memory cell array, a plurality of sense amplifier / latch circuits connected to each bit line of the memory cell array via a bit line transfer gate, and the bit line is set to a predetermined value. At least two divisions are performed for each unit, bit line transfer gates are divided into groups corresponding to the divided bit lines, the same group of bit line transfer gates are driven simultaneously, and different groups are controlled independently. A semiconductor memory device comprising: means for performing.
ット線が配設され、これらワード線とビット線の各交差
部にメモリセルが配置されたメモリセルアレイと、 前記メモリセルアレイのワード線選択を行う手段と、 前記メモリセルアレイのビット線選択を行う手段と、 前記メモリセルアレイの各ビット線の複数本にそれぞれ
第１のビット線トランスファゲートを介して接続された
複数の第１のセンスアンプ兼ラッチ回路と、 前記メモリセルアレイの各ビット線の残りの複数本にそ
れぞれ第２のビット線トランスファゲートを介して接続
された複数の第２のセンスアンプ兼ラッチ回路と、 第１及び第２のビット線トランスファゲートを独立に制
御させるタイミング制御を行う手段と、を備えたことを
特徴とする半導体記憶装置。2. A memory cell array in which a plurality of word lines and a plurality of bit lines intersecting each other are arranged, and a memory cell is arranged at each intersection of these word lines and bit lines, and word line selection of said memory cell array. And a means for selecting a bit line of the memory cell array, and a plurality of first sense amplifiers connected to a plurality of bit lines of the memory cell array via first bit line transfer gates, respectively. A latch circuit; a plurality of second sense amplifier / latch circuits connected to the remaining plurality of bit lines of the memory cell array via second bit line transfer gates; first and second bits A semiconductor memory device comprising: means for performing timing control for independently controlling a line transfer gate.
ット線が配設され、これらワード線とビット線の各交差
部にメモリセルが配置されたメモリセルアレイと、 前記メモリセルアレイのワード線選択を行う手段と、 前記メモリセルアレイのビット線選択を行う手段と、 前記メモリセルアレイの所定単位毎にビット線が少なく
とも２分割され、該分割された第１のビット線にそれぞ
れ第１のビット線トランスファゲートを介して接続され
た複数の第１のセンスアンプ兼ラッチ回路と、 前記分割された第２のビット線にそれぞれ第２のビット
線トランスファゲートを介して接続された複数の第２の
センスアンプ兼ラッチ回路と、 第１及び第２のビット線トランスファゲートを独立に制
御させるタイミング制御を行う手段と、を備えたことを
特徴とする半導体記憶装置。3. A memory cell array in which a plurality of word lines and a plurality of bit lines intersecting each other are arranged, and a memory cell is arranged at each intersection of these word lines and bit lines, and word line selection of said memory cell array. And a means for selecting a bit line of the memory cell array, a bit line divided into at least two for each predetermined unit of the memory cell array, and a first bit line transfer to each of the divided first bit lines. A plurality of first sense amplifier / latch circuits connected via gates, and a plurality of second sense amplifiers connected to the divided second bit lines respectively via second bit line transfer gates And a means for performing timing control for independently controlling the first and second bit line transfer gates. The semiconductor memory device according to symptoms.
トの一方が導通状態にあり、ビット線に読み出されたメ
モリセルのデータのうち、所定単位のデータが第１及び
第２のセンスアンプ兼ラッチ回路の一方に転送されてい
る間に、他方のビット線トランスファゲートが非導通状
態にあり、他方のセンスアンプ兼ラッチ回路に既に読み
出されていた所定単位のデータがページリードされてい
る期間が存在するようなタイミング制御を行う手段を備
えたことを特徴とする請求項２又は３に記載の半導体記
憶装置。4. One of the first and second bit line transfer gates is in a conductive state, and data of a predetermined unit among the data of the memory cells read to the bit line is the first and second sense amplifiers. While being transferred to one of the dual latch circuits, the other bit line transfer gate is in a non-conducting state, and the predetermined unit of data that has already been read by the other sense amplifier / latch circuit is page-read. 4. The semiconductor memory device according to claim 2, further comprising means for performing timing control such that there is a period.
が選択されるとき、１ページ分の各メモリセルアレイの
データが各ビット線に読み出された後に、第１及び第２
のトランスファゲートをほぼ同時に導通させ、所定単位
のデータを第１及び第２のセンスアンプ兼ラッチ回路に
ほぼ同時に転送させ、 読み出し動作時に第２頁目以降のワード線が選択される
とき、該当ページ分の各メモリセルアレイのデータが各
ビット線に読み出された後に、第１のトランスファゲー
トを導通させて所定単位のデータを第１のセンスアンプ
兼ラッチ回路に転送させ、その後に第２のトランスファ
ゲートを導通させて所定単位のデータを第２のセンスア
ンプ兼ラッチ回路に転送させ、 第１のセンスアンプ兼ラッチ回路に所定単位のデータを
転送させている間に、第２のセンスアンプ兼ラッチ回路
のデータをページリードする期間が存在し、且つ第２の
センスアンプ兼ラッチ回路に所定単位のデータを転送さ
せている間に、第１のセンスアンプ兼ラッチ回路のデー
タをページリードする期間が存在するようなタイミング
制御を行うことを特徴とする請求項第２又は３に記載の
半導体記憶装置。5. When the word line of the first page is selected in the read operation, the first and second data are read out after the data of each memory cell array for one page is read out to each bit line.
Transfer gates are turned on almost at the same time, a predetermined unit of data is transferred to the first and second sense amplifier / latch circuits almost at the same time, and when the word line of the second and subsequent pages is selected during the read operation, the corresponding page After the data of each memory cell array for each minute is read to each bit line, the first transfer gate is turned on to transfer a predetermined unit of data to the first sense amplifier / latch circuit, and then the second transfer gate. The second sense amplifier / latch is latched while the gate is made conductive to transfer a predetermined unit of data to the second sense amplifier / latch circuit and the first sense amplifier / latch circuit is transferred of the predetermined unit of data. While there is a period for page-reading the data of the circuit, and while the second sense amplifier / latch circuit is transferring a predetermined unit of data, The semiconductor memory device according to claim second or 3 periods of the page read data in the sense amplifier and latch circuit is characterized in that performs timing control to exist.
ンプ兼ラッチ回路を少なくとも２つ以上連続的に配設し
て成る第１のメモリセルアレイブロックと、第２のセン
スアンプ兼ラッチ回路を少なくとも２つ以上連続的に配
設して成る第２のメモリセルアレイブロックとで構成さ
れていることを特徴とする請求項２又は３に記載の半導
体記憶装置。6. The memory cell array comprises a first memory cell array block formed by continuously disposing at least two first sense amplifier / latch circuits and at least two second sense amplifier / latch circuits. 4. The semiconductor memory device according to claim 2, wherein the semiconductor memory device is configured by a second memory cell array block which is continuously arranged by one or more.
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1994
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