JPH065085A - Nonvolatile semiconductor memory device - Google Patents
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- JPH065085A JPH065085A JP15783192A JP15783192A JPH065085A JP H065085 A JPH065085 A JP H065085A JP 15783192 A JP15783192 A JP 15783192A JP 15783192 A JP15783192 A JP 15783192A JP H065085 A JPH065085 A JP H065085A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置、特にＮＡＮＤ型ＥＥＰＲＯＭに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device, and more particularly to a NAND type EEPROM.
【０００２】[0002]
【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これ
は、複数のメモリセルをそれらのソース、ドレインを隣
接するもの同士で共有する形で直列接続して一単位と
し、ビット線に接続するものである。メモリセルは通
常、電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有する。メモリセルアレイは、ｐ型基板、又はｎ
型基板に形成されたｐ型ウェル内に集積形成される。Ｎ
ＡＮＤセルのドレイン側は選択ゲートを介してビット線
に接続され、ソース側はやはり選択ゲートを介して、ソ
ース線（基準電位配線）に接続される。メモリセルの制
御ゲートは、行方向に連続的に接続されてワード線とな
る。通常同一ワード線につながるメモリセルの集合を１
ページと呼び、一組のドレイン側及びソース側の選択ゲ
ートに挟まれたページの集合を１ＮＡＮＤブロック又は
単に１ブロックと呼ぶ。通常１ブロックは独立に消去可
能な最小単位となる。2. Description of the Related Art As one of EEPROMs, a NAND-type EEPROM capable of high integration is known. In this technique, a plurality of memory cells are connected in series so that their sources and drains are shared by adjacent ones to form one unit, which is connected to a bit line. A memory cell is usually a FETMOS in which a charge storage layer and a control gate are stacked.
Have a structure. The memory cell array is a p-type substrate or n.
It is integratedly formed in the p-type well formed on the mold substrate. N
The drain side of the AND cell is connected to the bit line via the selection gate, and the source side is also connected to the source line (reference potential wiring) via the selection gate. The control gates of the memory cells are continuously connected in the row direction to form word lines. Normally, a set of memory cells connected to the same word line is 1
A page is referred to as a page, and a set of pages sandwiched between a set of drain-side and source-side selection gates is referred to as one NAND block or simply one block. Normally, one block is the minimum unit that can be independently erased.
【０００３】ＮＡＮＤ型ＥＥＰＲＯＭの動作は次の通り
である。データの消去は１ＮＡＮＤブロック内のメモリ
セルに対して同時に行われる。即ち選択されたＮＡＮＤ
ブロックの全ての制御ゲートを基準電位ＶＳＳとし、ｐ
型ウェル及びｎ型基板に高電圧ＶＰＰ（例えば２０Ｖ）
を印加する。これにより、全てのメモリセルにおいて浮
遊ゲートから基板に電子が放出され、しきい値は負の方
向にシフトする。通常この状態を”１”状態と定義す
る。またチップ消去は全ＮＡＮＤブロックを選択状態に
することによりなされる。The operation of the NAND type EEPROM is as follows. Data is erased simultaneously for the memory cells in one NAND block. That is, the selected NAND
All control gates of the block are set to the reference potential VSS and p
High voltage VPP (eg, 20V) on the well and n-type substrate
Is applied. As a result, in all memory cells, electrons are emitted from the floating gate to the substrate, and the threshold value shifts in the negative direction. Usually, this state is defined as the "1" state. Chip erasing is performed by putting all NAND blocks in the selected state.
【０００４】データの書き込み動作は、ビット線から最
も離れた位置のメモリセルから順に行われる。ＮＡＮＤ
ブロック内の選択された制御ゲートには高電圧ＶＰＰ
（例えば２０Ｖ）を印加し、他の非選択ゲートには中間
電位ＶＭ（例えば１０Ｖ）を与える。またビット線には
データに応じて、ＶＳＳ又はＶＭを与える。ビット線に
ＶＳＳが与えられたとき（”０”書き込み）、その電位
は選択メモリセルに伝達され、浮遊ゲートに電子注入が
生ずる。これによりその選択メモリセルのしきい値は正
方向にシフトする。通常この状態を”０”状態と定義す
る。ビット線にＶＭが与えられた（”１”書き込み）メ
モリセルには電子注入は起らず、従ってしきい値は変化
せず負に留まる。データの読み出し動作はＮＡＮＤブロ
ック内の選択されたメモリセルの制御ゲートをＶＳＳと
して、それ以外の制御ゲート及び選択ゲートをＶＣＣと
し選択メモリセルで電流が流れるか否かを検出すること
により行われる。ＮＡＮＤ型ＥＥＰＲＯＭではメモリセ
ルを直列に接続しているためにセル電流が小さく、ビッ
ト線の放電には数μｓの時間を要する。よってランダム
リードには約１０μｓかかる。データは１ページ分、セ
ンスアンプ兼データラッチ回路にラッチされる。ページ
リードは、このラッチデータを読み出すだけであるから
約１００ｎｓで読める。例えばページ長が２５６バイト
のもので、１ページのデータを読み出すには、ランダム
リード１回とページリード２５５回で（１０＋０．１×
２５５）μｓで約３５μｓの時間を要する。よって複数
のページのデータを読み出す場合には、ページの切り替
え部で１０μｓのランダムリード動作を必要とする。The data write operation is sequentially performed from the memory cell located farthest from the bit line. NAND
A high voltage VPP is applied to the selected control gate in the block.
(For example, 20 V) is applied, and the intermediate potential VM (for example, 10 V) is applied to the other non-selected gates. Further, VSS or VM is given to the bit line according to the data. When VSS is applied to the bit line ("0" write), the potential is transmitted to the selected memory cell, and electron injection occurs in the floating gate. This shifts the threshold value of the selected memory cell in the positive direction. Usually, this state is defined as the "0" state. No electron injection occurs in the memory cell in which VM is applied to the bit line ("1" write), and therefore the threshold value remains unchanged and remains negative. The data read operation is performed by setting the control gate of the selected memory cell in the NAND block to VSS and the other control gates and select gates to VCC to detect whether or not a current flows in the selected memory cell. In the NAND type EEPROM, since the memory cells are connected in series, the cell current is small, and it takes several μs to discharge the bit line. Therefore, random read takes about 10 μs. Data for one page is latched by the sense amplifier / data latch circuit. The page read can be read in about 100 ns because only the latch data is read. For example, if the page length is 256 bytes and one page of data is read, one random read and 255 page reads (10 + 0.1 ×
255) μs requires about 35 μs. Therefore, when reading the data of a plurality of pages, the page switching unit needs a random read operation of 10 μs.
【０００５】[0005]
【発明が解決しようとする課題】上述のように従来のＮ
ＡＮＤ型ＥＥＰＲＯＭにおいては、複数のページにわた
るデータを読み出す際に、ページの切り替わり部分で１
０μｓのランダムリード動作を必要とするため、読み出
しに時間がかかるという問題があった。As described above, the conventional N
In the AND-type EEPROM, when reading data over a plurality of pages, 1 is set at the page switching portion.
Since a random read operation of 0 μs is required, there is a problem that reading takes time.
【０００６】本発明は以上のような問題に鑑みなされた
もので、その目的とするところは、ページの切り替わり
点でのランダムリード動作が不要で読み出しの高速化を
図ることができる不揮発性半導体記憶装置を提供するこ
とにある。The present invention has been made in view of the above problems, and an object of the present invention is to eliminate the need for a random read operation at a page switching point and to speed up reading. To provide a device.
【０００７】[0007]
【課題を解決するための手段】本発明は上記課題を解決
するために、所定単位に分割されたデータ書き込み領域
を備えたメモリ手段と、該メモリ手段からのデータ読み
出し時に所定単位のデータをランダムリード動作により
ラッチしてデータ出力線に読み出すとともに複数の所定
単位のデータの連続読み出しに際し一方がラッチされた
先の所定単位のデータをデータ出力線に読み出している
間に他方が次の所定単位のデータをランダムリード動作
によりラッチする複数のラッチ手段とを有することを要
旨とする。In order to solve the above-mentioned problems, the present invention provides a memory means having a data writing area divided into predetermined units, and a predetermined unit of data at random when reading data from the memory means. The data is latched by the read operation and read out to the data output line, and at the time of continuous reading of a plurality of predetermined units of data, while one of the latched data of the previous predetermined unit is being read to the data output line, the other is the next predetermined unit. The gist is to have a plurality of latch means for latching data by a random read operation.
【０００８】[0008]
【作用】上記構成において、複数の所定単位、例えば複
数ページ分のデータの連続読み出しに際し、ページの切
り替りでのランダムリード動作が不要となる。これによ
り、最初のランダムリード動作を除けば、見かけ上ペー
ジリードのサイクルで複数ページのデータを読み出すこ
とが可能となり、高速読み出しが実現される。In the above structure, the random read operation at the switching of pages is not necessary when continuously reading the data of a plurality of predetermined units, for example, a plurality of pages. As a result, except for the first random read operation, it becomes possible to read the data of a plurality of pages in the cycle of apparent page read, and high speed reading is realized.
【０００９】[0009]
【実施例】以下、本発明の実施例を図面を参照して説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【００１０】図１は、本実施例に係るＮＡＮＤ型ＥＥＰ
ＲＯＭを用いた不揮発性半導体記憶装置の構成を示すブ
ロック図である。同図中、１はメモリ手段としてのメモ
リセルアレイであり、所定単位のデータ書き込み領域で
あるページの集合からなるブロックに分割され、このブ
ロックを最小消去単位として構成されている。このメモ
リセルアレイ１に対し、データ書き込み、読み出しを行
うためのラッチ手段としてのセンスアンプ兼ラッチ回路
２が設けられている。このセンスアンプ兼ラッチ回路２
は、２Ａ，２Ｂに２分割されている。本実施例では、１
ページを２５６ビットとしたとき、センスアンプ兼ラッ
チ回路２は１２８ビットずつに分割されているとする。
センスアンプ兼ラッチ回路２はデータ入出力バッファ６
につながり、アドレスバッファ４からのアドレス信号を
うけるカラムデコーダ３の出力を入力として受けるよう
になっている。またメモリセルアレイ１に対して、制御
ゲート及び選択ゲートを制御するためにロウデコーダ５
が設けられ、メモリセルアレイ１が形成されるｐ型基板
（またはｐ型ウェル）の電位を制御するための基板電位
制御回路７が設けられている。FIG. 1 shows a NAND type EEP according to this embodiment.
FIG. 3 is a block diagram showing a configuration of a nonvolatile semiconductor memory device using a ROM. In the figure, reference numeral 1 denotes a memory cell array as a memory means, which is divided into blocks each consisting of a set of pages which is a data writing area of a predetermined unit, and this block is constituted as a minimum erase unit. The memory cell array 1 is provided with a sense amplifier / latch circuit 2 as a latch means for writing and reading data. This sense amplifier / latch circuit 2
Is divided into 2A and 2B. In this embodiment, 1
When the page has 256 bits, it is assumed that the sense amplifier / latch circuit 2 is divided into 128 bits.
The sense amplifier / latch circuit 2 is a data input / output buffer 6
And receives the output of the column decoder 3 which receives the address signal from the address buffer 4 as an input. In addition, for the memory cell array 1, a row decoder 5 for controlling a control gate and a select gate.
And a substrate potential control circuit 7 for controlling the potential of the p-type substrate (or p-type well) in which the memory cell array 1 is formed.
【００１１】図２は、センスアンプ兼ラッチ回路２Ａと
メモリセルアレイ１との接続を示している。Ｃ2 ＭＯＳ
フリップフロップからなるセンスアンプ兼データラッチ
回路ＦＦＡがあり、その第１の出力がΦＦＡにより制御
されるＥタイプｎチャネルＭＯＳトランジスタＱｎ７を
介して、ビット線ＢＬｉに接続されている。またビット
線をプリチャージするＥタイプｐチャネルＭＯＳトラン
ジスタＱｐ５とビット線を放電するＥタイプｎチャネル
ＭＯＳトランジスタＱｎ１０が接続されている。ＦＦＡ
の２個の出力ノードはカラム選択信号ＣＳＬｉにより制
御されるＥタイプｎチャネルＭＯＳトランジスタＱｎ
１，Ｑｎ２を介してデータ入出力線Ｉ／Ｏ’，Ｉ／Ｏに
接続されている。Ｉ／Ｏ’，Ｉ／Ｏは各センスアンプ兼
ラッチ回路に共通に接続され、Ｉ／Ｏセンスアンプに入
力されている。センスアンプ兼ラッチ回路２Ａとセンス
アンプ兼ラッチ回路２Ｂではその回路構成は同じであ
る。ＦＦの活性化信号ΦＳＰ，ΦＳＮ，ΦＲＰ，ΦＲＮ
及びΦＦの活性化のタイミングが異なる。FIG. 2 shows the connection between the sense amplifier / latch circuit 2A and the memory cell array 1. C 2 MOS
There is a sense amplifier / data latch circuit FFA formed of a flip-flop, the first output of which is connected to the bit line BLi via an E type n-channel MOS transistor Qn7 controlled by ΦFA. An E type p-channel MOS transistor Qp5 that precharges the bit line and an E type n-channel MOS transistor Qn10 that discharges the bit line are connected. FFA
Two output nodes of the E-type n-channel MOS transistor Qn controlled by the column selection signal CSLi.
Data input / output lines I / O ′ and I / O are connected via 1 and Qn2. I / O 'and I / O are commonly connected to each sense amplifier / latch circuit and input to the I / O sense amplifier. The sense amplifier / latch circuit 2A and the sense amplifier / latch circuit 2B have the same circuit configuration. FF activation signals ΦSP, ΦSN, ΦRP, ΦRN
And ΦF are activated at different timings.
【００１２】ここで２ページに書き込まれたデータを読
み出す場合を例にとり、図４のタイミングチャートを用
いて、本実施例の読み出し動作を説明する。Here, the read operation of this embodiment will be described with reference to the timing chart of FIG. 4 by taking the case of reading the data written in two pages as an example.
【００１３】まず１ページ目はセンスアンプ兼ラッチ回
路２Ａ，２Ｂとも同時に動作する。ΦＦＡ，ΦＦＢを”
Ｈ”とし、ΦＳＰＡ，ΦＳＰＢを”Ｈ”、ΦＳＮＡ，Φ
ＳＮＢを”Ｌ”、ΦＲＰＡ，ΦＲＰＢを”Ｈ”、ΦＲＮ
Ａ，ΦＲＮＢを”Ｌ”としてＣ2 ＭＯＳフリップフロッ
プＦＦＡ，ＦＦＢを非活性としたのち、ΦＰ’を”Ｌ”
としてビット線をＶＣＣにプリチャージする。次に選択
された制御ゲートをＶＳＳに非選択の制御ゲートをＶＣ
Ｃに、選択された選択ゲートをＶＣＣにする。ここで、
選択されたメモリセルが消去されており、負のしきい値
を持っていれば、セル電流が流れビット線はＶＳＳに放
電される。またメモリセルが正のしきい値を持っていれ
ばセル電流は流れずビット線はＶＣＣレベルを維持す
る。次いで、ΦＳＰＡ，ΦＳＰＢを”Ｌ”、ΦＳＮＡ，
ΦＳＮＢを”Ｈ”としてビット線電位を検知し、ΦＲＰ
Ａ，ΦＲＰＢを”Ｌ”、ΦＲＮＡ，ΦＲＮＢを”Ｈ”と
することによってデータをラッチする。そのあと、ΦＦ
Ａ，ΦＦＢを”Ｌ”とする。First, in the first page, both the sense amplifier / latch circuits 2A and 2B operate simultaneously. ΦFA and ΦFB ”
H ", ΦSPA, ΦSPB are" H ", ΦSNA, Φ
SNB is "L", ΦRPA, ΦRPB is "H", ΦRN
After setting A and ΦRNB to “L” and deactivating the C 2 MOS flip-flops FFA and FFB, ΦP ′ is set to “L”.
As a result, the bit line is precharged to VCC. Next, the selected control gate is set to VSS and the non-selected control gate is set to VC
At C, the selected select gate is brought to VCC. here,
If the selected memory cell is erased and has a negative threshold, cell current will flow and the bit line will be discharged to VSS. If the memory cell has a positive threshold value, the cell current does not flow and the bit line maintains the VCC level. Next, ΦSPA and ΦSPB are set to “L”, ΦSNA,
ΦSNB is set to “H” to detect the bit line potential, and ΦRP
Data is latched by setting A and ΦRPB to “L” and ΦRNA and ΦRNB to “H”. After that, ΦF
Let A and ΦFB be “L”.
【００１４】次に、カラムゲートＣＳＬｉが開き、セン
スアンプ兼ラッチ回路２Ａの最下位アドレスから１ペー
ジ目のページ読み出しを行う。１２８アドレス分（カラ
ムアドレス０〜１２７）読み出したところで、センスア
ンプ兼ラッチ回路２Ａ側のメモリセルに対し、２ページ
目のロウアドレスに対するランダムリード動作を行う。
これはアドレスが１２８であることを検知して行われ
る。ΦＦＡを”Ｈ”とし、ΦＳＰＡを”Ｈ”、ΦＳＮＡ
を”Ｌ”、ΦＲＰＡを”Ｈ”、ΦＲＮＡを”Ｌ”、ΦＲ
ＰＡを”Ｈ”、ΦＲＮＡを”Ｌ”としてＣ2 ＭＯＳフリ
ップフロップＦＦＡを非活性としたのち、ΦＰ’を”
Ｌ”としてビット線をＶＣＣにプリチャージする。次に
選択された制御ゲートをＶＳＳに、非選択の制御ゲート
をＶＣＣに、選択された選択ゲートをＶＣＣにする。次
にΦＳＰＡを”Ｌ”、ΦＳＮＡを”Ｈ”としてビット線
電位を検知し、ΦＲＰＡを”Ｌ”、ΦＲＮＡを”Ｈ”と
することによってデータをラッチする。そのあとΦＦＡ
を”Ｌ”とする。１ページ目のページ読み出しが２５６
アドレス分進んだところでは既に次の２ページ目の１２
８カラムアドレス分はセンスアンプ兼ラッチ回路２Ａに
データがラッチされているので、ランダムリード動作を
する必要はない。ここで、センスアンプ兼ラッチ回路２
Ａから２ページ目のカラムアドレス０〜１２７までをペ
ージリードしている間に、センスアンプ兼ラッチ回路２
Ｂ側のメモリセルに対し、２ページ目の残りのアドレス
に対するランダムリード動作を行う。ΦＦＢを”Ｈ”と
し、ΦＳＰＢを”Ｌ”、ΦＲＰＢを”Ｈ”、ΦＲＮＢ
を”Ｌ”としてＣ2 ＭＯＳフリップフロップＦＦＢを非
活性としたのち、ΦＰ’を”Ｌ”としてビット線をＶＣ
Ｃにプリチャージする。次に選択された制御ゲートをＶ
ＳＳに、非選択の制御ゲートをＶＣＣに、選択された選
択ゲートをＶＣＣにする。次にΦＳＰＢを”Ｌ”、ΦＳ
ＮＢを”Ｈ”としてビット線電位を検知し、ΦＲＰＢ
を”Ｌ”、ΦＲＮＢを”Ｈ”とすることによってデータ
をラッチする。そのあとΦＦＢを”Ｌ”とする。Next, the column gate CSLi is opened, and page reading of the first page is performed from the lowest address of the sense amplifier / latch circuit 2A. When 128 addresses (column addresses 0 to 127) have been read, a random read operation for the row address of the second page is performed on the memory cells on the sense amplifier / latch circuit 2A side.
This is done by detecting that the address is 128. ΦFA is “H”, ΦSPA is “H”, ΦSNA
"L", ΦRPA is "H", ΦRNA is "L", ΦR
PA is set to “H”, ΦRNA is set to “L”, the C 2 MOS flip-flop FFA is deactivated, and ΦP ′ is set to “H”.
The bit line is precharged to VCC as L ″. Next, the selected control gate is set to VSS, the unselected control gate is set to VCC, and the selected selection gate is set to VCC. Next, ΦSPA is set to “L”, ΦSNA is set to “H” to detect the bit line potential, and ΦRPA is set to “L” and ΦRNA is set to “H” to latch the data.
Is set to "L". The page read of the first page is 256
Where the address has advanced, 12 on the second page has already been reached.
Since data is latched in the sense amplifier / latch circuit 2A for eight column addresses, it is not necessary to perform a random read operation. Here, the sense amplifier / latch circuit 2
While page reading is performed from A to the second column address 0 to 127, the sense amplifier / latch circuit 2
The memory cell on the B side is subjected to a random read operation for the remaining addresses on the second page. ΦFB is “H”, ΦSPB is “L”, ΦRPB is “H”, ΦRNB
Is set to "L" to inactivate the C 2 MOS flip-flop FFB, and then ΦP 'is set to "L" to set the bit line to VC.
Precharge to C. Next, select the selected control gate to V
SS, the non-selected control gate is set to VCC, and the selected select gate is set to VCC. Next, ΦSPB is “L”, ΦS
Bit line potential is detected by setting NB to "H", and ΦRPB
The data is latched by setting "L" to "L" and ΦRNB to "H". After that, ΦFB is set to “L”.
【００１５】以上のように、１ページを１２８ビットず
つに分割したメモリセルの一方をページ読み出ししてい
る間に、他方のランダムリード動作を行うことによっ
て、ページの切り替り点でもランダムリード動作を挟む
ことなくページリードのタイミングを保ったまま複数の
ページにわたるデータの読み出しが可能となる。As described above, the random read operation is performed at the page switching point by performing the random read operation of one of the memory cells obtained by dividing one page into 128 bits while the page is read. It is possible to read data over a plurality of pages without pinching the page read timing.
【００１６】本発明は上記実施例に限られない。上記実
施例では、各ページ、即ちメモリセルアレイを２分割し
たが、例えば４分割にしてもかまわないし、任意の数に
分割してよい。また４分割したうちの２個のみが交互に
読み出しを行なうようにしてもよく、分割したもの全て
が順に動作する必要もない。またこれらの分割はメモリ
セルアレイ上の物理的に連続のものを１つの分割単位と
しなくてもよい。例えば１バイトが８ビット線からなる
場合に、ビット線８本ごとに、第１の分割単位に属する
もの、第２の分割単位に属するものと交互に分割を行な
ってもよい。また図４のタイミングチャートは一例を示
したにすぎない。例えば、図４ではカラムアドレスが１
２８になったら、次にランダムリードを始めているが、
このランダムリードの開始のタイミングは大きな任意性
を有する。アドレスの１２８の入力を検知してもよい
し、アドレス１２７の読み出し終了を検知してもよい
し、アドレス１２８以降の任意のアドレスを検知しても
よい。チップ内部にアドレスを自動発生する手段をもっ
て、タイミングを決定してもよい。またカラムアドレス
は最下位から順に読む必要もない。またビット線のプリ
チャージ信号は共通になっているが、別々にしてもよ
い。その他本発明の主旨を逸脱しない範囲で種々変形し
て利用することができる。The present invention is not limited to the above embodiment. In the above embodiment, each page, that is, the memory cell array is divided into two, but may be divided into, for example, four, or may be divided into any number. Also, only two of the four divided blocks may be alternately read, and it is not necessary that all the divided blocks operate in sequence. Further, these divisions need not be physically continuous on the memory cell array as one division unit. For example, when one byte is composed of 8 bit lines, every 8 bit lines may be alternately divided into those belonging to the first division unit and those belonging to the second division unit. Moreover, the timing chart of FIG. 4 shows only an example. For example, in FIG. 4, the column address is 1
When it reaches 28, the next random read is started,
The timing of the start of this random read has great arbitrariness. The input of address 128 may be detected, the reading end of address 127 may be detected, or any address after address 128 may be detected. The timing may be determined by means of automatically generating an address inside the chip. Also, it is not necessary to read the column addresses in order from the lowest. Although the bit line precharge signals are common, they may be separated. In addition, various modifications may be made without departing from the scope of the present invention.
【００１７】[0017]
【発明の効果】以上説明したように、本発明によれば、
複数の所定単位のデータの連続読み出しに際し、一方が
ラッチされた先の所定単位のデータをデータ出力線に読
み出している間に他方が次の所定単位のデータをランダ
ムリード動作によりラッチする複数のラッチ手段を具備
させたため、複数の所定単位、例えば複数のページ分の
データの連続読み出しに際し、ページの切り替りでのラ
ンダムリード動作が不要となり、見かけ上ページリード
のサイクルで複数ページのデータを読み出すことが可能
となって読み出しの高速化を図ることができる。As described above, according to the present invention,
A plurality of latches that, when continuously reading data of a plurality of predetermined units, read the data of a predetermined unit that was latched by one to the data output line while the other latches the data of the next predetermined unit by a random read operation. Since a means is provided, the random read operation at the time of page switching is not required when continuously reading data of a plurality of predetermined units, for example, a plurality of pages, and data of multiple pages is apparently read in a page read cycle. It becomes possible to speed up reading.
【図１】本発明に係る不揮発性半導体記憶装置の実施例
を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a nonvolatile semiconductor memory device according to the present invention.
【図２】本実施例における一方のセンスアンプ兼ラッチ
回路の回路図である。FIG. 2 is a circuit diagram of one sense amplifier / latch circuit in the present embodiment.
【図３】本実施例における他方のセンスアンプ兼ラッチ
回路の回路図である。FIG. 3 is a circuit diagram of the other sense amplifier / latch circuit in the present embodiment.
【図４】本実施例のデータ読み出し動作を説明するため
のタイミングチャートである。FIG. 4 is a timing chart for explaining a data read operation of the present embodiment.
１ メモリセルアレイ（メモリ手段） ２Ａ，２Ｂ センスアンプ兼ラッチ回路（ラッチ手段） ６ データ入出力バッファ 1 memory cell array (memory means) 2A, 2B sense amplifier and latch circuit (latch means) 6 data input / output buffer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大平 秀子 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内 (72)発明者 岡本 豊 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hideko Ohira 1 Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Toshiba Research Institute, Inc. Stock company Toshiba Research Institute
Claims (1)
域を備えたメモリ手段と、該メモリ手段からのデータ読
み出し時に所定単位のデータをランダムリード動作によ
りラッチしてデータ出力線に読み出すとともに複数の所
定単位のデータの連続読み出しに際し一方がラッチされ
た先の所定単位のデータをデータ出力線に読み出してい
る間に他方が次の所定単位のデータをランダムリード動
作によりラッチする複数のラッチ手段とを有することを
特徴とする不揮発性半導体記憶装置。1. A memory means having a data writing area divided into predetermined units, and when reading data from the memory means, a predetermined unit of data is latched by a random read operation to be read out to a data output line, and a plurality of predetermined units are also provided. While continuously reading data of a unit, while reading the data of a predetermined unit, one of which is latched, to the data output line, the other has a plurality of latch means for latching the data of the next predetermined unit by a random read operation. A non-volatile semiconductor memory device characterized by the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15783192A JPH065085A (en) | 1992-06-17 | 1992-06-17 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15783192A JPH065085A (en) | 1992-06-17 | 1992-06-17 | Nonvolatile semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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-
1992
- 1992-06-17 JP JP15783192A patent/JPH065085A/en active Pending
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