JP3275095B2 - 集積回路の過渡防護開路 - Google Patents

集積回路の過渡防護開路

Info

Publication number
JP3275095B2
JP3275095B2 JP51352793A JP51352793A JP3275095B2 JP 3275095 B2 JP3275095 B2 JP 3275095B2 JP 51352793 A JP51352793 A JP 51352793A JP 51352793 A JP51352793 A JP 51352793A JP 3275095 B2 JP3275095 B2 JP 3275095B2
Authority
JP
Japan
Prior art keywords
vdd
transistor
vss
mos transistor
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP51352793A
Other languages
English (en)
Other versions
JPH07503599A (ja
Inventor
プアール，ディープレイ・エス
Original Assignee
サーラス・ロジック・インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by サーラス・ロジック・インコーポレーテッド filed Critical サーラス・ロジック・インコーポレーテッド
Publication of JPH07503599A publication Critical patent/JPH07503599A/ja
Application granted granted Critical
Publication of JP3275095B2 publication Critical patent/JP3275095B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection

Landscapes

  • Power Engineering (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Emergency Protection Circuit Devices (AREA)
  • Burglar Alarm Systems (AREA)
  • Thermistors And Varistors (AREA)
  • Protection Of Static Devices (AREA)

Description

【発明の詳細な説明】 1.発明の分野 本発明は、一般に、相補形金属−酸化物シリコン（こ
こでは、より広い意味でCMOSと定義する）などの技術に
おける集積回路（IC）の設計とレイアウトに関する。特
定すれば、本発明は、ICの端子に加わるおそれのある静
電放電（ESD）などの過渡現象からCMOS ICを保護する
ことに関する。これは、ICの端子に過渡現象が現れたと
きに、IC回路を過剰な又は致命的な電圧スパイクと電流
スパイクにさらすことなく、VDD電力供給レールとVSS電
力供給レールとの間に意図的な、順方向バイアス分路を
形成する回路の使用によって実行される。
2.発明の背景 潜在的に綿密に練り上げた予防措置を講じないと、非
導電性物体がこすれ合うたびに静電荷は増加してゆく。
通常、静電荷は害を及ぼすことなく消散するのである
が、偶然、ICを通って放電した場合には、そのICを永久
に機能できない状態にしてしまうことがある。CMOS IC
のようなICの静電放電に対する感度が高すぎれば、IC又
はICを含む回路基板の日常の取扱いによって、ICが破壊
されるおそれがある。
ICの静電放電防護を評価するために使用される一般的
な方法の１つは、MIL−STD883CMETHOD3015.6で定義され
ている人体モデルである。この評価方法では、典型的に
は2000ボルトまで充電した100pFのコンデンサを1500オ
ームの抵抗器を介して試験すべきICの１つの端子へ、そ
のICの他のいずれかの端子を接地させつつ放電させなけ
ればならない。ICの機能障害を引起こさずにICを介して
放電できる電圧が高いほど、そのESD防護は良好である
ことになる。ESD防護を評価するために使用される他の
方法は機械モデルや、充電デバイスモデルである。
CMOS及びCMOSに類似するICをESDの破壊的な影響から
保護するために、CMOSやCMOSに類似するICの一部として
様々な構造が製造されている。図１は、従来の防護回路
について典型的なものである回路図を示す。ICは、典型
的には、多数の入力端子及び出力端子と、組合せ入出力
（I/O）端子であるいくつかの端子とを有する。図１
は、VSSに接続し且つＮチャネルトランジスタが製造さ
れているＰ型基板を使用して構成されたCMOS ICの１つ
の入力端子と、１つの出力端子とに対する一般的なESD
防護回路を示している。基板中に、VDDに接続するＮ型
ウェルが製造されており、それらのＮ型ウェルの中にＰ
チャネルトランジスタが製造されている。入力端子T1
は、T1とVSS及びVDDそれぞれに対する電力供給レール10
1及び102との間の面積の広いダイオードであるダイオー
ドD1及びD2により保護される。
図１は、典型的な従来の出力保護回路をも示してい
る。この回路は、出力端子T2と電力供給レール101及び1
02それぞれとの間にあり、且つトランジスタN2及びP2そ
れぞれのドレイン拡散部の接合部に寄生して形成されて
いる寄生ダイオードD3及びD4を含むものと考えることが
できる。トランジスタN2及びP2は出力端子T2に関わる出
力ドライバを形成する。また、図１は、VDD供給レール1
02とVSS供給レール101との間の寄生ウェル−基板間ダイ
オードD5を示しており、このダイオードは、IC上の全て
のＰチャネルトランジスタを取囲むＮ−ウェル拡散部に
形成されている。図５は、Ｐ−基板CMOSプロセスの場合
のトランジスタN2及びP2の横断面図である。図５は、ど
の場所に寄生ダイオードD3及びD4が形成されているか、
及び寄生ダイオードD5を形成するに際してのP2を包囲す
るＮ型ウェルの寄生とを示している。寄生ダイオードD
3,D4及びD5とは異なり、ダイオードD1及びD2はESD保護
のために意図してICレイアウトの中に含まれている。
ICのESD防護のレベルを測定するときには、ICのいず
れか２つの端子の間にESD過渡を印加する。たとえば、
図１において入力端子T1に関して出力端子T2に正パルス
を印加すると、それら２つの端子の間に直接の電流経路
は存在していないので、ESDエネルギーは最も抵抗の小
さい経路を見出す。これは、出力端子T2から抵抗器R2を
介し、ＮチャネルトランジスタN2のドレインからソース
へのブレークダウンを介するか又はドレインから基板へ
のブレークダウンを介し、基板からVSSレール101に至
り、次に、ダイオードD1を経て入力端子T1に到る経路で
あっても良いであろう。あるいは、抵抗が最小である経
路はダイオードD4を介してVDDレール102に至り、ダイオ
ードD5のブレークダウンを介し、次に、VSSレールを経
て、ダイオードD1を介して入力端子T1に至るものであっ
ても良いであろう。それらの経路の各々には、逆バイア
スＰ−Ｎ接合部のなだれ形ブレークダウンが含まれてい
る。
逆バイアス電圧条件の下にあるＰ−Ｎ接合部のなだれ
ブレークダウンにおいては、Ｐ−Ｎ接合部を通過する自
由キャリアは、Ｐ−Ｎ接合部の両側での電圧差によって
発生する電界から十分なエネルギーを獲得し、それらの
自由キャリアが結晶質シリコンの格子中の共有結合と衝
突すると、その結合を破壊する。共有結合の破壊によっ
て、さらに多くのキャリアが自由になり、それらのキャ
リアも同様に電界からエネルギーを獲得し、共有結合と
衝突し、さらに多くのキャリアを自由にする。これら
は、少量の雪が山の高い位置で動き始め、その結果、な
だれとして動いてゆくより多くの量の雪が山を下るなだ
れに非常に良く似ている。雪なだれが山を覆っている雪
の大部分をそのままに保つのと全く同じように、なだれ
Ｐ−Ｎ接合ブレークダウンは典型的には最大の電界によ
って狭い領域に局限される。この局限効果は、通常、な
だれブレークダウンの間に発生する電流密度、すなわ
ち、単位面積当たりの電流が非常に高く、それが局所的
加熱をもたらして、それにより、結晶質シリコン格子の
複数の部分を溶融させるか又はドーパント原子を結晶の
内部で移動させ、その結果、ICの永久的な機能障害を発
生するおそれがあるということを意味している。この局
限効果は、通常、ブレークダウン下で永久的損傷なしに
Ｐ−Ｎ接合部を通して流れることができる電流の量が順
方向バイアスされたときに同じＰ−Ｎ接合部が搬送でき
る電流の量より少ない大きさであることを意味してい
る。
従来の技術においては、ESD防護のレベルは、通常、I
Cの最も弱いブレークダウンメカニズムが損傷なく処理
しうるエネルギーの量に限定されている。典型的な市販
のCMOS ICでは、先に図１の説明の中で第１に挙げた経
路のブレークダウン電圧は通常は低く、その経路は最も
抵抗の小さい経路を構成する。この経路を進んでゆくES
D過渡のエネルギーが余りに大きくなるたびに、なだれ
ブレークダウンの間の局限加熱のために、典型的にはト
ランジスタN2のドレイン−ゲート間領域の周囲に破壊的
な障害が起こる。従来の技術の多くは、なだれブレーク
ダウン及びスナップバックの間により大きなESD過渡に
破壊を生じずに対応できるようにするために、抵抗器R2
と組合せたトランジスタN2をレイアウトを改善するこ
と、あるいは、トランジスタN2のドレイン接合ドーピン
グプロファイルを改善することのいずれかに集中してい
る。
別の従来の技術は、VDDレールとVSSレールとの間に、
寄生SCRのブレークダウン電圧が低い寄生SCR構造（図２
に示す）を使用していた。この技法は、トランジスタN2
のドレインを通る経路より抵抗の小さい経路を構成しよ
うとしている。この技法を適切に要約したのが、L.R.Av
eryによる論文「Ａ review of electrostatic disc
harge mechanisms and on−chip protection tech
niques to ensure device reliability」（Journal
of Electrostatics,24（1990年）,111〜130ページ）
である。
GuggenmosとHolznerによる別の従来の技術「Ａ New
ESD Protection Concept for VLSI CMOS Circu
its Avoiding Circuit Stress」（1991 EOS/ESD S
ymposium Processings,74〜81ページ）は、Ｎチャネル
トランジスタN3（図３に示す）の使用を示しており、こ
のトランジスタのドレインはVDDレール102に接続し、ゲ
ートとソースはVSSレール101に接続している。トランジ
スタN3はドレインなだれブレークダウン・スナップバッ
クモードで動作して、VDDからVSSに至る電流経路を形成
する。
Puarによる別の従来の技術である米国特許第4,786,95
6号，「Input Protection Device for Integrated
Circuits」は、ドレインが入力端子に接続し、ソース
はVSSに接続し且つゲートは抵抗器を介して基板に接続
しているＮチャネルトランジスタの使用を示している
（コラム3,38〜54行を参照）。本発明と同様に、ブレー
クダウンなしにESD放電を伝搬しようとする回路経路が
設けられている。しかしながら、入力ピンごとに１つの
防護回路を必要とする点、経路を成立させるか又は遮断
するスイッチング素子としてＮチャネルトランジスタを
使用する点及びスイッチングトランジスタがＮチャネル
トランジスタのドレインにおけるESD電圧からのゲート
への容量結合を経てターンオンされる点で、本発明とは
異なっている。これとは対照的に、本発明はVDD電力供
給レールとVSS電力供給レールの対ごとに１つの防護回
路を必要とし、スイッチング素子としてはＰチャネルト
ランジスタを使用し、且つESDパルスの直接結合によっ
てスイッチング素子をターンオンする。
Kellerによる別の従来の技術は、Puarの′956号特許
のコラム１の65行目からコラム３の23行目までで論じら
れている。この従来の技術は、Puarの′956号特許の図
２の抵抗器RAと関連して高い直列抵抗があるために、入
力端子の防護にしか適していない。また、この従来の技
術は同図のダイオードJAとトランジスタQAの双方におけ
るブレークダウンメカニズムに依存している。
Puarの′956号特許以外の上記の全ての従来の技法
は、ESD過渡電流を導通するために寄生経路のブレーク
ダウンメカニズムに依存するという制限を有する。接合
部のブレークダウンメカニズムに依存することに内在し
ているESD防護の限界の１つは、なだれブレークダウン
の局限効果と、それに関連する高い電流密度と高熱とに
よって、ブレークダウン下で永久的損傷なしにＰ−Ｎ接
合部を通って流れることができる電流の量は、順方向バ
イアスされたときに同じＰ−Ｎ接合部が損傷なく搬送で
きる電流の量より少ない大きさになるのが普通であると
いう点である。接合部のブレークダウンメカニズムに依
存することに内在するESD防護のもう１つの限界は、様
々に異なるデバイスのブレークダウン電圧がICを製造す
るために使用された基礎処理技術の関数であるという点
である。あつ１つの技術を使用して製造したICにおいて
最小抵抗の経路であるものが、ICのレイアウトは類似し
ているか又は全く同一であっても、別の技術で製造した
ICの最小抵抗の経路とは違ってしまうこともあり、その
ため、有効なESD防護回路を工学的設計する作業は複雑
になる。従って、Ｐ−Ｎ接合のブレークダウンを回避す
るESD防護メカニズムが必要である。
発明の簡単な概要 静電放電（ESD）などの過渡電流に対して意図的な、
非逆バイアスVDD−VSS間分路を形成するために、相補形
金属−酸化物シリコン（CMOS）集積回路（IC）に回路を
追加する。この回路は、他のどの経路より前にターンオ
ンして、容易に損傷する構造の外へESD過渡電流を誘導
することにより、ICをESD損傷から保護する。特定すれ
ば、ソースとドレインがVDDとVSSにそれぞれ接続してい
るＰチャネルトランジスタのオン導通を経て、ESD過渡
電流をVDDレールからVSSレールへと操向する。このトラ
ンジスタのゲートは第２のトランジスタと、コンデンサ
とによって形成される遅延回路網により駆動されるの
で、このトランジスタのゲートの電圧はVDD供給レール
に追従する。このVDD追跡遅延回路網は過渡中はVDD−VS
S間トランジスタをターンオンし、ICの正規の動作中に
はターンオフする。
本発明の目的は、金属ゲート又はシリコンゲートを使
用して製造されていても、あるいは、シリコン又はサフ
ァイヤなどの絶縁性基板を使用して製造されていても、
CMOS及びBICMOSなどのCMOSに類似する技術を使用して実
現したICに対して改善された過渡防護を実行することで
ある。
本発明の別の目的は、IC製造プロセスにおける変動に
対して有効である回路を使用して過渡防護を実行するこ
とである。
さらに別の目的は、正規の回路動作を妨害しないこと
である。
さらに別の目的は、ブレークダウン下で動作するＰ−
Ｎ接合部を含まない意図的な過渡搬送経路を形成するこ
とである。
別の目的は、VDDからVSSへの経路をターンオン、ター
ンオフするVDD追跡遅延回路網を設けることである。
さらに別の目的は、入力ピン及び出力ピンごとにESD
防護回路を追加しないことにより、ICを製造するために
要求されるシリコンの面積を最小にすることである。
図面の簡単な説明 図１は、従来の一般的なCMOS入出力防護回路の回路図
である。
図２は、VDDとVSSとの間に寄生SCRを追加した従来の
一般的なCMOS入出力防護回路の回路図である。
図３は、VDDとVSSとの間にＮチャネルトランジスタを
追加した従来の一般的なCMOS入出力防護回路の回路図で
ある。
図４は、本発明を追加した一般的なCMOS入出力防護回
路の回路図である。
図５は、ダイオードD3,D4及びD5がどのようにして寄
生形成されるかを示すトランジスタN2及びP2の横断面図
である。
図６は、1.2ミクロンCMOSプロセスに関わるデバイス
の好ましい大きさを示す本発明の回路図である。
好ましい実施例の詳細な説明 本発明は、ICのいずれかの寄生経路がターンオンする
前にESDなどの過度を搬送するためにターンオンする意
図的なVCC−VSS間電流経路を完成するように、ICに回路
を追加する。この構造は過渡電流を容易に損傷される構
造の外へ誘導する。特定すれば、Ｐチャネルトランジス
タのオン導通を経て、ESD過渡電流をVDDレールからVSS
レールへと操向するのである。
図４の回路400は、ソース端子及びドレイン端子がVDD
供給レール102とVSS供給レール101にそれぞれ接続して
いるＰチャネルトランジスタP3と、Ｐチャネルトランジ
スタP4及びコンデンサC1を含むVDD追跡遅延回路網とを
含む。好ましい実施例では、コンデンサC1をＮチャネル
トランジスタとして実現している。VDD追跡遅延回路網
はトランジスタP3のゲートに接続しており、過渡中はト
ランジスタP3をターンオンし、ICの正規の動作中にはタ
ーンオフする。トランジスタP3のゲートはトランジスタ
P4のドレイン端子と、コンデンサC1を実現しているＮチ
ャネルトランジスタのゲートとに接続している。トラン
ジスタP4のソースはVDD供給レール102に接続し、トラン
ジスタP4のゲートはVSS供給レール101に接続している。
コンデンサC1を実現しているトランジスタのソースとド
レインはVSS供給レール101にそれぞれ接続している。
本発明が要求するVDD追跡遅延機能を実行するために
採用できる回路が数多くあることは当業者には自明であ
ろう。たとえば、トランジスタP4を抵抗器と置換えるこ
とは可能であろう。
ICの正規の動作中、VDD端子T4は正の供給電圧、典型
的には５ボルトに接続しており、VSS端子T3は典型的に
は０ボルトに接続している。このような条件下では、ト
ランジスタP4は完全にオンしており、コンデンサC1はVD
D電圧まで充電する。トランジスタP3のゲートとソース
は共にVDD電圧にあるので、トランジスタP3はオフであ
る。従って、VDDとVSSとの間には導電経路は存在せず、
それは正規の回路動作には不可欠である。
ESD防護回路400の動作の以下の例について考える。IC
に電力が印加されていないとき、VSS供給レール101は０
ボルトであると考えられ、全ての内部ノードは０ボルト
に近い電圧で浮動する。ESD又は現象が出力端子T2で（V
SS供給レール101に関して）正の過渡パルスを発生させ
ると、ダイオードD4は順方向バイアスされ、抵抗器R2と
トランジスタN2はより抵抗の高い経路を形成しているの
で、ダイオードD4は電流をそれ自体を通過させて、VDD
レール102へと操向する。VDDレール102は浮動中である
ので、その電圧は出力端子T2の電圧上昇に遅れて、ほぼ
ダイオードD4の降下電圧、典型的には0.7ボルトの降下
に追従する。VDDレール102の電圧上昇がＰチャネルトラ
ンジスタの閾値電圧、典型的には１ボルトを越えると、
P3とP4は共に導通し始める。P4及びC1のデバイスサイ
ズ、すなわち、それらの抵抗とキャパシタンスは、P3の
ゲートにおける電圧の上昇時間がマイクロ秒の単位であ
るように選択されている。ところが、ICを通るESDに応
答した出力端子T2の過渡パルスの上昇時間は典型的には
10ナノ秒未満であるため、VDDレール102における上昇時
間も同様である。ゲート端子の上昇時間（マイクロ秒）
と、トランジスタP3のソース端子の上昇時間（ナノ秒）
とのこの差は、ゲート−ソース間電位を徐々に負にする
という結果をもたらす。従って、トランジスタP3の（ソ
ースからドレインへの）オンコンダクタンスは増加しつ
つあるソース−ゲート間電位の二乗に比例して増加す
る。P3のサイズは、VDD電圧をIC上のどの場所でも寄生
ブレークダウン電圧を超過させることなく、過渡電流を
処理できるように十分に大きく選択されている。これに
より、過渡電流は出力端子T2から所望の経路に沿ってVS
Sへ誘導され、頑丈さに欠ける望ましくない逆バイアス
経路又は寄生経路から離れる。
異なる１対の端子に過渡を印加する第２の例として、
入力端子T1が接地電位、すなわち、零ボルトに保持され
且つ出力端子T2に正パルスが印加された場合には、最小
抵抗の経路は順方向バイアスされるダイオードD4と、オ
ンのトランジスタP3と、順方向バイアスされるダイオー
ドD1とを介するものである。同様に、第３の例として、
出力端子T2が接地電位に保持され且つ入力端子T1に正パ
ルスが印加された場合には、最小抵抗の経路は順方向バ
イアスされるダイオードD2と、オンのトランジスタP3
と、順方向バイアスされるダイオードD3とを介するもの
である。
以上の例は、いくつかのIC端子の間にパルスが印加さ
れたときにESD誘導電流が所望の経路をどのようにして
たどるかを説明していた。ダイオードD1,D2,D3,D4及びD
5と、回路400との組合せがあれば、ICのどの端子がESD
パルスの正の側をとり、どの端子が負の側、すなわち、
接地経路をとるかにかかわらず、同様の所望の結果が得
らることは当業者には明白であろう。
尚、トランジスタP3及びP4と、コンデンサC1の大きさ
と電気的パラメータを工学的に適正に設定すれば、ある
エネルギーに達するまで、ESDパルスがICにＰ−Ｎ接合
ブレークダウンを発生させるような状況は起こらない−
−すなわち、過渡電流が順方向バイアスされたＰ−Ｎ接
合のみを含む所期の経路を通って流れることに注意す
る。順方向バイアスされた所定の大きさのＰ−Ｎ接合部
は同じ大きさの順方向バイアスされた接合部よりはるか
に多くの電流を損傷なく導通できるので、（IC設計者が
ESD防護回路400に割当てる貴重なシリコンの面積に関し
て）投資の戻りは（ESD防護の改善によって）大きい。
SED防護回路400のもう１つの利点は、逆方向バイアス
Ｐ−Ｎ接合の局限なだれブレークダウンを含むどのESD
防護技法と比べても、IC製造プロセス中のはるかに広い
範囲の変動に対してほぼ同じ有効性を示すことである。
図４は、入力端子１つ、出力端子１つ、VDD供給レー
ル１つ及びVSS供給レール１つの場合の本発明の一般的
な実現形態を示す。I/O端子又は複数の入出力IO端子を
伴なうICに本発明をどのように適用するかは、当業者に
は自明であろう。
本発明の別の利点は、ICのVDD供給レールとVSS供給レ
ールの対ごとにESD防護回路400の１つの事例しか要求さ
れないということである。これは、入力ピンごとに回路
の追加を必要とするPuarの′956号特許などの従来の方
式とは対照的である。複数のVDD又はVSS供給レールに対
しては、いずれか所定のVDD供給レールと、いずれか所
定のVSS供給レールとの間に１つの回路400を接続する。
たとえば、２つのVDD供給レールVDD−１及びVDD−２
と、１つのVSS供給レールとを有するICは２つの回路400
−−VDD−１とVSSとの間に１つ、VDD−２とVSSとの間に
もう１つ−−を必要とするであろう。本発明では、入力
端子ごとにダイオードD1及びD2の事例が必要である。寄
生ダイオードD3及びD4は出力端子及び入出力端子におい
て同一の機能を果たす。
図６は、最小形状寸法が1.2ミクロンであり且つ２つ
の金属層を含むCMOSプロセスに関わる好ましいデバイス
の大きさを示すESD防護回路400の回路図である。トラン
ジスタP3は各々８μの脚40本を有するようなレイアウト
であり、その有効幅は3200μであるが、単一の脚をもつ
レイアウトが有すると考えられる値より直列抵抗ははる
かに低い。このプロセスが支援する最小形状サイズは1.
2μであるが、トランジスタP3の幅は広いため、プロセ
スの変動やデバイスの欠陥を受にくくするように、長さ
は1.8μであるのが好ましい。トランジスタP3の幅が広
いほど、ICは損傷なく放電できる過渡エネルギーは−−
ICの総ダイサイズに大きな影響を及ぼさずに、レイアウ
トすべき幅より広い幅でレイアウトできるのみであれ
ば、−−多くなるのであるが、3200μは市販薬品として
許容しうるESD防護のレベルを与えるのに十分な幅であ
ると考えられる。コンデンサC1は、各々が幅100μ、長
さ５μの脚を11本もつＮチャネルトランジスタとして実
現されるのが好ましい。ESD防護回路400の所期の機能に
対しては、トランジスタP3のソース及びドレインと、そ
れらからVDD供給レール及びVSS供給レールに至るところ
で、直列抵抗を低く保持することは重要である。同様
に、入力防護ダイオードD1及びD2、並びにそれらから入
力端子T1と、VDD供給レール及びVSS供給レールとに至る
レイアウトにおいても、直列抵抗を低く保持すべきであ
る。同様に、トランジスタP2及びN2のレイアウトは、寄
生ダイオードD3及びD4と関連する直列抵抗が低く保持さ
れるようなものとすべきである。それらの事項は当該技
術では良く知られている。
図５は、Ｐ型基板中のＮ型ウェルの場合を示す。Ｎ型
基板中のＰ型ウェルの場合はわずかに異なる。この場合
には、Ｐ型ウェルとＮ型基板との間にD5に類似するダイ
オードが形成されているが、このダイオードのウェル−
基板間極性は図５に示すようにダイオードD5の極性とは
逆である。しかしながら、Ｐ型基板はVSSではなく、VDD
に接続しているので、このダイオードの極性は図１〜４
に示すようなD5の極性と同じである。この場合にはESD
防護回路400を変更する必要はないが、ESDエネルギーが
たどる経路は先に挙げたケースバイケース解析とは異な
っていても良い。
以上、Ｐ型基板CMOS集積回路と関連させて本発明の好
ましい実施例を説明し、Ｎ型基板CMOS集積回路への本発
明の適用をも説明した。しかしながら、BICMOS集積回路
などのCMOSに類似する技術にも本発明を適用可能である
ことに注意すべきである。そのことを考慮して、本発明
はCMOS出力端子を有するBICMOS集積回路に直接適用可能
である。バイポーラ出力端子を有するBICMOS集積回路の
場合（例を挙げると、図４のトランジスタP2及びN2がそ
れぞれPNPバイポーラトランジスタと、NPNバイポーラト
ランジスタである場合）、トランジスタN2及びP2の寄生
として、あるいは、ESD防護回路の一部として機能する
ように特定して追加されて、ダイオードD3及びD4が存在
している限り、本発明を直接に適用可能である。さら
に、回路全体の一部として必要なダイオードが形成され
ている限り、シリコンゲートCMOS集積回路、並びにサフ
ァイア上シリコンなどの絶縁性基板を使用する先に挙げ
たいずれかの種類のCMOS回路に本発明を適用できること
は言うまでもない。
図４の説明においては、好ましい実施例ではＰチャネ
ルトランジスタP4と、コンデンサC1とを含むVDD追跡回
路網を参照した。この遅延回路は、それがVDD−VSS間電
圧中のパルスに応答してトランジスタP3のゲート−ドレ
イン間電圧の変化に課す制御遅延，遅れ又は時定数の結
果として、本質的にはトランジスタP3のゲートをVDDレ
ール102の持続時間の非常に短いパルスから遮断する。
希望に応じて、そのような遅延，遅れ又は時定数を別の
回路により課しても良いことは自明である。
以上、本発明の好ましい実施例と様々な代替実施例を
開示し且つ説明したが、本発明の趣旨から逸脱せずに形
態や詳細について様々な変更を実施しうることは当業者
には自明であろう。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02H 9/04

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】動作電圧を供給するVDD電力供給レール及
    びグランド電圧を供給するVSS電力供給レールを有する
    集積回路の過渡防護回路において， 前記VDD電力供給レールに接続したソースと、前記VSS電
    力供給レールに接続したドレインと、ゲートとを有する
    第１のＰチャネルMOSトランジスタと； 第１のトランジスタのゲートに接続したドレインと、前
    記VDD電力供給レールに接続したソースと、ゲートとを
    有する第２のMOSトランジスタと； MOSトランジスタから構成されるコンデンサであって、
    このMOSトランジスタのゲートが前記第１のトランジス
    タの前記ゲートに接続した第１のコンデンサ接続部とな
    り、このMOSトランジスタのソース及びドレインが前記V
    SS電力供給レールに接続した第２のコンデンサ接続部と
    なるコンデンサとを具備する過渡防護回路。
  2. 【請求項２】前記第２のMOSトランジスタはＰチャネルM
    OSトランジスタである請求項１記載の過度防護回路。
  3. 【請求項３】コンデンサは、ＰチャネルMOSトランジス
    タとして実現されている請求項２記載の過渡防護回路。
  4. 【請求項４】動作電圧を供給するVDD電力供給レール及
    びグランド電圧を供給するVSS電力供給レールを有する
    集積回路の過渡防護回路において， 前記VDD電力供給レールに接続したソースと、前記VSS電
    力供給レールに接続したドレインと、ゲートとを有する
    ＰチャネルMOSトランジスタと； バイアスオンされるMOSトランジスタから構成された抵
    抗とコンデンサとからなり、その出力が前記トランジス
    タのゲート端子に接続したVDD追跡遅延回路とを具備す
    る過渡防護回路。
  5. 【請求項５】前記コンデンサはMOSトランジスタから構
    成されている請求項４記載の過渡防護回路。
  6. 【請求項６】動作電圧を供給するVDD電力供給レール及
    びグランド電圧を供給するVSS電力供給レールを有する
    集積回路の過渡防護回路において， 前記VDD電力供給レールに接続したソースと、前記VSS電
    力供給レールに接続したドレインと、ゲートとを有する
    ＰチャネルMOSトランジスタと； 前記ＰチャネルMOSトランジスタの前記ゲートに接続
    し、静電放電によって起こる超短期間過渡VDD−VSS間電
    圧変化の少なくとも相当に多くの部分をソース−ゲート
    間電圧として前記ＰチャネルMOSトランジスタに加え
    て、それにより、VDD−VSS間の電圧変化を低減するため
    に前記ＰチャネルMOSトランジスタをターンオンする回
    路手段とを具備する過渡防護回路。
  7. 【請求項７】静電放電によって起こる超短期間過渡VDD
    −VSS間電圧変化の少なくとも相当に多くの部分をソー
    ス−ゲート間電圧として前記ＰチャネルMOSトランジス
    タに加える前記手段は、電力供給電圧変化によって起こ
    るVDD−VSS間電圧変化の相当に多くの部分についてはソ
    ース−ゲート間電圧として前記ＰチャネルMOSトランジ
    スタに加えないよう該電力供給電圧変化によって起こる
    VDD−VSS間電圧変化によっては前記ＰチャネルMOSトラ
    ンジスタをターンオンしない手段でもある請求項６記載
    の過渡防護回路。
JP51352793A 1992-02-04 1993-02-04 集積回路の過渡防護開路 Expired - Lifetime JP3275095B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US830,715 1992-02-04
US07/830,715 US5287241A (en) 1992-02-04 1992-02-04 Shunt circuit for electrostatic discharge protection
PCT/US1993/001036 WO1993015541A1 (en) 1992-02-04 1993-02-04 Shunt circuit for electrostatic discharge protection

Publications (2)

Publication Number Publication Date
JPH07503599A JPH07503599A (ja) 1995-04-13
JP3275095B2 true JP3275095B2 (ja) 2002-04-15

Family

ID=25257548

Family Applications (1)

Application Number Title Priority Date Filing Date
JP51352793A Expired - Lifetime JP3275095B2 (ja) 1992-02-04 1993-02-04 集積回路の過渡防護開路

Country Status (9)

Country Link
US (1) US5287241A (ja)
EP (1) EP0625289B1 (ja)
JP (1) JP3275095B2 (ja)
AT (1) ATE173862T1 (ja)
AU (1) AU3611593A (ja)
DE (1) DE69322258T2 (ja)
ES (1) ES2123639T3 (ja)
SG (1) SG46570A1 (ja)
WO (1) WO1993015541A1 (ja)

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2301959B (en) * 1992-03-21 1997-08-20 British Aerospace Electronic switching circuits
JP2972494B2 (ja) * 1993-06-30 1999-11-08 日本電気株式会社 半導体装置
US5616943A (en) * 1993-09-29 1997-04-01 At&T Global Information Solutions Company Electrostatic discharge protection system for mixed voltage application specific integrated circuit design
US5430595A (en) * 1993-10-15 1995-07-04 Intel Corporation Electrostatic discharge protection circuit
CA2115230A1 (en) * 1994-02-08 1995-08-09 Jonathan H. Orchard-Webb Esd protection circuit
JPH08139528A (ja) * 1994-09-14 1996-05-31 Oki Electric Ind Co Ltd トランジスタ保護回路
US5610791A (en) * 1994-09-26 1997-03-11 International Business Machines Corporation Power sequence independent electrostatic discharge protection circuits
US5610425A (en) * 1995-02-06 1997-03-11 Motorola, Inc. Input/output electrostatic discharge protection circuit for an integrated circuit
US5745323A (en) * 1995-06-30 1998-04-28 Analog Devices, Inc. Electrostatic discharge protection circuit for protecting CMOS transistors on integrated circuit processes
US5631793A (en) * 1995-09-05 1997-05-20 Winbond Electronics Corporation Capacitor-couple electrostatic discharge protection circuit
US5731941A (en) * 1995-09-08 1998-03-24 International Business Machines Corporation Electrostatic discharge suppression circuit employing trench capacitor
US5625280A (en) * 1995-10-30 1997-04-29 International Business Machines Corp. Voltage regulator bypass circuit
KR0170906B1 (ko) * 1995-11-01 1999-03-30 김주용 반도체 기억장치의 파워라인 커플링 방지 회로
US5729419A (en) * 1995-11-20 1998-03-17 Integrated Device Technology, Inc. Changed device model electrostatic discharge protection circuit for output drivers and method of implementing same
GB2308731A (en) * 1995-12-22 1997-07-02 Motorola Gmbh Semiconductor device with electrostatic discharge protection
US5751525A (en) * 1996-01-05 1998-05-12 Analog Devices, Inc. EOS/ESD Protection circuit for an integrated circuit with operating/test voltages exceeding power supply rail voltages
US5719737A (en) * 1996-03-21 1998-02-17 Intel Corporation Voltage-tolerant electrostatic discharge protection device for integrated circuit power supplies
US5917689A (en) * 1996-09-12 1999-06-29 Analog Devices, Inc. General purpose EOS/ESD protection circuit for bipolar-CMOS and CMOS integrated circuits
US5740000A (en) * 1996-09-30 1998-04-14 Hewlett-Packard Co. ESD protection system for an integrated circuit with multiple power supply networks
TW322632B (en) * 1996-10-14 1997-12-11 Vanguard Int Semiconduct Corp Electrostatic discharge protection device for integrated circuit input/output port
US5838146A (en) * 1996-11-12 1998-11-17 Analog Devices, Inc. Method and apparatus for providing ESD/EOS protection for IC power supply pins
US6025746A (en) * 1996-12-23 2000-02-15 Stmicroelectronics, Inc. ESD protection circuits
GB2321773B (en) * 1997-01-30 2002-06-12 Motorola Ltd ESD protection device
US6304126B1 (en) * 1997-09-29 2001-10-16 Stmicroelectronics S.A. Protection circuit that can be associated with a filter
US5946177A (en) * 1998-08-17 1999-08-31 Motorola, Inc. Circuit for electrostatic discharge protection
US6271999B1 (en) 1998-11-20 2001-08-07 Taiwan Semiconductor Manufacturing Company ESD protection circuit for different power supplies
US6118640A (en) * 1999-02-17 2000-09-12 Pericom Semiconductor Corp. Actively-driven thin-oxide MOS transistor shunt for ESD protection of multiple independent supply busses in a mixed-signal chip
JP2000332207A (ja) * 1999-05-25 2000-11-30 Hitachi Ltd 過電圧保護回路
US6249410B1 (en) 1999-08-23 2001-06-19 Taiwan Semiconductor Manufacturing Company ESD protection circuit without overstress gate-driven effect
US6288885B1 (en) * 1999-09-02 2001-09-11 Micron Technology, Inc. Method and apparatus for electrostatic discharge protection for printed circuit boards
US6445601B1 (en) * 1999-09-28 2002-09-03 Conexant Systems, Inc. Electrostatic discharge protection circuit
US6512662B1 (en) * 1999-11-30 2003-01-28 Illinois Institute Of Technology Single structure all-direction ESD protection for integrated circuits
US6624998B2 (en) 2000-01-24 2003-09-23 Medtronic, Inc. Electrostatic discharge protection scheme in low potential drop environments
US6522511B1 (en) 2000-06-15 2003-02-18 Sigmatel, Inc. High speed electrostatic discharge protection circuit
US6912109B1 (en) 2000-06-26 2005-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Power-rail ESD clamp circuits with well-triggered PMOS
JP2002305254A (ja) * 2001-04-05 2002-10-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6462601B1 (en) * 2001-05-11 2002-10-08 Faraday Technology Corp. Electrostatic discharge protection circuit layout
TW495951B (en) * 2001-05-29 2002-07-21 Taiwan Semiconductor Mfg Electro-static discharge protection design for charged-device mode using deep well structure
US6801416B2 (en) 2001-08-23 2004-10-05 Institute Of Microelectronics ESD protection system for high frequency applications
US6552583B1 (en) 2001-10-11 2003-04-22 Pericom Semiconductor Corp. ESD-protection device with active R-C coupling to gate of large output transistor
US6738242B1 (en) 2002-03-07 2004-05-18 Pericom Semiconductor Corp. ESD-isolation circuit driving gate of bus-switch transistor during ESD pulse between two I/O pins
WO2003081742A1 (en) * 2002-03-22 2003-10-02 Freescale Semiconductor, Inc. Circuit for electrostatic discharge protection
US6704180B2 (en) 2002-04-25 2004-03-09 Medtronic, Inc. Low input capacitance electrostatic discharge protection circuit utilizing feedback
JP3526853B2 (ja) 2002-06-19 2004-05-17 沖電気工業株式会社 半導体装置の静電気破壊防止回路
US6724603B2 (en) * 2002-08-09 2004-04-20 Motorola, Inc. Electrostatic discharge protection circuitry and method of operation
US7209332B2 (en) * 2002-12-10 2007-04-24 Freescale Semiconductor, Inc. Transient detection circuit
US6879476B2 (en) * 2003-01-22 2005-04-12 Freescale Semiconductor, Inc. Electrostatic discharge circuit and method therefor
JP3773506B2 (ja) 2003-07-24 2006-05-10 松下電器産業株式会社 半導体集積回路装置
US20050045952A1 (en) * 2003-08-27 2005-03-03 International Business Machines Corporation Pfet-based esd protection strategy for improved external latch-up robustness
TWI224391B (en) * 2004-02-10 2004-11-21 Univ Nat Chiao Tung Electrostatic discharge protection circuit
JP2005235947A (ja) * 2004-02-18 2005-09-02 Fujitsu Ltd 静電気放電保護回路
US7221027B2 (en) * 2004-05-18 2007-05-22 Winbond Electronics Corporation Latchup prevention method for integrated circuits and device using the same
JP4996057B2 (ja) * 2004-05-26 2012-08-08 旭化成エレクトロニクス株式会社 半導体回路
US7277263B2 (en) * 2004-09-08 2007-10-02 Texas Instruments Incorporated Local ESD protection for low-capacitance applications
US7242561B2 (en) * 2005-01-12 2007-07-10 Silicon Integrated System Corp. ESD protection unit with ability to enhance trigger-on speed of low voltage triggered PNP
US7446990B2 (en) * 2005-02-11 2008-11-04 Freescale Semiconductor, Inc. I/O cell ESD system
US7301741B2 (en) * 2005-05-17 2007-11-27 Freescale Semiconductor, Inc. Integrated circuit with multiple independent gate field effect transistor (MIGFET) rail clamp circuit
US7663851B2 (en) * 2005-05-25 2010-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Tie-off circuit with ESD protection features
US7593202B2 (en) * 2005-11-01 2009-09-22 Freescale Semiconductor, Inc. Electrostatic discharge (ESD) protection circuit for multiple power domain integrated circuit
US7808117B2 (en) * 2006-05-16 2010-10-05 Freescale Semiconductor, Inc. Integrated circuit having pads and input/output (I/O) cells
US7589945B2 (en) * 2006-08-31 2009-09-15 Freescale Semiconductor, Inc. Distributed electrostatic discharge protection circuit with varying clamp size
US7777998B2 (en) 2007-09-10 2010-08-17 Freescale Semiconductor, Inc. Electrostatic discharge circuit and method therefor
TWI357652B (en) * 2007-12-28 2012-02-01 Raydium Semiconductor Corp Esd protection device
US7817387B2 (en) 2008-01-09 2010-10-19 Freescale Semiconductor, Inc. MIGFET circuit with ESD protection
US8537512B2 (en) * 2009-02-26 2013-09-17 Freescale Semiconductor, Inc. ESD protection using isolated diodes
US9219473B2 (en) 2013-03-15 2015-12-22 International Business Machines Corporation Overvoltage protection circuit
US8766675B1 (en) 2013-03-15 2014-07-01 International Business Machines Corporation Overvoltage protection circuit
US20140334046A1 (en) * 2013-05-13 2014-11-13 Kabushiki Kaisha Toshiba Semiconductor circuit
US9177924B2 (en) 2013-12-18 2015-11-03 Taiwan Semiconductor Manufacturing Company Limited Vertical nanowire transistor for input/output structure
US11038346B1 (en) * 2019-12-31 2021-06-15 Nxp B.V. ESD protection

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55165682A (en) * 1979-06-11 1980-12-24 Mitsubishi Electric Corp Mos field effect semiconductor device
US4595941A (en) * 1980-12-03 1986-06-17 Rca Corporation Protection circuit for integrated circuit devices
JPS592358A (ja) * 1982-06-28 1984-01-07 Mitsubishi Electric Corp 半導体回路の保護回路
US5189588A (en) * 1989-03-15 1993-02-23 Matsushita Electric Industrial Co., Ltd. Surge protection apparatus
EP0435047A3 (en) * 1989-12-19 1992-07-15 National Semiconductor Corporation Electrostatic discharge protection for integrated circuits

Also Published As

Publication number Publication date
SG46570A1 (en) 1998-02-20
EP0625289B1 (en) 1998-11-25
ATE173862T1 (de) 1998-12-15
JPH07503599A (ja) 1995-04-13
AU3611593A (en) 1993-09-01
EP0625289A1 (en) 1994-11-23
ES2123639T3 (es) 1999-01-16
US5287241A (en) 1994-02-15
WO1993015541A1 (en) 1993-08-05
DE69322258T2 (de) 1999-04-22
DE69322258D1 (de) 1999-01-07
EP0625289A4 (en) 1995-01-18

Similar Documents

Publication Publication Date Title
JP3275095B2 (ja) 集積回路の過渡防護開路
US6271999B1 (en) ESD protection circuit for different power supplies
US6583972B2 (en) Multi-finger current ballasting ESD protection circuit and interleaved ballasting for ESD-sensitive circuits
KR100260960B1 (ko) 상보형 금속 산화물 반도체 집적 회로용 정전방전보호
US7825473B2 (en) Initial-on SCR device for on-chip ESD protection
US5440162A (en) ESD protection for submicron CMOS circuits
EP0740344B1 (en) Method and apparatus for coupling multiple independent on-chip Vdd busses to an ESD core clamp
US6671153B1 (en) Low-leakage diode string for use in the power-rail ESD clamp circuits
JP3009614B2 (ja) 集積回路のための静電放電保護回路、静電放電保護装置、及び静電放電に対して保護するための方法
KR101006827B1 (ko) 저 전압 ｎｍｏｓ－기반 정전기 방전 클램프
US6479872B1 (en) Dynamic substrate-coupled electrostatic discharging protection circuit
EP1087441A2 (en) Stacked mosfet protection circuit
US6965503B2 (en) Electro-static discharge protection circuit
EP1355355A2 (en) Protection circuit section for semiconductor circuit system
US20090268359A1 (en) Electrostatic discharge power clamp with improved electrical overstress robustness
US5326994A (en) Protective circuit for protecting contacts of monolithic integrated circuits by preventing parasitic latch up with other integrated circuit elements
US7323752B2 (en) ESD protection circuit with floating diffusion regions
US20040089909A1 (en) Integrated circuit having improved esd protection
WO2010074939A1 (en) System and method for isolated nmos-based esd clamp cell
US7855862B1 (en) Electrostatic discharge (ESD) circuit and method that includes P-channel device in signal path
US10454269B2 (en) Dynamically triggered electrostatic discharge cell
US6037636A (en) Electrostatic discharge protection circuit and method
JP2004521477A (ja) Ｅｓｄ−センシティブ回路のためマルチ・フィンガ電流バラスティングｅｓｄ保護回路及びインタリーブ配置されたバラスティング
US11056879B2 (en) Snapback clamps for ESD protection with voltage limited, centralized triggering scheme
JP2008172216A (ja) ウェル電位トリガによるｅｓｄ保護

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080208

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090208

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090208

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090208

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090208

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090208

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090208

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100208

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100208

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110208

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120208

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130208

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130208

Year of fee payment: 11

EXPY Cancellation because of completion of term