JP3275095B2 - 集積回路の過渡防護開路 - Google Patents
集積回路の過渡防護開路Info
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Description
こでは、より広い意味でCMOSと定義する)などの技術に
おける集積回路(IC)の設計とレイアウトに関する。特
定すれば、本発明は、ICの端子に加わるおそれのある静
電放電(ESD)などの過渡現象からCMOS ICを保護する
ことに関する。これは、ICの端子に過渡現象が現れたと
きに、IC回路を過剰な又は致命的な電圧スパイクと電流
スパイクにさらすことなく、VDD電力供給レールとVSS電
力供給レールとの間に意図的な、順方向バイアス分路を
形成する回路の使用によって実行される。
導電性物体がこすれ合うたびに静電荷は増加してゆく。
通常、静電荷は害を及ぼすことなく消散するのである
が、偶然、ICを通って放電した場合には、そのICを永久
に機能できない状態にしてしまうことがある。CMOS IC
のようなICの静電放電に対する感度が高すぎれば、IC又
はICを含む回路基板の日常の取扱いによって、ICが破壊
されるおそれがある。
な方法の1つは、MIL−STD883CMETHOD3015.6で定義され
ている人体モデルである。この評価方法では、典型的に
は2000ボルトまで充電した100pFのコンデンサを1500オ
ームの抵抗器を介して試験すべきICの1つの端子へ、そ
のICの他のいずれかの端子を接地させつつ放電させなけ
ればならない。ICの機能障害を引起こさずにICを介して
放電できる電圧が高いほど、そのESD防護は良好である
ことになる。ESD防護を評価するために使用される他の
方法は機械モデルや、充電デバイスモデルである。
保護するために、CMOSやCMOSに類似するICの一部として
様々な構造が製造されている。図1は、従来の防護回路
について典型的なものである回路図を示す。ICは、典型
的には、多数の入力端子及び出力端子と、組合せ入出力
(I/O)端子であるいくつかの端子とを有する。図1
は、VSSに接続し且つNチャネルトランジスタが製造さ
れているP型基板を使用して構成されたCMOS ICの1つ
の入力端子と、1つの出力端子とに対する一般的なESD
防護回路を示している。基板中に、VDDに接続するN型
ウェルが製造されており、それらのN型ウェルの中にP
チャネルトランジスタが製造されている。入力端子T1
は、T1とVSS及びVDDそれぞれに対する電力供給レール10
1及び102との間の面積の広いダイオードであるダイオー
ドD1及びD2により保護される。
る。この回路は、出力端子T2と電力供給レール101及び1
02それぞれとの間にあり、且つトランジスタN2及びP2そ
れぞれのドレイン拡散部の接合部に寄生して形成されて
いる寄生ダイオードD3及びD4を含むものと考えることが
できる。トランジスタN2及びP2は出力端子T2に関わる出
力ドライバを形成する。また、図1は、VDD供給レール1
02とVSS供給レール101との間の寄生ウェル−基板間ダイ
オードD5を示しており、このダイオードは、IC上の全て
のPチャネルトランジスタを取囲むN−ウェル拡散部に
形成されている。図5は、P−基板CMOSプロセスの場合
のトランジスタN2及びP2の横断面図である。図5は、ど
の場所に寄生ダイオードD3及びD4が形成されているか、
及び寄生ダイオードD5を形成するに際してのP2を包囲す
るN型ウェルの寄生とを示している。寄生ダイオードD
3,D4及びD5とは異なり、ダイオードD1及びD2はESD保護
のために意図してICレイアウトの中に含まれている。
れか2つの端子の間にESD過渡を印加する。たとえば、
図1において入力端子T1に関して出力端子T2に正パルス
を印加すると、それら2つの端子の間に直接の電流経路
は存在していないので、ESDエネルギーは最も抵抗の小
さい経路を見出す。これは、出力端子T2から抵抗器R2を
介し、NチャネルトランジスタN2のドレインからソース
へのブレークダウンを介するか又はドレインから基板へ
のブレークダウンを介し、基板からVSSレール101に至
り、次に、ダイオードD1を経て入力端子T1に到る経路で
あっても良いであろう。あるいは、抵抗が最小である経
路はダイオードD4を介してVDDレール102に至り、ダイオ
ードD5のブレークダウンを介し、次に、VSSレールを経
て、ダイオードD1を介して入力端子T1に至るものであっ
ても良いであろう。それらの経路の各々には、逆バイア
スP−N接合部のなだれ形ブレークダウンが含まれてい
る。
ブレークダウンにおいては、P−N接合部を通過する自
由キャリアは、P−N接合部の両側での電圧差によって
発生する電界から十分なエネルギーを獲得し、それらの
自由キャリアが結晶質シリコンの格子中の共有結合と衝
突すると、その結合を破壊する。共有結合の破壊によっ
て、さらに多くのキャリアが自由になり、それらのキャ
リアも同様に電界からエネルギーを獲得し、共有結合と
衝突し、さらに多くのキャリアを自由にする。これら
は、少量の雪が山の高い位置で動き始め、その結果、な
だれとして動いてゆくより多くの量の雪が山を下るなだ
れに非常に良く似ている。雪なだれが山を覆っている雪
の大部分をそのままに保つのと全く同じように、なだれ
P−N接合ブレークダウンは典型的には最大の電界によ
って狭い領域に局限される。この局限効果は、通常、な
だれブレークダウンの間に発生する電流密度、すなわ
ち、単位面積当たりの電流が非常に高く、それが局所的
加熱をもたらして、それにより、結晶質シリコン格子の
複数の部分を溶融させるか又はドーパント原子を結晶の
内部で移動させ、その結果、ICの永久的な機能障害を発
生するおそれがあるということを意味している。この局
限効果は、通常、ブレークダウン下で永久的損傷なしに
P−N接合部を通して流れることができる電流の量が順
方向バイアスされたときに同じP−N接合部が搬送でき
る電流の量より少ない大きさであることを意味してい
る。
Cの最も弱いブレークダウンメカニズムが損傷なく処理
しうるエネルギーの量に限定されている。典型的な市販
のCMOS ICでは、先に図1の説明の中で第1に挙げた経
路のブレークダウン電圧は通常は低く、その経路は最も
抵抗の小さい経路を構成する。この経路を進んでゆくES
D過渡のエネルギーが余りに大きくなるたびに、なだれ
ブレークダウンの間の局限加熱のために、典型的にはト
ランジスタN2のドレイン−ゲート間領域の周囲に破壊的
な障害が起こる。従来の技術の多くは、なだれブレーク
ダウン及びスナップバックの間により大きなESD過渡に
破壊を生じずに対応できるようにするために、抵抗器R2
と組合せたトランジスタN2をレイアウトを改善するこ
と、あるいは、トランジスタN2のドレイン接合ドーピン
グプロファイルを改善することのいずれかに集中してい
る。
寄生SCRのブレークダウン電圧が低い寄生SCR構造(図2
に示す)を使用していた。この技法は、トランジスタN2
のドレインを通る経路より抵抗の小さい経路を構成しよ
うとしている。この技法を適切に要約したのが、L.R.Av
eryによる論文「A review of electrostatic disc
harge mechanisms and on−chip protection tech
niques to ensure device reliability」(Journal
of Electrostatics,24(1990年),111〜130ページ)
である。
ESD Protection Concept for VLSI CMOS Circu
its Avoiding Circuit Stress」(1991 EOS/ESD S
ymposium Processings,74〜81ページ)は、Nチャネル
トランジスタN3(図3に示す)の使用を示しており、こ
のトランジスタのドレインはVDDレール102に接続し、ゲ
ートとソースはVSSレール101に接続している。トランジ
スタN3はドレインなだれブレークダウン・スナップバッ
クモードで動作して、VDDからVSSに至る電流経路を形成
する。
6号,「Input Protection Device for Integrated
Circuits」は、ドレインが入力端子に接続し、ソース
はVSSに接続し且つゲートは抵抗器を介して基板に接続
しているNチャネルトランジスタの使用を示している
(コラム3,38〜54行を参照)。本発明と同様に、ブレー
クダウンなしにESD放電を伝搬しようとする回路経路が
設けられている。しかしながら、入力ピンごとに1つの
防護回路を必要とする点、経路を成立させるか又は遮断
するスイッチング素子としてNチャネルトランジスタを
使用する点及びスイッチングトランジスタがNチャネル
トランジスタのドレインにおけるESD電圧からのゲート
への容量結合を経てターンオンされる点で、本発明とは
異なっている。これとは対照的に、本発明はVDD電力供
給レールとVSS電力供給レールの対ごとに1つの防護回
路を必要とし、スイッチング素子としてはPチャネルト
ランジスタを使用し、且つESDパルスの直接結合によっ
てスイッチング素子をターンオンする。
のコラム1の65行目からコラム3の23行目までで論じら
れている。この従来の技術は、Puarの′956号特許の図
2の抵抗器RAと関連して高い直列抵抗があるために、入
力端子の防護にしか適していない。また、この従来の技
術は同図のダイオードJAとトランジスタQAの双方におけ
るブレークダウンメカニズムに依存している。
は、ESD過渡電流を導通するために寄生経路のブレーク
ダウンメカニズムに依存するという制限を有する。接合
部のブレークダウンメカニズムに依存することに内在し
ているESD防護の限界の1つは、なだれブレークダウン
の局限効果と、それに関連する高い電流密度と高熱とに
よって、ブレークダウン下で永久的損傷なしにP−N接
合部を通って流れることができる電流の量は、順方向バ
イアスされたときに同じP−N接合部が損傷なく搬送で
きる電流の量より少ない大きさになるのが普通であると
いう点である。接合部のブレークダウンメカニズムに依
存することに内在するESD防護のもう1つの限界は、様
々に異なるデバイスのブレークダウン電圧がICを製造す
るために使用された基礎処理技術の関数であるという点
である。あつ1つの技術を使用して製造したICにおいて
最小抵抗の経路であるものが、ICのレイアウトは類似し
ているか又は全く同一であっても、別の技術で製造した
ICの最小抵抗の経路とは違ってしまうこともあり、その
ため、有効なESD防護回路を工学的設計する作業は複雑
になる。従って、P−N接合のブレークダウンを回避す
るESD防護メカニズムが必要である。
非逆バイアスVDD−VSS間分路を形成するために、相補形
金属−酸化物シリコン(CMOS)集積回路(IC)に回路を
追加する。この回路は、他のどの経路より前にターンオ
ンして、容易に損傷する構造の外へESD過渡電流を誘導
することにより、ICをESD損傷から保護する。特定すれ
ば、ソースとドレインがVDDとVSSにそれぞれ接続してい
るPチャネルトランジスタのオン導通を経て、ESD過渡
電流をVDDレールからVSSレールへと操向する。このトラ
ンジスタのゲートは第2のトランジスタと、コンデンサ
とによって形成される遅延回路網により駆動されるの
で、このトランジスタのゲートの電圧はVDD供給レール
に追従する。このVDD追跡遅延回路網は過渡中はVDD−VS
S間トランジスタをターンオンし、ICの正規の動作中に
はターンオフする。
用して製造されていても、あるいは、シリコン又はサフ
ァイヤなどの絶縁性基板を使用して製造されていても、
CMOS及びBICMOSなどのCMOSに類似する技術を使用して実
現したICに対して改善された過渡防護を実行することで
ある。
対して有効である回路を使用して過渡防護を実行するこ
とである。
である。
N接合部を含まない意図的な過渡搬送経路を形成するこ
とである。
ンオフするVDD追跡遅延回路網を設けることである。
防護回路を追加しないことにより、ICを製造するために
要求されるシリコンの面積を最小にすることである。
である。
一般的なCMOS入出力防護回路の回路図である。
追加した従来の一般的なCMOS入出力防護回路の回路図で
ある。
路の回路図である。
生形成されるかを示すトランジスタN2及びP2の横断面図
である。
の好ましい大きさを示す本発明の回路図である。
前にESDなどの過度を搬送するためにターンオンする意
図的なVCC−VSS間電流経路を完成するように、ICに回路
を追加する。この構造は過渡電流を容易に損傷される構
造の外へ誘導する。特定すれば、Pチャネルトランジス
タのオン導通を経て、ESD過渡電流をVDDレールからVSS
レールへと操向するのである。
供給レール102とVSS供給レール101にそれぞれ接続して
いるPチャネルトランジスタP3と、Pチャネルトランジ
スタP4及びコンデンサC1を含むVDD追跡遅延回路網とを
含む。好ましい実施例では、コンデンサC1をNチャネル
トランジスタとして実現している。VDD追跡遅延回路網
はトランジスタP3のゲートに接続しており、過渡中はト
ランジスタP3をターンオンし、ICの正規の動作中にはタ
ーンオフする。トランジスタP3のゲートはトランジスタ
P4のドレイン端子と、コンデンサC1を実現しているNチ
ャネルトランジスタのゲートとに接続している。トラン
ジスタP4のソースはVDD供給レール102に接続し、トラン
ジスタP4のゲートはVSS供給レール101に接続している。
コンデンサC1を実現しているトランジスタのソースとド
レインはVSS供給レール101にそれぞれ接続している。
採用できる回路が数多くあることは当業者には自明であ
ろう。たとえば、トランジスタP4を抵抗器と置換えるこ
とは可能であろう。
的には5ボルトに接続しており、VSS端子T3は典型的に
は0ボルトに接続している。このような条件下では、ト
ランジスタP4は完全にオンしており、コンデンサC1はVD
D電圧まで充電する。トランジスタP3のゲートとソース
は共にVDD電圧にあるので、トランジスタP3はオフであ
る。従って、VDDとVSSとの間には導電経路は存在せず、
それは正規の回路動作には不可欠である。
に電力が印加されていないとき、VSS供給レール101は0
ボルトであると考えられ、全ての内部ノードは0ボルト
に近い電圧で浮動する。ESD又は現象が出力端子T2で(V
SS供給レール101に関して)正の過渡パルスを発生させ
ると、ダイオードD4は順方向バイアスされ、抵抗器R2と
トランジスタN2はより抵抗の高い経路を形成しているの
で、ダイオードD4は電流をそれ自体を通過させて、VDD
レール102へと操向する。VDDレール102は浮動中である
ので、その電圧は出力端子T2の電圧上昇に遅れて、ほぼ
ダイオードD4の降下電圧、典型的には0.7ボルトの降下
に追従する。VDDレール102の電圧上昇がPチャネルトラ
ンジスタの閾値電圧、典型的には1ボルトを越えると、
P3とP4は共に導通し始める。P4及びC1のデバイスサイ
ズ、すなわち、それらの抵抗とキャパシタンスは、P3の
ゲートにおける電圧の上昇時間がマイクロ秒の単位であ
るように選択されている。ところが、ICを通るESDに応
答した出力端子T2の過渡パルスの上昇時間は典型的には
10ナノ秒未満であるため、VDDレール102における上昇時
間も同様である。ゲート端子の上昇時間(マイクロ秒)
と、トランジスタP3のソース端子の上昇時間(ナノ秒)
とのこの差は、ゲート−ソース間電位を徐々に負にする
という結果をもたらす。従って、トランジスタP3の(ソ
ースからドレインへの)オンコンダクタンスは増加しつ
つあるソース−ゲート間電位の二乗に比例して増加す
る。P3のサイズは、VDD電圧をIC上のどの場所でも寄生
ブレークダウン電圧を超過させることなく、過渡電流を
処理できるように十分に大きく選択されている。これに
より、過渡電流は出力端子T2から所望の経路に沿ってVS
Sへ誘導され、頑丈さに欠ける望ましくない逆バイアス
経路又は寄生経路から離れる。
入力端子T1が接地電位、すなわち、零ボルトに保持され
且つ出力端子T2に正パルスが印加された場合には、最小
抵抗の経路は順方向バイアスされるダイオードD4と、オ
ンのトランジスタP3と、順方向バイアスされるダイオー
ドD1とを介するものである。同様に、第3の例として、
出力端子T2が接地電位に保持され且つ入力端子T1に正パ
ルスが印加された場合には、最小抵抗の経路は順方向バ
イアスされるダイオードD2と、オンのトランジスタP3
と、順方向バイアスされるダイオードD3とを介するもの
である。
れたときにESD誘導電流が所望の経路をどのようにして
たどるかを説明していた。ダイオードD1,D2,D3,D4及びD
5と、回路400との組合せがあれば、ICのどの端子がESD
パルスの正の側をとり、どの端子が負の側、すなわち、
接地経路をとるかにかかわらず、同様の所望の結果が得
らることは当業者には明白であろう。
と電気的パラメータを工学的に適正に設定すれば、ある
エネルギーに達するまで、ESDパルスがICにP−N接合
ブレークダウンを発生させるような状況は起こらない−
−すなわち、過渡電流が順方向バイアスされたP−N接
合のみを含む所期の経路を通って流れることに注意す
る。順方向バイアスされた所定の大きさのP−N接合部
は同じ大きさの順方向バイアスされた接合部よりはるか
に多くの電流を損傷なく導通できるので、(IC設計者が
ESD防護回路400に割当てる貴重なシリコンの面積に関し
て)投資の戻りは(ESD防護の改善によって)大きい。
P−N接合の局限なだれブレークダウンを含むどのESD
防護技法と比べても、IC製造プロセス中のはるかに広い
範囲の変動に対してほぼ同じ有効性を示すことである。
ル1つ及びVSS供給レール1つの場合の本発明の一般的
な実現形態を示す。I/O端子又は複数の入出力IO端子を
伴なうICに本発明をどのように適用するかは、当業者に
は自明であろう。
ールの対ごとにESD防護回路400の1つの事例しか要求さ
れないということである。これは、入力ピンごとに回路
の追加を必要とするPuarの′956号特許などの従来の方
式とは対照的である。複数のVDD又はVSS供給レールに対
しては、いずれか所定のVDD供給レールと、いずれか所
定のVSS供給レールとの間に1つの回路400を接続する。
たとえば、2つのVDD供給レールVDD−1及びVDD−2
と、1つのVSS供給レールとを有するICは2つの回路400
−−VDD−1とVSSとの間に1つ、VDD−2とVSSとの間に
もう1つ−−を必要とするであろう。本発明では、入力
端子ごとにダイオードD1及びD2の事例が必要である。寄
生ダイオードD3及びD4は出力端子及び入出力端子におい
て同一の機能を果たす。
の金属層を含むCMOSプロセスに関わる好ましいデバイス
の大きさを示すESD防護回路400の回路図である。トラン
ジスタP3は各々8μの脚40本を有するようなレイアウト
であり、その有効幅は3200μであるが、単一の脚をもつ
レイアウトが有すると考えられる値より直列抵抗ははる
かに低い。このプロセスが支援する最小形状サイズは1.
2μであるが、トランジスタP3の幅は広いため、プロセ
スの変動やデバイスの欠陥を受にくくするように、長さ
は1.8μであるのが好ましい。トランジスタP3の幅が広
いほど、ICは損傷なく放電できる過渡エネルギーは−−
ICの総ダイサイズに大きな影響を及ぼさずに、レイアウ
トすべき幅より広い幅でレイアウトできるのみであれ
ば、−−多くなるのであるが、3200μは市販薬品として
許容しうるESD防護のレベルを与えるのに十分な幅であ
ると考えられる。コンデンサC1は、各々が幅100μ、長
さ5μの脚を11本もつNチャネルトランジスタとして実
現されるのが好ましい。ESD防護回路400の所期の機能に
対しては、トランジスタP3のソース及びドレインと、そ
れらからVDD供給レール及びVSS供給レールに至るところ
で、直列抵抗を低く保持することは重要である。同様
に、入力防護ダイオードD1及びD2、並びにそれらから入
力端子T1と、VDD供給レール及びVSS供給レールとに至る
レイアウトにおいても、直列抵抗を低く保持すべきであ
る。同様に、トランジスタP2及びN2のレイアウトは、寄
生ダイオードD3及びD4と関連する直列抵抗が低く保持さ
れるようなものとすべきである。それらの事項は当該技
術では良く知られている。
基板中のP型ウェルの場合はわずかに異なる。この場合
には、P型ウェルとN型基板との間にD5に類似するダイ
オードが形成されているが、このダイオードのウェル−
基板間極性は図5に示すようにダイオードD5の極性とは
逆である。しかしながら、P型基板はVSSではなく、VDD
に接続しているので、このダイオードの極性は図1〜4
に示すようなD5の極性と同じである。この場合にはESD
防護回路400を変更する必要はないが、ESDエネルギーが
たどる経路は先に挙げたケースバイケース解析とは異な
っていても良い。
ましい実施例を説明し、N型基板CMOS集積回路への本発
明の適用をも説明した。しかしながら、BICMOS集積回路
などのCMOSに類似する技術にも本発明を適用可能である
ことに注意すべきである。そのことを考慮して、本発明
はCMOS出力端子を有するBICMOS集積回路に直接適用可能
である。バイポーラ出力端子を有するBICMOS集積回路の
場合(例を挙げると、図4のトランジスタP2及びN2がそ
れぞれPNPバイポーラトランジスタと、NPNバイポーラト
ランジスタである場合)、トランジスタN2及びP2の寄生
として、あるいは、ESD防護回路の一部として機能する
ように特定して追加されて、ダイオードD3及びD4が存在
している限り、本発明を直接に適用可能である。さら
に、回路全体の一部として必要なダイオードが形成され
ている限り、シリコンゲートCMOS集積回路、並びにサフ
ァイア上シリコンなどの絶縁性基板を使用する先に挙げ
たいずれかの種類のCMOS回路に本発明を適用できること
は言うまでもない。
ルトランジスタP4と、コンデンサC1とを含むVDD追跡回
路網を参照した。この遅延回路は、それがVDD−VSS間電
圧中のパルスに応答してトランジスタP3のゲート−ドレ
イン間電圧の変化に課す制御遅延,遅れ又は時定数の結
果として、本質的にはトランジスタP3のゲートをVDDレ
ール102の持続時間の非常に短いパルスから遮断する。
希望に応じて、そのような遅延,遅れ又は時定数を別の
回路により課しても良いことは自明である。
開示し且つ説明したが、本発明の趣旨から逸脱せずに形
態や詳細について様々な変更を実施しうることは当業者
には自明であろう。
Claims (7)
- 【請求項1】動作電圧を供給するVDD電力供給レール及
びグランド電圧を供給するVSS電力供給レールを有する
集積回路の過渡防護回路において, 前記VDD電力供給レールに接続したソースと、前記VSS電
力供給レールに接続したドレインと、ゲートとを有する
第1のPチャネルMOSトランジスタと; 第1のトランジスタのゲートに接続したドレインと、前
記VDD電力供給レールに接続したソースと、ゲートとを
有する第2のMOSトランジスタと; MOSトランジスタから構成されるコンデンサであって、
このMOSトランジスタのゲートが前記第1のトランジス
タの前記ゲートに接続した第1のコンデンサ接続部とな
り、このMOSトランジスタのソース及びドレインが前記V
SS電力供給レールに接続した第2のコンデンサ接続部と
なるコンデンサとを具備する過渡防護回路。 - 【請求項2】前記第2のMOSトランジスタはPチャネルM
OSトランジスタである請求項1記載の過度防護回路。 - 【請求項3】コンデンサは、PチャネルMOSトランジス
タとして実現されている請求項2記載の過渡防護回路。 - 【請求項4】動作電圧を供給するVDD電力供給レール及
びグランド電圧を供給するVSS電力供給レールを有する
集積回路の過渡防護回路において, 前記VDD電力供給レールに接続したソースと、前記VSS電
力供給レールに接続したドレインと、ゲートとを有する
PチャネルMOSトランジスタと; バイアスオンされるMOSトランジスタから構成された抵
抗とコンデンサとからなり、その出力が前記トランジス
タのゲート端子に接続したVDD追跡遅延回路とを具備す
る過渡防護回路。 - 【請求項5】前記コンデンサはMOSトランジスタから構
成されている請求項4記載の過渡防護回路。 - 【請求項6】動作電圧を供給するVDD電力供給レール及
びグランド電圧を供給するVSS電力供給レールを有する
集積回路の過渡防護回路において, 前記VDD電力供給レールに接続したソースと、前記VSS電
力供給レールに接続したドレインと、ゲートとを有する
PチャネルMOSトランジスタと; 前記PチャネルMOSトランジスタの前記ゲートに接続
し、静電放電によって起こる超短期間過渡VDD−VSS間電
圧変化の少なくとも相当に多くの部分をソース−ゲート
間電圧として前記PチャネルMOSトランジスタに加え
て、それにより、VDD−VSS間の電圧変化を低減するため
に前記PチャネルMOSトランジスタをターンオンする回
路手段とを具備する過渡防護回路。 - 【請求項7】静電放電によって起こる超短期間過渡VDD
−VSS間電圧変化の少なくとも相当に多くの部分をソー
ス−ゲート間電圧として前記PチャネルMOSトランジス
タに加える前記手段は、電力供給電圧変化によって起こ
るVDD−VSS間電圧変化の相当に多くの部分についてはソ
ース−ゲート間電圧として前記PチャネルMOSトランジ
スタに加えないよう該電力供給電圧変化によって起こる
VDD−VSS間電圧変化によっては前記PチャネルMOSトラ
ンジスタをターンオンしない手段でもある請求項6記載
の過渡防護回路。
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