JPH0846033A - Formation of multilayer wiring layer - Google Patents
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- JPH0846033A JPH0846033A JP18108494A JP18108494A JPH0846033A JP H0846033 A JPH0846033 A JP H0846033A JP 18108494 A JP18108494 A JP 18108494A JP 18108494 A JP18108494 A JP 18108494A JP H0846033 A JPH0846033 A JP H0846033A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に多層配線における配線溝およびコンタクト
ホールの形成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a wiring groove and a contact hole in a multilayer wiring.
【０００２】[0002]
【従来の技術】多層配線層構造を有する半導体装置の電
極を形成するために、配線層間に形成された絶縁膜を開
口する技術がある。この開口部の形状は通常微細な円筒
形状を成しておりコンタクトホールと称されている。こ
のコンタクトホールは配線層間の電気的接続を取るため
に、基板に対し概ね垂直に形成されている。一方、横方
向の電気的接続を取るために、絶縁膜上に配線層が基板
方向に形成されている。半導体装置を製造するにあた
り、このコンタクトホールに形成される配線層を特にコ
ンタクト層、絶縁層上に形成される配線層を特に横配線
層と称する。また、現在、このコンタクト層と横配線層
は、電界効果トランジスタ、バイポーラトランジスタ、
プレーナトランジスタなどを有する殆ど全ての半導体装
置に形成されており不可欠のものである。ところが近年
の半導体装置の高集積化に伴ってトランジスタ間の間隔
が極めて狭くなっており、半導体装置の製造方法に関す
る問題が生じている。2. Description of the Related Art In order to form an electrode of a semiconductor device having a multilayer wiring layer structure, there is a technique of opening an insulating film formed between wiring layers. The shape of this opening is usually a fine cylindrical shape and is called a contact hole. This contact hole is formed substantially perpendicular to the substrate for electrical connection between wiring layers. On the other hand, a wiring layer is formed on the insulating film in the substrate direction in order to establish electrical connection in the lateral direction. When manufacturing a semiconductor device, the wiring layer formed in this contact hole is called a contact layer, and the wiring layer formed on the insulating layer is called a horizontal wiring layer. In addition, at present, the contact layer and the lateral wiring layer are field effect transistors, bipolar transistors,
It is indispensable because it is formed in almost all semiconductor devices having a planar transistor and the like. However, the gap between the transistors has become extremely narrow with the recent high integration of the semiconductor device, which causes a problem regarding the method for manufacturing the semiconductor device.
【０００３】従来のコンタクト層及び横配線層の形成方
法について説明する。図８はフォトレジスト３を形成す
る工程を示している。第１の配線層５を被覆するように
形成された酸化膜１上に、第１の配線層５上の酸化膜１
の所定表面が露出するように、リソグラフィー法によっ
てポジ型のフォトレジスト３を形成する。A conventional method of forming a contact layer and a lateral wiring layer will be described. FIG. 8 shows a step of forming the photoresist 3. The oxide film 1 on the first wiring layer 5 is formed on the oxide film 1 formed so as to cover the first wiring layer 5.
A positive photoresist 3 is formed by a lithography method so that a predetermined surface of is exposed.
【０００４】図９はコンタクトホールを開口する工程を
示している。フォトレジスト３をマスクとして、ＲＩＥ
法によって第１の配線層６の所定表面が露出するよう、
酸化膜１を除去する。FIG. 9 shows a step of opening a contact hole. RIE using the photoresist 3 as a mask
Method to expose a predetermined surface of the first wiring layer 6,
The oxide film 1 is removed.
【０００５】図１０はフォトレジスト３を除去する工程
を示している。アッシングによって酸化膜１上のフォト
レジスト３を完全に除去する。図１１は第２の配線層６
を形成する工程を示している。第１の配線層５の表面と
コンタクトホール側壁及び酸化膜１上に第２の配線層６
をスパッタリング形成する。FIG. 10 shows a step of removing the photoresist 3. The photoresist 3 on the oxide film 1 is completely removed by ashing. FIG. 11 shows the second wiring layer 6
It shows a process of forming. The second wiring layer 6 is formed on the surface of the first wiring layer 5, the side wall of the contact hole and the oxide film 1.
Is formed by sputtering.
【０００６】図１２はフォトレジスト３を形成する工程
を示している。コンタクトホールを被覆するよう、コン
タクトホール内とコンタクトホール周辺に形成されてい
る第２の配線層６上に、フォトレジスト３を形成する。FIG. 12 shows a step of forming the photoresist 3. A photoresist 3 is formed on the second wiring layer 6 formed in and around the contact hole so as to cover the contact hole.
【０００７】図１３は第２の配線層６を残存形成する工
程を示している。先ず、図示せぬレジストをマスクとし
て、コンタクトホール開口部周辺の第２の配線層を、Ｒ
ＩＥ法によって除去する。この時、コンタクトホール内
とコンタクトホール周辺にのみ第２の配線層６を残存さ
せる。コンタクトホール周辺の第２の配線層６が前述の
横配線層６ａであり、またコンタクトホール内の第２の
配線層６が前述のコンタクト層６ｂである。その後、ア
ッシングによってフォトレジスト３を完全に除去する。FIG. 13 shows a step of remaining forming the second wiring layer 6. First, using a resist (not shown) as a mask, the second wiring layer around the contact hole opening is
Remove by IE method. At this time, the second wiring layer 6 is left only in and around the contact hole. The second wiring layer 6 around the contact hole is the above-mentioned lateral wiring layer 6a, and the second wiring layer 6 inside the contact hole is the above-mentioned contact layer 6b. Then, the photoresist 3 is completely removed by ashing.
【０００８】以上の工程により、横配線層６ａ及びコン
タクト層６ｂが形成される。従来の製造工程において
は、フォトレジスト３を形成する工程が２回ある。その
形状においては、どちらもパターン化されるが、所定の
領域に残存形成させるネガ型フォトレジストの場合、特
に図１２に示すようにコンタクトホール上にのみ形成さ
せるのは非常に困難で、コンタクトホール径が小さくな
るにしたがい、リソグラフィーの合わせズレが生じる。
この合わせズレが進行すると、所定箇所にフォトレジス
ト３が形成されず、コンタクトホールを被覆しない現象
が起こる。その結果、前述の第２の配線層６を残存形成
する工程（図１３参照）において、コンタクト層６ｂが
除去され、基板と垂直方向の電気的接続に支障をきた
す。これをコンタクト不良という。コンタクト不良を回
避するためにフォトレジスト３の横方向の寸法を大きく
する方法があるが、横配線層６ａが広い領域に残存形成
してしまうため、コンタクトホール間隔を小さくするこ
とが困難となる。このように、従来の製造方法では、コ
ンタクトホールの径やコンタクトホール間隔に関する、
いわゆるコンタクトホールの微細化に伴う問題を解消す
ることができない。Through the above steps, the lateral wiring layer 6a and the contact layer 6b are formed. In the conventional manufacturing process, the process of forming the photoresist 3 is performed twice. Both of them are patterned in their shapes, but in the case of a negative photoresist which is left to be formed in a predetermined region, it is very difficult to form it only on the contact hole as shown in FIG. As the diameter becomes smaller, misalignment of lithography occurs.
When this misalignment progresses, the photoresist 3 is not formed at a predetermined position, and the phenomenon that the contact hole is not covered occurs. As a result, the contact layer 6b is removed in the step of forming the second wiring layer 6 described above (see FIG. 13), which hinders the electrical connection in the vertical direction with the substrate. This is called contact failure. There is a method of increasing the lateral dimension of the photoresist 3 in order to avoid contact failure, but it is difficult to reduce the contact hole interval because the lateral wiring layer 6a remains and is formed in a wide region. Thus, in the conventional manufacturing method, regarding the diameter of the contact holes and the contact hole interval,
The problem associated with so-called miniaturization of contact holes cannot be solved.
【０００９】[0009]
【発明が解決しようとする課題】上記したように従来の
製造方法では、コンタクト不良を回避するために、ネガ
型フォトレジストの大型化とコンタクトホールの大口径
化を行っていた。その結果、コンタクトホールの微細化
に著しい悪影響を及ぼしていた。本発明は、上記欠点を
除去し、半導体装置において微細化されたコンタクトホ
ールを有する多層配線層の形成方法を提供する。As described above, in the conventional manufacturing method, the size of the negative photoresist and the size of the contact hole have been increased in order to avoid defective contact. As a result, the miniaturization of the contact hole was significantly adversely affected. The present invention eliminates the above-mentioned drawbacks and provides a method for forming a multilayer wiring layer having a miniaturized contact hole in a semiconductor device.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するため
に、本発明では、第１の導体層上に第１の絶縁層を形成
する工程と、この第１の絶縁層上に第２の絶縁層を形成
する工程と、この第２の絶縁層の所定表面が露出するよ
う第３の絶縁層を形成する工程と、この第３の絶縁層を
マスクに、前記第１の絶縁層の所定表面が露出するよ
う、前記第２の絶縁層を除去し、第１の領域と第２の領
域を有する溝を形成する工程と、前記第３の絶縁層を除
去する工程と、前記第２の絶縁層と前記第１の絶縁層上
及び前記溝の端部に第４の絶縁層を形成する工程と、前
記第４の絶縁層を除去するにあたり、前記第１の領域低
面の前記第１の絶縁層表面上の前記第１の領域端部近傍
と、前記第２の領域低面の前記第１の絶縁層全面に、前
記第４の絶縁層を残存形成する工程と、前記第１の領域
において、残存形成した前記第４の絶縁層をマスクに、
前記第１の導体層の所定表面が露出するよう、前記第１
の絶縁層を除去し、開口部を形成する工程と、残存形成
した前記第４の絶縁層を除去する工程と、前記溝及び前
記開口部を被覆するよう、前記第１の導体層と前記第１
の絶縁層上に第２の導体層を形成する工程とを具備する
ことを特徴とする多層配線層の形成方法を提供する。In order to achieve the above object, in the present invention, a step of forming a first insulating layer on a first conductor layer and a second step on the first insulating layer are performed. A step of forming an insulating layer; a step of forming a third insulating layer so that a predetermined surface of the second insulating layer is exposed; Removing the second insulating layer so as to expose the surface, forming a groove having a first region and a second region, removing the third insulating layer, and the second A step of forming a fourth insulating layer on the insulating layer and the first insulating layer and at the end of the groove; and in removing the fourth insulating layer, the first lower surface of the first region is removed. The fourth insulating layer is left on the surface of the insulating layer near the end of the first region and on the entire lower surface of the second region of the first insulating layer. Forming, in said first region, a mask the fourth insulating layer remaining formed,
The first surface of the first conductor layer is exposed so that the first surface of the first conductor layer is exposed.
Removing the insulating layer to form an opening, removing the remaining fourth insulating layer, and covering the groove and the opening with the first conductor layer and the first conductor layer. 1
And a step of forming a second conductor layer on the insulating layer, the method for forming a multi-layered wiring layer.
【００１１】[0011]
【作用】本発明で提供する多層配線層の形成方法は、第
２の導体層を形成する工程において、ＣＭＰ法により、
第２の絶縁層上に形成された第２の導体層を除去し、配
線溝に形成された第２の配線層を残存させる。この残存
した第２の導体層は横配線層とコンタクト層のことであ
る。このように第２の導体層を残存形成するにあたり、
予め配線溝を形成しておくことで、第２の絶縁層上の第
２の導体層の除去にＣＭＰ法による機械的な方法を用い
ることが可能となった。従って、本発明は従来のような
ネガ型のフォトレジスト形成に係わる問題がなく、微細
化されたコンタクトホールを有する多層配線層を形成す
ることができる。According to the method for forming a multilayer wiring layer provided by the present invention, the CMP method is used in the step of forming the second conductor layer.
The second conductor layer formed on the second insulating layer is removed, and the second wiring layer formed in the wiring groove is left. The remaining second conductor layer is the lateral wiring layer and the contact layer. In this way, when the second conductor layer is left and formed,
By forming the wiring groove in advance, it becomes possible to use a mechanical method such as a CMP method for removing the second conductor layer on the second insulating layer. Therefore, the present invention can form a multi-layered wiring layer having a miniaturized contact hole without the problems associated with the formation of a negative photoresist as in the related art.
【００１２】[0012]
【実施例】本発明の実施例を図１から図７を用いて説明
する。図１はフォトレジスト３を形成する工程を示す半
導体装置の斜視図である。先ず、第１の配線層５を被覆
するように酸化膜１（膜厚０．４μｍ）と窒化膜２（膜
厚０．３μｍ）が順次形成された半導体装置に、窒化膜
２の所定表面が露出するように、リソグラフィー法によ
って溝状にポジ型のフォトレジスト３を形成する。Embodiments of the present invention will be described with reference to FIGS. FIG. 1 is a perspective view of a semiconductor device showing a step of forming a photoresist 3. First, in a semiconductor device in which an oxide film 1 (film thickness 0.4 μm) and a nitride film 2 (film thickness 0.3 μm) are sequentially formed so as to cover the first wiring layer 5, a predetermined surface of the nitride film 2 is formed. A positive photoresist 3 is formed in a groove shape by a lithography method so as to be exposed.
【００１３】図２に図１の断面図を示す。図（ａ）、
（ｂ）はそれぞれ図１中の破線Ａ、Ｂで示した部分の断
面を表している。窒化膜２の露出面が（ａ）より（ｂ）
の方が広いのは、（ｂ）において、後の工程でコンタク
トホールを形成する際に、横配線層が埋め込まれる横配
線溝内に、コンタクトホールを形成するためのマスク
（アモルファスシリコン）を形成するからである。FIG. 2 shows a sectional view of FIG. Figure (a),
(B) represents the cross section of the part shown by the broken lines A and B in FIG. 1, respectively. The exposed surface of the nitride film 2 is from (a) to (b)
Is wider than that in (b), when a contact hole is formed in a later step, a mask (amorphous silicon) for forming the contact hole is formed in the lateral wiring groove in which the lateral wiring layer is embedded. Because it does.
【００１４】図３はアモルファスシリコン４を形成する
工程を示している。先ず、図示せぬフォトレジスト３を
マスクとして、ＲＩＥ法によって第１の配線層５の所定
表面が露出するよう、窒化膜２を除去し横配線溝を形成
する。次にアッシングにより図示せぬフォトレジスト３
を除去する。その後（ａ）に示す横配線溝が完全に埋ま
り、かつ（ｂ）に示す横配線溝が半分の深さ程度に埋ま
るようアモルファスシリコン４を窒化膜２及び酸化膜１
上に形成する。FIG. 3 shows a step of forming the amorphous silicon 4. First, using the photoresist 3 (not shown) as a mask, the nitride film 2 is removed by RIE so as to expose a predetermined surface of the first wiring layer 5, and a lateral wiring groove is formed. Next, a photoresist 3 (not shown) is formed by ashing.
Is removed. Thereafter, the amorphous silicon 4 is filled with the nitride film 2 and the oxide film 1 so that the horizontal wiring groove shown in (a) is completely filled and the horizontal wiring groove shown in (b) is filled to about half the depth.
Form on top.
【００１５】図４はアモルファスシリコン４を横配線溝
内に残存形成する工程を示している。ＲＩＥ法によっ
て、窒化膜２及び酸化膜１上のアモルファスシリコン４
をエッチングする。この時、（ａ）に示す横配線溝のほ
ぼ全空間と（ｂ）に示す横配線溝の端部にアモルファス
シリコン４を残存させる。FIG. 4 shows a step of remaining amorphous silicon 4 in the lateral wiring groove. Amorphous silicon 4 on the nitride film 2 and the oxide film 1 by the RIE method
Is etched. At this time, the amorphous silicon 4 is left in almost the entire space of the lateral wiring groove shown in (a) and the end portion of the lateral wiring groove shown in (b).
【００１６】図５はコンタクトホールを形成する工程を
示している。（ｂ）に示す横配線溝において、この横配
線溝端部に残存形成されたアモルファスシリコン４をマ
スクとして、ＲＩＥ法により酸化膜１を開口し、第１の
配線層５の所定表面を露出させる。この時、窒化膜２も
若干除去されるが、フォトレジスト４と酸化膜１と窒化
膜２のエッチングレートの比を、フォトレジスト４＞酸
化膜１＞窒化膜２とすることでエッチングに選択性をも
たせることができる。例えばフォトレジスト４にアモル
ファスシリコン、酸化膜１にＳｉＯ2 、窒化膜２にＳｉ
Ｎを用いると、エッチングレートの比を２０：１０：１
とすることができ、高い選択性が実現できる。酸化膜１
の開口部の側壁と第１の配線層５とで囲まれる空間がコ
ンタクトホールである。FIG. 5 shows a step of forming a contact hole. In the lateral wiring groove shown in (b), the oxide film 1 is opened by the RIE method using the amorphous silicon 4 remaining at the ends of the lateral wiring groove as a mask to expose a predetermined surface of the first wiring layer 5. At this time, the nitride film 2 is also slightly removed, but the etching rate ratio of the photoresist 4, the oxide film 1, and the nitride film 2 is set to photoresist 4> oxide film 1> nitride film 2 so that etching selectivity can be obtained. Can have For example, photoresist 4 is amorphous silicon, oxide film 1 is SiO 2 , and nitride film 2 is Si.
When N is used, the etching rate ratio is 20: 10: 1.
Therefore, high selectivity can be realized. Oxide film 1
A space surrounded by the side wall of the opening and the first wiring layer 5 is a contact hole.
【００１７】図６はアモルファスシリコン４を除去する
工程を示している。ＣＤＥ法により配線溝内に残存形成
されているアモルファスシリコン４を完全に除去する。
この場合も選択的な除去が必要で、酸化膜１がＳｉＯ
2 、窒化膜２がＳｉＮとすると、エッチングガスに、Ｎ
2 ／Ｏ2 ／ＣＦ4 ／Ｃｌ2 の混合ガスを用いるとよい。FIG. 6 shows a step of removing the amorphous silicon 4. The amorphous silicon 4 remaining in the wiring trench is completely removed by the CDE method.
In this case as well, selective removal is necessary, and the oxide film 1 is made of SiO 2.
2. If the nitride film 2 is SiN, the etching gas is N
A mixed gas of 2 / O 2 / CF 4 / Cl 2 may be used.
【００１８】図７は第２の配線層６を形成する工程を示
している。第２の配線層７は、横配線溝に形成される横
配線層６ａと、コンタクトホールに形成されるコンタク
ト層６ｂから成る。これらの材質としてＳｉ、Ｃｕを含
むＡｌ膜を選び、先ず各配線溝及びコンタクトホールが
完全に埋まるように、第１の配線層５と酸化膜１と窒化
膜２上にＡｌ膜をスパッタリング形成させる。次に、真
空中加熱によりＡｌ膜を溶融させ、Ａｌ膜の配線溝及び
コンタクトホール内のカバレッジを向上させる。更にＣ
ＭＰ法により窒化膜２上のＡｌ膜を除去し、配線溝内に
Ａｌ膜を残存形成させる。FIG. 7 shows a step of forming the second wiring layer 6. The second wiring layer 7 includes a lateral wiring layer 6a formed in the lateral wiring groove and a contact layer 6b formed in a contact hole. An Al film containing Si and Cu is selected as these materials, and first, an Al film is formed by sputtering on the first wiring layer 5, the oxide film 1, and the nitride film 2 so that each wiring groove and contact hole are completely filled. . Next, the Al film is melted by heating in vacuum to improve the coverage in the wiring groove and the contact hole of the Al film. Further C
The Al film on the nitride film 2 is removed by the MP method to leave the Al film in the wiring trench.
【００１９】以上の工程により、多層配線層が形成され
る。ところで、アモルファスシリコン４を形成する工程
（図２参照）において、その膜厚と、（ｂ）に示す横配
線溝の溝幅との間には、前者をｔ、後者をｗとした場
合、少なくとも（１）式に示す関係が成立しなければな
らない。Through the above steps, a multilayer wiring layer is formed. By the way, in the step of forming the amorphous silicon 4 (see FIG. 2), when the former is t and the latter is w, at least between the film thickness and the groove width of the lateral wiring groove shown in (b). The relationship shown in equation (1) must hold.
【００２０】 ２ｔ＜ｗ （１）これ
は、横配線溝がアモルファスシリコン４によって埋め尽
くされない条件を示しており、コンタクトホールを微細
化するためには、（１）式を満たす範囲でアモルファス
シリコン４を厚く形成するとよい。2t <w (1) This shows the condition that the lateral wiring groove is not filled with the amorphous silicon 4. In order to miniaturize the contact hole, the amorphous silicon 4 should be filled within the range satisfying the expression (1). Should be formed thick.
【００２１】[0021]
【発明の効果】以上のように、本発明で提供する手段を
用いると、微細化されたコンタクトホールを有する多層
配線層の形成方法を提供できる。As described above, by using the means provided by the present invention, it is possible to provide a method for forming a multilayer wiring layer having a miniaturized contact hole.
【図１】本発明の実施例を示したフォトレジストを形成
する斜視図。FIG. 1 is a perspective view of forming a photoresist showing an embodiment of the present invention.
【図２】本発明の実施例を示したフォトレジストを形成
する工程断面図。FIG. 2 is a sectional view of a step of forming a photoresist showing an example of the present invention.
【図３】本発明の実施例を示したアモルファスシリコン
を形成する工程断面図。FIG. 3 is a process sectional view of forming amorphous silicon showing an embodiment of the present invention.
【図４】本発明の実施例を示したアモルファスシリコン
を残存形成する工程断面図。FIG. 4 is a process cross-sectional view showing the remaining formation of amorphous silicon according to the embodiment of the present invention.
【図５】本発明の実施例を示したコンタクトホールを形
成する工程断面図。FIG. 5 is a process cross-sectional view of forming a contact hole showing an embodiment of the present invention.
【図６】本発明の実施例を示したアモルファスシリコン
を除去する工程断面図。FIG. 6 is a sectional view of a step of removing amorphous silicon, showing an embodiment of the present invention.
【図７】本発明の実施例を示した横配線層とコンタクト
を形成する工程断面図。FIG. 7 is a process cross-sectional view of forming a lateral wiring layer and a contact according to an embodiment of the present invention.
【図８】従来例を示したフォトレジストを形成する工程
断面図。FIG. 8 is a process sectional view of forming a photoresist showing a conventional example.
【図９】従来例を示したコンタクトホールを開口する工
程断面図。FIG. 9 is a process sectional view of opening a contact hole showing a conventional example.
【図１０】従来例を示したフォトレジストを除去する工
程断面図。FIG. 10 is a sectional view of a process of removing a photoresist, which shows a conventional example.
【図１１】従来例を示した第２の配線層を形成する工程
断面図。FIG. 11 is a process cross-sectional view of forming a second wiring layer showing a conventional example.
【図１２】従来例を示したフォトレジストを形成する工
程断面図。FIG. 12 is a process sectional view of forming a photoresist showing a conventional example.
【図１３】従来例を示した第２の配線層を残存形成する
工程断面図。FIG. 13 is a process cross-sectional view showing the second example of the prior art, in which the second wiring layer is left.
１ 酸化膜 ２ 窒化膜 ３ フォトレジスト ４ アモルファスシリコン ５ 第１の配線層 ６ 第２の配線層 ６ａ 横配線層 ６ｂ コンタクト層 1 Oxide Film 2 Nitride Film 3 Photoresist 4 Amorphous Silicon 5 First Wiring Layer 6 Second Wiring Layer 6a Horizontal Wiring Layer 6b Contact Layer
Claims (2)
る工程と、 この第１の絶縁層上に第２の絶縁層を形成する工程と、 この第２の絶縁層の所定表面が露出するよう第３の絶縁
層を形成する工程と、 この第３の絶縁層をマスクに、前記第１の絶縁層の所定
表面が露出するよう、 前記第２の絶縁層を除去し、第１の領域と第２の領域を
有する溝を形成する工程と、 前記第３の絶縁層を除去する工程と、 前記第２の絶縁層と前記第１の絶縁層上及び前記溝の端
部に第４の絶縁層を形成する工程と、 前記第４の絶縁層を除去するにあたり、前記第１の領域
低面の前記第１の絶縁層表面上の前記第１の領域端部近
傍と、前記第２の領域低面の前記第１の絶縁層全面に、
前記第４の絶縁層を残存形成する工程と、 前記第１の領域において、残存形成した前記第４の絶縁
層をマスクに、前記第１の導体層の所定表面が露出する
よう、前記第１の絶縁層を除去し、開口部を形成する工
程と、 残存形成した前記第４の絶縁層を除去する工程と、前記
溝及び前記開口部を被覆するよう、前記第１の導体層と
前記第１の絶縁層上に第２の導体層を形成する工程とを
具備することを特徴とする多層配線層の形成方法。1. A step of forming a first insulating layer on a first conductor layer, a step of forming a second insulating layer on this first insulating layer, and a predetermined step of forming the second insulating layer. A step of forming a third insulating layer so that the surface is exposed, and using the third insulating layer as a mask, the second insulating layer is removed so that a predetermined surface of the first insulating layer is exposed, Forming a groove having a first region and a second region; removing the third insulating layer; and an end of the second insulating layer and the first insulating layer and the end of the groove. A step of forming a fourth insulating layer in the step of removing the fourth insulating layer, and in the vicinity of the first region end portion on the first insulating layer surface of the first region lower surface, On the entire surface of the first insulating layer on the lower surface of the second region,
A step of remaining the fourth insulating layer, and a step of exposing the predetermined surface of the first conductor layer in the first region by using the left formed fourth insulating layer as a mask. Removing the insulating layer to form an opening, removing the remaining fourth insulating layer, and removing the first conductive layer and the first conductive layer so as to cover the groove and the opening. And a step of forming a second conductor layer on the first insulating layer.
の領域の幅をｗとすると、２ｔ＜ｗであることを特徴と
する請求項１記載の多層配線層の形成方法。2. The film thickness of the fourth insulating film is t,
2. The method for forming a multilayer wiring layer according to claim 1, wherein the width of the region is 2t <w.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18108494A JPH0846033A (en) | 1994-08-02 | 1994-08-02 | Formation of multilayer wiring layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18108494A JPH0846033A (en) | 1994-08-02 | 1994-08-02 | Formation of multilayer wiring layer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846033A true JPH0846033A (en) | 1996-02-16 |
Family
ID=16094540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18108494A Pending JPH0846033A (en) | 1994-08-02 | 1994-08-02 | Formation of multilayer wiring layer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0846033A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401527B1 (en) * | 1996-04-24 | 2003-12-24 | 주식회사 하이닉스반도체 | Isolation method of semiconductor device |
-
1994
- 1994-08-02 JP JP18108494A patent/JPH0846033A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401527B1 (en) * | 1996-04-24 | 2003-12-24 | 주식회사 하이닉스반도체 | Isolation method of semiconductor device |
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