JPH08340259A - Parallel/serial conversion circuit - Google Patents
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- JPH08340259A JPH08340259A JP14651495A JP14651495A JPH08340259A JP H08340259 A JPH08340259 A JP H08340259A JP 14651495 A JP14651495 A JP 14651495A JP 14651495 A JP14651495 A JP 14651495A JP H08340259 A JPH08340259 A JP H08340259A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路で用い
られる並直列変換回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel / serial conversion circuit used in a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】図３２は、シフトレジスタを使用した従
来の並直列変換回路例を示したブロック図である。な
お、図３２においては、ctrl_Aはシフトレジスタ２を、
ctrl_Bはシフトレジスタ３を、ctrl_Sは選択器１を制御
する信号を示す。図３２において、並直列変換回路５
は、２つの入力端子の内どちらか一方を選択して出力す
る１つの二入力一出力選択器１と、２つのシフトレジス
タ２，３と、制御ユニット４とからなる。シフトレジス
タ２にはＤ0，Ｄ1，Ｄ2，Ｄ3という４つのデータが並列
に入力されており、シフトレジスタ３には、Ｄ4，Ｄ5，
Ｄ6，Ｄ7という４つのデータが並列に入力される。ま
た、上記シフトレジスタ２の出力端子は、上記選択器１
の入力端子Ａに接続され、上記シフトレジスタ３の出力
端子は、上記選択器１の入力端子Ｂに接続される。更
に、制御ユニット４が上記選択器１、シフトレジスタ２
及び３に接続されている。2. Description of the Related Art FIG. 32 is a block diagram showing an example of a conventional parallel-serial conversion circuit using a shift register. Note that in FIG. 32, ctrl_A is the shift register 2,
ctrl_B indicates a signal for controlling the shift register 3 and ctrl_S indicates a signal for controlling the selector 1. In FIG. 32, the parallel-serial conversion circuit 5
Is composed of one two-input one-output selector 1 which selects and outputs one of the two input terminals, two shift registers 2 and 3, and a control unit 4. Four data D0, D1, D2, D3 are input in parallel to the shift register 2, and D4, D5,
Four data D6 and D7 are input in parallel. The output terminal of the shift register 2 is the selector 1
Of the shift register 3 is connected to the input terminal A of the selector 1 and the output terminal of the shift register 3 is connected to the input terminal B of the selector 1. Further, the control unit 4 includes the selector 1 and the shift register 2 described above.
And 3 are connected.
【０００３】並直列変換回路５の出力部をなす選択器１
が入力端子Ａを選択している場合、該入力端子Ａに接続
されているシフトレジスタ２が、データを１ビットずつ
シフトして出力する。シフトレジスタ２に保持されてい
たデータがすべて出力されたところで、選択器１は、入
力端子Ｂを選択し、シフトレジスタ３に保持されていた
データを１ビットずつ出力する。Selector 1 forming the output of the parallel-serial conversion circuit 5.
Selects the input terminal A, the shift register 2 connected to the input terminal A shifts the data bit by bit and outputs the data. When all the data held in the shift register 2 has been output, the selector 1 selects the input terminal B and outputs the data held in the shift register 3 bit by bit.
【０００４】また、上記選択器１及びシフトレジスタ
２，３の動作は制御ユニット４によって制御される。上
記シフトレジスタ２はシフトレジスタ３がデータを出力
している間に次に出力する新たなデータを保持する。こ
のようにすれば、上記動作を繰り返すことで途切れるこ
となくデータを出力することができる。The operation of the selector 1 and the shift registers 2 and 3 is controlled by the control unit 4. The shift register 2 holds new data to be output next while the shift register 3 is outputting data. By doing so, data can be output without interruption by repeating the above operation.
【０００５】図３３は、図３２で示した並直列変換回路
５における、データの流れを示したタイミングチャート
図である。図３３から分かるように、並直列変換回路５
においては、その動作の過程でシフトレジスタ２又は３
がデータを１ビット出力する際に生じる遅延時間と、デ
ータが選択器１を通って出力される際に生じる遅延時間
とが蓄積される。該蓄積された遅延時間が、並直列変換
回路５の遅延時間となる。FIG. 33 is a timing chart showing the data flow in the parallel-serial conversion circuit 5 shown in FIG. As can be seen from FIG. 33, the parallel-serial conversion circuit 5
In the process of the operation, the shift register 2 or 3
Stores the delay time that occurs when 1 bit of data is output and the delay time that occurs when the data is output through the selector 1. The accumulated delay time becomes the delay time of the parallel-serial conversion circuit 5.
【０００６】図３４は、２つの入力端子の内どちらか一
方を選択して出力する二入力一出力選択器を使用した従
来の並直列変換回路例を示したブロック図である。な
お、図３４においては、例えばctrl_xは選択器ｘを制御
する信号を示すというように表している。図３４におい
て、並直列変換回路１０は、７つの二入力一出力選択器
１１〜１７と、アップエッジ（up-trigger）で動作する
２つの分周器１８，１９とからなる。並直列変換回路１
０の出力部をなす選択器１１の入力端子Ａには選択器１
２の出力端子が、選択器１１の入力端子Ｂには選択器１
３の出力端子が接続されている。更に、選択器１２の入
力端子Ａには選択器１４の出力端子が、選択器１２の入
力端子Ｂには選択器１５の出力端子が接続され、選択器
１３の入力端子Ａには選択器１６の出力端子が、選択器
１３の入力端子Ｂには選択器１７の出力端子が接続され
ている。FIG. 34 is a block diagram showing an example of a conventional parallel-serial conversion circuit using a two-input one-output selector which selects and outputs one of two input terminals. Note that, in FIG. 34, for example, ctrl_x is shown as indicating a signal for controlling the selector x. In FIG. 34, the parallel-serial conversion circuit 10 includes seven two-input one-output selectors 11 to 17 and two frequency dividers 18 and 19 that operate at an up edge (up-trigger). Parallel-serial conversion circuit 1
Selector 1 is connected to input terminal A of selector 11 forming the output section of 0.
The output terminal of 2 is connected to the input terminal B of the selector 11 by the selector 1.
3 output terminals are connected. Further, the input terminal A of the selector 12 is connected to the output terminal of the selector 14, the input terminal B of the selector 12 is connected to the output terminal of the selector 15, and the input terminal A of the selector 13 is connected to the selector 16. Of the selector 17, and the input terminal B of the selector 13 is connected to the output terminal of the selector 17.
【０００７】また、分周器１８の出力端子が、分周器１
９の入力端子に接続されており、更に該分周器１８の出
力端子は選択器１２及び１３に接続され、分周器１９の
出力端子は選択器１１に接続され、外部から入力される
クロック信号ＣＬＫが選択器１４〜１７及び分周器１８
にそれぞれ入力されている。選択器１４の入力端子Ａに
はデータＸ0、入力端子ＢにはデータＸ1が、選択器１５
の入力端子ＡにはデータＸ2、入力端子ＢにはデータＸ3
が、選択器１６の入力端子ＡにはデータＹ0、入力端子
ＢにはデータＹ1が、選択器１７の入力端子Ａにはデー
タＹ2、入力端子ＢにはデータＹ3が入力される。The output terminal of the frequency divider 18 is the frequency divider 1
9 is connected to the input terminal of the frequency divider 18, the output terminal of the frequency divider 18 is connected to the selectors 12 and 13, the output terminal of the frequency divider 19 is connected to the selector 11, and a clock input from the outside. The signal CLK is selected by the selectors 14 to 17 and the frequency divider 18.
Have been entered respectively. Data X0 is input to the input terminal A of the selector 14 and data X1 is input to the input terminal B of the selector 15.
Input terminal A has data X2 and input terminal B has data X3
However, the data Y0 is input to the input terminal A of the selector 16, the data Y1 is input to the input terminal B, the data Y2 is input to the input terminal A of the selector 17, and the data Y3 is input to the input terminal B of the selector 17.
【０００８】各々の選択器１１〜１７は、制御信号ctrl
_11〜17が「Ｈ」のとき入力端子Ａを、「Ｌ」のとき入
力端子Ｂを選択するものであり、選択器１１〜１７が入
力端子をＡ→Ｂ→Ａ→Ｂ→‥‥というように順次切り替
える。ただし、選択器１２及び選択器１３からなる中段
の切り替えの周期は、選択器１４〜１７からなる入力段
の切り替え周期の２倍となり、選択器１１からなる出力
段の切り替えの周期は上記中段の２倍となっている。Each of the selectors 11 to 17 has a control signal ctrl.
The input terminal A is selected when _11 to 17 is "H", and the input terminal B is selected when "L". The selectors 11 to 17 select the input terminals as A → B → A → B → .... Sequentially switch to. However, the switching cycle of the middle stage consisting of the selector 12 and the selector 13 is twice the switching cycle of the input stage consisting of the selectors 14 to 17, and the switching cycle of the output stage consisting of the selector 11 is the same as that of the middle stage. It has doubled.
【０００９】図３５は、図３４で示した並直列変換回路
１０における、データの流れを示したタイミングチャー
ト図である。図３５において、一点鎖線は選択器１１，
１２，１４，１５におけるそれぞれの選択制御信号ctrl
_11，12，14，15を示している。最初に選択器１１，１
２，１４が入力端子Ａを選択し、選択器１４から選択器
１２を経て、更に選択器１１の出力端子へと信号伝達経
路が開いてデータＸ0が出力される。次に、選択器１４
が入力端子Ｂを選択し、選択器１４から選択器１２を経
て、更に選択器１１の出力端子へと信号伝達経路が開い
てデータＸ1が出力される。以下Ｘ2，Ｘ3，Ｙ0，Ｙ1，
Ｙ2，Ｙ3という順で選択器１１から出力される。FIG. 35 is a timing chart showing the data flow in the parallel-serial conversion circuit 10 shown in FIG. In FIG. 35, the alternate long and short dash line indicates the selector 11,
Selection control signal ctrl for each of 12, 14 and 15
_11, 12, 14, and 15 are shown. First the selectors 11, 1
2 and 14 select the input terminal A, the signal transmission path is opened from the selector 14 to the selector 12 and further to the output terminal of the selector 11, and the data X0 is output. Next, the selector 14
Selects the input terminal B, and the signal transmission path is opened from the selector 14 through the selector 12 to the output terminal of the selector 11, and the data X1 is output. Below X2, X3, Y0, Y1,
The signals are output from the selector 11 in the order of Y2 and Y3.
【００１０】このようにして、並直列変換回路１０は、
Ｘ0，Ｘ1，Ｘ2，Ｘ3とＹ0，Ｙ1，Ｙ2，Ｙ3という２つの
４ビットのデータを１ビットずつ順に出力する。選択器
１１からデータＹ0〜Ｙ3のデータを出力している間にＸ
0〜Ｘ3のデータを新しいデータと交換し、逆にＸ0〜Ｘ3
を出力している間にＹ0〜Ｙ3のデータを新しいデータに
交換するようにすれば、並直列変換回路１０は途切れる
ことなく連続的にデータを出力することができる。ま
た、図３５から分かるように、並直列変換回路１０にお
いては、その動作の過程で入力段の選択器、中段の選択
器及び出力段の選択器と３つの選択器を通って出力され
るため、各段の選択器を通る際の遅延時間が蓄積され
る。該蓄積された遅延時間が、並直列変換回路１０の遅
延時間となる。In this way, the parallel-serial conversion circuit 10
Two 4-bit data X0, X1, X2, X3 and Y0, Y1, Y2, Y3 are output one bit at a time. X is output while the data Y0 to Y3 is output from the selector 11.
The data of 0 to X3 is exchanged with new data, and conversely X0 to X3
If the data of Y0 to Y3 is exchanged with new data while outputting, the parallel-serial conversion circuit 10 can continuously output the data without interruption. Further, as can be seen from FIG. 35, in the parallel-serial conversion circuit 10, in the course of its operation, it is output through the selector of the input stage, the selector of the middle stage and the selector of the output stage and three selectors. , The delay time when passing through the selector of each stage is accumulated. The accumulated delay time becomes the delay time of the parallel-serial conversion circuit 10.
【００１１】図３６は、２入力一出力選択器を使用した
従来の並直列変換回路における他の例を示したブロック
図である。なお、図３６においても、例えばctrl_xは選
択器ｘを制御する信号を示すというように表している。
図３６における上記図３４との相違点は、図３４の出力
段である選択器１１への制御信号と、図３４の入力段の
選択器１４〜１７への制御信号とを入れ替えたことにあ
る。FIG. 36 is a block diagram showing another example of a conventional parallel-serial conversion circuit using a 2-input 1-output selector. Note that, in FIG. 36 as well, for example, ctrl_x is shown as indicating a signal for controlling the selector x.
The difference between FIG. 36 and FIG. 34 is that the control signal to the selector 11 which is the output stage of FIG. 34 and the control signal to the selectors 14 to 17 of the input stage of FIG. 34 are exchanged. .
【００１２】図３６において、並直列変換回路２０は、
７つの二入力一出力選択器２１〜２７と、アップエッジ
で動作する２つの分周器２８，２９とからなる。並直列
変換回路２０の出力部をなす選択器２１の入力端子Ａに
は選択器２２の出力端子が、選択器２１の入力端子Ｂに
は選択器２３の出力端子が接続されている。更に、選択
器２２の入力端子Ａには選択器２４の出力端子が、選択
器２２の入力端子Ｂには選択器２５の出力端子が接続さ
れ、選択器２３の入力端子Ａには選択器２６の出力端子
が、選択器２３の入力端子Ｂには選択器２７の出力端子
が接続されている。In FIG. 36, the parallel-serial conversion circuit 20 is
It consists of seven two-input one-output selectors 21 to 27 and two frequency dividers 28 and 29 which operate at the rising edge. The output terminal of the selector 22 is connected to the input terminal A of the selector 21 which forms the output section of the parallel-serial conversion circuit 20, and the output terminal of the selector 23 is connected to the input terminal B of the selector 21. Further, the input terminal A of the selector 22 is connected to the output terminal of the selector 24, the input terminal B of the selector 22 is connected to the output terminal of the selector 25, and the input terminal A of the selector 23 is connected to the selector 26. Of the selector 27 is connected to the input terminal B of the selector 23.
【００１３】また、分周器２８の出力端子が、分周器２
９の入力端子に接続されており、更に該分周器２８の出
力端子は選択器２２及び２３に接続され、分周器２９の
出力端子は選択器２４〜２７にそれぞれ接続され、外部
から入力されるクロック信号ＣＬＫが選択器２１及び分
周器２８に入力されている。選択器２４の入力端子Ａに
はデータＸ0、入力端子ＢにはデータＹ0が、選択器２５
の入力端子ＡにはデータＸ2、入力端子ＢにはデータＹ2
が、選択器２６の入力端子ＡにはデータＸ1、入力端子
ＢにはデータＹ1が、選択器２７の入力端子Ａにはデー
タＸ3、入力端子ＢにはデータＹ3が入力される。The output terminal of the frequency divider 28 is the frequency divider 2
9, the output terminal of the frequency divider 28 is connected to the selectors 22 and 23, and the output terminal of the frequency divider 29 is connected to the selectors 24 to 27, respectively, and is input from the outside. The generated clock signal CLK is input to the selector 21 and the frequency divider 28. Data X0 is input to the input terminal A of the selector 24 and data Y0 is input to the input terminal B of the selector 25.
Input terminal A has data X2 and input terminal B has data Y2
However, the data X1 is input to the input terminal A of the selector 26, the data Y1 is input to the input terminal B, the data X3 is input to the input terminal A of the selector 27, and the data Y3 is input to the input terminal B of the selector 27.
【００１４】各々の選択器２１〜２７は、制御信号ctrl
_21〜27が「Ｈ」のとき入力端子Ａを、「Ｌ」のとき入
力端子Ｂを選択するものであり、選択器２１〜２７が入
力端子をＡ→Ｂ→Ａ→Ｂ→‥‥というように順次切り替
える。ただし、選択器２２及び選択器２３からなる中段
の切り替えの周期は、選択器２１からなる出力段の切り
替え周期の２倍になり、選択器２４〜２７からなる入力
段の切り替えの周期は上記中段の２倍となっている。Each selector 21-27 has a control signal ctrl.
The input terminal A is selected when _21 to 27 are "H" and the input terminal B is selected when "L". The selectors 21 to 27 select the input terminals as A → B → A → B → .... Sequentially switch to. However, the switching cycle of the middle stage consisting of the selector 22 and the selector 23 is twice the switching cycle of the output stage consisting of the selector 21, and the switching cycle of the input stage consisting of the selectors 24 to 27 is the above middle stage. It is twice as much as
【００１５】図３７は、図３６で示した並直列変換回路
２０における、データの流れを示したタイミングチャー
ト図である。図３７において、一点鎖線は選択器２１〜
２７におけるそれぞれの選択制御信号ctrl_21〜27を示
している。並直列変換回路２０がデータＸ1を出力する
場合に着目すると、選択器２１が入力端子Ｂを選択する
前に、選択器２３の出力データはＸ1に確定しており、
既に選択器２１の入力端子Ｂに到達している。このよう
な状態において、選択器２１が入力端子Ｂを選択する
と、データＸ1は選択器２１を通って出力される。この
とき、並直列変換回路２０がデータＸ1を出力するまで
の遅延時間は、データＸ1が選択器２１を通るときの遅
延時間だけであり、上記図３４で示した並直列変換回路
１０で見られたような遅延時間の蓄積は起こらない。FIG. 37 is a timing chart showing the data flow in the parallel-serial conversion circuit 20 shown in FIG. In FIG. 37, the alternate long and short dash line indicates the selectors 21 to 21.
27 shows respective selection control signals ctrl_21 to 27 in 27. Focusing on the case where the parallel-serial conversion circuit 20 outputs the data X1, the output data of the selector 23 is fixed at X1 before the selector 21 selects the input terminal B.
The input terminal B of the selector 21 has already been reached. In such a state, when the selector 21 selects the input terminal B, the data X1 is output through the selector 21. At this time, the delay time until the parallel-serial conversion circuit 20 outputs the data X1 is only the delay time when the data X1 passes through the selector 21, which is seen in the parallel-serial conversion circuit 10 shown in FIG. Accumulation of such delay time does not occur.
【００１６】しかし、並直列変換回路２０がデータＸ0
を出力する場合に着目すると、データＸ0は、同時に切
り替わった選択器２４、２２及び２１を一度に通って出
力され、該３つの選択器を通る間に蓄積された遅延時間
が、並直列変換回路２０がデータＸ0を出力するまでの
遅延時間となる。また、並直列変換回路２０がデータＸ
2を出力する場合、選択器２２及び２１を通る間に蓄積
される遅延時間が、並直列変換回路２０がデータＸ2を
出力するまでの遅延時間となる。同様に、並直列変換回
路２０がデータＹ0を出力する場合、選択器２４、２２
及び２１を通る間に蓄積される遅延時間が、並直列変換
回路２０がデータＹ0を出力するまでの遅延時間とな
り、並直列変換回路２０がデータＹ2を出力する場合、
選択器２２及び２１を通る間に蓄積される遅延時間が、
並直列変換回路２０がデータＹ2を出力するまでの遅延
時間となる。However, the parallel / serial conversion circuit 20 outputs the data X0.
Focusing on the case of outputting, the data X0 is output through the selectors 24, 22 and 21 that are switched at the same time at one time, and the delay time accumulated while passing through the three selectors is equal to the serial-to-serial conversion circuit. This is the delay time until 20 outputs the data X0. Further, the parallel-serial conversion circuit 20 sets the data X
When 2 is output, the delay time accumulated while passing through the selectors 22 and 21 is the delay time until the parallel-serial conversion circuit 20 outputs the data X2. Similarly, when the parallel-serial conversion circuit 20 outputs the data Y0, the selectors 24, 22
And the delay time accumulated while passing through 21 becomes the delay time until the parallel-serial conversion circuit 20 outputs the data Y0, and when the parallel-serial conversion circuit 20 outputs the data Y2,
The delay time accumulated while passing through the selectors 22 and 21 is
It is the delay time until the parallel-serial conversion circuit 20 outputs the data Y2.
【００１７】[0017]
【発明が解決しようとする課題】これまで、プロセッサ
の演算速度は５年ごとに十倍に向上し、メモリの記憶密
度は３年ごとに４倍になるなど着実に進歩し、現在も進
歩を続けている。また、より複雑な数値計算、実時間で
の画像認識又は音声認識などへ利用するために、ＭＰＵ
（Micro-Processor Unit）の演算速度は、更なる高速化
を求められている。しかし、例えばＭＰＵのＩ/Ｏ部の
動作速度はせいぜい数十ＭＨｚであり、ＭＰＵの動作速
度との格差は非常に大きいため、ＭＰＵの実質的な速度
性能はＩ/Ｏ部の動作速度によって大きく律速されてし
まい、ＭＰＵのＩ/Ｏ部における高速化の必要性が大き
かった。特に並直列変換回路は、半導体集積回路で広く
使用されており、Ｉ/Ｏインタフェースを構築する要素
でもあることから、並直列変換回路の高速化が必要であ
った。The processing speed of the processor has been increased ten times every five years, and the memory storage density has been quadrupled every three years. continuing. In addition, the MPU is used for more complicated numerical calculation, real-time image recognition or voice recognition.
The calculation speed of (Micro-Processor Unit) is required to be further increased. However, for example, the operating speed of the I / O unit of the MPU is at most several tens of MHz, and the difference with the operating speed of the MPU is very large. Therefore, the actual speed performance of the MPU depends on the operating speed of the I / O unit. It was rate-controlled, and there was a great need for speeding up in the I / O part of the MPU. Particularly, since the parallel-serial conversion circuit is widely used in semiconductor integrated circuits and is also an element for constructing an I / O interface, it is necessary to speed up the parallel-serial conversion circuit.
【００１８】しかし、上記のように、従来の並直列変換
回路では、選択器、シフトレジスタ又は制御ユニットな
どの複数の回路を信号が伝達する間に遅延時間の蓄積が
起こり、その結果、並直列変換回路全体では遅延時間が
大きくなり、並直列変換回路の動作の高速化を図る際の
障害となっていた。However, as described above, in the conventional parallel-serial conversion circuit, delay time is accumulated during the transmission of signals through a plurality of circuits such as a selector, shift register or control unit, and as a result, parallel-serial conversion is performed. The delay time becomes large in the entire conversion circuit, which has been an obstacle to speeding up the operation of the parallel-serial conversion circuit.
【００１９】本発明は、このような遅延時間蓄積の問題
を解決し、高速な並直列変換回路を得ることを目的とす
る。An object of the present invention is to solve such a problem of delay time accumulation and obtain a high-speed parallel-serial conversion circuit.
【００２０】[0020]
【課題を解決するための手段】本発明は、複数の入力端
子を有し、該入力端子の１つを選択して入力信号を出力
する、ツリー状に接続された複数の選択器と、該各選択
器における入力端子の選択を制御する制御手段とを備
え、上記制御手段は、上記各選択器の少なくとも１つに
対して、１つの入力端子を選択する期間が該入力端子へ
の入力信号値が確定している期間に含まれるように制御
することを特徴とする並直列変換回路を提供するもので
ある。DISCLOSURE OF THE INVENTION The present invention has a plurality of selectors connected in a tree shape, which has a plurality of input terminals, selects one of the input terminals and outputs an input signal, Control means for controlling selection of an input terminal in each selector, wherein the control means inputs an input signal to the input terminal during a period for selecting one input terminal for at least one of the selectors. The present invention provides a parallel-serial conversion circuit characterized by controlling so that the value is included in a fixed period.
【００２１】本願の特許請求の範囲の請求項２に記載の
発明において、上記請求項１の制御手段は、分周器、及
び／又は入出力端子に反転器が接続されている分周器を
ツリー状に接続した回路構成からなることを特徴とす
る。In the invention according to claim 2 of the present application, the control means according to claim 1 is a frequency divider and / or a frequency divider in which an inverter is connected to an input / output terminal. It is characterized by having a circuit configuration connected in a tree shape.
【００２２】本願の特許請求の範囲の請求項３に記載の
発明において、上記請求項１及び請求項２の制御手段
は、上記選択器の少なくとも１つに対して、異なるタイ
ミングで入力信号の交換動作を行う入力端子の組を持た
せるように制御することを特徴とする。In the invention according to claim 3 of the present application, the control means according to claim 1 and claim 2 exchange input signals with respect to at least one of the selectors at different timings. It is characterized in that it is controlled so as to have a set of input terminals that operate.
【００２３】本願の特許請求の範囲の請求項４に記載の
発明において、上記請求項１から請求項３の制御手段
は、複数の選択器を含む任意の信号伝達経路上の少なく
とも１組の選択器に対して、異なる周期で選択動作を行
わせるように制御することを特徴とする。In the invention according to claim 4 of the present application, the control means according to any one of claims 1 to 3 has at least one selection on any signal transmission path including a plurality of selectors. It is characterized by controlling the container to perform the selection operation at different cycles.
【００２４】本願の特許請求の範囲の請求項５に記載の
発明において、上記請求項１から請求項３の制御手段
は、外部へデータを出力する出力部を形成する選択器に
対して、１つの入力端子を選択する期間が該入力端子へ
の入力信号値が確定している期間に含まれるように制御
することを特徴とする。In the invention according to claim 5 of the present application, the control means according to any one of claims 1 to 3 is set to 1 for the selector forming the output section for outputting data to the outside. It is characterized in that the period for selecting one input terminal is controlled to be included in the period for which the input signal value to the input terminal is fixed.
【００２５】[0025]
【作用】特許請求の範囲の請求項１に記載の並直列変換
回路は、上記制御手段で、上記各選択器の少なくとも１
つに対して、１つの入力端子を選択する期間が該入力端
子への入力信号値が確定している期間に含まれるように
制御する。In the parallel-serial conversion circuit according to the first aspect of the invention, the control means includes at least one of the selectors.
On the other hand, the control is performed so that the period for selecting one input terminal is included in the period in which the input signal value to the input terminal is fixed.
【００２６】特許請求の範囲の請求項２に記載の並直列
変換回路においては、請求項１に記載の制御手段は、分
周器、及び／又は入出力端子に反転器が接続されている
分周器をツリー状に接続した回路構成からなり、上記各
選択器の少なくとも１つに対して、１つの入力端子を選
択する期間が該入力端子への入力信号値が確定している
期間に含まれるように制御する。In the parallel-serial conversion circuit according to the second aspect of the present invention, the control means according to the first aspect includes a frequency divider and / or an inverter connected to the input / output terminal. A circuit configuration in which frequency dividers are connected in a tree shape, and a period for selecting one input terminal for at least one of the selectors is included in a period in which an input signal value to the input terminal is fixed. Control so that
【００２７】特許請求の範囲の請求項３に記載の並直列
変換回路においては、請求項１及び請求項２に記載の制
御手段で、上記選択器の少なくとも１つに対して、異な
るタイミングで入力信号の交換動作を行う入力端子の組
を持たせるように制御する。In the parallel-serial conversion circuit according to the third aspect of the present invention, the control means according to the first and second aspects inputs at least one of the selectors at different timings. It is controlled to have a set of input terminals for exchanging signals.
【００２８】特許請求の範囲の請求項４に記載の並直列
変換回路においては、請求項１から請求項３に記載の制
御手段で、複数の選択器を含む任意の信号伝達経路上の
少なくとも１組の選択器に対して、異なる周期で選択動
作を行わせるように制御する。In the parallel-serial conversion circuit according to claim 4, the control means according to claims 1 to 3 provides at least one on any signal transmission path including a plurality of selectors. The selectors of the set are controlled to perform the selecting operation at different cycles.
【００２９】特許請求の範囲の請求項５に記載の並直列
変換回路においては、請求項１から請求項３に記載の制
御手段で、外部へデータを出力する出力部を形成する選
択器に対して、１つの入力端子を選択する期間が該入力
端子への入力信号値が確定している期間に含まれるよう
に制御する。In the parallel-serial conversion circuit according to claim 5 of the present invention, the control means according to any one of claims 1 to 3 is used for the selector forming the output section for outputting data to the outside. Control is performed so that the period for selecting one input terminal is included in the period for which the input signal value to the input terminal is fixed.
【００３０】[0030]
【実施例】次に、図面に示す実施例に基づいて、本発明
を詳細に説明する。 実施例１．図１は、本発明の並直列変換回路における第
１実施例を示したブロック図である。なお、図１におい
ては、例えばctrl_xは選択器ｘを制御する信号を示すと
いうように表している。The present invention will now be described in detail with reference to the embodiments shown in the drawings. Example 1. FIG. 1 is a block diagram showing a first embodiment of a parallel-serial conversion circuit of the present invention. Note that, in FIG. 1, for example, ctrl_x represents a signal that controls the selector x.
【００３１】図１において、並直列変換回路５０は、７
つの二入力一出力選択器５１〜５７と、該各選択器５１
〜５７の動作を制御する制御ユニット５８とからなる。
並直列変換回路５０の出力部をなす選択器５１の入力端
子Ａには選択器５２の出力端子が、選択器５１の入力端
子Ｂには選択器５３の出力端子が接続されている。更
に、選択器５２の入力端子Ａには選択器５４の出力端子
が、選択器５２の入力端子Ｂには選択器５５の出力端子
が接続され、選択器５３の入力端子Ａには選択器５６の
出力端子が、選択器５３の入力端子Ｂには選択器５７の
出力端子が接続されている。なお、上記各々の選択器５
１〜５７は、選択制御信号ctrl_51〜57が「Ｈ」のとき
入力端子Ａを、「Ｌ」のとき入力端子Ｂを選択するもの
である。In FIG. 1, the parallel-serial conversion circuit 50 includes 7
Two two-input one-output selectors 51 to 57 and each selector 51
Control unit 58 for controlling the operations of the control units 57 to 57.
The output terminal of the selector 52 is connected to the input terminal A of the selector 51 forming the output section of the parallel-serial conversion circuit 50, and the output terminal of the selector 53 is connected to the input terminal B of the selector 51. Further, the input terminal A of the selector 52 is connected to the output terminal of the selector 54, the input terminal B of the selector 52 is connected to the output terminal of the selector 55, and the input terminal A of the selector 53 is connected to the selector 56. Is connected to the input terminal B of the selector 53, and the output terminal of the selector 57 is connected to the input terminal B of the selector 53. In addition, each of the above selectors 5
1 to 57 are for selecting the input terminal A when the selection control signals ctrl_51 to 57 are "H", and selecting the input terminal B when the selection control signals ctrl_51 to 57 are "L".
【００３２】選択器５４の入力端子ＡにはデータＸ0、
入力端子ＢにはデータＹ0が、選択器５５の入力端子Ａ
にはデータＸ2、入力端子ＢにはデータＹ2が、選択器５
６の入力端子ＡにはデータＸ1、入力端子Ｂにはデータ
Ｙ1が、選択器５７の入力端子ＡにはデータＸ3、入力端
子ＢにはデータＹ3が入力される。The input terminal A of the selector 54 has data X0,
The data Y0 is input to the input terminal B and the input terminal A of the selector 55 is input.
Data X2, input terminal B data Y2, selector 5
The data X1 is input to the input terminal A of 6, the data Y1 is input to the input terminal B, the data X3 is input to the input terminal A of the selector 57, and the data Y3 is input to the input terminal B of the selector 57.
【００３３】図２は、上記図１で示した制御ユニット５
８の回路例を示した図であり、図３は、図２で示した制
御ユニット５８の動作を示したタイミングチャート図で
ある。図２において、制御ユニット５８は、アップエッ
ジで動作する６つの分周器５８ａ〜５８ｆからなり、分
周器５８ａ，５８ｃ，５８ｅの入力端子は負論理の入力
となっている。分周器５８ａ及び５８ｂの入力端子と、
分周器５８ｅの出力端子とは互いに接続され、分周器５
８ｃ及び５８ｄの入力端子と、分周器５８ｆの出力端子
とは互いに接続されている。更に分周器５８ｅ及び５８
ｆの入力端子が接続され、外部からのクロック信号ＣＬ
Ｋが入力される。FIG. 2 shows the control unit 5 shown in FIG.
8 is a diagram showing a circuit example of FIG. 8, and FIG. 3 is a timing chart showing an operation of the control unit 58 shown in FIG. In FIG. 2, the control unit 58 is composed of six frequency dividers 58a to 58f that operate at the rising edge, and the input terminals of the frequency dividers 58a, 58c and 58e are negative logic inputs. Input terminals of the frequency dividers 58a and 58b,
The output terminal of the frequency divider 58e is connected to each other, and the frequency divider 5e
The input terminals of 8c and 58d and the output terminal of the frequency divider 58f are connected to each other. Further frequency dividers 58e and 58
The clock signal CL from the outside is connected to the input terminal of f
K is input.
【００３４】また、分周器５８ａの出力端子は選択器５
４の制御入力端子に、分周器５８ｂの出力端子は選択器
５５の制御入力端子に、分周器５８ｃの出力端子は選択
器５６の制御入力端子に、分周器５８ｄの出力端子は選
択器５７の制御入力端子に、分周器５８ｅの出力端子は
選択器５２の制御入力端子に、分周器５８ｆの出力端子
は選択器５３の制御入力端子に接続されている。なお、
上記制御入力端子とは、選択器が入力端子の選択を行う
ための選択制御信号が入力される入力端子を示す。The output terminal of the frequency divider 58a is the selector 5
4, the output terminal of the frequency divider 58b is selected as the control input terminal of the selector 55, the output terminal of the frequency divider 58c is selected as the control input terminal of the selector 56, and the output terminal of the frequency divider 58d is selected. The output terminal of the frequency divider 58e is connected to the control input terminal of the selector 52, and the output terminal of the frequency divider 58f is connected to the control input terminal of the selector 53. In addition,
The control input terminal is an input terminal to which a selection control signal for the selector to select an input terminal is input.
【００３５】選択器５１の制御入力端子にはクロック信
号ＣＬＫが選択制御信号ctrl_51として入力される。ま
た、上記分周器５８ａからの出力信号は選択器５４の選
択制御信号ctrl_54となり、分周器５８ｂからの出力信
号は選択器５５の選択制御信号ctrl_55となり、分周器
５８ｃからの出力信号は選択器５６の選択制御信号ctrl
_56となり、分周器５８ｄからの出力信号は選択器５７
の選択制御信号ctrl_57となり、分周器５８ｅからの出
力信号は選択器５２の選択制御信号ctrl_52となり、分
周器５８ｆからの出力信号は選択器５３の選択制御信号
ctrl_53となる。これら各選択制御信号は、図３から分
かるように周期又は位相がすべて異なっている。The clock signal CLK is input to the control input terminal of the selector 51 as the selection control signal ctrl_51. The output signal from the frequency divider 58a becomes the selection control signal ctrl_54 of the selector 54, the output signal from the frequency divider 58b becomes the selection control signal ctrl_55 of the selector 55, and the output signal from the frequency divider 58c becomes Selection control signal ctrl of selector 56
_56, and the output signal from the frequency divider 58d is the selector 57
Selection control signal ctrl_57, the output signal from the frequency divider 58e is the selection control signal ctrl_52 of the selector 52, and the output signal from the frequency divider 58f is the selection control signal of the selector 53.
It will be ctrl_53. As can be seen from FIG. 3, the selection control signals have different periods or phases.
【００３６】ここで、上記選択器５１〜５７で使用され
る選択器の動作を説明する。図４は、選択器５１〜５７
で使用される選択器の動作を示したタイミングチャート
図である。なお、ctrlは選択制御信号を示している。図
４において、選択器が入力端子Ａを選択してデータＤ0
を出力している間に、入力端子Ｂへの入力データをデー
タＤ1に交換し、入力端子ＢへのデータＤ1は入力端子Ｂ
が選択されるのを待っている状態となる。入力データを
交換するという動作は何らかの遅延を伴うが、入力端子
Ａが選択されている時間よりも該遅延時間が短く、次に
入力端子Ｂが開くまでに入力端子Ｂへの入力データの値
が確定していれば、入力データを交換する動作の遅延は
選択器の出力信号に現れない。このため、選択器の出力
信号に現れる遅延は選択器が入力端子を切り替える動作
を行う際に生じる遅延のみとなる。Here, the operation of the selectors used in the selectors 51 to 57 will be described. FIG. 4 shows selectors 51-57.
6 is a timing chart showing the operation of the selector used in FIG. Note that ctrl indicates a selection control signal. In FIG. 4, the selector selects the input terminal A to select the data D0.
While outputting, the input data to the input terminal B is exchanged with the data D1, and the data D1 to the input terminal B is changed to the input terminal B.
Is waiting for you to select. The operation of exchanging the input data is accompanied by some delay, but the delay time is shorter than the time when the input terminal A is selected, and the value of the input data to the input terminal B is kept until the input terminal B is opened next time. If fixed, no delay in the operation of exchanging input data appears in the output signal of the selector. Therefore, the delay that appears in the output signal of the selector is only the delay that occurs when the selector switches the input terminals.
【００３７】このことは、入力端子Ａにおける入力デー
タの交換の際においても同様である。特に、入力端子Ａ
及びＢが周期的に交互に選択される場合について考える
と、入力端子Ａへの入力データは入力端子Ｂが選択され
る度に交換され、逆に入力端子Ｂへの入力データは入力
端子Ａが選択される度に交換されるため、入力データは
その２倍の周期で交換され、かつ、入力端子Ａ及びＢの
入力データの交換は互いに半周期ずれて行われることが
分かる。The same applies to the exchange of input data at the input terminal A. Especially, input terminal A
Considering the case where B and B are alternately selected periodically, the input data to the input terminal A is exchanged every time the input terminal B is selected, and conversely the input data to the input terminal B is input to the input terminal A. Since it is exchanged every time it is selected, it can be seen that the input data is exchanged at a cycle twice as long as that and the exchange of the input data of the input terminals A and B is performed with a half cycle shift.
【００３８】図５は、図１及び図２で示した並直列変換
回路５０におけるデータの流れ、特に選択器５４，５
２，５１を通るデータＸ0，Ｙ0及び選択器５６，５３，
５１を通るデータＸ1，Ｙ1のデータの流れを示したタイ
ミングチャート図である。なお、図５において、一点鎖
線は選択器５１，５２，５３，５４，５６におけるそれ
ぞれの選択制御信号ctrl_51，52，53，54，56を示して
いる。選択器５１への入力データの交換の周期は、選択
器５１が出力を切り替える動作の周期の２倍であること
から、選択器５２が入力端子を切り替える動作の周期は
選択器５１の２倍であることが分かる。同様に、選択器
５４の動作の周期は選択器５２の２倍であり、選択器５
４における入力データの交換の周期は選択器５４が出力
を切り替える動作の周期の更に２倍となる。FIG. 5 shows the flow of data in the parallel-serial conversion circuit 50 shown in FIGS. 1 and 2, especially the selectors 54 and 5.
Data X0, Y0 passing through 2, 51 and selectors 56, 53,
5 is a timing chart showing a data flow of data X1 and Y1 passing through 51. FIG. In FIG. 5, the alternate long and short dash line indicates the selection control signals ctrl_51, 52, 53, 54 and 56 in the selectors 51, 52, 53, 54 and 56, respectively. Since the cycle of the exchange of input data to the selector 51 is twice the cycle of the operation of the selector 51 switching the output, the cycle of the operation of the selector 52 switching the input terminal is twice that of the selector 51. I know there is. Similarly, the operation cycle of the selector 54 is twice that of the selector 52, and the selector 5
The cycle of the input data exchange in 4 is further double the cycle of the operation in which the selector 54 switches the output.
【００３９】データＸ0は、選択器５４を通過し、選択
器５２の入力端子Ａが選択されるのを待つ。選択器５２
が入力端子Ａを選択すると、データＸ0は、選択器５２
を通過し、選択器５１が入力端子Ａを選択するのを待
つ。このように１段ずつデータ信号が進んでいく動作に
よって、各選択器は前段からの遅延を蓄積することな
く、次段へと信号を伝えていくことができる。The data X0 passes through the selector 54 and waits until the input terminal A of the selector 52 is selected. Selector 52
When the input terminal A is selected, the data X0 is transferred to the selector 52.
And waits for the selector 51 to select the input terminal A. By the operation in which the data signal advances step by step in this manner, each selector can transmit the signal to the next stage without accumulating the delay from the previous stage.
【００４０】図６は、図１及び図２で示した並直列変換
回路５０における各選択器、特に選択器５１〜５４及び
５７における入力データ交換のタイミングを説明するた
めのタイミングチャート図である。なお、図６におい
て、一点鎖線は選択器５１，５２，５３，５４，５７に
おけるそれぞれの選択制御信号ctrl_51，52，53，54，5
7を示している。FIG. 6 is a timing chart for explaining the timing of input data exchange in each selector in the parallel-serial conversion circuit 50 shown in FIGS. 1 and 2, especially in the selectors 51 to 54 and 57. Note that, in FIG. 6, the alternate long and short dash lines indicate the respective selection control signals ctrl_51, 52, 53, 54, 5 in the selectors 51, 52, 53, 54, 57.
7 is shown.
【００４１】並直列変換回路５０が連続してデータを出
力し続けるには、並直列変換回路５０がデータを出力す
る一方でこれと平行して入力データを交換する必要があ
る。図６において、並直列変換回路５０がデータＸ3を
出力したｔ0から時間Ｔ後のｔ1には、選択器５４はデー
タＺ0を出力しなければならないため、データＸ0〜Ｘ3
をデータＺ0〜Ｚ3に交換する動作をｔ1までに終了して
いなければならない。しかし、選択器５４が上記ｔ1に
データＺ0を出力するのは、選択器５２が選択器５５か
らの出力データを選択している間に、選択器５４の出力
端子をデータＺ0に確定させておくためである。In order for the parallel-serial conversion circuit 50 to continuously output data, it is necessary for the parallel-serial conversion circuit 50 to output data, while exchanging input data in parallel with this. In FIG. 6, since the selector 54 has to output the data Z0 at time t1 after the time T from the time t0 when the parallel-serial conversion circuit 50 outputs the data X3, the data X0 to X3.
The operation of exchanging the data Z0 to Z3 must be completed by t1. However, the selector 54 outputs the data Z0 at t1 because the output terminal of the selector 54 is fixed to the data Z0 while the selector 52 is selecting the output data from the selector 55. This is because.
【００４２】このことから、並直列変換回路５０がｔ0
にデータＸ3を出力してから、次に選択器５２が選択器
５４からの出力データを選択するｔ2までに、データＸ0
〜Ｘ3からデータＺ0〜Ｚ3にデータ交換を行い、選択器
５４の出力端子がデータＺ0に確定していればよい。す
なわち、並直列変換回路５０は、上記ｔ0〜ｔ2までの時
間３Ｔの間に上記動作を完了させて、途切れることなく
データを出力する。これに対して、図３２及び図３４で
示した従来の並直列変換回路では、時間４Ｔの間にデー
タ交換を行うようになっていた。From this fact, the parallel-serial conversion circuit 50 is t0.
After the data X3 is output to the controller, the data X0 is output by the time t2 at which the selector 52 selects the output data from the selector 54.
It is sufficient that data is exchanged from .about.X3 to data Z0 to Z3 and the output terminal of the selector 54 is fixed to the data Z0. That is, the parallel-serial conversion circuit 50 completes the above operation during the time 3T from t0 to t2 and outputs the data without interruption. On the other hand, in the conventional parallel-serial conversion circuit shown in FIGS. 32 and 34, data was exchanged during the time 4T.
【００４３】次に、本第１実施例の並直列変換回路５０
と、上記従来の並直列変換回路５及び１０との出力信号
における遅延時間の比較を行う。以下、図７から図１３
で、比較を行うための従来の並直列変換回路５及び１０
の回路例を示し、図１４及び図１５で、比較を行うため
の本第１実施例における並直列変換回路５０の回路例を
示している。Next, the parallel / serial conversion circuit 50 of the first embodiment.
And the delay time in the output signal of the conventional parallel-serial conversion circuits 5 and 10 are compared. Hereinafter, FIG. 7 to FIG.
Then, the conventional parallel-serial conversion circuits 5 and 10 for comparison are
14 and FIG. 15, there is shown a circuit example of the parallel-serial conversion circuit 50 in the first embodiment for comparison.
【００４４】図７は、上記従来の並直列変換回路５の回
路例を示したブロック図であり、図８は、図７で示した
並直列変換回路５の制御ユニット４の回路例を示したブ
ロック図である。図７において、２ａ，２ｂ，２ｃ，２
ｄ，３ａ，３ｂ，３ｃ，３ｄはダウンエッジ（down-tri
gger）で動作する１ビットレジスタであり、シフトレジ
スタ２は４つの１ビットレジスタ２ａ〜２ｄからなり、
シフトレジスタ３は４つの１ビットレジスタ３ａ〜３ｄ
からなる。FIG. 7 is a block diagram showing a circuit example of the conventional parallel-serial conversion circuit 5 described above, and FIG. 8 shows a circuit example of the control unit 4 of the parallel-serial conversion circuit 5 shown in FIG. It is a block diagram. In FIG. 7, 2a, 2b, 2c, 2
d, 3a, 3b, 3c and 3d are down edges (down-tri).
1-bit register that operates with gger), the shift register 2 is composed of four 1-bit registers 2a to 2d,
The shift register 3 includes four 1-bit registers 3a to 3d.
Consists of
【００４５】レジスタ２ａの出力端子Ｑはレジスタ２ｂ
の入力端子Ｄに接続され、レジスタ２ｂの出力端子Ｑは
レジスタ２ｃの入力端子Ｄに接続され、レジスタ２ｃの
出力端子Ｑはレジスタ２ｄの入力端子Ｄに接続される。
レジスタ２ｄの出力端子Ｑから選択器１の入力端子Ａに
データが出力される。また、レジスタ２ａ〜２ｄの各制
御信号入力端子Ｔは互いに接続され、更に制御ユニット
４に接続され、該制御ユニット４から選択制御信号ctrl
_Aが入力される。The output terminal Q of the register 2a is the register 2b.
Of the register 2b, the output terminal Q of the register 2b is connected to the input terminal D of the register 2c, and the output terminal Q of the register 2c is connected to the input terminal D of the register 2d.
Data is output from the output terminal Q of the register 2d to the input terminal A of the selector 1. Further, the control signal input terminals T of the registers 2a to 2d are connected to each other and further connected to the control unit 4, and the selection control signal ctrl is supplied from the control unit 4.
_A is input.
【００４６】同様に、レジスタ３ａの出力端子Ｑはレジ
スタ３ｂの入力端子Ｄに接続され、レジスタ３ｂの出力
端子Ｑはレジスタ３ｃの入力端子Ｄに接続され、レジス
タ３ｃの出力端子Ｑはレジスタ３ｄの入力端子Ｄに接続
される。レジスタ３ｄの出力端子Ｑから選択器１の入力
端子Ｂにデータが出力される。また、レジスタ３ａ〜３
ｄの各制御信号入力端子Ｔは互いに接続され、更に制御
ユニット４に接続され、該制御ユニット４から選択制御
信号ctrl_Bが入力される。Similarly, the output terminal Q of the register 3a is connected to the input terminal D of the register 3b, the output terminal Q of the register 3b is connected to the input terminal D of the register 3c, and the output terminal Q of the register 3c is connected to the register 3d. It is connected to the input terminal D. Data is output from the output terminal Q of the register 3d to the input terminal B of the selector 1. In addition, the registers 3a to 3
The respective control signal input terminals T of d are connected to each other and further connected to the control unit 4, and the selection control signal ctrl_B is input from the control unit 4.
【００４７】なお、図７で示した並直列変換回路５にお
いて、レジスタ２ａ及びレジスタ３ａの入力端子Ｄから
それぞれ直列にデータを入力して直列にデータを出力す
る構成となっているが、回路の遅延の蓄積を考えると、
レジスタ２ｄ及び選択器１における遅延の蓄積、又はレ
ジスタ３ｄ及び選択器１における遅延の蓄積が出力信号
の遅延時間となり、これは並直列変換回路５において、
並列にデータを入力して直列にデータを出力する構成の
場合と同じであり、出力信号の遅延時間を比較する上で
図７で示したような構成の回路を並直列変換回路５の回
路例として使用した。In the parallel-serial conversion circuit 5 shown in FIG. 7, data is input in series from the input terminals D of the register 2a and the register 3a and data is output in series. Considering the accumulation of delay,
The accumulation of the delay in the register 2d and the selector 1 or the accumulation of the delay in the register 3d and the selector 1 becomes the delay time of the output signal.
This is the same as the case of the configuration of inputting data in parallel and outputting data in series, and a circuit example of the parallel-serial conversion circuit 5 is the circuit of the configuration shown in FIG. 7 in comparing the delay times of output signals. Used as.
【００４８】図８において、４ａ，４ｂ，４ｃはダウン
エッジで動作する分周器であり、４ｄ，４ｅ，４ｆはア
ップエッジで動作する分周器であり、４ｇ及び４ｈは二
入力一出力選択器である。制御ユニット４は、ダウンエ
ッジで動作する３つの分周器４ａ〜４ｃと、アップエッ
ジで動作する３つの分周器４ｄ〜４ｆと、２つの選択器
４ｇ及び４ｈからなる。分周器４ｃの出力端子Ｑは分周
器４ｂの入力端子Ｔに、分周器４ｂの出力端子Ｑは分周
器４ａの入力端子Ｔに接続され、分周器４ｃの入力端子
Ｔと、選択器４ｇの入力端子Ａと、選択器４ｈの入力端
子Ｂと、分周器４ｆの入力端子Ｔとは互いに接続され、
外部からのクロック信号ＣＬＫが入力されている。In FIG. 8, 4a, 4b and 4c are frequency dividers operating at the down edge, 4d, 4e and 4f are frequency dividers operating at the up edge, and 4g and 4h are 2-input 1-output selection. It is a vessel. The control unit 4 includes three frequency dividers 4a to 4c that operate at the down edge, three frequency dividers 4d to 4f that operate at the up edge, and two selectors 4g and 4h. The output terminal Q of the frequency divider 4c is connected to the input terminal T of the frequency divider 4b, the output terminal Q of the frequency divider 4b is connected to the input terminal T of the frequency divider 4a, and the input terminal T of the frequency divider 4c, The input terminal A of the selector 4g, the input terminal B of the selector 4h, and the input terminal T of the frequency divider 4f are connected to each other,
The clock signal CLK from the outside is input.
【００４９】また、分周器４ａの出力端子Ｑは、上記選
択器１の制御信号入力端子に接続され、選択制御信号ct
rl_Sを出力する。分周器４ｆの出力端子Ｑは分周器４ｅ
の入力端子Ｔに、分周器４ｅの出力端子Ｑは分周器４ｄ
の入力端子Ｔに接続され、分周器４ｄの出力端子Ｑは、
選択器４ｇ及び４ｈの制御信号入力端子に接続され、選
択制御信号を出力する。選択器４ｇの出力端子は上記レ
ジスタ２ａ〜２ｄの各制御信号入力端子Ｔに接続され、
選択器４ｇの出力端子から選択制御信号ctrl_Aが出力さ
れる。上記選択器４ｈの出力端子は上記レジスタ３ａ〜
３ｄの各制御信号入力端子Ｔに接続され、選択器４ｈの
出力端子から選択制御信号ctrl_Bが出力される。更に、
選択器４ｇの入力端子Ｂと選択器４ｈの入力端子Ａとは
接続されて、ＤＣ安定化電源＋ＤＣに接続されている。The output terminal Q of the frequency divider 4a is connected to the control signal input terminal of the selector 1, and the selection control signal ct
Output rl_S. The output terminal Q of the frequency divider 4f is the frequency divider 4e.
To the input terminal T of the frequency divider 4e and the output terminal Q of the frequency divider 4e to the frequency divider 4d.
Is connected to the input terminal T of, and the output terminal Q of the frequency divider 4d is
It is connected to the control signal input terminals of the selectors 4g and 4h and outputs a selection control signal. The output terminal of the selector 4g is connected to each control signal input terminal T of the registers 2a to 2d,
The selection control signal ctrl_A is output from the output terminal of the selector 4g. The output terminal of the selector 4h is the register 3a ...
3d is connected to each control signal input terminal T, and the selection control signal ctrl_B is output from the output terminal of the selector 4h. Furthermore,
The input terminal B of the selector 4g and the input terminal A of the selector 4h are connected to each other, and are connected to the DC stabilized power supply + DC.
【００５０】図９は、図７及び図８における選択器の回
路例を示した図であり、図９において、ctrlは選択制御
信号であり、選択器は、ctrlが「Ｈ」のとき入力端子Ａ
を、ctrlが「Ｌ」のとき入力端子Ｂを選択する二入力一
出力選択器である。なお、本回路は公知であるのでここ
ではその説明は省略する。FIG. 9 is a diagram showing an example of a circuit of the selector in FIGS. 7 and 8. In FIG. 9, ctrl is a selection control signal, and the selector has an input terminal when ctrl is “H”. A
Is a two-input one-output selector that selects the input terminal B when ctrl is “L”. Since this circuit is known, its description is omitted here.
【００５１】図１０は、アップエッジで動作する１ビッ
トレジスタの回路例を示した図であり、図１０におい
て、信号ライン／ＴとＴを入れ替えると図７におけるダ
ウンエッジで動作する１ビットレジスタになる。なお、
／ＴはＴの信号レベルの反転を示している。また、本回
路は公知であるのでここではその説明を省略する。FIG. 10 is a diagram showing a circuit example of a 1-bit register which operates at an up edge. When the signal lines / T and T in FIG. 10 are exchanged, a 1-bit register which operates at a down edge in FIG. 7 is obtained. Become. In addition,
/ T indicates the inversion of the signal level of T. Since this circuit is publicly known, its description is omitted here.
【００５２】図１１は、図８におけるアップエッジで動
作する分周器の例を示した図であり、図１１において、
図１０で示した１ビットレジスタの反転出力端子／Ｑを
入力端子Ｄに接続してＴフリップ・フロップを形成した
ものである。なお、本回路は公知であるのでここではそ
の説明を省略する。また、ダウンエッジで動作する１ビ
ットレジスタを使用すれば、ダウンエッジで動作する分
周器となる。FIG. 11 is a diagram showing an example of the frequency divider which operates at the up edge in FIG. 8, and in FIG.
The inverted output terminal / Q of the 1-bit register shown in FIG. 10 is connected to the input terminal D to form a T flip-flop. Since this circuit is known, its description is omitted here. If a 1-bit register that operates on the down edge is used, the frequency divider operates on the down edge.
【００５３】図１２は、上記従来の並直列変換回路１０
の回路例を示したブロック図であり、図１３は、図１２
で示した並直列変換回路１０の制御ユニット３０の回路
例を示した図である。FIG. 12 shows the conventional parallel-serial conversion circuit 10 described above.
12 is a block diagram showing a circuit example of FIG.
3 is a diagram showing a circuit example of a control unit 30 of the parallel / serial conversion circuit 10 shown in FIG.
【００５４】図１２において、図３４で示した並直列変
換回路１０との相違点は、選択器１１の出力端子にイン
バータ回路３１の入力端子を接続し、該インバータ回路
３１の出力端子が並直列変換回路の出力端子としたこと
にある。更に、選択器１１の入力端子Ａと選択器１２の
出力端子、選択器１１の入力端子Ｂと選択器１３の出力
端子、選択器１２の入力端子Ａと選択器１４の出力端
子、選択器１２の入力端子Ｂと選択器１５の出力端子、
選択器１３の入力端子Ａと選択器１６の出力端子、選択
器１３の入力端子Ｂと選択器１７の出力端子との間には
インバータ回路がそれぞれ接続され、各選択器１１〜１
７の出力信号を増幅して駆動力を確保していることにあ
る。また、分周器１８及び１９を制御ユニット３０とし
ており、上記選択器１１〜１７は、上記図９で示したも
のと同じである。12, the difference from the parallel-serial conversion circuit 10 shown in FIG. 34 is that the input terminal of the inverter circuit 31 is connected to the output terminal of the selector 11 and the output terminal of the inverter circuit 31 is parallel-serial. It is used as the output terminal of the conversion circuit. Further, the input terminal A of the selector 11 and the output terminal of the selector 12, the input terminal B of the selector 11 and the output terminal of the selector 13, the input terminal A of the selector 12 and the output terminal of the selector 14, the selector 12 Input terminal B and the output terminal of the selector 15,
Inverter circuits are connected between the input terminal A of the selector 13 and the output terminal of the selector 16, and between the input terminal B of the selector 13 and the output terminal of the selector 17, and each of the selectors 11 to 1 is connected.
It is to secure the driving force by amplifying the output signal of No. 7. Further, the frequency dividers 18 and 19 are used as the control unit 30, and the selectors 11 to 17 are the same as those shown in FIG.
【００５５】図１３において、分周器１８及び１９は、
上記図１１で示したものと同じであり、また、図３４に
おける分周器１８及び１９の入力端子が入力端子Ｔであ
り、該出力端子が出力端子Ｑである。ctrl_12及びctrl_
13は共通の選択制御信号であり、ctrl_14〜ctrl_17は共
通の選択制御信号である。In FIG. 13, the frequency dividers 18 and 19 are
This is the same as that shown in FIG. 11, and the input terminals of the frequency dividers 18 and 19 in FIG. 34 are the input terminals T and the output terminals thereof are the output terminals Q. ctrl_12 and ctrl_
13 is a common selection control signal, and ctrl_14 to ctrl_17 are common selection control signals.
【００５６】図１４は、上記第１実施例の並直列変換回
路５０の回路例を示したブロック図であり、図１５は、
図１で示した並直列変換回路５０の制御ユニット５８に
おける回路例を示した図である。FIG. 14 is a block diagram showing a circuit example of the parallel-serial conversion circuit 50 of the first embodiment, and FIG.
FIG. 3 is a diagram showing a circuit example in a control unit 58 of the parallel-serial conversion circuit 50 shown in FIG. 1.
【００５７】図１４において、図１で示した並直列変換
回路５０との相違点は、選択器５１の出力端子にインバ
ータ回路７１の入力端子を接続し、該インバータ回路７
１の出力端子が並直列変換回路の出力端子としたことに
ある。更に、選択器５１の入力端子Ａと選択器５２の出
力端子、選択器５１の入力端子Ｂと選択器５３の出力端
子、選択器５２の入力端子Ａと選択器５４の出力端子、
選択器５２の入力端子Ｂと選択器５５の出力端子、選択
器５３の入力端子Ａと選択器５６の出力端子、選択器５
３の入力端子Ｂと選択器５７の出力端子との間にはイン
バータ回路がそれぞれ接続され、各選択器５１〜５７の
出力信号を増幅して駆動力を確保していることにある。
なお、上記選択器５１〜５７は、上記図９で示したもの
と同じである。In FIG. 14, the difference from the parallel-serial conversion circuit 50 shown in FIG. 1 is that the output terminal of the selector 51 is connected to the input terminal of the inverter circuit 71, and the inverter circuit 7 is connected.
The output terminal 1 is the output terminal of the parallel-serial conversion circuit. Furthermore, the input terminal A of the selector 51 and the output terminal of the selector 52, the input terminal B of the selector 51 and the output terminal of the selector 53, the input terminal A of the selector 52 and the output terminal of the selector 54,
Input terminal B of selector 52 and output terminal of selector 55, input terminal A of selector 53 and output terminal of selector 56, selector 5
Inverter circuits are connected between the input terminal B of No. 3 and the output terminal of the selector 57, and the output signals of the selectors 51 to 57 are amplified to secure the driving force.
The selectors 51 to 57 are the same as those shown in FIG.
【００５８】図１５において、制御ユニット５８は、ア
ップエッジで動作する５つの分周器５８ａ，５８ｂ，５
８ｃ，５８ｄ，５８ｆと、ダウンエッジで動作する１つ
の分周器５８ｅとからなる。分周器５８ａ〜５８ｄ及び
５８ｆは、上記図１１で示したものと同じであり、分周
器５８ｅは図１１で示したものをダウンエッジで動作す
るようにしたものである。分周器５８ａの入力端子Ｔは
分周器５８ｅの出力端子／Ｑに接続され、分周器５８ｂ
の入力端子Ｔは分周器５８ｅの出力端子Ｑに接続されて
いる。また、分周器５８ｃの入力端子Ｔは分周器５８ｆ
の出力端子／Ｑに接続され、分周器５８ｄの入力端子Ｔ
は分周器５８ｆの出力端子Ｑに接続されている。分周器
５８ｅ及び５８ｆの入力端子Ｔは互いに接続され、外部
からのクロック信号ＣＬＫが入力される。In FIG. 15, the control unit 58 includes five frequency dividers 58a, 58b, 5 which operate at the rising edge.
8c, 58d and 58f, and one frequency divider 58e that operates at the down edge. The frequency dividers 58a to 58d and 58f are the same as those shown in FIG. 11, and the frequency divider 58e is the one shown in FIG. 11 that operates at the down edge. The input terminal T of the frequency divider 58a is connected to the output terminal / Q of the frequency divider 58e, and the frequency divider 58b
The input terminal T of is connected to the output terminal Q of the frequency divider 58e. The input terminal T of the frequency divider 58c is the frequency divider 58f.
Connected to the output terminal / Q of the input terminal T of the frequency divider 58d.
Is connected to the output terminal Q of the frequency divider 58f. The input terminals T of the frequency dividers 58e and 58f are connected to each other, and the clock signal CLK from the outside is input.
【００５９】また、分周器５８ａの出力端子Ｑは選択器
５４の制御入力端子に、分周器５８ｂの出力端子Ｑは選
択器５５の制御入力端子に、分周器５８ｃの出力端子Ｑ
は選択器５６の制御入力端子に、分周器５８ｄの出力端
子Ｑは選択器５７の制御入力端子に接続される。更に、
分周器５８ｅの出力端子Ｑは選択器５２の制御入力端子
に、分周器５８ｆの出力端子Ｑは選択器５３の制御入力
端子に接続される。なお、上記出力端子／Ｑは、出力端
子Ｑから出力される信号のレベルを反転させた信号が出
力される。The output terminal Q of the frequency divider 58a is the control input terminal of the selector 54, the output terminal Q of the frequency divider 58b is the control input terminal of the selector 55, and the output terminal Q of the frequency divider 58c.
Is connected to the control input terminal of the selector 56, and the output terminal Q of the frequency divider 58d is connected to the control input terminal of the selector 57. Furthermore,
The output terminal Q of the frequency divider 58e is connected to the control input terminal of the selector 52, and the output terminal Q of the frequency divider 58f is connected to the control input terminal of the selector 53. The output terminal / Q outputs a signal obtained by inverting the level of the signal output from the output terminal Q.
【００６０】選択器５１の制御入力端子にはクロック信
号ＣＬＫが選択制御信号ctrl_51として入力される。ま
た、上記分周器５８ａからの出力信号は選択器５４にお
ける選択制御信号ctrl_54をなし、上記分周器５８ｂか
らの出力信号は選択器５５における選択制御信号ctrl_5
5をなし、上記分周器５８ｃからの出力信号は選択器５
６における選択制御信号ctrl_56をなし、上記分周器５
８ｄからの出力信号は選択器５７における選択制御信号
ctrl_57をなす。更に、上記分周器５８ｅからの出力信
号は選択器５２における選択制御信号ctrl_52をなし、
上記分周器５８ｆからの出力信号は選択器５３における
選択制御信号ctrl_53をなす。The clock signal CLK is input to the control input terminal of the selector 51 as the selection control signal ctrl_51. The output signal from the frequency divider 58a constitutes the selection control signal ctrl_54 in the selector 54, and the output signal from the frequency divider 58b is the selection control signal ctrl_5 in the selector 55.
5, the output signal from the frequency divider 58c is the selector 5
6 to form the selection control signal ctrl_56, and the above frequency divider 5
The output signal from 8d is a selection control signal in the selector 57.
Make ctrl_57. Further, the output signal from the frequency divider 58e constitutes the selection control signal ctrl_52 in the selector 52,
The output signal from the frequency divider 58f forms the selection control signal ctrl_53 in the selector 53.
【００６１】図１６は、上記図７〜図１５で示した各並
直列変換回路５、１０及び５０において、動作速度を変
えたときの各出力信号の遅延時間を示したグラフであ
る。図１６において、斜線部は遅延時間がデータ転送の
周期よりも大きい領域であり、該領域では並直列変換回
路は動作できない。出力信号の遅延時間が最も大きかっ
たのは、並直列変換回路５であり、このときの遅延時間
はデータＹ0を出力するときが最も大きく、１.３nsecで
あった。また、並直列変換回路１０の出力信号の遅延時
間は、データＹ0を出力するときで１.０nsecであり、こ
のときの遅延時間が最も大きかった。FIG. 16 is a graph showing the delay time of each output signal when the operation speed is changed in each of the parallel / serial conversion circuits 5, 10 and 50 shown in FIGS. 7 to 15. In FIG. 16, the shaded area is an area where the delay time is longer than the data transfer cycle, and the parallel-serial conversion circuit cannot operate in this area. The delay time of the output signal was the longest in the parallel-serial conversion circuit 5, and the delay time at this time was the largest when the data Y0 was output, and was 1.3 nsec. The delay time of the output signal of the parallel-serial conversion circuit 10 was 1.0 nsec when the data Y0 was output, and the delay time at this time was the largest.
【００６２】これに対して、本発明の第１実施例におけ
る並直列変換回路５０では、動作速度が１３００Ｍビッ
ト／sec以下では、出力信号の遅延時間は一定であり、
０.２nsecであった。しかし、動作速度が１３００Ｍビ
ット／secを超えると、遅延時間が次第に大きくなって
いる。動作速度が１３００Ｍビット／sec以下では、選
択器５１が一方の入力端子を選択している間に、他方の
入力端子への入力データを入れ替える動作が完了する。
このときのクリティカルパス（critical path）を図１
７に示す。このときの遅延時間は、並直列変換回路５０
の動作速度に関係なく０.２nsecで一定となる。On the other hand, in the parallel-serial conversion circuit 50 according to the first embodiment of the present invention, the delay time of the output signal is constant when the operation speed is 1300 Mbit / sec or less,
It was 0.2 nsec. However, when the operation speed exceeds 1300 Mbit / sec, the delay time gradually increases. When the operating speed is 1300 Mbit / sec or less, while the selector 51 is selecting one input terminal, the operation of exchanging the input data to the other input terminal is completed.
Figure 1 shows the critical path at this time.
7 shows. The delay time at this time is determined by the parallel-serial conversion circuit 50.
It becomes constant at 0.2 nsec regardless of the operation speed.
【００６３】しかし、並直列変換回路５０の動作速度が
１３００Ｍビット／secを超えると、選択器５１は、一
方の入力端子を選択している時間が短くなり、その間に
もう一方の入力端子への入力データの交換を完了できな
くなる。このような状態では、図１８に示すパス（pat
h）の遅延が並直列変換回路５０の遅延に現れるように
なり、出力信号の遅延時間が大きくなっていく。However, when the operation speed of the parallel-serial conversion circuit 50 exceeds 1300 Mbit / sec, the selector 51 shortens the time during which one input terminal is selected, during which time the other input terminal is selected. The exchange of input data cannot be completed. In such a state, the path (pat
The delay of h) appears in the delay of the parallel-serial conversion circuit 50, and the delay time of the output signal increases.
【００６４】各並直列変換回路５，１０，５０から出力
された信号は、図１６で示した時間だけ遅延した後、信
号レベルを確定して初めて意味を持つ。並直列変換回路
から出力される信号がレベルを確定する期間の長さＴef
は、データを出力する周期Ｔから並直列変換回路の遅延
時間を引いた時間である。図１６から各並直列変換回路
５，１０，５０におけるＴefを計算し、Ｔef／Ｔを計算
した結果をグラフにしたものを図１９で示す。The signals output from the parallel-serial conversion circuits 5, 10 and 50 have meaning only after the signal levels are fixed after delaying the time shown in FIG. The length Tef of the period during which the level of the signal output from the parallel-serial conversion circuit is fixed.
Is a time period obtained by subtracting the delay time of the parallel-serial conversion circuit from the period T for outputting data. FIG. 19 shows a graph of the result of calculating Tef in each parallel-serial conversion circuit 5, 10, 50 from FIG. 16 and calculating Tef / T.
【００６５】図１９において、仮に、各並直列変換回路
５，１０，５０の出力端子に接続された回路においても
周期Ｔで動作するが、各並直列変換回路５，１０，５０
から出力信号を受け取るためには、Ｔef／Ｔが０.７以
上であることが必要であるとすると、各並直列変換回路
５，１０，５０の出力端子に接続された該回路が、並直
列変換回路の出力信号を受け取ることができる速度の限
界は、並直列変換回路５で２４０Ｍビット／sec、並直
列変換回路１０で３００Ｍビット／secであるのに対し
て、本発明の第１実施例における並直列変換回路５０で
は、従来の並直列変換回路５、１０の４倍以上である１
３３０Ｍビット／secである。このように、本発明の第
１実施例における並直列変換回路５０が、最も高速動作
に適していることが分かる。In FIG. 19, even if the circuits connected to the output terminals of the respective parallel / serial conversion circuits 5, 10, 50 operate at the cycle T, the respective parallel / serial conversion circuits 5, 10, 50.
Supposing that Tef / T is 0.7 or more in order to receive the output signal from the parallel serial conversion circuit, the circuits connected to the output terminals of the respective parallel-serial conversion circuits 5, 10, 50 are connected in parallel series. The limit of the speed at which the output signal of the conversion circuit can be received is 240 Mbit / sec in the parallel-serial conversion circuit 5 and 300 Mbit / sec in the parallel-serial conversion circuit 10, while the first embodiment of the present invention is used. In the parallel-serial conversion circuit 50 in FIG.
It is 330 Mbit / sec. Thus, it can be seen that the parallel-serial conversion circuit 50 in the first embodiment of the present invention is most suitable for high speed operation.
【００６６】実施例２．図２０は、本発明の並直列変換
回路における第２実施例を示したブロック図である。な
お、図２０においては、例えばctrl_xは選択器ｘを制御
する信号を示すというように表している。図２０におい
て、並直列変換回路８０は、１つの二入力一出力選択器
８１と、２つの四入力一出力選択器８２，８３と、該各
選択器８１〜８３の動作を制御する制御ユニット８４と
からなる。Example 2. FIG. 20 is a block diagram showing a second embodiment of the parallel-serial conversion circuit of the present invention. Note that, in FIG. 20, for example, ctrl_x represents a signal for controlling the selector x. 20, the parallel-serial conversion circuit 80 includes one two-input one-output selector 81, two four-input one-output selectors 82 and 83, and a control unit 84 that controls the operation of each of the selectors 81 to 83. Consists of.
【００６７】上記並直列変換回路８０の出力部をなす選
択器８１の入力端子Ａには選択器８２の出力端子が、選
択器８１の入力端子Ｂには選択器８３の出力端子が接続
されている。なお、上記選択器８１は、外部からのクロ
ック信号ＣＬＫである選択制御信号ctrl_81が「Ｈ」の
とき入力端子Ａを、「Ｌ」のとき入力端子Ｂを選択する
ものであり、選択器８２は、２ビットの選択制御信号ct
rl_82が（００）のとき入力端子Ａを、（０１）のとき
入力端子Ｂを、（１０）のとき入力端子Ｃを、（１１）
のとき入力端子Ｄを選択する。選択器８３とその２ビッ
トの選択制御信号ctrl_83とにおいても、選択器８２と
同様である。The output terminal of the selector 82 is connected to the input terminal A of the selector 81 forming the output section of the parallel-serial conversion circuit 80, and the output terminal of the selector 83 is connected to the input terminal B of the selector 81. There is. The selector 81 selects the input terminal A when the selection control signal ctrl_81, which is the clock signal CLK from the outside, is “H”, and the input terminal B when the selection control signal ctrl_81 is “L”. 2-bit selection control signal ct
When rl_82 is (00), the input terminal A is (01), the input terminal B is (10), and the input terminal C is (11).
In this case, the input terminal D is selected. The same applies to the selector 82 and the 2-bit selection control signal ctrl_83.
【００６８】選択器８２の入力端子ＡにはデータＸ0、
入力端子ＢにはデータＸ2、入力端子ＣにはデータＹ0、
入力端子ＤにはデータＹ2が入力され、選択器８３の入
力端子ＡにはデータＸ1、入力端子ＢにはデータＸ3、入
力端子ＣにはデータＹ1、入力端子ＤにはデータＹ3が入
力される。The data X0,
Input terminal B has data X2, input terminal C has data Y0,
Data Y2 is input to the input terminal D, data X1 is input to the input terminal A of the selector 83, data X3 is input to the input terminal B, data Y1 is input to the input terminal C, and data Y3 is input to the input terminal D. .
【００６９】図２１は、上記図２０で示した制御ユニッ
ト８４の回路例を示した図である。図２１において、制
御ユニット８４は、アップエッジで動作する１つの分周
器８４ｄと、ダウンエッジで動作する３つの分周器８４
ａ，８４ｂ，８４ｃとからなる。分周器８４ａの入力端
子Ｔと分周器８４ｃの出力端子Ｑが接続され、分周器８
４ｂの入力端子Ｔと分周器８４ｄの出力端子Ｑが接続さ
れている。分周器８４ｃ及び８４ｄの入力端子Ｔは互い
に接続され、外部からのクロック信号ＣＬＫが入力され
る。FIG. 21 is a diagram showing a circuit example of the control unit 84 shown in FIG. In FIG. 21, the control unit 84 includes one frequency divider 84d that operates at the up edge and three frequency dividers 84 that operate at the down edge.
a, 84b, 84c. The input terminal T of the frequency divider 84a and the output terminal Q of the frequency divider 84c are connected to each other, and the frequency divider 8
The input terminal T of 4b and the output terminal Q of the frequency divider 84d are connected. The input terminals T of the frequency dividers 84c and 84d are connected to each other, and the clock signal CLK from the outside is input.
【００７０】また、分周器８４ａと分周器８４ｃの出力
端子Ｑは選択器８２の制御入力端子に、分周器８４ｂと
分周器８４ｄの出力端子Ｑは選択器８３の制御入力端子
に接続される。選択器８１の制御入力端子にはクロック
信号ＣＬＫが選択制御信号ctrl_81として入力される。
また、上記分周器８４ａからの出力信号は選択器８２に
おける２ビットの選択制御信号ctrl_82の１ビット（以
下、ctrl_82aと呼ぶ）をなし、上記分周器８４ｃからの
出力信号は選択器８２における２ビットの選択制御信号
ctrl_82の他の１ビット（以下、ctrl_82bと呼ぶ）をな
す。同様に、上記分周器８４ｂからの出力信号は選択器
８３における２ビットの選択制御信号ctrl_83の１ビッ
ト（以下、ctrl_83aと呼ぶ）をなし、上記分周器８４ｄ
からの出力信号は選択器８３における２ビットの選択制
御信号ctrl_83の他の１ビット（以下、ctrl_83bと呼
ぶ）をなす。The output terminals Q of the frequency divider 84a and frequency divider 84c are control input terminals of the selector 82, and the output terminals Q of the frequency divider 84b and frequency divider 84d are control input terminals of the selector 83. Connected. The clock signal CLK is input to the control input terminal of the selector 81 as the selection control signal ctrl_81.
The output signal from the frequency divider 84a constitutes one bit of the 2-bit selection control signal ctrl_82 in the selector 82 (hereinafter referred to as ctrl_82a), and the output signal from the frequency divider 84c is in the selector 82. 2-bit selection control signal
It constitutes another 1 bit of ctrl_82 (hereinafter referred to as ctrl_82b). Similarly, the output signal from the frequency divider 84b forms one bit (hereinafter, referred to as ctrl_83a) of the 2-bit selection control signal ctrl_83 in the selector 83, and the frequency divider 84d.
The output signal from the other terminal forms another 1 bit (hereinafter, referred to as ctrl_83b) of the 2-bit selection control signal ctrl_83 in the selector 83.
【００７１】図２２は、図２０及び図２１で示した並直
列変換回路８０の動作を示したタイミングチャート図で
ある。図２２から分かるように、並直列変換回路８０に
おいて、選択器８１が選択器８３の出力を選択している
間に、選択器８２は出力データを交換し、選択器８１が
選択器８２の出力を選択している間に、選択器８３は出
力データを交換する。このため、本第２実施例の並直列
変換回路８０においては、出力するデータ信号が複数の
選択器を一度に通過することなく、順次１つずつ選択器
を通過するようになっており、出力信号に遅延の蓄積が
起こらず、高速動作に適するものである。また、並直列
変換回路８０がデータＹ0〜Ｙ2を出力している間に、デ
ータＸ0〜Ｘ3を、並直列変換回路８０がデータＸ0〜Ｘ2
を出力している間に、データＹ0〜Ｙ3を交換して出力す
ることで、並直列変換回路８０は途切れることなくデー
タを出力することができる。FIG. 22 is a timing chart showing the operation of the parallel-serial conversion circuit 80 shown in FIGS. 20 and 21. As can be seen from FIG. 22, in the parallel-serial conversion circuit 80, while the selector 81 is selecting the output of the selector 83, the selector 82 exchanges output data and the selector 81 outputs the output of the selector 82. While selecting, the selector 83 exchanges output data. Therefore, in the parallel-serial conversion circuit 80 of the second embodiment, the data signal to be output does not pass through a plurality of selectors at a time, but passes through the selectors one by one. This is suitable for high-speed operation, since delay accumulation does not occur in the signal. Further, while the parallel / serial conversion circuit 80 outputs the data Y0 to Y2, the data X0 to X3 are transferred and the parallel / serial conversion circuit 80 outputs the data X0 to X2.
By outputting and exchanging the data Y0 to Y3 while outputting, the parallel-serial conversion circuit 80 can output the data without interruption.
【００７２】実施例３．図２３は、本発明の並直列変換
回路における第３実施例を示したブロック図である。な
お、図２３においては、例えばctrl_xは選択器ｘを制御
する信号を示すというように表している。図２３におい
て、並直列変換回路９０は、４つの二入力一出力選択器
９１，９３，９４，９５と、１つの四入力一出力選択器
９２と、該各選択器９１〜９５の動作を制御する制御ユ
ニット９６とからなる。Example 3. FIG. 23 is a block diagram showing a third embodiment of the parallel-serial conversion circuit of the present invention. Note that in FIG. 23, for example, ctrl_x is shown as indicating a signal for controlling the selector x. In FIG. 23, a parallel-serial conversion circuit 90 controls operations of four two-input one-output selectors 91, 93, 94 and 95, one four-input one-output selector 92, and each of the selectors 91 to 95. And a control unit 96 for
【００７３】上記並直列変換回路９０の出力部をなす選
択器９１の入力端子Ａには選択器９２の出力端子が、選
択器９１の入力端子Ｂには選択器９３の出力端子が接続
されている。また、選択器９３の入力端子Ａには選択器
９４の出力端子が、選択器９３の入力端子Ｂには選択器
９５の出力端子が接続されている。なお、上記選択器９
１は、外部からのクロック信号ＣＬＫである選択制御信
号ctrl_91が「Ｈ」のとき入力端子Ａを、「Ｌ」のとき
入力端子Ｂを選択するものであり、同様に、選択器９３
〜９５においても、対応する選択制御信号ctrl_93〜95
がそれぞれ「Ｈ」のとき入力端子Ａを、「Ｌ」のとき入
力端子Ｂをそれぞれ選択するものである。選択器９２
は、２ビットの選択制御信号ctrl_92が（００）のとき
入力端子Ａを、（０１）のとき入力端子Ｂを、（１０）
のとき入力端子Ｃを、（１１）のとき入力端子Ｄを選択
する。The output terminal of the selector 92 is connected to the input terminal A of the selector 91 which forms the output section of the parallel-serial conversion circuit 90, and the output terminal of the selector 93 is connected to the input terminal B of the selector 91. There is. The input terminal A of the selector 93 is connected to the output terminal of the selector 94, and the input terminal B of the selector 93 is connected to the output terminal of the selector 95. In addition, the selector 9
1 is for selecting the input terminal A when the selection control signal ctrl_91, which is the clock signal CLK from the outside, is "H", and selecting the input terminal B when it is "L".
To 95, the corresponding selection control signals ctrl_93 to 95
Is "H", the input terminal A is selected, and when "L", the input terminal B is selected. Selector 92
Is the input terminal A when the 2-bit selection control signal ctrl_92 is (00), the input terminal B is (01), and (10).
The input terminal C is selected in case of, and the input terminal D is selected in case of (11).
【００７４】選択器９２の入力端子ＡにはデータＸ0、
入力端子ＢにはデータＸ2、入力端子ＣにはデータＹ0、
入力端子ＤにはデータＹ2が入力され、選択器９４の入
力端子ＡにはデータＸ1、入力端子ＢにはデータＹ1、選
択器９５の入力端子ＡにはデータＸ3、入力端子Ｂには
データＹ3が入力される。The data X0,
Input terminal B has data X2, input terminal C has data Y0,
Data Y2 is input to the input terminal D, data X1 is input to the input terminal A of the selector 94, data Y1 is input to the input terminal B, data X3 is input to the input terminal A of the selector 95, and data Y3 is input to the input terminal B. Is entered.
【００７５】図２４は、上記図２３で示した制御ユニッ
ト９６の回路例を示した図である。図２４において、制
御ユニット９６は、ダウンエッジで動作する２つの分周
器９６ａ，９６ｄと、アップエッジで動作する３つの分
周器９６ｂ，９６ｃ，９６ｅとからなる。分周器９６ａ
の入力端子Ｔと分周器９６ｄの出力端子Ｑが接続され、
分周器９６ｂの入力端子Ｔと分周器９６ｅの出力端子／
Ｑが接続されている。更に、分周器９６ｃの入力端子Ｔ
と分周器９６ｅの出力端子Ｑが接続され、分周器９６ｄ
及び９６ｅの入力端子Ｔは互いに接続され、外部からの
クロック信号ＣＬＫが入力される。FIG. 24 is a diagram showing a circuit example of the control unit 96 shown in FIG. In FIG. 24, the control unit 96 includes two frequency dividers 96a and 96d that operate at the down edge and three frequency dividers 96b, 96c and 96e that operate at the up edge. Frequency divider 96a
The input terminal T of is connected to the output terminal Q of the frequency divider 96d,
Input terminal T of frequency divider 96b and output terminal of frequency divider 96e /
Q is connected. Further, the input terminal T of the frequency divider 96c
Is connected to the output terminal Q of the frequency divider 96e, and the frequency divider 96d is connected.
, 96e are connected to each other, and a clock signal CLK from the outside is input.
【００７６】また、分周器９６ａと分周器９６ｄの出力
端子Ｑは選択器９２の制御入力端子に、分周器９６ｂの
出力端子Ｑは選択器９４の制御入力端子に、分周器９６
ｃの出力端子Ｑは選択器９５の制御入力端子に、分周器
９６ｅの出力端子Ｑは選択器９３の制御入力端子に接続
される。The output terminals Q of the frequency divider 96a and the frequency divider 96d are connected to the control input terminal of the selector 92, the output terminal Q of the frequency divider 96b is connected to the control input terminal of the selector 94, and the frequency divider 96 is connected.
The output terminal Q of c is connected to the control input terminal of the selector 95, and the output terminal Q of the frequency divider 96e is connected to the control input terminal of the selector 93.
【００７７】選択器９１の制御入力端子にはクロック信
号ＣＬＫが選択制御信号ctrl_91として入力される。ま
た、上記分周器９６ｄからの出力信号は選択器９２にお
ける２ビットの選択制御信号ctrl_92の１ビット（以
下、ctrl_92bと呼ぶ）をなし、上記分周器９６ａからの
出力信号は選択器９２における２ビットの選択制御信号
ctrl_92における他の１ビット（以下、ctrl_92aと呼
ぶ）をなす。上記分周器９６ｂからの出力信号は選択器
９４における選択制御信号ctrl_94をなし、上記分周器
９６ｃからの出力信号は選択器９５における選択制御信
号ctrl_95をなし、上記分周器９６ｅからの出力信号は
選択器９３における選択制御信号ctrl_93をなす。The clock signal CLK is input to the control input terminal of the selector 91 as the selection control signal ctrl_91. The output signal from the frequency divider 96d constitutes one bit of the 2-bit selection control signal ctrl_92 in the selector 92 (hereinafter referred to as ctrl_92b), and the output signal from the frequency divider 96a is in the selector 92. 2-bit selection control signal
It constitutes another 1 bit in ctrl_92 (hereinafter referred to as ctrl_92a). The output signal from the frequency divider 96b constitutes the selection control signal ctrl_94 in the selector 94, the output signal from the frequency divider 96c constitutes the selection control signal ctrl_95 in the selector 95, and the output from the frequency divider 96e. The signal constitutes the selection control signal ctrl_93 in the selector 93.
【００７８】図２５は、図２３及び図２４で示した並直
列変換回路９０の動作を示したタイミングチャート図で
ある。図２５から分かるように、並直列変換回路９０に
おいて、選択器９１が選択器９３の出力を選択している
間に、選択器９２は出力データを交換し、選択器９１が
選択器９２の出力を選択している間に、選択器９３は出
力データを交換する。このため、本第３実施例の並直列
変換回路９０においては、出力するデータ信号が複数の
選択器を一度に通過することなく、順次１つずつ選択器
を通過するようになっており、出力信号に遅延の蓄積が
起こらず、高速動作に適するものである。また、並直列
変換回路９０がデータＹ0〜Ｙ2を出力している間に、デ
ータＸ0〜Ｘ3を、並直列変換回路９０がデータＸ0〜Ｘ2
を出力している間に、データＹ0〜Ｙ3を交換して出力す
ることで、並直列変換回路９０は途切れることなくデー
タを出力することができる。FIG. 25 is a timing chart showing the operation of the parallel / serial conversion circuit 90 shown in FIGS. 23 and 24. As can be seen from FIG. 25, in the parallel-serial conversion circuit 90, while the selector 91 is selecting the output of the selector 93, the selector 92 exchanges output data and the selector 91 outputs the output of the selector 92. Selector 93 exchanges output data while selecting. Therefore, in the parallel-serial conversion circuit 90 of the third embodiment, the data signal to be output does not pass through the plurality of selectors at once, but passes through the selectors one by one. This is suitable for high-speed operation, since delay accumulation does not occur in the signal. Further, while the parallel-serial conversion circuit 90 outputs the data Y0 to Y2, the data X0 to X3 are transferred and the parallel-serial conversion circuit 90 outputs the data X0 to X2.
By outputting and exchanging the data Y0 to Y3 while outputting, the parallel-serial conversion circuit 90 can output the data without interruption.
【００７９】実施例４．次に、上記第１実施例におい
て、図２で示した制御ユニット５８のctrl_52及びctrl_
53の位相を反転させてもよく、第１実施例の制御ユニッ
ト５８を図２６で示した制御ユニット５８Ａに置き換え
て、本発明の第４実施例とし、図２６を用いて本発明の
第４実施例の説明を行う。なお、図２６において、図１
５と同じものは同じ符号で示しており、ここではその説
明を省略すると共に、図１５との相違点のみ説明する。Example 4. Next, in the above-mentioned first embodiment, ctrl_52 and ctrl_52 of the control unit 58 shown in FIG.
The phase of 53 may be inverted, and the control unit 58 of the first embodiment is replaced with the control unit 58A shown in FIG. 26 to make a fourth embodiment of the present invention, and the fourth embodiment of the present invention will be described with reference to FIG. An example will be described. Note that in FIG.
5 are designated by the same reference numerals, and the description thereof will be omitted here and only the differences from FIG. 15 will be described.
【００８０】図２６において、図１５との相違点は、分
周器５８ｅの出力端子／Ｑを選択器５２の制御入力端子
に、分周器５８ｆの出力端子／Ｑを選択器５３の制御入
力端子に接続し、これに伴い、上記分周器５８ｅからの
出力信号である選択器５２における選択制御信号をctrl
_52Aとし、上記分周器５８ｆからの出力信号である選択
器５３における選択制御信号をctrl_53Aとしたことにあ
る。In FIG. 26, the difference from FIG. 15 is that the output terminal / Q of the frequency divider 58e is the control input terminal of the selector 52, and the output terminal / Q of the frequency divider 58f is the control input of the selector 53. The selection control signal in the selector 52, which is the output signal from the frequency divider 58e, is connected to the terminal by ctrl.
_52A, and the selection control signal in the selector 53, which is the output signal from the frequency divider 58f, is ctrl_53A.
【００８１】図２７は、図２６で示した制御ユニット５
８Ａの動作を示したタイミングチャート図であり、図２
７において、上記第１実施例の図３と比較して、ctrl_5
2Aの位相がctrl_52に対して、ctrl_53Aの位相がctrl_53
に対してそれぞれずれて信号レベルが反転していること
が分かる。FIG. 27 shows the control unit 5 shown in FIG.
8A is a timing chart showing the operation of 8A, and FIG.
7, in comparison with FIG. 3 of the first embodiment, ctrl_5
2A phase is ctrl_52, ctrl_53A phase is ctrl_53
It can be seen that the signal levels are inverted with respect to each other.
【００８２】図２８は、図１において制御ユニット５８
の代わりに図２６で示した制御ユニット５８Ａを使用し
た並直列変換回路における各選択器、特に選択器５１、
５２及び５４における入力データ交換のタイミングを説
明するためのタイミングチャート図である。なお、図２
８において、一点鎖線は選択器５１，５２，５４におけ
るそれぞれの選択制御信号ctrl_51，52A，54を示してい
る。図２８において、選択器５２が、その１つの入力端
子を選択する期間が該入力端子への入力信号が確定され
る期間に含まれていないため、例えばデータ信号が選択
器５４から選択器５２を通過する過程でデータ信号の遅
延が蓄積される。FIG. 28 shows a control unit 58 in FIG.
26, each selector in the parallel-serial conversion circuit using the control unit 58A shown in FIG. 26, particularly the selector 51,
It is a timing chart figure for demonstrating the timing of input data exchange in 52 and 54. Note that FIG.
In FIG. 8, the alternate long and short dash line indicates the selection control signals ctrl_51, 52A and 54 in the selectors 51, 52 and 54, respectively. In FIG. 28, the period in which the selector 52 selects one input terminal is not included in the period in which the input signal to the input terminal is determined, so that, for example, a data signal is transmitted from the selector 54 to the selector 52. In the process of passing, the delay of the data signal is accumulated.
【００８３】しかし、選択器５１が、その１つの入力端
子を選択する期間が該入力端子への入力信号が確定する
期間に含まれるように制御されているので、選択器５４
から選択器５２をデータ信号が通過する過程で蓄積され
た遅延は、選択器５１の出力信号、すなわち本第４実施
例における並直列変換回路の出力信号に現れない。な
お、本実施例の並直列変換回路においても、上記第１実
施例の並直列変換回路と同様に、並直列変換回路の動作
が大きくなると、選択器５１が、一方の入力端子を選択
している間にもう一方の入力端子への入力信号を交換す
ることができなくなる。ただし、本実施例の並直列変換
回路における選択器５２及び５３の出力に現れる遅延
は、上記第１実施例の場合よりも大きいため、図１８で
示すパスの遅延が並直列変換回路の遅延に現れるように
なる動作速度は、上記第１実施例の並直列変換回路より
も小さくなる。However, since the selector 51 is controlled so that the period for selecting the one input terminal is included in the period for determining the input signal to the input terminal, the selector 54 is controlled.
The delay accumulated in the process of the data signal passing through the selector 52 does not appear in the output signal of the selector 51, that is, the output signal of the parallel-serial conversion circuit in the fourth embodiment. Note that, also in the parallel-serial conversion circuit of the present embodiment, as with the parallel-serial conversion circuit of the first embodiment, when the operation of the parallel-serial conversion circuit becomes large, the selector 51 selects one input terminal. During that time, it becomes impossible to exchange the input signal to the other input terminal. However, since the delay appearing at the outputs of the selectors 52 and 53 in the parallel-serial conversion circuit of this embodiment is larger than that in the case of the first embodiment, the delay of the path shown in FIG. 18 becomes the delay of the parallel-serial conversion circuit. The operating speed which becomes apparent is smaller than that of the parallel-serial conversion circuit of the first embodiment.
【００８４】実施例５．次に、上記第１実施例におい
て、図２で示した制御ユニット５８を図２９で示した制
御ユニット５８Ｂに置き換えて、本発明の第５実施例と
し、図２９を用いて本発明の第５実施例の説明を行う。
なお、図２９において、図１５と同じものは同じ符号で
示しており、ここではその説明を省略する。Example 5. Next, in the first embodiment, the control unit 58 shown in FIG. 2 is replaced with the control unit 58B shown in FIG. 29 to make a fifth embodiment of the present invention, and the fifth embodiment of the present invention will be described with reference to FIG. An example will be described.
Note that, in FIG. 29, the same components as those in FIG. 15 are denoted by the same reference numerals, and description thereof will be omitted here.
【００８５】図２９において、制御ユニット５８Ｂは、
ダウンエッジで動作する５つの分周器５８Ｂａ，５８Ｂ
ｃ，５８Ｂｆ，５８Ｂｇ，５８Ｂｊと、アップエッジで
動作する５つの分周器５８Ｂｂ，５８Ｂｄ，５８Ｂｅ，
５８Ｂｈ，５８Ｂｉとからなる。分周器５８Ｂｂ，５８
Ｂｄ，５８Ｂｅ，５８Ｂｈ，５８Ｂｉは、上記図１１で
示したものと同じであり、分周器５８Ｂａ，５８Ｂｃ，
５８Ｂｆ，５８Ｂｇ，５８Ｂｊは図１０で示したものを
ダウンエッジで動作するようにしたものである。In FIG. 29, the control unit 58B is
Five frequency dividers 58Ba and 58B operating at the down edge
c, 58Bf, 58Bg, 58Bj and five frequency dividers 58Bb, 58Bd, 58Be, which operate at the up edge.
It consists of 58Bh and 58Bi. Frequency divider 58Bb, 58
Bd, 58Be, 58Bh, and 58Bi are the same as those shown in FIG. 11, and frequency dividers 58Ba, 58Bc,
58Bf, 58Bg, and 58Bj are the ones shown in FIG. 10 that operate at the down edge.
【００８６】分周器５８Ｂａと分周器５８Ｂｂの入力端
子Ｔは互いに接続され、分周器５８Ｂｇの出力端子Ｑに
接続されている。同様に、分周器５８Ｂｃと分周器５８
Ｂｄの入力端子Ｔは互いに接続され、分周器５８Ｂｈの
出力端子Ｑに接続されている。更に、分周器５８Ｂｅと
分周器５８Ｂｆの入力端子Ｔは互いに接続され、分周器
５８Ｂｉの出力端子Ｑに接続されている。同様に、分周
器５８Ｂｇと分周器５８Ｂｈの入力端子Ｔは互いに接続
され、分周器５８Ｂｊの出力端子Ｑに接続されている。
分周器５８Ｂｉ及び５８Ｂｊの入力端子Ｔは互いに接続
され、外部からのクロック信号ＣＬＫが入力される。The input terminals T of the frequency divider 58Ba and the frequency divider 58Bb are connected to each other and to the output terminal Q of the frequency divider 58Bg. Similarly, the frequency divider 58Bc and the frequency divider 58
The input terminals T of Bd are connected to each other and to the output terminal Q of the frequency divider 58Bh. Further, the input terminals T of the frequency divider 58Be and the frequency divider 58Bf are connected to each other and to the output terminal Q of the frequency divider 58Bi. Similarly, the input terminals T of the frequency divider 58Bg and the frequency divider 58Bh are connected to each other and to the output terminal Q of the frequency divider 58Bj.
The input terminals T of the frequency dividers 58Bi and 58Bj are connected to each other, and the clock signal CLK from the outside is input.
【００８７】また、分周器５８Ｂａの出力端子Ｑは選択
器５４の制御入力端子に、分周器５８Ｂｂの出力端子Ｑ
は選択器５５の制御入力端子に、分周器５８Ｂｃの出力
端子Ｑは選択器５６の制御入力端子に、分周器５８Ｂｄ
の出力端子Ｑは選択器５７の制御入力端子に接続され
る。更に、分周器５８Ｂｅの出力端子Ｑは選択器５２の
制御入力端子に、分周器５８Ｂｆの出力端子Ｑは選択器
５３の制御入力端子に、分周器５８Ｂｊの出力端子Ｑは
選択器５１の制御入力端子に接続される。なお、上記分
周器５８Ｂｅからの出力信号を選択器５２における選択
制御信号ctrl_52Bとし、上記分周器５８Ｂｆからの出力
信号を選択器５３における選択制御信号ctrl_53Bとす
る。The output terminal Q of the frequency divider 58Ba is the control input terminal of the selector 54, and the output terminal Q of the frequency divider 58Bb.
Is the control input terminal of the selector 55, the output terminal Q of the frequency divider 58Bc is the control input terminal of the selector 56, and the frequency divider 58Bd is
The output terminal Q of is connected to the control input terminal of the selector 57. Further, the output terminal Q of the frequency divider 58Be is the control input terminal of the selector 52, the output terminal Q of the frequency divider 58Bf is the control input terminal of the selector 53, and the output terminal Q of the frequency divider 58Bj is the selector 51. Connected to the control input terminal of. The output signal from the frequency divider 58Be is the selection control signal ctrl_52B in the selector 52, and the output signal from the frequency divider 58Bf is the selection control signal ctrl_53B in the selector 53.
【００８８】図３０は、図２９で示した制御ユニット５
８Ｂの動作を示したタイミングチャート図であり、図３
０において、上記第１実施例の図３と比較して、ctrl_5
2Bの位相がctrl_52に対して、ctrl_53Bの位相がctrl_53
に対してそれぞれ遅れていることが分かる。図３１は、
図１において制御ユニット５８の代わりに図２９で示し
た制御ユニット５８Ｂを使用した並直列変換回路におけ
る各選択器、特に選択器５１〜５４及び５６における入
力データ交換のタイミングを説明するためのタイミング
チャート図である。なお、図３１において、一点鎖線は
選択器５１〜５４，５６におけるそれぞれの選択制御信
号ctrl_51，52B，53B，54，56を示している。FIG. 30 shows the control unit 5 shown in FIG.
8B is a timing chart showing the operation of FIG.
0, in comparison with FIG. 3 of the first embodiment, ctrl_5
2B phase is ctrl_52, ctrl_53B phase is ctrl_53
You can see that they are behind each other. FIG. 31 shows
A timing chart for explaining the timing of input data exchange in each selector, particularly the selectors 51 to 54 and 56, in the parallel-serial conversion circuit using the control unit 58B shown in FIG. 29 instead of the control unit 58 in FIG. It is a figure. In FIG. 31, the alternate long and short dash line indicates the selection control signals ctrl_51, 52B, 53B, 54, 56 in the selectors 51-54, 56, respectively.
【００８９】図３１において、例えば、選択器５２が入
力端子Ａを選択している間に、選択器５４が選択する入
力端子を切り替えている。このため、選択器５２は入力
端子の選択を切り替えていないが、その出力データの内
容は切り替わってしまう。しかし、出力段の選択器５１
の動作に着目すると、選択器５１が入力端子Ａを選択し
ている間は、選択器５２は出力データを切り替えておら
ず、選択器５１が入力端子Ｂを選択している間に出力デ
ータの内容の切り替えを行っていることが分かる。すな
わち、本実施例における並直列変換回路は、出力段の選
択器５１において、上記第１実施例で説明した動作が実
現されており、このことから、並直列変換回路から出力
される出力データには蓄積された遅延が起こらない。In FIG. 31, for example, while the selector 52 is selecting the input terminal A, the input terminal selected by the selector 54 is switched. Therefore, the selector 52 does not switch the selection of the input terminal, but the content of the output data is switched. However, the output stage selector 51
Focusing on the operation of, the selector 52 does not switch the output data while the selector 51 is selecting the input terminal A, and the output data of the output data is not changed while the selector 51 is selecting the input terminal B. You can see that the contents are being switched. That is, in the parallel-serial conversion circuit of the present embodiment, the operation described in the first embodiment is realized in the output stage selector 51, and from this fact, the output data output from the parallel-serial conversion circuit is obtained. Does not cause accumulated delay.
【００９０】本発明における並直列変換回路は、すべて
の選択器が上記第１実施例の図４で示したような動作を
行う必要がなく、本第５実施例で示した並直列変換回路
のように、図４で示した動作を行う選択器が出力段の選
択器だけであっても、遅延が少なく高速動作に適した並
直列変換回路を実現することができる。In the parallel-serial conversion circuit according to the present invention, it is not necessary for all the selectors to perform the operation as shown in FIG. 4 of the first embodiment, and the parallel-serial conversion circuit shown in the fifth embodiment is the same. As described above, even if the selector performing the operation shown in FIG. 4 is only the selector at the output stage, it is possible to realize a parallel-serial conversion circuit having a small delay and suitable for high-speed operation.
【００９１】また、上記実施例において、選択器は二入
力一出力のものと、四入力一出力のものを使用したが、
これに限定されるものではなく、本発明の並直列変換回
路で使用する選択器は、複数の入力端子を備え、選択制
御信号によって該各入力端子から１つを選択し、該選択
した入力端子に入力される信号を出力するものである。
このように、本発明は、様々な変形例が考えられ、本発
明の範囲は上記実施例に限定されるものではなく、特許
請求の範囲によって定められるべきものであることは言
うまでもない。Also, in the above embodiment, the selectors used are of two-input one-output type and four-input one-output type.
The selector used in the parallel-serial conversion circuit of the present invention is not limited to this, includes a plurality of input terminals, selects one of the input terminals according to a selection control signal, and selects the selected input terminal. It outputs the signal input to.
As described above, various modifications of the present invention are conceivable, and it goes without saying that the scope of the present invention is not limited to the above embodiments and should be defined by the scope of the claims.
【００９２】[0092]
【発明の効果】上記の説明から明らかなように、本発明
の並直列変換回路によれば、入力された信号は複数の選
択器を通過した後に出力されるが、該信号は選択器を１
つずつ順に通過すると共に、該選択器は、制御手段によ
って１つの入力端子を選択する期間が該入力端子への入
力信号値が確定している期間に含まれるように制御され
るため、各選択器を通過する際の遅延は出力信号に蓄積
されないようにすることができる。すなわち、本発明の
並直列変換回路における遅延は、出力部の選択器を通過
する際の遅延だけにすることができるため、従来の並直
列変換回路と比較して非常に小さくすることができ、高
速な動作が可能な並直列変換回路を得ることができる。As is apparent from the above description, according to the parallel-serial conversion circuit of the present invention, an input signal is output after passing through a plurality of selectors.
The selectors are controlled so that the period for selecting one input terminal by the control means is included in the period in which the input signal value to the input terminal is fixed, while passing through each one in order. The delay in passing through the container can be prevented from accumulating in the output signal. That is, since the delay in the parallel-serial conversion circuit of the present invention can be only the delay when passing through the selector of the output section, it can be made very small as compared with the conventional parallel-serial conversion circuit. A parallel-serial conversion circuit capable of high-speed operation can be obtained.
【００９３】また、上記制御手段を、分周器、及び／又
は入出力端子に反転器が接続されている分周器を、ツリ
ー状に接続した回路構成で形成することができることか
ら、簡単な回路構成で、従来の並直列変換回路と比較し
て出力信号の遅延時間を非常に小さくすることができ、
高速な動作が可能な並直列変換回路を得ることができ
る。Further, since the control means can be formed by a circuit configuration in which the frequency divider and / or the frequency divider in which the inverter is connected to the input / output terminal is connected in a tree shape, it is simple. With the circuit configuration, the delay time of the output signal can be made very small compared to the conventional parallel-serial conversion circuit,
A parallel-serial conversion circuit capable of high-speed operation can be obtained.
【００９４】更に、出力部を形成する選択器に対して、
１つの入力端子を選択する期間が該入力端子への入力信
号値が確定している期間を含むように制御することによ
っても、並直列変換回路における遅延を、出力部の選択
器を通過する際の遅延だけにすることができることか
ら、従来の並直列変換回路と比較して出力信号の遅延時
間を非常に小さくすることができ、高速な動作が可能な
並直列変換回路を得ることができる。Furthermore, for the selector forming the output section,
By controlling the time period for selecting one input terminal to include the time period during which the input signal value to the input terminal is fixed, the delay in the parallel-serial conversion circuit can be reduced when passing through the selector of the output section. Therefore, the delay time of the output signal can be made extremely small as compared with the conventional parallel-serial conversion circuit, and a parallel-serial conversion circuit capable of high-speed operation can be obtained.
【図１】 本発明の第１実施例における並直列変換回路
を示したブロック図である。FIG. 1 is a block diagram showing a parallel-serial conversion circuit according to a first embodiment of the present invention.
【図２】 図１で示した制御ユニット５８の回路例を示
した図である。FIG. 2 is a diagram showing a circuit example of a control unit 58 shown in FIG.
【図３】 図２で示した制御ユニット５８の動作を示し
たタイミングチャート図である。FIG. 3 is a timing chart showing the operation of the control unit 58 shown in FIG.
【図４】 図１で使用される選択器の動作を示したタイ
ミングチャート図である。4 is a timing chart showing the operation of the selector used in FIG. 1. FIG.
【図５】 図１及び図２で示した並直列変換回路５０に
おけるデータの流れを示したタイミングチャート図であ
る。5 is a timing chart showing a data flow in the parallel-serial conversion circuit 50 shown in FIGS. 1 and 2. FIG.
【図６】 図１及び図２で示した並直列変換回路５０に
おける各選択器における入力データ交換のタイミングを
示したタイミングチャート図である。6 is a timing chart showing the timing of input data exchange in each selector in the parallel-serial conversion circuit 50 shown in FIGS. 1 and 2. FIG.
【図７】 従来の並直列変換回路５の回路例を示したブ
ロック図である。FIG. 7 is a block diagram showing a circuit example of a conventional parallel-serial conversion circuit 5.
【図８】 図７で示した並直列変換回路５の制御ユニッ
ト４の回路例を示した図である。8 is a diagram showing a circuit example of a control unit 4 of the parallel-serial conversion circuit 5 shown in FIG.
【図９】 図７及び図８における選択器の回路例を示し
た図である。9 is a diagram showing a circuit example of a selector in FIGS. 7 and 8. FIG.
【図１０】 アップエッジで動作する１ビットレジスタ
の回路例を示した図である。FIG. 10 is a diagram showing a circuit example of a 1-bit register which operates at an up edge.
【図１１】 図８におけるアップエッジで動作する分周
器の例を示した図である。11 is a diagram showing an example of a frequency divider that operates at an up edge in FIG.
【図１２】 従来の並直列変換回路１０の回路例を示し
たブロック図である。FIG. 12 is a block diagram showing a circuit example of a conventional parallel-serial conversion circuit 10.
【図１３】 図１２で示した並直列変換回路１０の制御
ユニット３０の回路例を示した図である。13 is a diagram showing a circuit example of a control unit 30 of the parallel-serial conversion circuit 10 shown in FIG.
【図１４】 図１の並直列変換回路５０の回路例を示し
たブロック図である。14 is a block diagram showing a circuit example of the parallel-serial conversion circuit 50 of FIG.
【図１５】 図１で示した並直列変換回路５０の制御ユ
ニット５８における回路例を示した図である。15 is a diagram showing a circuit example in a control unit 58 of the parallel-serial conversion circuit 50 shown in FIG.
【図１６】 図７〜図１５で示した各並直列変換回路
５、１０及び５０において、動作速度を変えたときの各
出力信号の遅延時間を示した図である。16 is a diagram showing the delay time of each output signal when the operating speed is changed in each of the parallel-serial conversion circuits 5, 10 and 50 shown in FIGS.
【図１７】 本発明の第１実施例の並直列変換回路にお
ける、データ出力速度が１３００Ｍビット／sec以下の
ときのクリティカルパスを示した図である。FIG. 17 is a diagram showing a critical path when the data output speed is 1300 Mbit / sec or less in the parallel-serial conversion circuit according to the first example of the present invention.
【図１８】 本発明の第１実施例の並直列変換回路にお
ける、データ出力速度が１３００Ｍビット／secを超え
るときのクリティカルパスを示した図である。FIG. 18 is a diagram showing a critical path when the data output rate exceeds 1300 Mbit / sec in the parallel-serial conversion circuit of the first example of the present invention.
【図１９】 従来の並直列変換回路５，１０及び本発明
の第１実施例の並直列変換回路５０におけるＴef／Ｔの
関係を示した図である。FIG. 19 is a diagram showing a relationship between Tef / T in the conventional parallel-serial conversion circuits 5 and 10 and the parallel-serial conversion circuit 50 according to the first embodiment of the present invention.
【図２０】 本発明の第２実施例における並直列変換回
路を示したブロック図である。FIG. 20 is a block diagram showing a parallel-serial conversion circuit according to a second embodiment of the present invention.
【図２１】 図２０で示した制御ユニット８４の回路例
を示した図である。21 is a diagram showing a circuit example of the control unit 84 shown in FIG.
【図２２】 図２０及び図２１で示した並直列変換回路
８０の動作を示したタイミングチャート図である。22 is a timing chart showing the operation of the parallel-serial conversion circuit 80 shown in FIGS. 20 and 21. FIG.
【図２３】 本発明の第３実施例における並直列変換回
路を示したブロック図である。FIG. 23 is a block diagram showing a parallel-serial conversion circuit according to a third embodiment of the present invention.
【図２４】 図２３で示した制御ユニット９６の回路例
を示した図である。FIG. 24 is a diagram showing a circuit example of the control unit 96 shown in FIG. 23.
【図２５】 図２３及び図２４で示した並直列変換回路
９０の動作を示したタイミングチャート図である。FIG. 25 is a timing chart showing the operation of the parallel-serial conversion circuit 90 shown in FIGS. 23 and 24.
【図２６】 本発明の第４実施例における並直列変換回
路の制御ユニットの回路例を示した図である。FIG. 26 is a diagram showing a circuit example of a control unit of the parallel-serial conversion circuit in the fourth example of the present invention.
【図２７】 図２６で示した制御ユニット５８Ａの動作
を示したタイミングチャート図である。27 is a timing chart showing the operation of the control unit 58A shown in FIG.
【図２８】 本発明の第４実施例の並直列変換回路にお
ける各選択器の入力データ交換のタイミングを示したタ
イミングチャート図である。FIG. 28 is a timing chart showing the input data exchange timing of each selector in the parallel-serial conversion circuit of the fourth exemplary embodiment of the present invention.
【図２９】 本発明の第５実施例における並直列変換回
路の制御ユニットの回路例を示した図である。FIG. 29 is a diagram showing a circuit example of a control unit of the parallel-serial conversion circuit in the fifth example of the present invention.
【図３０】 図２９で示した制御ユニット５８Ｂの動作
を示したタイミングチャート図である。30 is a timing chart showing the operation of the control unit 58B shown in FIG.
【図３１】 本発明の第５実施例の並直列変換回路にお
ける各選択器の入力データ交換のタイミングを示したタ
イミングチャート図である。FIG. 31 is a timing chart showing the timing of input data exchange of each selector in the parallel-serial conversion circuit of the fifth exemplary embodiment of the present invention.
【図３２】 シフトレジスタを使用した従来の並直列変
換回路例を示したブロック図である。FIG. 32 is a block diagram showing an example of a conventional parallel-serial conversion circuit using a shift register.
【図３３】 図３２で示した並直列変換回路５の動作を
示したタイミングチャート図である。33 is a timing chart showing the operation of the parallel-serial conversion circuit 5 shown in FIG. 32.
【図３４】 二入力一出力選択器を使用した従来の並直
列変換回路例を示したブロック図である。FIG. 34 is a block diagram showing a conventional parallel-serial conversion circuit example using a two-input one-output selector.
【図３５】 図３４で示した並直列変換回路１０の動作
を示したタイミングチャート図である。35 is a timing chart showing an operation of the parallel-serial conversion circuit 10 shown in FIG. 34.
【図３６】 二入力一出力選択器を使用した従来の並直
列変換回路における他の例を示したブロック図である。FIG. 36 is a block diagram showing another example of a conventional parallel-serial conversion circuit using a two-input one-output selector.
【図３７】 図３６で示した並直列変換回路２０の動作
を示したタイミングチャート図である。37 is a timing chart showing the operation of the parallel-serial conversion circuit 20 shown in FIG.
５０，５０Ａ，５０Ｂ，８０，９０ 並直列変換回路、
５８，５８Ａ，５８Ｂ，８４，９６ 制御ユニット、５
１〜５７，８１，９１，９３〜９５ 二入力一出力選択
器、８２，８３，９２ 四入力一出力選択器、５８ａ〜
５８ｆ，５８Ｂａ〜５８Ｂｊ，８４ａ〜８４ｄ，９６ａ
〜９６ｅ 分周器50, 50A, 50B, 80, 90 Parallel-serial conversion circuit,
58, 58A, 58B, 84, 96 control unit, 5
1-57, 81, 91, 93-95 2-input 1-output selector, 82, 83, 92 4-input 1-output selector, 58a-
58f, 58Ba to 58Bj, 84a to 84d, 96a
~ 96e frequency divider
Claims (5)
つを選択して入力信号を出力する、ツリー状に接続され
た複数の選択器と、 該各選択器における入力端子の選択を制御する制御手段
とを備え、 上記制御手段は、上記各選択器の少なくとも１つに対し
て、１つの入力端子を選択する期間が該入力端子への入
力信号値が確定している期間に含まれるように制御する
ことを特徴とする並直列変換回路。1. A plurality of input terminals, one of the input terminals
A plurality of selectors connected in a tree shape for selecting one of the selectors and outputting an input signal; and a control unit for controlling selection of an input terminal in each of the selectors. The parallel-serial conversion circuit is controlled so that at least one of the input terminals is included in a period in which an input signal value to the input terminal is fixed.
て、上記制御手段は、分周器、及び／又は入出力端子に
反転器が接続されている分周器をツリー状に接続した回
路構成からなることを特徴とする並直列変換回路。2. The parallel-serial conversion circuit according to claim 1, wherein the control means connects a frequency divider and / or a frequency divider in which an inverter is connected to an input / output terminal in a tree shape. A parallel-to-serial conversion circuit having a circuit configuration.
の並直列変換回路にして、上記制御手段は、上記選択器
の少なくとも１つに対して、異なるタイミングで入力信
号の交換動作を行う入力端子の組を持たせるように制御
することを特徴とする並直列変換回路。3. The parallel-serial conversion circuit according to claim 1 or 2, wherein the control means performs an input signal exchange operation with respect to at least one of the selectors at different timings. A parallel-serial conversion circuit characterized in that it is controlled so as to have a set of input terminals.
の並直列変換回路にして、上記制御手段は、複数の選択
器を含む任意の信号伝達経路上の少なくとも１組の選択
器に対して、異なる周期で選択動作を行わせるように制
御することを特徴とする並直列変換回路。4. The parallel-serial conversion circuit according to claim 1, wherein the control means includes at least one set of selectors on an arbitrary signal transmission path including a plurality of selectors. On the other hand, a parallel-serial conversion circuit characterized by performing control so that selection operations are performed at different cycles.
の並直列変換回路にして、上記制御手段は、外部へデー
タを出力する出力部を形成する選択器に対して、１つの
入力端子を選択する期間が該入力端子への入力信号値が
確定している期間に含まれるように制御することを特徴
とする並直列変換回路。5. The parallel-serial conversion circuit according to any one of claims 1 to 3, wherein the control means has one input for a selector forming an output section for outputting data to the outside. A parallel-serial conversion circuit, wherein a period for selecting a terminal is controlled so as to be included in a period in which an input signal value to the input terminal is fixed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14651495A JPH08340259A (en) | 1995-06-13 | 1995-06-13 | Parallel/serial conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14651495A JPH08340259A (en) | 1995-06-13 | 1995-06-13 | Parallel/serial conversion circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340259A true JPH08340259A (en) | 1996-12-24 |
Family
ID=15409368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14651495A Pending JPH08340259A (en) | 1995-06-13 | 1995-06-13 | Parallel/serial conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08340259A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002152053A (en) * | 2000-11-08 | 2002-05-24 | Nec Microsystems Ltd | Parallel-serial conversion circuit |
| JP2009507431A (en) * | 2005-09-01 | 2009-02-19 | マイクロン テクノロジー， インク． | Method and apparatus for converting parallel data to serial data in high speed applications |
| JP2010287301A (en) * | 2009-06-09 | 2010-12-24 | Hynix Semiconductor Inc | Data aligning circuit of semiconductor memory device |
| US20110115543A1 (en) * | 2009-11-13 | 2011-05-19 | Elpida Memory, Inc. | Semiconductor device, method for controlling the same, and data processing system including semiconductor device |
| JP2011109555A (en) * | 2009-11-20 | 2011-06-02 | Fujitsu Ltd | Parallel-serial conversion circuit |
-
1995
- 1995-06-13 JP JP14651495A patent/JPH08340259A/en active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002152053A (en) * | 2000-11-08 | 2002-05-24 | Nec Microsystems Ltd | Parallel-serial conversion circuit |
| US6741193B2 (en) | 2000-11-08 | 2004-05-25 | Nec Electronics Corporation | Parallel in serial out circuit having flip-flop latching at multiple clock rates |
| JP2009507431A (en) * | 2005-09-01 | 2009-02-19 | マイクロン テクノロジー， インク． | Method and apparatus for converting parallel data to serial data in high speed applications |
| EP2287848A1 (en) * | 2005-09-01 | 2011-02-23 | Round Rock Research, LLC | Method and apparatus for converting parallel data to serial data in high speed applications |
| JP2010287301A (en) * | 2009-06-09 | 2010-12-24 | Hynix Semiconductor Inc | Data aligning circuit of semiconductor memory device |
| US20110115543A1 (en) * | 2009-11-13 | 2011-05-19 | Elpida Memory, Inc. | Semiconductor device, method for controlling the same, and data processing system including semiconductor device |
| US8581758B2 (en) * | 2009-11-13 | 2013-11-12 | Elpida Memory, Inc. | Semiconductor device, method for controlling the same, and data processing system including semiconductor device |
| JP2011109555A (en) * | 2009-11-20 | 2011-06-02 | Fujitsu Ltd | Parallel-serial conversion circuit |
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