JP2655509B2 - Serial / parallel conversion circuit - Google Patents
Serial / parallel conversion circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明はシリアル／パラレル変換
回路、特に、クロック信号の半周期分だけずれた２つの
シリアルデータ群が入力されるシリアル／パラレル変換
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a serial / parallel converter, and more particularly to a serial / parallel converter to which two serial data groups shifted by a half cycle of a clock signal are input.
【０００２】[0002]
【従来の技術】ユーザによって選択され得る２つのシリ
アルデータ群が入力される従来のシリアル／パラレル変
換回路は図４に示される。図４において、１はクロック
信号ＣＬＫの立下りに応じてシリアルデータ信号ＳＩを
取込むシフトレジスタ、２は制御信号Ｃに応じてシフト
レジスタ１のパラレル出力を格納する格納レジスタであ
る。なお、この格納レジスタ２の出力がシリアル／パラ
レル変換回路の出力となる。2. Description of the Related Art A conventional serial / parallel conversion circuit to which two serial data groups that can be selected by a user are input is shown in FIG. In FIG. 4, reference numeral 1 denotes a shift register that takes in the serial data signal SI in response to the falling of the clock signal CLK, and 2 denotes a storage register that stores the parallel output of the shift register 1 in response to the control signal C. Note that the output of the storage register 2 is the output of the serial / parallel conversion circuit.
【０００３】シフトレジスタ１のクロック信号ＣＬＫは
モード信号Ｍに応じてクロック信号ＣＬＫ１あるいはイ
ンバータ３によって半周期だけ遅れたクロック信号ＣＬ
Ｋ２となる。すなわち、クロック信号ＣＬＫ１、ＣＬＫ
２は切替回路４によって選択される。この場合、ユーザ
によってモード信号Ｍが“１”とされるときにクロック
信号ＣＬＫ１が選択され、他方、ユーザによってモード
信号Ｍが“０”とされるときにクロック信号ＣＬＫ２が
選択される。The clock signal CLK of the shift register 1 is either a clock signal CLK1 according to the mode signal M or a clock signal CL delayed by a half cycle by the inverter 3.
K2. That is, the clock signals CLK1, CLK
2 is selected by the switching circuit 4. In this case, the clock signal CLK1 is selected when the mode signal M is "1" by the user, and the clock signal CLK2 is selected when the mode signal M is "0" by the user.
【０００４】また、格納レジスタ２の制御信号Ｃはモー
ド信号Ｍに応じて制御信号Ｃ１、Ｃ２となる。ここで、
制御信号Ｃ１はクロック信号ＣＬＫ１を計数するカウン
タ（たとえば、８進カウンタ）５のキャリア信号であ
り、制御信号Ｃ２はクロック信号ＣＬＫ２を計数するカ
ウンタ（たとえば、８進カウンタ）６のキャリ信号であ
り、これらは切替回路７によって選択される。この場
合、モード信号Ｍが“１”のときに制御信号Ｃ１が選択
され、他方、モード信号Ｍが“０”のときに制御信号Ｃ
２が選択される。なお、切換回路４、７は、図５に示す
ごとく、２つのトランスファゲート４１、４２及びイン
バータ４３によって構成できる。The control signal C of the storage register 2 becomes control signals C1 and C2 according to the mode signal M. here,
The control signal C1 is a carrier signal of a counter (for example, an octal counter) 5 that counts the clock signal CLK1, the control signal C2 is a carry signal of a counter (for example, an octal counter) 6 that counts the clock signal CLK2, These are selected by the switching circuit 7. In this case, when the mode signal M is "1", the control signal C1 is selected. On the other hand, when the mode signal M is "0", the control signal C1 is selected.
2 is selected. The switching circuits 4 and 7 can be constituted by two transfer gates 41 and 42 and an inverter 43 as shown in FIG.
【０００５】次に、図４の動作を図６を参照して説明す
る。Next, the operation of FIG. 4 will be described with reference to FIG.
【０００６】モード信号Ｍ＝“１”の場合、図６の
（Ａ）を参照すると、シリアルデータ信号ＳＩ（＝ＳＩ
１）はクロック信号ＣＬＫ１の立上りに同期して入力さ
れる。このとき、切替回路４はクロック信号ＣＬＫ１を
選択しており、この結果、シフトレジスタ１はクロック
信号ＣＬＫ１の立下り毎にシリアルデータＤ１〜Ｄ８を
順次取込んでいく。また同時に、切替回路７は制御信号
Ｃ１を選択している。従って、すべてのシリアルデータ
Ｄ１〜Ｄ８がシフトレジスタ１に取込まれた時点ｔ１
で、カウンタ５のキャリ信号である制御信号Ｃ１が立上
る。この結果、シフトレジスタ１の出力は格納レジスタ
２に格納され、パラレルデータＰＯが格納レジスタ２よ
り出力されることになる。このパラレルデータＰＯは次
の制御信号Ｃ１の発生まで出力し続けられる。When the mode signal M = "1", referring to FIG. 6A, the serial data signal SI (= SI
1) is input in synchronization with the rise of the clock signal CLK1. At this time, the switching circuit 4 has selected the clock signal CLK1, and as a result, the shift register 1 sequentially takes in the serial data D1 to D8 each time the clock signal CLK1 falls. At the same time, the switching circuit 7 selects the control signal C1. Therefore, at time t1 when all the serial data D1 to D8 are taken into the shift register 1,
Then, the control signal C1, which is the carry signal of the counter 5, rises. As a result, the output of the shift register 1 is stored in the storage register 2, and the parallel data PO is output from the storage register 2. The parallel data PO is continuously output until the next control signal C1 is generated.
【０００７】他方、モード信号Ｍ＝“０”の場合、図６
の（Ｂ）を参照すると、シリアルデータ信号ＳＩ（＝Ｓ
Ｉ２）はクロック信号ＣＬＫ２の立上りつまりクロック
信号ＣＬＫ１の立下りに同期して入力される。このと
き、切替回路４はクロック信号ＣＬＫ２を選択してお
り、この結果、シフトレジスタ１はクロック信号ＣＬＫ
２の立下りつまりクロック信号ＣＬＫ１の立上り毎にシ
リアルデータＤ１’〜Ｄ８’を順次取込んでいく。また
同時に、切替回路７は制御信号Ｃ２を選択している。従
って、すべてのシリアルデータＤ１’〜Ｄ８’がシフト
レジスタ１に取込まれた時点ｔ２で、カウンタ５のキャ
リ信号である制御信号Ｃ２が立上る。この結果、シフト
レジスタ１の出力は格納レジスタ２に格納され、パラレ
ルデータＰＯが格納レジスタ２より出力されることにな
る。このパラレルデータＰＯは次の制御信号Ｃ２の発生
まで出力し続けられる。On the other hand, when the mode signal M = "0", FIG.
Referring to FIG. 2B, the serial data signal SI (= S
I2) is input in synchronization with the rise of the clock signal CLK2, that is, the fall of the clock signal CLK1. At this time, the switching circuit 4 has selected the clock signal CLK2, and as a result, the shift register 1
2, the serial data D1 'to D8' are sequentially taken in at every falling of the clock signal CLK1. At the same time, the switching circuit 7 selects the control signal C2. Therefore, at time t2 when all the serial data D1 'to D8' are taken into the shift register 1, the control signal C2 which is the carry signal of the counter 5 rises. As a result, the output of the shift register 1 is stored in the storage register 2, and the parallel data PO is output from the storage register 2. The parallel data PO is continuously output until the next control signal C2 is generated.
【０００８】しかしながら、図４に示す従来のシリアル
／パラレル変換回路においては、クロック信号の半周期
分ずれた２種類のシリアルデータの一方をクロック信号
ＣＬＫ１の立下りでレフトレジスタ１に取込み、他方を
クロック信号ＣＬＫ１の立上りでシフトレジスタ１に取
込むので、クロック信号を切替えるためのインバータ３
及び切替回路４を必要とし、また、シフトレジスタ１か
ら格納レジスタ２へのデータ格納のための制御信号を切
替えるためのカウンタ５、６及び切替回路７を必要とす
るので、回路規模が大きくなるという課題がある。ま
た、格納レジスタ２から出力されるパラレルデータは２
種類のシリアルデータ間で同相でなく、この結果、後段
でデータ処理をする回路が複雑化するという課題もあ
る。However, in the conventional serial / parallel conversion circuit shown in FIG. 4, one of two types of serial data shifted by a half cycle of the clock signal is taken into the left register 1 at the falling edge of the clock signal CLK1, and the other is taken. Since the data is taken into the shift register 1 at the rise of the clock signal CLK1, the inverter 3 for switching the clock signal is used.
And a switching circuit 4, and counters 5 and 6 and a switching circuit 7 for switching control signals for storing data from the shift register 1 to the storage register 2 are required. There are issues. The parallel data output from the storage register 2 is 2
There is also a problem that the type of serial data is not in phase, and as a result, a circuit for performing data processing in a subsequent stage becomes complicated.
【０００９】従って、本発明の目的は、回路規模が小さ
く、また、２種類のシリアルデータ間での出力パラレル
データを同相にしたシリアル／パラレル変換回路を提供
することにある。SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a serial / parallel conversion circuit which has a small circuit scale and in which output parallel data between two types of serial data is in phase.
【００１０】[0010]
【課題が解決するための手段】上述の課題を解決するた
めに本発明は、クロック信号の立上りで変化する第１の
シリアルデータ信号及びクロック信号の立下りで変化す
る第２のシリアルデータ信号を含むシリアルデータ信号
をクロック信号の半周期分遅延させる遅延回路を設け、
第１のシリアルデータ信号と第２のシリアルデータ信号
とを同相にした上でシフトレジスタに入力するようにす
る。According to the present invention, a first serial data signal which changes at the rising edge of a clock signal and a second serial data signal which changes at the falling edge of the clock signal are provided. A delay circuit for delaying the serial data signal including the half cycle of the clock signal,
The first serial data signal and the second serial data signal are input to the shift register after having the same phase.
【００１１】[0011]
【作用】上述の手段によれば、シフトレジスタに第１の
シリアルデータ信号と第２のシリアルデータ信号とが同
相でシフトレジスタに入力されるので、シフトレジスタ
のクロック信号及び格納レジスタの制御信号は第１のシ
リアルデータ信号、第２のシリアルデータ信号に対して
同一なものとなる。According to the above-described means, the first serial data signal and the second serial data signal are input to the shift register in the same phase, so that the clock signal of the shift register and the control signal of the storage register are equal to each other. The same is applied to the first serial data signal and the second serial data signal.
【００１２】[0012]
【実施例】図１は本発明に係るシリアル／パラレル変換
回路の第１の実施例を示すブロック回路図である。図１
においては、図４のインバータ３、切替回路４、カウン
タ６、切替回路７の代りに、シリアルデータ信号ＳＩを
クロック信号ＣＬＫ１の半周期分だけ遅延させる遅延回
路として作用するフリップフロップ８、切替回路９を設
けてある。切替回路９はシリアルデータ信号ＳＩもしく
は遅延されたシリアルデータ信号ＳＩ’を選択する。こ
の場合、モード信号Ｍが“１”のときに遅延されたシリ
アルデータ信号ＳＩ’が選択され、他方、モード信号Ｍ
が“０”のときにシリアルデータ信号ＳＩ’が選択され
る。FIG. 1 is a block circuit diagram showing a first embodiment of a serial / parallel conversion circuit according to the present invention. FIG.
In FIG. 4, instead of the inverter 3, the switching circuit 4, the counter 6, and the switching circuit 7 shown in FIG. Is provided. The switching circuit 9 selects the serial data signal SI or the delayed serial data signal SI ′. In this case, the serial data signal SI ′ delayed when the mode signal M is “1” is selected, while the mode signal M
Is "0", the serial data signal SI 'is selected.
【００１３】次に、図１の動作を図２を参照して説明す
る。Next, the operation of FIG. 1 will be described with reference to FIG.
【００１４】モード信号Ｍ＝“１”の場合、図２の
（Ａ）を参照すると、シリアルデータ信号ＳＩ（＝ＳＩ
１）はクロック信号ＣＬＫ１の立上りに同期して入力さ
れる。このとき、切替回路９はフリップフロップ８を選
択しており、従って、シリアルデータ信号ＳＩはクロッ
ク半周期分だけ遅れたシリアルデータ信号ＳＩ’に変換
される。この結果、遅延されたシリアルデータ信号Ｓ
Ｉ’がクロック信号ＣＬＫ１の立下りに同期してシフト
レジスタ１に入力されることになる。つまり、シフトレ
ジスタ１はクロック信号ＣＬＫ１の立上り毎にシリアル
データＤ１〜Ｄ８を順次取込んでいくことになる。すべ
てのシリアルデータＤ１〜Ｄ８がシフトレジスタ１に取
込まれた時点ｔ３で、カウンタ５のキャリ信号である制
御信号Ｃ１が立上る。この結果、シフトレジスタ１の出
力は格納レジスタ２に格納され、パラレルデータＰＯが
格納レジスタ２より出力されることになる。このパラレ
ルデータＰＯは次の制御信号Ｃ１の発生まで出力し続け
られる。When the mode signal M = "1", referring to FIG. 2A, the serial data signal SI (= SI
1) is input in synchronization with the rise of the clock signal CLK1. At this time, the switching circuit 9 has selected the flip-flop 8, so that the serial data signal SI is converted into a serial data signal SI 'delayed by half a clock cycle. As a result, the delayed serial data signal S
I ′ is input to the shift register 1 in synchronization with the falling of the clock signal CLK1. That is, the shift register 1 sequentially takes in the serial data D1 to D8 at every rising of the clock signal CLK1. At time t3 when all the serial data D1 to D8 are taken into the shift register 1, the control signal C1, which is the carry signal of the counter 5, rises. As a result, the output of the shift register 1 is stored in the storage register 2, and the parallel data PO is output from the storage register 2. The parallel data PO is continuously output until the next control signal C1 is generated.
【００１５】モード信号Ｍ＝“０”の場合、図２の
（Ｂ）を参照すると、シリアルデータ信号ＳＩ（＝ＳＩ
２）はクロック信号ＣＬＫ１の立下りに同期して入力さ
れる。このとき、切替回路９はシリアルデータ信号ＳＩ
を選択しており、従って、この場合も、シフトレジスタ
１はクロック信号ＣＬＫ１の立上り毎にシリアルデータ
Ｄ１’〜Ｄ８’を順次取込んでいくことになる。すべて
のシリアルデータＤ１’〜Ｄ８’がシフトレジスタ１に
取込まれた時点でｔ４で、カウンタ５のキャリ信号であ
る制御信号Ｃ１が立上る。この結果、シフトレジスタ１
の出力は格納レジスタ２に格納され、パラレルデータＰ
Ｏが格納レジスタ２より出力されることになる。このパ
ラレルデータＰＯは次の制御信号Ｃ１の発生まで出力し
続けられる。When the mode signal M = "0", referring to FIG. 2B, the serial data signal SI (= SI
2) is input in synchronization with the falling of the clock signal CLK1. At this time, the switching circuit 9 outputs the serial data signal SI
Therefore, also in this case, the shift register 1 sequentially takes in the serial data D1 'to D8' every time the clock signal CLK1 rises. At time t4 when all the serial data D1 'to D8' are taken into the shift register 1, the control signal C1, which is the carry signal of the counter 5, rises. As a result, shift register 1
Is stored in the storage register 2 and the parallel data P
O is output from the storage register 2. The parallel data PO is continuously output until the next control signal C1 is generated.
【００１６】このように、本発明の第１の実施例によれ
ば、シリアルデータ信号ＳＩ１もシリアルデータ信号Ｓ
Ｉ２もシフトレジスタ１に対して同相に入力される。従
って、シフトレジスタ１のクロック信号は１種類であ
り、また、格納レジスタ２の制御信号も１種類となる。As described above, according to the first embodiment of the present invention, the serial data signal SI1 is also changed to the serial data signal S1.
I2 is also input to the shift register 1 in the same phase. Accordingly, the shift register 1 has one type of clock signal, and the storage register 2 has one type of control signal.
【００１７】図３は本発明に係るシリアル／パラレル変
換回路の第２の実施例を示すブロック回路図である。図
３においては、図１の切替回路９の代りに、切替回路１
０、オア回路１１を設けてある。切替回路１０は図１の
切替回路９と同様な動作する。つまり、シリアルデータ
信号ＳＩをフリップフロップ８に送出するかもしくはオ
ア回路１１に直接送出する。この場合、モード信号Ｍが
“１”のときに、シリアルデータ信号ＳＩはフリップフ
ロップ８に送出され、他方、モード信号Ｍが”０”のと
きに、シリアルデータ信号ＳＩはオア回路１１に直接送
出される。従って、図３のシフトレジスタ１、格納レジ
スタ２、カウンタ５は図１の場合と同一の動作を行うこ
とになる。FIG. 3 is a block circuit diagram showing a second embodiment of the serial / parallel conversion circuit according to the present invention. In FIG. 3, the switching circuit 1 is replaced with the switching circuit 9 in FIG.
0, an OR circuit 11 is provided. The switching circuit 10 operates similarly to the switching circuit 9 in FIG. That is, the serial data signal SI is sent to the flip-flop 8 or sent directly to the OR circuit 11. In this case, when the mode signal M is "1", the serial data signal SI is sent to the flip-flop 8, and when the mode signal M is "0", the serial data signal SI is sent directly to the OR circuit 11. Is done. Therefore, the shift register 1, the storage register 2, and the counter 5 in FIG. 3 perform the same operations as those in FIG.
【００１８】なお、上述の実施例においては、第１のシ
リアルデータ信号ＳＩ１をフリップフロップ８によって
遅延させているが、第２のシリアルデータ信号ＳＩ２を
フリップフロップ８によって遅延させてもよい。この場
合には、格納レジスタ２からのパラレルデータは２つの
シリアルデータ信号ＳＩ１、ＳＩ２間で１クロック分だ
けずれる。また、図１、図２の切換回路９、１０も図５
に示す回路と同様に構成できる。In the above-described embodiment, the first serial data signal SI1 is delayed by the flip-flop 8, but the second serial data signal SI2 may be delayed by the flip-flop 8. In this case, the parallel data from the storage register 2 is shifted by one clock between the two serial data signals SI1 and SI2. The switching circuits 9 and 10 shown in FIGS.
Can be configured similarly to the circuit shown in FIG.
【００１９】[0019]
【発明の効果】以上説明したように本発明によれば、ク
ロック半周期分異なる２種類のシリアルデータ信号がシ
フトレジスタに対して同相に入力されるので、シフトレ
ジスタのクロック信号及び、格納レジスタの制御信号を
発生する回路構成を簡略化にでき、シリアル／パラレル
変換回路の回路規模を小さくできる。また、格納レジス
タから出力されるパラレルデータも２種類のシリアルデ
ータ信号間で同相にでき、この結果、後段におけるデー
タ処理をする回路を簡略化できる。As described above, according to the present invention, two types of serial data signals that differ by a half cycle of the clock are input to the shift register in the same phase, so that the clock signal of the shift register and the serial signal of the storage register The circuit configuration for generating the control signal can be simplified, and the circuit scale of the serial / parallel conversion circuit can be reduced. Also, the parallel data output from the storage register can be made in phase between the two types of serial data signals. As a result, a circuit for performing data processing in the subsequent stage can be simplified.
【図１】本発明に係るシリアル／パラレル変換回路の第
１の実施例を示すブロック回路図である。FIG. 1 is a block circuit diagram showing a first embodiment of a serial / parallel conversion circuit according to the present invention.
【図２】図１の回路動作を示すタイミング図である。FIG. 2 is a timing chart showing an operation of the circuit of FIG. 1;
【図３】本発明に係るシリアル／パラレル変換回路の第
２の実施例を示すブロック回路図である。FIG. 3 is a block circuit diagram showing a second embodiment of the serial / parallel conversion circuit according to the present invention.
【図４】従来のシリアル／パラレル変換回路を示すブロ
ック回路図である。FIG. 4 is a block circuit diagram showing a conventional serial / parallel conversion circuit.
【図５】図４の切換回路の例を示す回路図である。FIG. 5 is a circuit diagram showing an example of the switching circuit of FIG. 4;
【図６】図４の回路動作を示すタイミング図である。FIG. 6 is a timing chart showing the operation of the circuit of FIG. 4;
１…シフトレジスタ ２…格納レジスタ ３…インバータ ４…切替回路 ５、６…カウンタ ７…切替回路 ８…フリップフロップ ９、１０…切替回路 １１…オア回路 REFERENCE SIGNS LIST 1 shift register 2 storage register 3 inverter 4 switching circuit 5, 6 counter 7 switching circuit 8 flip-flop 9, 10 switching circuit 11 OR circuit
Claims (6)
化する第１のシリアルデータ信号（ＳＩ１）及び前記ク
ロック信号の立下りで変化する第２のシリアルデータ信
号（ＳＩ２）を含むシリアルデータ信号（ＳＩ）を前記
クロック信号の半周期分遅延させる遅延回路（８）と、 前記シリアルデータ信号及び前記遅延されたシリアルデ
ータ信号の一方を選択する切替回路（９）と、 該切替回路の出力を前記クロック信号の立上りもしくは
立下りに応じて取込むシフトレジスタ（１）と、 前記クロック信号の立上りもしくは立下りを計数して該
計数された値が所定値に到達したときに制御信号（Ｃ
１）を発生するカウンタ（５）と、 該制御信号に基づき前記シフトレジスタのパラレル出力
を格納するレジスタ（２）とを具備するシリアル／パラ
レル変換回路。1. A serial data signal (SI) including a first serial data signal (SI1) changing at the rising edge of a clock signal (CLK1) and a second serial data signal (SI2) changing at a falling edge of the clock signal. ) For a half cycle of the clock signal, a switching circuit (9) for selecting one of the serial data signal and the delayed serial data signal, and an output of the switching circuit for the clock. A shift register (1) that takes in the rising or falling edge of the signal; and a control signal (C) when the rising or falling edge of the clock signal is counted and the counted value reaches a predetermined value.
A serial / parallel conversion circuit comprising: a counter (5) for generating 1); and a register (2) for storing a parallel output of the shift register based on the control signal.
号が前記第１のシリアルデータ信号のときに該シリアル
データ信号を選択し、前記シリアルデータ信号が前記第
２のシリアルデータ信号のときに前記遅延されたシリア
ルデータ信号を選択する請求項１に記載のシリアル／パ
ラレル変換回路。2. The switching circuit selects the serial data signal when the serial data signal is the first serial data signal, and selects the delay when the serial data signal is the second serial data signal. 2. The serial / parallel conversion circuit according to claim 1, wherein the selected serial data signal is selected.
号が前記第１のシリアルデータ信号のときに前記遅延さ
れたシリアルデータ信号を選択し、前記シリアルデータ
信号が前記第２のシリアルデータ信号のときに該シリア
ルデータ信号を選択する請求項１に記載のシリアル／パ
ラレル変換回路。3. The selection circuit selects the delayed serial data signal when the serial data signal is the first serial data signal, and selects the delayed serial data signal when the serial data signal is the second serial data signal. 2. The serial / parallel conversion circuit according to claim 1, wherein said serial data signal is selected.
化する第１のシリアルデータ信号（ＳＩ１）及び前記ク
ロック信号の立下りで変化する第２のシリアルデータ信
号（ＳＩ２）を含むシリアルデータ信号（ＳＩ）を第１
の出力及び第２の出力に切換える切換回路（１０）と、 該切換回路の第１の出力を前記クロック信号の半周期分
遅延させる遅延回路（８）と、 前記切換回路の第２の出力及び前記遅延回路の出力を通
過させるオア回路（１１）と、 該オア回路の出力を前記クロック信号の立上りもしくは
立下りに応じて取込むシフトレジスタ（１）と、 前記クロック信号の立上りもしくは立下りを計数して該
計数された値が所定値に到達したときに制御信号を発生
するカウンタ（５）と、 該制御信号に基づき前記シフトレジスタのパラレル出力
を格納するレジスタ（２）とを具備するシリアル／パラ
レル変換回路。4. A serial data signal (SI) including a first serial data signal (SI1) changing at a rising edge of a clock signal (CLK1) and a second serial data signal (SI2) changing at a falling edge of the clock signal. ) First
A switching circuit (10) for switching between the output of the clock signal and a second output; a delay circuit (8) for delaying the first output of the switching circuit by a half cycle of the clock signal; An OR circuit (11) for passing the output of the delay circuit; a shift register (1) for receiving the output of the OR circuit in response to the rising or falling of the clock signal; and a rising or falling edge of the clock signal. A serial counter comprising: a counter (5) for counting and generating a control signal when the counted value reaches a predetermined value; and a register (2) for storing a parallel output of the shift register based on the control signal. / Parallel conversion circuit.
号が前記第１のシリアルデータ信号のときに前記第１の
出力を選択し、前記シリアルデータ信号が前記第２のシ
リアルデータ信号のときに第２の出力を選択する請求項
４に記載のシリアル／パラレル変換回路。5. The switching circuit selects the first output when the serial data signal is the first serial data signal, and selects the first output when the serial data signal is the second serial data signal. The serial / parallel conversion circuit according to claim 4, wherein the output of the serial / parallel converter is selected.
号が前記第１のシリアルデータ信号のときに前記第２の
出力を選択し、前記シリアルデータ信号が前記第２のシ
リアルデータ信号のときに前記第１の出力を選択する請
求項４に記載のシリアル／パラレル変換回路。6. The switching circuit selects the second output when the serial data signal is the first serial data signal, and selects the second output when the serial data signal is the second serial data signal. The serial / parallel conversion circuit according to claim 4, wherein the first output is selected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7056696A JP2655509B2 (en) | 1995-02-21 | 1995-02-21 | Serial / parallel conversion circuit |
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| JP7056696A JP2655509B2 (en) | 1995-02-21 | 1995-02-21 | Serial / parallel conversion circuit |
Publications (2)
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| JPH08228158A JPH08228158A (en) | 1996-09-03 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6760855B1 (en) * | 2000-06-14 | 2004-07-06 | Advanced Micro Devices, Inc. | System and method for reducing a ground bounce during write by selectively delaying address and data lines with different multiple predetermined amount of delay |
-
1995
- 1995-02-21 JP JP7056696A patent/JP2655509B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08228158A (en) | 1996-09-03 |
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