JPH08340255A - 映像信号変換装置 - Google Patents

Abstract

(57)【要約】 【目的】回路規模を小さく簡単でコストも安く、また動
作速度を非常に高速にし、かつ入力信号がＡ／Ｄ変換器
の変換範囲をはずれた場合でも、どれだけはずれたかも
出力から取り出せる。 【構成】アナログ映像信号をサンプルホールド回路１に
入力し、サンプルホールド回路１でクランプ信号でペデ
スタルレベル電圧を取り込み維持し、この維持したペデ
スタルレベル電圧を第１の加算器３で第１の基準電源２
の出力と加算してＡ／Ｄ変換器６の上側基準電源端子に
入力し、同様にペデスタルレベル電圧を第２の加算器５
で第２の基準電源４の出力と加算してＡ／Ｄ変換器６の
下側基準電源端子に入力し、Ａ／Ｄ変換器６で両加算器
３，５の出力をそれぞれ上側基準電源、下側基準電源と
してアナログ映像信号をデジタル映像信号に変換する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ映像信号をデ
ジタル処理するため、ペデスタルクランプ及びアナログ
・デジタル変換（Ａ／Ｄ変換）をする映像信号変換装置
に関し、特にＶＴＲ等、ビデオ信号をデジタル処理する
機器における映像信号変換装置に関するものである。

【０００２】

【従来の技術】アナログ映像信号をデジタル映像信号に
変換する際には、アナログ映像信号のペデスタルレベル
を固定することが必要であるが、このようなペデスタル
レベルを固定してアナログ映像信号をデジタル映像信号
に変換するような従来の映像信号変換装置としては、例
えば特開平７−３８７７７号公報に示されているものが
ある。この公報に記載されている映像信号変換装置につ
いて図１１を参照して説明する。図１１において、１０
１はアナログ映像信号（この映像信号は上記公報ではビ
デオ信号となっている）が供給される入力端子、１０２
は差動増幅器、１０３は差動増幅器１０３の出力をＡ／
Ｄ変換するＡ／Ｄ変換器、１０４はデジタル映像信号の
出力端子である。１０５はレベルデコーダ、１０６は計
数器、１０７はデジタル・アナログ変換（以下Ｄ／Ａ変
換）器であり、１０８はＬＰＦである。

【０００３】以上のように構成された従来の映像信号変
換装置において、入力端子１０１よりアナログ映像信号
が入ると、接続されている差動増幅器１０２の非反転入
力端子に供給される。この差動増幅器１０２の出力はＡ
／Ｄ変換器１０３の入力に供給され、ここでデジタル映
像信号に変換され、出力端子１０４より出力される。ま
た、デジタル映像信号はレベルデコーダ１０５にも供給
され、この信号に基づいてＵＰ／ＤＯＷＮ信号１１０と
ＥＱＵＡＬ信号１１１との２つの出力を発生する。この
レベルデコーダ１０５から出力される信号について説明
すると、まずＵＰ／ＤＯＷＮ信号は、デジタル映像信号
のレベルがペデスタル基準電圧より高ければハイレベル
で次段の計数器１０６が増計数をするＵＰ信号、低けれ
ばローレベルで次段の計数器１０６が減計数するＤＯＷ
Ｎ信号となり、このときデジタル映像信号とペデスタル
基準電圧とは等しくないから、ＥＱＵＡＬ信号はローレ
ベルの信号、等しいときは計数器１０６が前の計数値を
保持するためのハイレベルの信号となる。これらＵＰ／
ＤＯＷＮ信号とＥＱＵＡＬ信号は端子１１２からのクラ
ンプパルスと共に計数器１０６の対応する端子に供給さ
れ、端子１１７に供給されるクロック信号によって可逆
（ＵＰ／ＤＯＷＮ）計数をする。ここで、計数器１０６
においてはクランプパルスがハイレベルのときに前記デ
ジタル映像信号のレベルとペデスタル基準電圧との比較
を行い、ローレベルのときは比較を行わないで前の計数
を保持する。Ｄ／Ａ変換器では計数器１０６の出力をＤ
／Ａ変換し、ＬＰＦ１０８に供給する。ＬＰＦ１０８は
Ｄ／Ａ変換器１０７の出力を平滑化して差動増幅器１０
２の反転入力端子に供給され、ペデスタル制御電圧とし
て使用される。

【０００４】このようにして従来の映像信号変換装置に
おいては、レベルデコーダ１０５でデジタル映像信号の
ペデスタルレベルが基準より高いか低いかを検出して計
数器１０６に供給し、計数器１０６は前回までのペデス
タル誤差に対して今回のデジタル映像信号の入力に従っ
て追加的に加算または減算をして誤差の更新を行うよう
にしていた。

【０００５】

【発明が解決しようとする課題】しかしながら前記のよ
うな構成を有する映像信号変換装置においては、上述し
たようにレベルデコーダおよび計数器などが必須の構成
要素となっている回路構成であるがために、その回路規
模が大きく複雑になりコストが高くなることや、またク
ランプ回路の収束までに約１／２フィールド分の時間が
かかるなど動作速度が遅いことなどの課題を有してい
た。また、Ａ／Ｄ変換する際の変換範囲をはずれた場合
どの程度変換範囲をはずれたかを判別できないから、後
に続く処理が難しくなるといった課題を有していた。

【０００６】本発明はかかる点に鑑み、回路規模が小さ
く簡単でコストも安く、また動作速度が非常に高速であ
るとともに変換範囲をはずれた際にはどれだけ変換範囲
をはずれたかを示すことができる映像信号変換装置を提
供することを目的とする。

【０００７】

【課題を解決するための手段】以上の課題を解決するた
め、第１の発明は、映像信号のペデスタルレベルを取り
込み維持するサンプルホールド回路と、第１の基準電源
と、第２の基準電源と、第１の加算器と、第２の加算器
と、第１のＡ／Ｄ変換器とを備えたことを特徴とする映
像信号変換装置である。

【０００８】また第２の発明は映像信号のペデスタルレ
ベルを取り込み維持するサンプルホールド回路と、第１
の基準電源と、第２の基準電源と、第２のＡ／Ｄ変換器
とを備えたことを特徴とする映像信号変換装置である。

【０００９】また第３の発明は映像信号のペデスタルレ
ベルを取り込み維持するサンプルホールド回路と、第１
の制御部からの制御信号によって制御される第３の基準
電源と、前記サンプルホールド回路の出力と前記第３の
基準電源の出力とを加算する第３の加算器と、第２の制
御部からの制御信号によって制御される第４の基準電源
と、前記サンプルホールド回路の出力と前記第４の基準
電源の出力とを加算する第４の加算器と、前記第３の加
算器の出力を上側基準電圧とし前記第４の加算器の出力
を下側基準電圧としオーバーフロ−信号とアンダーフロ
ー信号を出力し前記アナログ映像信号をデジタル信号に
変換する第３のＡ／Ｄ変換器と、前記第３のＡ／Ｄ変換
器のオーバーフロー信号から第３の基準電源の制御信号
を作成するとともにオーバー信号を作成する第１の制御
部と、前記第３のＡ／Ｄ変換器のアンダーフロー信号か
ら第４の基準電源の制御信号を作成するとともにアンダ
ー信号を作成する第２の制御部とを備えたことを特徴と
する映像信号変換装置である。

【００１０】また第４の発明はアナログ映像信号のペデ
スタルレベルを取り込み維持するサンプルホールド回路
と、前記サンプルホールド回路の出力と第３のＡ／Ｄ変
換器のオーバーフロー信号及びアンダーフロー信号より
第３のＡ／Ｄ変換器の内部素子制御信号及びオーバー信
号及びアンダー信号を作成する第３の制御部と、第１の
基準電源と、第２の基準電源と、前記第１の基準電源の
出力を上側基準電圧とし前記第２の基準電源の出力を下
側基準電圧としオーバーフロ−信号とアンダーフロー信
号を出力し前記アナログ映像信号をデジタル信号に変換
する第３のＡ／Ｄ変換器とを備えたことを特徴とする映
像信号変換装置である。

【００１１】また第５の発明はアナログ映像信号のペデ
スタルレベルを取り込み維持するサンプルホールド回路
と、前記サンプルホールド回路の出力をデジタル信号に
変換する第５のＡ／Ｄ変換器と、前記アナログ映像信号
をＡ／Ｄ変換する第４のＡ／Ｄ変換器と、前記第４のＡ
／Ｄ変換器の出力から前記第５のＡ／Ｄ変換器の出力だ
けレベルシフトしデジタル映像信号を出力するレベルシ
フト部とを備えたことを特徴とする映像信号変換装置で
ある。

【００１２】

【作用】第１の発明は前記した構成により、アナログ映
像信号がサンプルホールド回路に入力され、サンプルホ
ールド回路ではクランプ信号によりペデスタルレベル電
圧を取り込み維持する。この維持されたペデスタルレベ
ル電圧は第１の加算器によって第１の基準電源の出力と
加算され第１のＡ／Ｄ変換器の上側基準電圧端子に入力
される。また、同様にペデスタルレベル電圧は第２の加
算器によって第２の基準電源の出力と加算され第１のＡ
／Ｄ変換器の下側基準電圧端子に入力される。第１のＡ
／Ｄ変換器ではこのように第１の加算器の出力と第２の
加算器の出力をそれぞれ上側基準電圧及び下側基準電圧
として、アナログ入力端子に入力されたアナログ映像信
号をデジタル映像信号に変換する。

【００１３】また第２の発明は前記した構成により、ア
ナログ映像信号がサンプルホールド回路に入力され、サ
ンプルホールド回路ではクランプ信号によりペデスタル
レベル電圧を取り込み維持する。この維持されたペデス
タルレベル電圧は第２のＡ／Ｄ変換器の内部素子制御端
子に供給される。また、第１の基準電源の出力は第２の
Ａ／Ｄ変換器の上側基準電圧端子に入力され、第２の基
準電源の出力は下側基準電圧端子に入力される。サンプ
ルホールド回路で維持されているクランプレベル電圧に
よって内部素子を制御された第２のＡ／Ｄ変換器ではこ
のように第１の基準電源の出力と第２の基準電源の出力
をそれぞれ上側基準電圧及び下側基準電圧として、アナ
ログ入力端子に入力されたアナログ映像信号をデジタル
映像信号に変換する。

【００１４】また第３の発明は前記した構成により、ア
ナログ映像信号がサンプルホールド回路に入力され、サ
ンプルホールド回路ではクランプ信号によりペデスタル
レベル電圧を取り込み維持する。この維持されたペデス
タルレベル電圧は第３の加算器によって第３の基準電源
の出力と加算され第３のＡ／Ｄ変換器の上側基準電圧端
子に入力される。また、同様にペデスタルレベル電圧は
第４の加算器によって第４の基準電源の出力と加算され
第３のＡ／Ｄ変換器の下側基準電圧端子に入力される。
第３のＡ／Ｄ変換器ではこのように第３の加算器の出力
と第４の加算器の出力をそれぞれ上側基準電圧及び下側
基準電圧として、アナログ入力端子に入力されたアナロ
グ映像信号をデジタル映像信号に変換するとともに、ア
ナログ映像信号が変換範囲より大きいときにはオーバー
フロー信号を出力し、反対に小さいときにはアンダーフ
ロー信号を出力する。第１の制御部では第３のＡ／Ｄ変
換器のオーバーフロー出力より第３の基準電源を制御す
る制御信号を作成し、オーバーフロー信号がなくなるま
で第３の基準電源出力を大きくする。このとき第１の制
御部では制御信号よりどれだけ変換範囲をオーバーして
いたかを判別し、オーバー信号を出力する。また同様に
第２の制御部では第３のＡ／Ｄ変換器のアンダーフロー
出力より第４の基準電源を制御する制御信号を作成し、
アンダーフロー信号がなくなるまで第３の基準電源出力
を小さくする。このときの第２制御部では制御信号より
どれだけ変換範囲よりアンダーであったかを判別し、ア
ンダー信号を出力する。

【００１５】また第４の発明は前記した構成により、ア
ナログ映像信号がサンプルホールド回路に入力され、サ
ンプルホールド回路ではクランプ信号によりペデスタル
レベル電圧を取り込み維持する。第３の制御部ではこの
サンプルホールド回路の出力と第３のＡ／Ｄ変換器のオ
ーバーフロー出力及びアンダーフロー出力が供給され、
オーバー信号及びアンダー信号と第３のＡ／Ｄ変換器の
内部素子を制御する内部素子制御信号を発生する。第１
の基準電源の出力は第３のＡ／Ｄ変換器の上側基準電圧
端子に入力され、第２の基準電源の出力は下側基準電圧
端子に入力される。第３のＡ／Ｄ変換器では 第１の基
準電源の出力及び第２の基準電源の出力をそれぞれ上側
基準電源及び下側基準電源とするとともに、第３の制御
部からの制御信号によって内部素子を制御され、入力さ
れたアナログ映像信号をデジタル信号に変換する。第３
の制御部ではオーバーフロー信号またはアンダーフロー
信号が入力されるとそれぞれの信号の出力が止まるまで
第３のＡ／Ｄ変換器の内部素子を変化させる。また第３
の制御部ではこの時の制御信号からオーバー信号または
アンダー信号を作成し、入力されたアナログ映像信号が
第３のＡ／Ｄ変換器の変換範囲をどれだけオーバーまた
はアンダーしていたかを出力する。

【００１６】また、第５の発明は前記した構成により、
アナログ映像信号がサンプルホールド回路に入力され、
サンプルホールド回路ではクランプ信号によりペデスタ
ルレベル電圧を取り込み維持する。この維持されたペデ
スタルレベル電圧は第５のＡ／Ｄ変換器に供給されデジ
タル信号に変換される。また、アナログ映像信号は第４
のＡ／Ｄ変換器に供給されデジタル信号に変換される。
レベルシフト部では第４のＡ／Ｄ変換器の出力から第５
のＡ／Ｄ変換器の出力だけレベルをシフトしたデジタル
映像信号を出力する。

【００１７】

【実施例】以下、本発明の実施例を図面を参照して詳し
く説明する。

【００１８】図１は第１の発明の第１の実施例における
映像信号変換装置のブロック図を示すものである。図１
において、１はクランプ信号からアナログ映像信号のペ
デスタルレベル電圧を取り込み維持するサンプルホール
ド回路、２は第１の基準電源、３はサンプルホールド回
路１の出力と第１の基準電源２の出力とを加算する第１
の加算器、４は第２の基準電源、５はサンプルホールド
回路１の出力と第２の基準電源４の出力とを加算する第
１の加算器、６は第１のＡ／Ｄ変換器である。以上のよ
うに構成されたこの実施例の映像信号変換装置におい
て、以下その動作を説明する。サンプルホールド回路１
に入力されたアナログ映像信号はクランプ信号によって
アナログ映像信号のペデスタルレベル電圧を取り込み維
持する。サンプルホールド回路１ではこの動作をクラン
プ信号が入力される度に行い、常に最新のペデスタルレ
ベル電圧を出力する。第１の加算器３ではこのサンプル
ホールド回路１の出力に第１の基準電源２の出力を加算
する。この加算結果を第１のＡ／Ｄ変換器６の上側基準
電圧入力端子に供給して、Ａ／Ｄ変換する際の上側基準
電圧として使用する。また同様に、第２の加算器５では
サンプルホールド回路１の出力に第２の基準電源４の出
力を加算する。この加算結果は第１のＡ／Ｄ変換器６の
下側基準電圧入力端子に供給されＡ／Ｄ変換する際の下
側基準電圧として使用する。第１のＡ／Ｄ変換器６のア
ナログ入力端子にはアナログ映像信号が供給され、クロ
ック信号に同期して、上側基準電圧と下側基準電圧とを
基準としてＡ／Ｄ変換してデジタル映像信号を出力す
る。

【００１９】以上のようにこの実施例によれば、第１の
Ａ／Ｄ変換器６の上側基準電圧と下側基準電圧とをサン
プルホールド回路１の出力であるペデスタルレベル電圧
から第１、第２の加算器３，５を用いて作成することに
より、回路構成が簡単でコストも安く、１水平走査期間
ごとにペデスタルレベルを合わせるため正確かつ高速な
ペデスタルクランプ及びＡ／Ｄ変換動作を得ることがで
きる。

【００２０】図２は第１の発明の第２の実施例における
映像信号変換装置のより詳細な回路図を示すものであ
る。図２において図１と同様なものは同じ番号を付し、
以下その説明を省略する。７はアナログ映像信号とホー
ルドコンデンサ８との接続をクランプ信号によってｏｎ
／ｏｆｆするサンプルスイッチ、８はペデスタル電圧を
維持するホールドコンデンサ、９はホールドコンデンサ
８の端子電圧を増幅するバッファである。サンプルホー
ルド回路１はこれらサンプルスイッチ７、ホールドコン
デンサ８、バッファ９より構成されている。１０は第１
の基準電源２の出力とサンプルホールド回路１の出力と
を加算する第１の演算増幅器である。第１の加算器３は
この第１の演算増幅器１０と複数の抵抗器とから構成さ
れている。１１は第２の基準電源４の出力とサンプルホ
ールド回路１の出力とを加算する第２の演算増幅器であ
る。第２の加算器５はこの第２の演算増幅器１１と複数
の抵抗器とから構成されている。第１の基準電源２、第
２の基準電源４、第１のＡ／Ｄ変換器６は図１と同様で
ある。

【００２１】以上のように構成された第１の発明の第２
の実施例の映像信号変換装置において、以下その動作を
図３を用いながら説明する。図３はその動作波形図であ
り、（ａ）はクランプ信号、（ｂ）は入力されるアナロ
グ映像信号、（ｃ）はバッファ９の出力、（ｄ）は第１
のＡ／Ｄ変換器６の基準電圧を示している。サンプルス
イッチ７はクランプ信号によって制御されており、クラ
ンプ信号がハイレベル（アクティブ）のときｏｎ状態と
なり、アナログ映像信号のペデスタルレベル電圧でホー
ルドコンデンサ８を充電する。サンプルスイッチ７はク
ランプ信号がローレベルになればｏｆｆ状態となり、ホ
ールドコンデンサ８への充電は停止され、ペデスタルレ
ベル電圧を保持する。バッファ９ではこのホールドコン
デンサの端子電圧を電流増幅する。これらの様子を図３
の（ａ）〜（ｃ）に示す。図３に示すとおりバッファ９
の出力は常に入力アナログ映像信号のペデスタルレベル
電圧を出力しており、ペデスタルレベル電圧の変化にも
追従している。第１の基準電源２はペデスタルレベル電
圧と第１のＡ／Ｄ変換器６のＡ／Ｄ変換範囲の最大電圧
との差分を出力し、第２の基準電源４はペデスタルレベ
ル電圧と第１のＡ／Ｄ変換器６のＡ／Ｄ変換範囲の最小
電圧との差分を出力している。

【００２２】例えばＢＴＡ規格によるハイビジョンの映
像信号レベルと量子化レベルへの対応について８ビット
の場合を説明する。この場合、Ｙ信号またはＧ信号、Ｂ
信号、Ｒ信号については２２０レベルを割り当て、黒レ
ベル（ペデスタルレベル）を１６とし、白ピークレベル
を２３５と定められている。一方、これらに対応するア
ナログ映像信号のレベルは黒レベルで０ｍＶ、白レベル
で７００ｍＶと定められている。また、デジタル信号は
８ビットの場合、０〜２５５の範囲で変化するが１６を
０ｍＶ、２３５を７００ｍＶとすると、８ビットでのＡ
／Ｄ変換の最大可変範囲である２５５に対応する電圧は
７６３ｍＶとなり、同じくＡ／Ｄ変換の最小可変範囲で
ある０に対応する電圧は−５１ｍＶとなる。第１の基準
電源２は最大可変範囲の２５５に対応する電圧である７
６３ｍＶとペデスタルレベルに対応する電圧である０ｍ
Ｖとの差分電圧７６３ｍＶ（＝７６３ｍＶ−０ｍＶ）を
出力する。また、第２の基準電源４の出力電圧は最小可
変範囲電圧である−５１ｍＶとペデスタルレベル電圧で
ある０ｍＶとの差分電圧−５１ｍＶ（＝０ｍＶ−５１ｍ
Ｖ）を出力する。

【００２３】第１の演算増幅器１０はその非反転増幅端
子がバッファ９の出力と第１の基準電源２の出力とが抵
抗を介して接続されており、出力側の抵抗とともにバッ
ファ９の出力と第１の基準電源２の出力とを加算する非
反転加算器を構成している。これが第１の加算器３の内
部回路である。同様に第２の演算増幅器１１はその非反
転増幅端子がバッファ９の出力と第２の基準電源４の出
力が抵抗を介して接続されており、出力側の抵抗ととも
にバッファ９の出力と第２の基準電源４の出力を加算す
る非反転加算器を構成している。これが第２の加算器５
の内部回路である。

【００２４】第１の演算増幅器１０の出力は第１のＡ／
Ｄ変換器６の上側基準電圧端子に接続されており、上側
基準電圧として第１の基準電源２の出力とバッファ９の
出力電圧であるペデスタルレベル電圧とを第１の加算器
３で加算したものを使用する。同様に下側基準電圧とし
て第２の基準電源４の出力とペデスタルレベル電圧とを
第２の加算器５で加算したものが使用される。このよう
に上側基準電圧と下側基準電圧とはそれぞれペデスタル
レベル電圧を元にして作成されているから、映像信号の
ペデスタルレベル電圧の変化に追従して変化する。この
様子を図３（ｄ）に示す。第１のＡ／Ｄ変換器６ではこ
れらの上側基準電圧、下側基準電圧を使用して入力アナ
ログ映像信号をＡ／Ｄ変換し、デジタル映像信号を出力
する。

【００２５】以上のように第１の発明の第２の実施例に
よれば、第１のＡ／Ｄ変換器６では入力アナログ映像信
号のペデスタルレベル電圧に応じて上側基準電圧と下側
基準電圧とが変化するため、第１のＡ／Ｄ変換器６の前
に特にクランプ回路を必要とせずに高速で常に正確なＡ
／Ｄ変換が行えるとともに追従性もよく、また回路規模
が大幅に簡単化されコストも安い映像信号変換装置を実
現できる。

【００２６】次に第２の発明の第１の実施例について説
明する。

【００２７】図４は第２の発明の第１の実施例における
映像信号変換装置のブロック図を示すものである。図４
において、第１の発明と同様のものは同じ番号を付し、
以下説明を省略する。１はサンプルホールド回路、２は
第１の基準電源、４は第２の基準電源、１２はサンプル
ホールド回路１の出力信号によって内部素子の制御を行
われるとともに第１の基準電源及び第２の基準電源の出
力をそれぞれ上側基準電圧及び下側基準電圧とし、入力
アナログ映像信号をＡ／Ｄ変換する第２のＡ／Ｄ変換器
である。

【００２８】以上のように構成された第２の発明の第１
の実施例に係る映像信号変換装置において、以下その動
作を説明する。サンプルホールド回路１では第１の発明
の第１の実施例と同様に常に最新のペデスタルレベル電
圧を取り込み維持する。第１の基準電源２の出力を第２
のＡ／Ｄ変換器１２の上側基準電圧入力端子に供給し
て、Ａ／Ｄ変換する際の上側基準電圧として使用する。
同様に、第２の基準電源４の出力を第２のＡ／Ｄ変換器
１２の下側基準電圧入力端子に供給してＡ／Ｄ変換する
際の下側基準電圧として使用する。第２のＡ／Ｄ変換器
１２はそのアナログ入力端子に供給されたアナログ映像
信号を、入力されるクロック信号に同期して、上側基準
電圧と下側基準電圧とを基準としてＡ／Ｄ変換してデジ
タル映像信号として出力する。そして、この場合、第２
のＡ／Ｄ変換器１２は、サンプルホールド回路１の出力
であるペデスタルレベル電圧が内部素子制御端子に供給
され、Ａ／Ｄ変換が制御される。つまり第２のＡ／Ｄ変
換器１２の内部素子制御端子に供給されたペデスタルレ
ベル電圧によって自動的に内部のＡ／Ｄ変換のための基
準電圧が上下にシフトされ、常にペデスタルレベル電圧
に応じたＡ／Ｄ変換が行われる。

【００２９】以上のようにこの実施例によれば、サンプ
ルホールド回路１の出力であるペデスタルレベル電圧か
ら第２のＡ／Ｄ変換器１２の内部素子を制御することに
より、回路構成が簡単でコストも安く、１水平走査期間
ごとにペデスタルレベルを合わせるため正確かつ高速な
ペデスタルクランプ及びＡ／Ｄ変換動作を得ることがで
きる。

【００３０】図５は第２の発明の第２の実施例における
映像信号変換装置のより詳細な回路図を示すものであ
る。本実施例では第２のＡ／Ｄ変換器１２に８ビットフ
ラッシュ型Ａ／Ｄ変換器を使用した場合について説明す
る。図５において図２または図４と同様なものは同じ番
号を付し、以下その説明を省略する。１はサンプリング
スイッチ７、ホールドコンデンサ８及びバッファ９を含
み入力したアナログ映像信号からクランプ信号のタイミ
ングでペデスタルレベル電圧を取り込み維持するサンプ
ルホールド回路、２は第１の基準電源、４は第２の基準
電源である。１３はサンプルホールド回路１の出力であ
るペデスタルレベル電圧よりラダー抵抗１４の抵抗値を
制御する第４の制御部、１４は第４の制御部１３からの
制御信号によって制御され第１の基準電源２及び第２の
基準電源４からＡ／Ｄ変換する際の変換基準電圧を作成
するラダー抵抗、１５は一方の入力端子にラダー抵抗１
４から供給される変換基準電圧と他方の入力端子に供給
される入力アナログ映像信号とを比較する２５５個のコ
ンパレータからなるコンパレータ群である。また、１６
は２５５個のコンパレータから出力されるそれぞれの比
較結果を８ビットのデジタル信号に変換するエンコーダ
であり、この出力がＡ／Ｄ変換されたデジタルの映像信
号となる。ここで第２のＡ／Ｄ変換器１２は第４の制御
部１３、抵抗ラダー１４、コンパレータ群１５及びエン
コーダ１６より構成されている。

【００３１】以上のように構成された第２の発明の第２
の実施例に係る映像信号変換装置において、以下その動
作を説明する。サンプルホールド回路１では第１の発明
と同様に常に映像信号のペデスタルレベル電圧を出力し
ている。この出力は第４の制御部１３に供給される。第
４の制御部１３は抵抗ラダー１４の両端の抵抗値を制御
する制御信号を発生する。

【００３２】ここで具体的にラダー抵抗１４の抵抗値が
制御される様子を説明する。サンプルホールド回路１の
出力であるペデスタルレベル電圧をＶｐとし、抵抗ラダ
ー１４のうち第１の基準電源２に接続されている側の抵
抗Ｒ１を抵抗値がｒ１とし、第２の基準電源４に接続さ
れている側の抵抗Ｒ２を抵抗値がｒ２とする。これらの
抵抗Ｒ１，Ｒ２は第４の制御部１３からのペデスタル電
圧に対応した制御信号によって制御され、例えば電圧に
よって抵抗値が変化するＭＯＳトランジスタのオン抵抗
などが使用される。また抵抗ラダー１４における抵抗Ｒ
１，Ｒ２以外の他の抵抗の抵抗値はそれぞれ同一のｒと
する。第１の基準電源２の出力はＶｒｈとし、第２の基
準電源４の出力はＶｒｌとする。このとき抵抗Ｒ１の抵
抗値ｒ１は次式のように表される。

【００３３】ｒ１＝｛（Ｖｒｈ−Ｖｒｌ）−Ｖｐ｝×
ｒ ／（Ｖｒｈ−Ｖｒｌ） 同様に抵抗Ｒ２の抵抗値ｒ２は次式のように表される。

【００３４】ｒ２＝｛（Ｖｒｈ−Ｖｒｌ）＋Ｖｐ｝×
ｒ ／（Ｖｒｈ−Ｖｒｌ） 抵抗Ｒ１、抵抗Ｒ２は第４の制御部１３からの制御信号
によってこのように抵抗値が制御される。したがって、
これら式からはＶｐが変化してもｒ１とｒ２の合計は変
化せず常にｒの２倍となり、抵抗ラダー１４内の抵抗値
の総和は常にｒの２５６倍となりラダー抵抗１４内を流
れる電流は変化しない。そうすると、それぞれの抵抗Ｒ
での電圧降下は常に一定となる。しかし、抵抗Ｒ１と抵
抗Ｒ２とが変化するため各コンパレータそれぞれの一方
の入力端子に与えられる変換基準電圧はペデスタルレベ
ル電圧Ｖｐだけシフトされることとなる。したがって、
エンコーダ１６は、これら２５５個のコンパレータから
の比較結果からアナログ映像信号をペデスタル電圧の変
化に追随して８ビットのデジタル映像信号に変換するこ
とができる。

【００３５】以上のように第２の発明の第２のの実施例
に係る映像信号変換装置によれば、入力アナログ映像信
号のペデスタルレベル電圧を第４の制御部１３に加え、
第４の制御部１３からの制御信号によって抵抗ラダー１
４の抵抗値を制御することによって変換基準電圧をペデ
スタルレベル電圧に応じてシフトさせるため、第２のＡ
／Ｄ変換器１２の前段に特にクランプ回路を必要とせず
に常に正確なＡ／Ｄ変換が行えるとともに追従性もよ
く、また回路規模が大幅に簡単化されコストも安い映像
信号変換装置を実現できる。

【００３６】次に第３の発明の第１の実施例について説
明する。

【００３７】図６は第３の発明の第１の実施例における
映像信号変換装置のブロック図を示すものである。図６
において、第１及び第２の発明と同様のものは同じ番号
を付し、以下説明を省略する。図６において、１はサン
プルホールド回路、１７は第１の制御部２２からの制御
信号により基準電圧を発生する第３の基準電源、１８は
第３の基準電源１７の出力とサンプルホールド回路１の
出力とを加算する第３の加算器、１９は第２の制御部２
２からの制御信号により基準電圧を発生する第４の基準
電源、２０は第４の基準電源１９の出力とサンプルホー
ルド回路１の出力とを加算する第４の加算器、２１は第
３の加算器１８の出力を上側基準電圧とし第４の加算器
２０の出力を下側基準電圧として入力アナログ映像信号
をデジタル信号に変換する第３のＡ／Ｄ変換器である。
また第３のＡ／Ｄ変換器２１はデジタル映像信号出力と
ともに入力されたアナログ映像信号が第３のＡ／Ｄ変換
の変化範囲をはずれた場合にはオーバーフロー信号また
はアンダーフロー信号も出力する。２２は第３のＡ／Ｄ
変換器２１からのオーバーフロー信号から第３の基準電
源１７の制御電圧を発生するとともに入力されたアナロ
グ映像信号が変化範囲を上回った量を示すオーバー信号
を出力する第１の制御部、２３は第３のＡ／Ｄ変換器２
１からのアンダーフロー信号から第４の基準電源１９の
制御電圧を発生するとともに入力されたアナログ映像信
号が変化範囲を下回った量を示すアンダー信号を出力す
る第２の制御部である。

【００３８】以上のように構成されたこの実施例の映像
信号変換装置において、以下その動作を説明する。サン
プルホールド回路１では第１の発明での実施例と同様に
常に最新のペデスタルレベル電圧を取り込み維持する。
第３の加算器１８ではサンプルホールド回路１の出力に
第３の基準電源１７の出力を加算する。当初第３の基準
電源１７はペデスタルレベル電圧と所定のＡ／Ｄ変換の
変換範囲最大電圧との差分電圧を出力している。また同
様に、第４の加算器２０ではサンプルホールド回路１の
出力に第４の基準電源１９の出力を加算するが、当初第
４の基準電源１９はペデスタルレベル電圧と所定のＡ／
Ｄ変換の変換範囲最小電圧との差分電圧を出力してい
る。このとき、第３のＡ／Ｄ変換器２１は第１の発明の
第１の実施例と同様にアナログ映像信号をデジタル映像
信号に変換し出力する。

【００３９】ここでもし、入力されたアナログ映像信号
が第３のＡ／Ｄ変換器２１の変換範囲を上回ったとす
る。このとき第３のＡ／Ｄ変換器２１のオーバーフロー
信号出力よりオーバーフロー信号が出力される。このオ
ーバーフロー信号は第１の制御部２２に供給される。第
１の制御部２２ではこのオーバーフロー信号が入ると第
３の基準電源１７に出力電圧を上げるよう制御信号を送
る。この制御信号によって第３の基準電源１７の出力電
圧は上昇し、よってこの信号が加算される第３の加算器
１８の出力電圧も上昇する。この第３の加算器１８の出
力電圧は第３のＡ／Ｄ変換器２１の上側基準電圧端子に
供給されており、第３のＡ／Ｄ変換器２１の上側基準電
圧が上昇することとなる。第１の制御部２２では第３の
Ａ／Ｄ変換器２１のオーバーフロー信号が出力されてい
る限り、第３の基準電源１７の出力電圧を上昇させる。
これにより第３のＡ／Ｄ変換器２１の上側基準電圧は入
力されたアナログ映像信号を上回るまで上昇し続ける。
上側基準電圧がアナログ映像信号を上回るとオーバーフ
ロー信号は出力が止まり、第１の制御部２２の出力制御
信号も保持される。第１の制御部２２ではこの時の制御
信号より、アナログ映像信号が第３のＡ／Ｄ変換器２１
の変換範囲からどれだけ上回っていたかを出力する。

【００４０】次に入力されたアナログ映像信号が第３の
Ａ／Ｄ変換器２１の変換範囲を下回った場合には上回っ
た場合とは逆の動作を行う。つまり、この時は第３のＡ
／Ｄ変換器２１のアンダーフロー信号が出力され、第２
の制御部２３に供給される。第２の制御部２３ではアン
ダーフロー信号が供給されている間、第４の基準電源１
９の出力電圧を下降させ続ける。すると第４の加算器２
０ではサンプルホールド回路１の出力と第４の基準電源
１９の出力を加算しているため、第４の加算器２０の出
力も降下する。この出力の降下は第４の加算器２０の出
力が入力されたアナログ映像信号より小さくなり第３の
Ａ／Ｄ変換器２１のアンダーフロー信号が出力されなく
なるまで続く。アンダーフロー信号の出力が止まると第
２の制御部２３の出力制御信号も保持される。この時、
第２の制御部２３では保持された制御信号出力からどれ
だけ入力されたアナログ映像信号が第３のＡ／Ｄ変換器
２１の変換範囲を下回ったかを示すアンダー信号を出力
する。

【００４１】以上のようにこの実施例によれば入力され
たアナログ映像信号が第３のＡ／Ｄ変換器２１の変換範
囲を上回ってはずれた場合、または下回ってはずれた場
合、それぞれオーバーフロー信号またはアンダーフロー
信号が出力される。この時第３の基準電源１７または第
４の基準電源１９を変化させることにより、第３のＡ／
Ｄ変換器２１の基準電圧を変化させ、変化範囲をどれだ
け上回ったかまたは下回ったかを示すオーバー信号また
はアンダー信号を取り出すことができる。これにより回
路構成が簡単でコストも安く、１水平走査期間ごとにペ
デスタルレベルを合わせるため正確かつ高速なペデスタ
ルクランプ及びＡ／Ｄ変換動作とともに変化範囲をはず
れた場合でもその量が検出でき後段の信号処理に使用で
き、またエラー表示をできる映像信号変換装置を得るこ
とができる。また、入力されたアナログ映像信号のレベ
ルが第３のＡ／Ｄ変換器２１の変換範囲をはずれた場合
でも基準電圧が変換され、変換レベル内に収まるためＡ
／Ｄ変換が可能となり正常なデジタル映像信号が得ら
れ、後段での信号処理回路でも問題なく処理することが
できる。

【００４２】次に第４の発明の第１の実施例について説
明する。

【００４３】図７は第４の発明の第１の実施例における
映像信号変換装置のブロック図を示すものである。図７
において、第１、第２及び第３の発明と同様のものは同
じ番号を付し、以下説明を省略する。図７において、１
はサンプルホールド回路、２は第１の基準電源、３は第
２の基準電源、２４はサンプルホールド回路１と第３の
Ａ／Ｄ変換器２１のオーバーフロー信号またはアンダー
フロー信号より第３のＡ／Ｄ変換器２１の内部素子制御
信号を作成する第３の制御部、２１は第１の基準電源２
の出力及び第２の基準電源３の出力をそれぞれ上側基準
電圧または下側基準電圧とし、入力されたアナログ映像
信号をデジタル信号に変換するとともに入力されたアナ
ログ映像信号が第３のＡ／Ｄ変換の変化範囲をはずれた
場合にはオーバーフロー信号またはアンダーフロー信号
も出力する第３のＡ／Ｄ変換器である。

【００４４】以上のように構成された第４の発明の第１
の実施例の映像信号変換装置において、以下その動作を
説明する。サンプルホールド回路１では第１から第３の
発明での実施例と同様に常に最新のペデスタルレベル電
圧を取り込み維持する。このペデスタルレベル電圧は第
３の制御部２４に供給される。

【００４５】ここで今、入力されたアナログ映像信号が
第３のＡ／Ｄ変換器２１の変換範囲内であったとする。
この時、第３のＡ／Ｄ変換器２１からはオーバーフロー
信号もアンダーフロー信号も共に出力されることはな
い。すると第３の制御部２４ではサンプルホールド回路
１からのペデスタルレベル電圧のみから内部素子制御信
号を作成する。この内部素子制御信号によって第３のＡ
／Ｄ変換器２１の内部の変換基準電圧をシフトし、デジ
タル信号に変換するためクランプ回路等がなくても小規
模な回路構成で高速に正確なデジタル映像信号が得られ
る。この場合の変換過程は第２の発明の第１の実施例と
同様であるため、以下説明を省略する。

【００４６】一方、第２の発明の第１の実施例と大きく
違うのは入力されたアナログ映像信号が第３のＡ／Ｄ変
換器２１の変換範囲外へはずれた場合である。今ここで
アナログ映像信号が第３のＡ／Ｄ変換器２１の変換範囲
を上回った場合を考える。この時、第３のＡ／Ｄ変換器
２１からはオーバーフロー信号が出力され、第３の制御
部２４へ供給される。第３の制御部２４ではサンプルホ
ールド回路１からのペデスタルレベル電圧によって第３
のＡ／Ｄ変換器２１の内部素子を制御するとともに、オ
ーバーフロー信号によってもオーバーフロー信号が無く
なるまで第３のＡ／Ｄ変換器２１の内部素子を制御す
る。第３の制御部２４ではこの時の制御信号よりアナロ
グ映像信号がどれだけ第３のＡ／Ｄ変換器２１の変換範
囲を上回っていたかを検出し、オーバー信号を出力す
る。このオーバー信号は映像信号処理回路のＣＰＵに送
られ、上回った量とともにエラー表示を行う。（図示せ
ず）また反対に、アナログ映像信号が第３のＡ／Ｄ変換
器２１の変換範囲を下回った場合は、第３のＡ／Ｄ変換
器２１からアンダーフロー信号が出力され、第３の制御
部２４へ供給される。第３の制御部２４ではサンプルホ
ールド回路１からのペデスタルレベル電圧によって第３
のＡ／Ｄ変換器２１の内部素子を制御するとともに、ア
ンダーフロー信号によってもアンダーフロー信号が無く
なるまで第３のＡ／Ｄ変換器２１の内部素子を制御す
る。第３の制御部２４ではこの時の制御信号よりアナロ
グ映像信号がどれだけ第３のＡ／Ｄ変換器２１の変換範
囲を下回っていたかを検出し、アンダー信号を出力す
る。このアンダー信号は映像信号処理回路のＣＰＵに送
られ、下回った量とともにエラー表示を行う。（図示せ
ず）以上のようにこの実施例によれば入力されたアナロ
グ映像信号が第３のＡ／Ｄ変換器２１の変換範囲を上回
るまたは下回ってはずれた場合、それぞれオーバーフロ
ー信号またはアンダーフロー信号が出力される。この時
これらの信号とサンプルホールド回路１からのペデスタ
ルレベル電圧は第３の制御部２４に供給され、第３の制
御部２４では第３のＡ／Ｄ変換器２１の内部素子を制御
することにより、第３の第３のＡ／Ｄ変換器２１の内部
の変換電圧を変化させ、変化範囲をどれだけ上回ったか
または下回ったかを示すオーバー信号またはアンダー信
号を取り出すことができる。これにより回路構成が簡単
でコストも安く、１水平走査期間ごとにペデスタルレベ
ルを合わせるため正確かつ高速なペデスタルクランプ及
びＡ／Ｄ変換動作とともに変化範囲をはずれた場合でも
その量が検出でき後段の信号処理に使用できるとともに
エラー状態を表示できる映像信号変換装置を得ることが
できる。また、入力されたアナログ映像信号のレベルが
第３のＡ／Ｄ変換器２１の変換範囲をはずれた場合でも
基準電圧が変換され、変換レベル内に収まるためＡ／Ｄ
変換が可能となり正常なデジタル映像信号が得られ、後
段での信号処理回路でも問題なく処理することができ
る。

【００４７】次に第５の発明の第１の実施例について説
明する。

【００４８】図８は第５の発明の第１の実施例における
映像信号変換装置のブロック図を示すものである。図８
において、第１から第４の発明と同様のものは同じ番号
を付し、以下説明を省略する。図８において１はサンプ
ルホールド回路、２５は入力されたアナログ映像信号を
デジタル信号に変換する第４のＡ／Ｄ変換器、２６はサ
ンプルホールド回路１の出力信号をデジタル信号に変換
する第５のＡ／Ｄ変換器であり、２７は第４のＡ／Ｄ変
換器２５の出力信号を第５のＡ／Ｄ変換器２６の出力信
号だけレベルをシフトし、デジタル映像信号を作成する
レベルシフト部である。

【００４９】以上のように構成された第５の発明の第１
の実施例の映像信号変換装置において、以下その動作を
説明する。サンプルホールド回路１では第１から第４の
発明での実施例と同様に常に最新のペデスタルレベル電
圧を取り込み維持する。このペデスタルレベル電圧は第
５のＡ／Ｄ変換器２６に供給され、ここでデジタル信号
に変換される。また、第４のＡ／Ｄ変換器２５にはアナ
ログ映像信号が供給され、ここでデジタル信号に変換さ
れる。レベルシフト部２７では第４のＡ／Ｄ変換器２５
の出力信号と第５のＡ／Ｄ変換器２６との出力信号が供
給される。ここでは第４のＡ／Ｄ変換器２５の出力信号
を第５のＡ／Ｄ変換器２６の出力信号だけレベルをシフ
トする。すると入力されたアナログ映像信号をペデスタ
ルレベル電圧分だけ、デジタル的にレベルをシフトした
ことと等価な処理となり、クランプ回路などを設けなく
ても入力されたアナログ映像信号は小規模な回路で高速
に正確なデジタル映像信号に変換される。ここで第５の
Ａ／Ｄ変換器２６はクランプパルスの繰り返し周波数に
応答できる程度の低速な回路素子でもよい。

【００５０】以上のように第５の発明の第１の実施例に
よれば入力されたアナログ映像信号は第４のＡ／Ｄ変換
器２５で、またサンプルホールド回路１の出力であるペ
デスタルレベル電圧は第５のＡ／Ｄ変換器２６でそれぞ
れデジタル信号に変換されレベルシフト部２７でデジタ
ル的に、入力されたアナログ映像信号からペデスタルレ
ベル電圧分だけレベルをシフトすることにより、回路構
成が簡単でコストも安く、１水平走査期間ごとにペデス
タルレベルを合わせるため正確かつ高速なペデスタルク
ランプ及びＡ／Ｄ変換をすることができる映像信号変換
装置を得ることができる。

【００５１】図９は第５の発明の第２の実施例における
映像信号変換装置のより詳細な回路図を示すものであ
る。図９において第１から第４の発明及び本発明の図８
と同様なものは同じ番号を付し、以下その説明を省略す
る。７はサンプルスイッチ、８はホールドコンデンサ、
９はバッファであり、サンプルホールド回路１はこれら
サンプルスイッチ７、ホールドコンデンサ８、バッファ
９より構成されている。２６はサンプルホールド回路１
の出力をデジタル信号に変換する第５のＡ／Ｄ変換器、
２５は入力されたアナログ映像信号をデジタル信号に変
換する第４のＡ／Ｄ変換器、２９は第５のＡ／Ｄ変換器
２６の出力信号から映像信号の種類ごとに決定される基
準レベル信号を減算する第２のデジタル加算器、２８は
第４のＡ／Ｄ変換器２５の出力信号から第２のデジタル
加算器２９の出力信号を減算しデジタル映像信号を出力
する第１のデジタル加算器である。レベルシフト部２７
はこれら第１のデジタル加算器２８と第２のデジタル加
算器２９とより構成されている。

【００５２】以上のように構成された第５の発明の第２
の実施例の映像信号変換装置において、以下その動作を
図１０を用いながら説明する。図１０は第５の発明の第
２の実施例における動作波形図であり、（ａ）はクラン
プ信号、（ｂ）は入力されるアナログ映像信号、（ｃ）
はバッファ９の出力、（ｄ）は１６進数コードで示した
第４のＡ／Ｄ変換器２５のデジタル出力信号、（ｅ）は
１６進数コードで示した第５のＡ／Ｄ変換器２６のデジ
タル出力信号、（ｆ）は１６進数コードで示した第１の
デジタル加算器２９の出力信号である。

【００５３】サンプルホールド回路１では第１の発明の
第２の実施例と同様にクランプ信号によってサンプルス
イッチ７が開閉し、バッファ９から常に最新のペデスタ
ルレベル電圧を出力する。この様子を図１０の（ａ）か
ら（ｃ）に示す。今ここで第４のＡ／Ｄ変換器２５には
同図（ｂ）のようなアナログ映像信号が入力され、デジ
タル信号に変換された８ビットの結果を１６進数で表し
た場合、同図（ｄ）のようになるとする。また、バッフ
ァ９の出力信号が同図（ｃ）のようになり、これを第５
のＡ／Ｄ変換器２６でデジタル信号に変換した８ビット
の結果を１６進数で表すと同図（ｅ）のようになったと
する。一つ目のクランプ信号ａ１がサンプルスイッチ７
に供給された時、第４のＡ／Ｄ変換器２５の出力が１６
進数表記でＡ８Ｆ（最後のＦは１６進数であることを示
す。以下同じ。）であり、第５のＡ／Ｄ変換器２６の出
力が１３Ｆであったとする。また、簡単のため、第２の
デジタル加算器２９に与えられるアナログ映像信号での
基準レベル信号は００Ｆであったとする。この時、第２
のデジタル加算器２９の出力信号は第５のＡ／Ｄ変換器
２６の出力１３Ｆから基準レベル信号００Ｆを減算した
１３Ｆが出力される。同様に次のクランプ信号ａ２が入
力されたとき第２のデジタル加算器２９の出力は０５Ｆ
となる。また、１つ目のクランプ信号ａ１が入力された
とき第４のＡ／Ｄ変換器２５の出力信号がＡ８Ｆであ
り、２つ目のクランプ信号ａ２が入力されたときは９Ａ
Ｆであったとする。第４のＡ／Ｄ変換器２５の出力と第
２のデジタル加算器の出力は第１のデジタル加算器２８
に供給され演算される。この結果、第１のデジタル加算
器２８の出力信号は１つ目のクランプ信号ａ１が来た時
も、次の２つ目のクランプ信号ａ２が来たときも９５Ｆ
を出力する。これは入力されたアナログ映像信号自体の
レベルは変わっていないが、ＤＣレベルが変動したた
め、アナログ映像信号が変動したように見えていたため
で、デジタル信号に変換されたペデスタルレベル電圧を
デジタル的に減算してレベルシフトする事により、入力
アナログ映像信号をＡ／Ｄ変換し、デジタル映像信号と
して出力する。

【００５４】以上のように第５の発明の第２の実施例に
よれば、第４のＡ／Ｄ変換器２５では入力アナログ映像
信号をデジタル信号に変換し、第５のＡ／Ｄ変換器２６
ではペデスタルレベル電圧をデジタル信号に変換する。
これらのデジタル信号は第２のデジタル加算器２９及び
第１のデジタル加算器で演算してデジタル映像信号を求
めることにより、特にクランプ回路を必要とせずに高速
で常に正確なＡ／Ｄ変換が行えるとともに追従性もよ
く、また回路規模が大幅に簡単化されコストも安い映像
信号変換装置を実現できる。

【００５５】なお、第１及び第３の発明の実施例におい
てＡ／Ｄ変換器の基準電圧として上側と下側の２種の基
準電源を使用したが、上側基準電圧と下側基準電圧の差
を出力する１つの基準電源に置き換え、この基準電源を
サンプルホールド回路１の出力によってレベルシフトし
てもよい。

【００５６】なお、第２の発明の第２の実施例において
第２のＡ／Ｄ変換器１２の内部回路として８ビットフラ
ッシュ型のＡ／Ｄ変換器を示したが他のＡ／Ｄ変換器で
あっても内部素子を制御できるＡ／Ｄ変換器であればよ
いことはいうまでもない。

【００５７】なお、第１から第５までの発明の内複数を
組み合わせてもよい。

【００５８】

【発明の効果】以上説明したように、第１、第２及び第
５の発明によれば、Ａ／Ｄ変換器の前に特にクランプ回
路を必要とせずに常に正確なＡ／Ｄ変換が行えるととも
に追従性もよく、また回路規模が大幅に簡単化されコス
トも安い映像信号変換装置を実現できる。

【００５９】また、第３及び第４の発明によれば、Ａ／
Ｄ変換器の前に特にクランプ回路を必要とせずに常に正
確なＡ／Ｄ変換が行えるとともに追従性もよく、また回
路規模が大幅に簡単化されコストも安い映像信号変換装
置を実現できる。その上、入力されたアナログ映像信号
がＡ／Ｄ変換器の変換範囲をはずれた場合でもどれだけ
はずれたかも出力できる。

【図面の簡単な説明】

【図１】第１の発明の第１の実施例における映像信号変
換装置のブロック図である。

【図２】第１の発明の第２の実施例における映像信号変
換装置の回路図である。

【図３】同実施例の動作波形図である。

【図４】第２の発明の第１の実施例における映像信号変
換装置のブロック図である。

【図５】第２の発明の第２の実施例における映像信号変
換装置の回路図である。

【図６】第３の発明の実施例における映像信号変換装置
のブロック図である。

【図７】第４の発明の実施例における映像信号変換装置
のブロック図である。

【図８】第５の発明の第１の実施例における映像信号変
換装置のブロック図である。

【図９】第５の発明の第２の実施例における映像信号変
換装置の回路図である。

【図１０】同実施例の動作波形図である。

【図１１】従来の映像信号変換装置の回路図である。

【符号の説明】

１ サンプルホールド回路 ２ 第１の基準電源 ３ 第１の加算器 ４ 第２の基準電源 ５ 第２の加算器 ６ 第１のＡ／Ｄ変換器 ７ サンプリングスイッチ ８ ホールドコンデンサ ９ バッファ １０ 第１の演算増幅器 １１ 第２の演算増幅器 １２ 第２のＡ／Ｄ変換器 １３ 第４の制御部 １４ ラダー抵抗 １５ コンパレータ群 １６ エンコーダ １７ 第３の基準電源 １８ 第３の加算器 １９ 第４の基準電源 ２０ 第４の加算器 ２１ 第３のＡ／Ｄ変換器 ２２ 第１の制御部 ２３ 第２の制御部 ２４ 第３の制御部 ２５ 第４のＡ／Ｄ変換器 ２６ 第５のＡ／Ｄ変換器 ２７ レベルシフト部 ２８ 第１のデジタル加算器 ２９ 第２のデジタル加算器 １０１ 入力端子 １０２ 差動増幅器 １０３ Ａ／Ｄ変換器 １０４ 出力端子 １０５ レベルデコーダ １０６ 計数器 １０７ Ｄ／Ａ変換器 １０８ ＬＰＦ

Claims (9)

【特許請求の範囲】
1. 【請求項１】アナログ映像信号のペデスタルレベルを取
   り込み維持するサンプルホールド回路と、第１の基準電
   源と、前記サンプルホールド回路の出力と前記第１の基
   準電源の出力とを加算する第１の加算器と、第２の基準
   電源と、前記サンプルホールド回路の出力と前記第２の
   基準電源の出力とを加算する第２の加算器と、前記第１
   の加算器及び前記第２の加算器の出力を基準電圧として
   用いて前記アナログ映像信号をデジタル映像信号に変換
   する第１のＡ／Ｄ変換器とを備えたことを特徴とする映
   像信号変換装置。
2. 【請求項２】前記第１の基準電源が、デジタル映像信号
   規格のペデスタルレベル電圧と前記第１のＡ／Ｄ変換器
   の変換範囲最大電圧との差分電圧を出力し、前記第２の
   基準電源はデジタル映像信号規格のペデスタルレベル電
   圧と前記第１のＡ／Ｄ変換器の変換範囲最小電圧との差
   分電圧を出力することを特徴とする請求項１記載の映像
   信号変換装置。
3. 【請求項３】アナログ映像信号のペデスタルレベルを取
   り込み維持するサンプルホールド回路と、第１の基準電
   源と、第２の基準電源と、前記第１の基準電源及び前記
   第２の基準電源の出力を基準電圧とし前記サンプルホー
   ルド回路の出力信号により内部素子を制御され前記アナ
   ログ映像信号をデジタル映像信号に変換する第２のＡ／
   Ｄ変換器とを備えたことを特徴とする映像信号変換装
   置。
4. 【請求項４】前記第２のＡ／Ｄ変換器が、前記サンプル
   ホールド回路の出力分だけ内部変換基準電圧をシフトす
   ることを特徴とする請求項３記載の映像信号変換装置。
5. 【請求項５】前記第２のＡ／Ｄ変換器が、前記サンプル
   ホールド回路の出力信号に応じて制御信号を出力する第
   ４の制御部と、複数の抵抗が直列に接続されてなりかつ
   一端側が前記第１の基準電源に、また他端側が前記第２
   の基準電源に接続されているとともに、総和の抵抗値が
   一定となる範囲で両端側それぞれの抵抗の抵抗値が前記
   制御信号で制御されるラダー抵抗と、それぞれの一方の
   入力端子が前記各抵抗の接続部のそれぞれに接続され、
   それぞれの他方の入力端子に共通にアナログ映像信号が
   供給される複数のコンパレータと、前記コンパレータそ
   れぞれの出力からデジタル映像信号を作成出力するエン
   コーダとを備えたことを特徴とする請求項４記載の映像
   信号変換装置。
6. 【請求項６】アナログ映像信号のペデスタルレベルを取
   り込み維持するサンプルホールド回路と、第１の制御部
   からの制御信号によって制御される第３の基準電源と、
   前記サンプルホールド回路の出力と前記第３の基準電源
   の出力を加算する第３の加算器と、第２の制御部からの
   制御信号によって制御される第４の基準電源と、前記サ
   ンプルホールド回路の出力と前記第４の基準電源の出力
   とを加算する第４の加算器と、前記第３の加算器の出力
   を上側基準電圧とし前記第４の加算器の出力を下側基準
   電圧としオーバーフロ−信号とアンダーフロー信号とを
   出力し前記アナログ映像信号をデジタル信号に変換する
   第３のＡ／Ｄ変換器と、前記第３のＡ／Ｄ変換器のオー
   バーフロー信号から第３の基準電源の制御信号を作成す
   るとともにオーバー信号を作成する前記第１の制御部
   と、前記第３のＡ／Ｄ変換器のアンダーフロー信号から
   第４の基準電源の制御信号を作成するとともにアンダー
   信号を作成する前記第２の制御部とを備えたことを特徴
   とする映像信号変換装置。
7. 【請求項７】アナログ映像信号のペデスタルレベルを取
   り込み維持するサンプルホールド回路と、前記サンプル
   ホールド回路の出力と第３のＡ／Ｄ変換器のオーバーフ
   ロー信号及びアンダーフロー信号より前記第３のＡ／Ｄ
   変換器の内部素子制御信号及びオーバー信号及びアンダ
   ー信号を作成する第３の制御部と、第１の基準電源と、
   第２の基準電源と、前記第１の基準電源の出力を上側基
   準電圧とし前記第２の基準電源の出力を下側基準電圧と
   し前記オーバーフロ−信号と前記アンダーフロー信号と
   を出力し前記第３の制御部からの内部素子制御信号から
   前記アナログ映像信号をデジタル信号に変換する前記第
   ３のＡ／Ｄ変換器とを備えたことを特徴とする映像信号
   変換装置。
8. 【請求項８】アナログ映像信号のペデスタルレベルを取
   り込み維持するサンプルホールド回路と、前記サンプル
   ホールド回路の出力をデジタル信号に変換する第５のＡ
   ／Ｄ変換器と、前記アナログ映像信号をＡ／Ｄ変換する
   第４のＡ／Ｄ変換器と、前記第３の変換器の出力から前
   記第５のＡ／Ｄ変換器の出力だけレベルシフトしデジタ
   ル映像信号を出力するレベルシフト部とを備えたことを
   特徴とする映像信号変換装置。
9. 【請求項９】前記レベルシフト部が、前記第５のＡ／Ｄ
   変換器の出力と基準レベル信号との差を求める第２のデ
   ジタル加算器と、前記第４のＡ／Ｄ変換器の出力と第２
   のデジタル加算器との差を求めデジタル映像信号を出力
   することを特徴とする請求項８記載の映像信号変換装
   置。