JPH08331114A - Correlation peak judging circuit - Google Patents
Correlation peak judging circuitInfo
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- JPH08331114A JPH08331114A JP7158427A JP15842795A JPH08331114A JP H08331114 A JPH08331114 A JP H08331114A JP 7158427 A JP7158427 A JP 7158427A JP 15842795 A JP15842795 A JP 15842795A JP H08331114 A JPH08331114 A JP H08331114A
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本願発明は、同期ワード部および
これに続くデータ部からなるフレームで構成されて送信
される送信信号を受信する受信機のフレーム同期動作に
おいて、同期ワードを検出するのに用いられる相関ピー
ク判定回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is for detecting a sync word in a frame sync operation of a receiver which receives a transmission signal which is transmitted by being composed of a frame consisting of a sync word part and a data part following the sync word part. The present invention relates to a correlation peak determining circuit used.
【０００２】[0002]
【従来の技術】フレーム同期の目的は、受信信号列に含
まれる同期ワードを検出してフレームの先頭部が送られ
てくるタイミングを推測し、受信部の動作タイミングを
これに同期させることにある。フレーム同期を実現する
場合、先ず受信信号列と予じめ受信機側に記憶されてい
る同期ワード（受信信号列に含まれている同期ワードと
同じものとなっている）との相関を求める。この際の相
関値では、図６の（ａ）に示すように、同期ワードが送
られてくるタイミングの直後に、相関ピークが現れる。
従って相関値が予じめ定められているしきい値を超えた
ときに、そのタイミングを同期ワードが送られてきた直
後とみなすことでフレーム同期を実現できる。2. Description of the Related Art The purpose of frame synchronization is to detect a synchronization word contained in a received signal sequence, estimate the timing at which the beginning of a frame is sent, and synchronize the operation timing of the reception unit with this. . When realizing frame synchronization, first, the correlation between the received signal sequence and the synchronization word stored in the predictive receiver side (which is the same as the synchronization word included in the reception signal sequence) is first obtained. In the correlation value at this time, as shown in FIG. 6A, a correlation peak appears immediately after the timing at which the synchronization word is sent.
Therefore, when the correlation value exceeds the predetermined threshold value, the frame synchronization can be realized by regarding the timing immediately after the synchronization word is sent.
【０００３】図６の（ｂ）は、従来の相関ピーク判定回
路の回路構成を示すものである。相関器２０は、受信信
号列を取込み、これと予じめ記憶している同期ワードと
の間の相関値を求めて、これを、順次、相関値メモリ２
２に出力する。相関値メモリ２２は、与えられた相関値
を、順次、サーキュラカウンタ２１のカウント値をアド
レスとする記憶部に記憶していく。そして、この相関値
メモリ２２に１フレーム分の相関値が記憶された後、最
大値検出器２３は、上記相関値メモリ２２に記憶されて
いる相関値の中から最大の相関値を検出し、この最大の
相関値が所定のしきい値を超えているときは、その最大
の相関値が記憶されている記憶部のアドレス値をレジス
タ２４にセットし、他方、上記最大の相関値が上記所定
のしきい値を超えていないときは、サーキュラカウンタ
２１が計数し得ない値をレジスタ２４にセットする。ま
た、比較器２５は、上記レジスタ２４のセット値と上記
サーキュラカウンタ２１の計数値とを比較し、一致した
時点に相関ピーク検出信号を一定時間だけ送出する。な
お、この相関ピーク検出信号は、図示しない他の回路に
与えられるが、この回路は、この相関ピーク検出信号の
立上がり時点よりも一定時間（同期ワード部の送信に要
する時間）だけ先行する時点をもってフレームの先頭部
が送られてくるタイミングと推定し、このタイミングに
よりフレーム同期動作が行なわれることになる。FIG. 6B shows a circuit configuration of a conventional correlation peak determining circuit. The correlator 20 takes in the received signal sequence, obtains a correlation value between the received signal sequence and the previously stored synchronization word, and sequentially obtains the correlation value.
Output to 2. The correlation value memory 22 sequentially stores the given correlation values in the storage unit whose address is the count value of the circular counter 21. Then, after the correlation value for one frame is stored in the correlation value memory 22, the maximum value detector 23 detects the maximum correlation value from the correlation values stored in the correlation value memory 22, When the maximum correlation value exceeds the predetermined threshold value, the address value of the storage unit storing the maximum correlation value is set in the register 24, while the maximum correlation value is set to the predetermined value. When the threshold value is not exceeded, the value which the circular counter 21 cannot count is set in the register 24. Further, the comparator 25 compares the set value of the register 24 with the count value of the circular counter 21, and outputs a correlation peak detection signal for a fixed time when they match. This correlation peak detection signal is supplied to another circuit (not shown), but this circuit has a time point which precedes the rising time point of this correlation peak detection signal by a fixed time (time required for transmission of the synchronization word portion). It is estimated that the head of the frame is sent, and the frame synchronization operation is performed at this timing.
【０００４】上記のような従来の相関ピーク判定回路で
は、相関ピークを検出したタイミングから１フレーム分
の時間だけ遅れて相関ピーク検出信号が出力されるが、
図６の（Ｃ）に示すように、相関ピークの変動（フェー
ジング、雑音等により変動が発生する）にかかわらず、
常に相関ピークの最大点で相関ピーク検出信号が出力さ
れるので誤同期等を引起さないという極めて優れた特性
を持っている。In the conventional correlation peak determination circuit as described above, the correlation peak detection signal is output with a delay of one frame from the timing at which the correlation peak is detected.
As shown in (C) of FIG. 6, regardless of the fluctuation of the correlation peak (the fluctuation occurs due to fading, noise, etc.),
Since the correlation peak detection signal is always output at the maximum point of the correlation peak, it has an extremely excellent characteristic of not causing erroneous synchronization.
【０００５】[0005]
【発明が解決しようとする課題】ところで、上記のよう
な従来の相関ピーク判定回路は、１フレーム分の相関値
を記憶する相関値メモリ２２を必須の回路部としている
が、この相関値メモリ２２は、比較的大容量のものとな
る。そしてこの相関値メモリ２２が大容量のものになる
ために、結局、この相関値ピーク判定回路の回路規模が
大きくなるという問題がある。By the way, in the conventional correlation peak determination circuit as described above, the correlation value memory 22 for storing the correlation value for one frame is an essential circuit portion. Has a relatively large capacity. Then, since the correlation value memory 22 has a large capacity, there is a problem that the circuit scale of the correlation value peak determining circuit eventually becomes large.
【０００６】本願発明は、上述の如き事情に鑑みてなさ
れたものであり、回路規模が大きくならず簡易に構成で
きる相関ピーク判定回路の提供を目的とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a correlation peak determination circuit which can be simply constructed without increasing the circuit scale.
【０００７】[0007]
【課題を解決するための手段】請求項１の発明では、同
期ワード部およびこれに続くデータ部からなるフレーム
で構成されて送信される送信信号を受信する受信機に設
けられて上記同期ワード部の同期ワードを検出するのに
用いられる相関値ピーク判定回路を以下のように構成し
た。すなわち、上記送信信号を受信して得られた受信信
号列を入力し、上記同期ワードを構成する各シンボルに
与えられた時間の自然数分の１のサンプリング周期で、
上記受信信号列と上記同期ワードに等しい同期ワードで
予め受信機側に記憶しているものとの相関から相関値を
求めて、この相関値を出力する相関器と、上記相関器よ
りの相関値を入力し、上記サンプリング周期の時間だけ
遅延させて送出する遅延器と、上記相関器よりの相関値
を入力し、この相関値と予め定められているしきい値と
の大小を比較し、比較結果に応じた出力信号を送出する
第１の比較器と、上記相関器よりの相関値と上記遅延器
よりの相関値とを入力し、両者の大小を比較し、比較結
果に応じた出力信号を送出する第２の比較器と、第１の
比較器よりの出力信号と第２の比較器よりの出力信号と
を入力して、これらに基づいて、上記受信信号列と上記
予め記憶している同期ワードとの間の相関値がピーク値
になった場合に、その旨を検出して検出信号を出力する
相関ピーク検出信号発生回路とを備える構成とした。According to a first aspect of the present invention, the sync word section is provided in a receiver for receiving a transmission signal composed of a frame including a sync word section and a data section following the sync word section. The correlation value peak determination circuit used to detect the synchronization word of is configured as follows. That is, the received signal sequence obtained by receiving the transmission signal is input, and at a sampling cycle of a natural fraction of the time given to each symbol forming the synchronization word,
The correlation value is obtained from the correlation between the received signal sequence and the one stored in advance on the receiver side with a synchronization word equal to the synchronization word, and a correlator that outputs this correlation value, and a correlation value from the correlator Input, input the correlation value from the correlator and the delay device that delays and outputs by the sampling period time, and compares the correlation value with a predetermined threshold value and compares A first comparator that outputs an output signal according to the result, a correlation value from the correlator and a correlation value from the delay device are input, the magnitudes of the two are compared, and the output signal according to the comparison result. Is input, and the output signal from the first comparator and the output signal from the second comparator are input, and based on these, the reception signal sequence and the pre-stored signal are stored. When the correlation value with the existing sync word reaches the peak value, It was constructed and a correlation peak detection signal generation circuit for outputting a detection signal upon detection of the fact.
【０００８】請求項２の発明では、請求項１の発明にお
ける第１の比較器、第２の比較器および相関ピーク検出
信号発生回路をそれぞれ以下のようなものにした。すな
わち、第１の比較器は、上記相関器よりの相関値と予め
定められているしきい値との大小を比較し、相関値の方
が大きいときにハイレベルの出力信号を送出する回路と
し、第２の比較器は、上記相関器よりの相関値と上記遅
延器よりの相関値とを入力し、両者の大小を比較し、遅
延器よりの相関値の方が大きいときにハイレベルの出力
信号を送出する回路とし、相関ピーク検出信号発生回路
は、第１の比較器よりの出力信号と第２の比較器よりの
出力信号とを入力して、両者の論理積を出力する論理積
回路とした。In the invention of claim 2, the first comparator, the second comparator and the correlation peak detection signal generating circuit in the invention of claim 1 are as follows. That is, the first comparator is a circuit that compares the correlation value from the correlator with a predetermined threshold value and sends a high level output signal when the correlation value is larger. The second comparator inputs the correlation value from the correlator and the correlation value from the delay device, compares the magnitudes of the two, and when the correlation value from the delay device is larger, the high level A circuit for transmitting an output signal, and the correlation peak detection signal generation circuit inputs a signal output from the first comparator and a signal output from the second comparator, and outputs a logical product of the two. It was a circuit.
【０００９】[0009]
【実施例】以下、図面に示す一実施例に基づいて本願発
明を具体的に説明する。図１は、本実施例の回路構成を
示すものである。同図において、相関器１は、受信信号
列を取込み、これと予じめこの受信機に記憶されている
同期ワード（受信信号列に含まれている同期ワードと等
しいものになっている）との間で相関値を、同期ワード
を構成する各シンボルの送信にかかる時間の自然数分の
１のサンプリング周期で得て、この相関値を遅延回路
２、比較器３および比較器４に送出する回路である。遅
延器２は、上記の与えられた相関値へ上記サンプリング
周期に等しい時間の遅延を与えて送出する回路部であ
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below with reference to an embodiment shown in the drawings. FIG. 1 shows the circuit configuration of this embodiment. In the figure, the correlator 1 takes in the received signal sequence, and predicts that this is the synchronization word stored in this receiver (which is the same as the synchronization word contained in the received signal sequence). A circuit for obtaining a correlation value between the delay circuits 2, the comparator 3, and the comparator 4 at a sampling period which is a natural fraction of the time required to transmit each symbol forming the synchronization word. Is. The delay device 2 is a circuit unit that gives a delay of a time equal to the sampling period to the given correlation value and sends it.
【００１０】比較器３は、与えられた上記相関値を予じ
め設定されているしきい値と比較し、相関値の方が大き
いときにハイレベルの出力信号を送出する回路である。
また比較器４は、上記相関器１よりの相関値と上記遅延
器２で１サンプリング周期だけの遅延が与えられている
相関値とを取込み、両者の大小を比較し、後者が大きい
ときに（すなわち相関器１から、順次、送出される相関
が減少傾向にあるきに）、ハイレベルの出力信号を送出
する回路である。The comparator 3 is a circuit which compares the given correlation value with a preset threshold value and sends a high level output signal when the correlation value is larger.
Further, the comparator 4 takes in the correlation value from the correlator 1 and the correlation value delayed by one sampling period by the delay device 2, compares the two values, and when the latter is large ( That is, it is a circuit for transmitting a high-level output signal when the correlation sequentially transmitted from the correlator 1 tends to decrease).
【００１１】論理積回路５は、比較器３と比較器４との
出力信号を入力し、両出力信号の論理積を相関ピーク検
出信号として出力する回路部である。The logical product circuit 5 is a circuit portion which receives the output signals of the comparators 3 and 4 and outputs the logical product of both output signals as a correlation peak detection signal.
【００１２】次に以上のように構成された本実施例の動
作について説明する。図２は、本実施例の各回路部の出
力信号を示すタイムチャートであり、同図の（ａ）は、
相関器１が出力する相関値を示している（正確には、相
関器１は、同図に縦の点線で示されているサンプリング
タイミング毎に、その時点の相関値を間欠的に出力して
いる）。相関器１は、受信信号列と同期ワードとの相関
を求め、上記のようにして相関値を出力するが、比較器
３は、この相関値を入力し、この入力した相関値と所定
のしきい値（図２の（ａ）参照）を比較し、相関値の方
が大きいときに（すなわち相関値がピーク値に近い値に
なっているときに）、ハイレベルの出力信号を送出す
る。図２の（ｂ）は、この比較器３の出力信号を示すも
のである。Next, the operation of the present embodiment configured as above will be described. FIG. 2 is a time chart showing the output signal of each circuit portion of the present embodiment. (A) of FIG.
The correlation value output by the correlator 1 is shown (to be precise, the correlator 1 intermittently outputs the correlation value at that time for each sampling timing shown by the vertical dotted line in the figure). Exist). The correlator 1 obtains the correlation between the received signal sequence and the synchronization word and outputs the correlation value as described above. The comparator 3 inputs this correlation value and determines the predetermined correlation with this input correlation value. The threshold value (see (a) of FIG. 2) is compared, and when the correlation value is larger (that is, when the correlation value is close to the peak value), the high-level output signal is sent out. FIG. 2B shows the output signal of the comparator 3.
【００１３】また、上記相関器１よりの相関値は、遅延
器２にも与えられ、遅延器２は、与えられた相関値に、
相関器１のサンプリング周期に等しい時間（図２の縦の
点線の間隔に相当している）の遅延を与えられた上で比
較器４に送出する。そして比較器４は、比較器１よりサ
ンプリングタイミング毎に送られてくる上記相関値と、
遅延器２から送られてくる１回だけ前の（先行の）サン
プリングタイミングにおける相関値とを入力し、両者を
比較して後者の方が大きいときにハイベルとなる出力信
号を送出する。図２の（Ｃ）は、この比較器４の出力信
号を示すものである。この図２の（Ｃ）からも分かるよ
うに比較器４の出力信号は、上記相関値の時間変化が負
に変化した直後のサンプリングタイミングに立上がって
ハイレベルになり、上記時間変化が正に変化した直後の
サンプリングタイミングに立下がりローレベルとなる。Further, the correlation value from the correlator 1 is also given to the delay device 2, and the delay device 2 gives the given correlation value to
A delay equal to the sampling period of the correlator 1 (corresponding to the interval of the vertical dotted line in FIG. 2) is given and then sent to the comparator 4. Then, the comparator 4 compares the correlation value sent from the comparator 1 at each sampling timing,
The correlation value at the previous (preceding) sampling timing sent from the delay device 2 is input, and the two are compared, and an output signal which becomes a high bell when the latter is larger is sent out. FIG. 2C shows the output signal of the comparator 4. As can be seen from FIG. 2C, the output signal of the comparator 4 rises to the high level at the sampling timing immediately after the time change of the correlation value becomes negative, and becomes high level, and the time change becomes positive. It falls to the low level at the sampling timing immediately after the change.
【００１４】上記比較器３の出力信号と上記比較器４の
出力信号を入力する論理積回路５は、上記両出力信号の
論理積を得て、これを相関ピーク検出信号として送出す
るが、図２の（ｄ）は、この相関ピーク検出信号を示す
ものである。すなわちこの相関ピーク検出信号は、図３
に示すように、相関値が所定のしきい値以上で、かつ相
関値がピーク値となった後（相関値の時間変化が負に変
化した後）の最初サンプリングタイミングに立上がりハ
イレベルとなり、相関値が上記しきい値以下になった後
の最初のサンプリングタイミングに立下がりローレベル
となる。従ってこの相関ピーク検出信号は、サンプリン
グ周期を短くする程、相関値がピーク値となる時点に近
い時点でハイレベルとなる。これにより上記相関ピーク
検出信号が立上がったタイミングに相関値がピーク値に
達したことを検出できることになる。A logical product circuit 5 for inputting the output signal of the comparator 3 and the output signal of the comparator 4 obtains a logical product of both output signals and sends it as a correlation peak detection signal. 2 (d) shows the correlation peak detection signal. That is, this correlation peak detection signal is shown in FIG.
As shown in, the correlation value rises to the high level at the first sampling timing after the correlation value is greater than or equal to a predetermined threshold value and after the correlation value reaches the peak value (after the time change of the correlation value changes negatively), It falls to the low level at the first sampling timing after the value becomes equal to or less than the above threshold value. Therefore, the shorter the sampling period, the higher this correlation peak detection signal becomes at the high level at the time when the correlation value becomes closer to the peak value. This makes it possible to detect that the correlation value reaches the peak value at the timing when the correlation peak detection signal rises.
【００１５】次に本実施例に係る相関ピーク判定回路を
内蔵する相関ピーク検出回路を用いて、１６ＱＡＭ伝送
のフレーム同期動作を実測した場合の測定例を示す。図
４はこの実測に際しての測定系を示すものである。すな
わち、送信データ発生器１０で生成されたデータは、１
６ＱＡＭ変調部１１で１６点にマッピングされて変調さ
れる。そして変調された信号は、フェージングシミュレ
ータ１２を通り、合成器１３に与えられ、ここで雑音発
生器１４で生成された雑音と合成された上で、１６ＱＡ
Ｍ復調部１５で復調され、その後、誤り率測定器１７で
誤り率が測定される。１６ＱＡＭ復調部１５でのフレー
ム同期は、次の二通りの方法で行なわれる。第１の方法
は、１６ＱＡＭ変調部１１からのフレームタイミング信
号で強制的にフレーム同期をとる方法（以下、カンニン
グによる方法という）であり、第２の方法は、上記相関
ピーク判定回路１６で同期ワードを検出してフレーム同
期をとる方法すなわち本実施例を利用する方法（以下、
再生タイミングによる方法というが、この場合、同期ワ
ードを１６シンボルで構成し、前記サンプリング周期を
１シンボル当たりの時間の８分の１としている）であ
る。Next, an example of measurement when the frame synchronization operation of 16QAM transmission is actually measured using the correlation peak detection circuit having the correlation peak determination circuit according to this embodiment will be described. FIG. 4 shows a measurement system for this actual measurement. That is, the data generated by the transmission data generator 10 is 1
The 6QAM modulator 11 maps and modulates 16 points. Then, the modulated signal passes through the fading simulator 12 and is given to the combiner 13, where it is combined with the noise generated by the noise generator 14 and then the 16QA
The M demodulator 15 demodulates the signal, and then the error rate measuring device 17 measures the error rate. Frame synchronization in the 16QAM demodulator 15 is performed by the following two methods. The first method is a method for forcibly achieving frame synchronization with a frame timing signal from the 16QAM modulator 11 (hereinafter, referred to as a method based on cheating), and the second method is the correlation peak determination circuit 16 using a synchronization word. To detect the frame and to perform frame synchronization, that is, a method using the present embodiment (hereinafter,
In this case, the method based on the reproduction timing is that the sync word is composed of 16 symbols and the sampling period is ⅛ of the time per symbol).
【００１６】カンニングによる方法は、比較のための基
準性能を確認するのに用いられ、常に正しい同期位置で
フレーム同期が行なわれ、同期はずれによる特性劣化は
生じない。再生タイミングによる方法も、同期方式が適
切であれば、上記カンニングによる方法での特性と、
略、変わらない特性となるが、相関ピーク検出信号にジ
ッタ成分があると同期はずれを引起して特性劣化を招く
ことになる。図５は、上記測定系による誤り率特性を示
すものである。同図において、黒丸は、再生タイミング
による方法を用いレイリーフェージングをなしにした場
合の特性を示し、黒三角は再生タイミングによる方法を
用いレイリーフェージングをありにした場合（最大ドプ
ラー周波数を８０Ｈｚにしている）の特性を示し、白丸
はカンニングによる方法を用いレイリーフェージングを
なしにした場合の特性を示し、白三角はカンニングによ
る方法を用いレイリーフェージングをありにした場合
（最大ドプラー周波数を８０Ｈｚにしている）の特性を
示している。同図より本実施例を内蔵する相関ピーク検
出回路１６からの再生タイミング信号を利用した上記再
生タイミングによる方法は、劣化があっても、それは
０．５ｄＢ以内となっており、十分に実用的効果を備え
ていることが分かる。The method by cheating is used to confirm the reference performance for comparison, frame synchronization is always performed at the correct synchronization position, and characteristic deterioration due to loss of synchronization does not occur. As for the playback timing method, if the synchronization method is appropriate,
The characteristics are almost unchanged, but if there is a jitter component in the correlation peak detection signal, the synchronization is lost and the characteristics are deteriorated. FIG. 5 shows the error rate characteristic of the above measurement system. In the figure, the black circles show the characteristics when the Rayleigh fading is used without the reproduction timing method, and the black triangles are the Rayleigh fading with the reproduction timing method (the maximum Doppler frequency is 80 Hz. ), The white circles show the characteristics without Rayleigh fading using the method of cheating, and the white triangles show the characteristics with Rayleigh fading using the method of cheating (maximum Doppler frequency is 80 Hz). Shows the characteristics of. From the figure, the method by the above-mentioned reproduction timing using the reproduction timing signal from the correlation peak detection circuit 16 incorporating the present embodiment shows that even if there is deterioration, it is within 0.5 dB, which is a sufficiently practical effect. You can see that it has.
【００１７】なお、本願発明は、上記実施例に限定され
ず、本願発明の範囲内で種々応用変形が可能である。例
えば、上記実施例では、相関ピーク検出信号発生回路を
論理積回路としたが、これに限られず比較器３および比
較器４の出力信号を入力し、下のように動作するもので
あってもよい。すなわち比較器３の出力信号がハイレベ
ルに変化したときに比較器４の出力信号の変化を検出す
る第１のモードとし、この第１のモードで比較器４の出
力信号に変化があったときには、相関ピーク検出信号を
ハイレベルにした上で比較器３の出力信号がローレベル
に変化するのを検出する第２のモードとし、この第２の
モードで比較器３の出力信号がローレベルになったとき
は、相関ピーク検出信号をローレベルに戻した上で比較
器３の出力信号がハイレベルに変化するのを検出する第
３のモードとしておくといった動作をする回路でもよ
い。The invention of the present application is not limited to the above-described embodiment, and various application modifications are possible within the scope of the invention of the present application. For example, in the above embodiment, the correlation peak detection signal generation circuit is the AND circuit, but the present invention is not limited to this, and the output signals of the comparators 3 and 4 may be input to operate as follows. Good. That is, the first mode in which a change in the output signal of the comparator 4 is detected when the output signal of the comparator 3 changes to a high level is set, and when the output signal of the comparator 4 changes in the first mode. The second mode in which the correlation peak detection signal is set to the high level and the output signal of the comparator 3 is changed to the low level is set, and the output signal of the comparator 3 is set to the low level in the second mode. When it becomes, a circuit that operates to return the correlation peak detection signal to the low level and then set the third mode to detect that the output signal of the comparator 3 changes to the high level may be used.
【００１８】[0018]
【発明の効果】以上詳述したように、本願発明によれ
ば、回路規模が大きくならず、簡易に構成できる相関ピ
ーク判定回路の提供を可能とする。As described in detail above, according to the present invention, it is possible to provide a correlation peak determining circuit which does not increase the circuit scale and can be simply constructed.
【図１】本願発明の一実施例の回路構成を示す図であ
る。FIG. 1 is a diagram showing a circuit configuration of an embodiment of the present invention.
【図２】上記実施例の各回路部の出力信号のタイムチャ
ートである。FIG. 2 is a time chart of an output signal of each circuit unit of the above-described embodiment.
【図３】上記実施例の動作を説明するための図である。FIG. 3 is a diagram for explaining the operation of the above embodiment.
【図４】上記実施例の効果を測定するための測定系回路
を示す図である。FIG. 4 is a diagram showing a measurement system circuit for measuring the effect of the embodiment.
【図５】図４に示す測定系回路で測定された誤り率特性
を示す図である。5 is a diagram showing error rate characteristics measured by the measurement system circuit shown in FIG.
【図６】従来例を説明するための図である。FIG. 6 is a diagram for explaining a conventional example.
１ 相関器 ２ 遅延器 ３ 比較器 ４ 比較器 ５ 論理積回路 1 correlator 2 delay device 3 comparator 4 comparator 5 AND circuit
Claims (2)
からなるフレームで構成されて送信される送信信号を受
信する受信機に設けられて上記同期ワード部の同期ワー
ドを検出するのに用いられる相関ピーク判定回路におい
て、 上記送信信号を受信して得られた受信信号列を入力し、
上記同期ワードを構成する各シンボルに与えられた時間
の自然数分の１のサンプリング周期で、上記受信信号列
と上記同期ワードに等しい同期ワードで予め受信機側に
記憶しているものとの相関から相関値を求めて、この相
関値を出力する相関器と、 上記相関器よりの相関値を入力し、上記サンプリング周
期の時間だけ遅延させて送出する遅延器と、 上記相関器よりの相関値を入力し、この相関値と予め定
められているしきい値との大小を比較し、比較結果に応
じた出力信号を送出する第１の比較器と、 上記相関器よりの相関値と上記遅延器よりの相関値とを
入力し、両者の大小を比較し、比較結果に応じた出力信
号を送出する第２の比較器と、 第１の比較器よりの出力信号と第２の比較器よりの出力
信号とを入力して、これらに基づいて、上記受信信号列
と上記予め記憶している同期ワードとの間の相関値がピ
ーク値になった場合に、その旨を検出して検出信号を出
力する相関ピーク検出信号発生回路とを備えることを特
徴とする相関ピーク判定回路。1. A correlation provided in a receiver for receiving a transmission signal to be transmitted, which frame is composed of a sync word part and a data part following the sync word part, and is used for detecting a sync word of the sync word part. In the peak determination circuit, input the received signal sequence obtained by receiving the transmission signal,
From a correlation between the received signal sequence and a sync word stored in advance in the receiver side as a sync word equal to the sync word at a sampling period which is a natural fraction of the time given to each symbol forming the sync word. Calculate the correlation value, output the correlation value, input the correlation value from the correlator, delay the delay time by the sampling period, and send out the correlation value from the correlator. A first comparator for inputting, comparing the magnitude of this correlation value with a predetermined threshold value, and sending an output signal according to the comparison result, the correlation value from the correlator and the delay device Of the second comparator for inputting the correlation value from the first comparator, comparing the magnitudes of the two, and transmitting an output signal according to the comparison result, and the output signal from the first comparator and the second comparator. Input the output signal and based on these A correlation peak detection signal generation circuit that detects the fact that the correlation value between the received signal sequence and the previously stored synchronization word reaches a peak value and outputs a detection signal. Correlation peak determination circuit characterized by.
相関値と予め定められているしきい値との大小を比較
し、相関値の方が大きいときにハイレベルの出力信号を
送出する回路であり、 上記第２の比較器は、上記相関器よりの相関値と上記遅
延器よりの相関値とを入力し、両者の大小を比較し、遅
延器よりの相関値の方が大きいときにハイレベルの出力
信号を送出する回路であり、 上記相関ピーク検出信号発生回路は、第１の比較器より
の出力信号と第２の比較器よりの出力信号とを入力し
て、両者の論理積を出力する論理積回路であることを特
徴とする請求項１記載の相関ピーク判定回路。2. The first comparator compares the magnitude of the correlation value from the correlator with a predetermined threshold value, and when the correlation value is higher, outputs a high level output signal. The second comparator receives the correlation value from the correlator and the correlation value from the delay device, compares the two values, and compares the correlation value from the delay device. The correlation peak detection signal generating circuit is a circuit for sending out a high level output signal when it is large, and the output signal from the first comparator and the output signal from the second comparator are input to both circuits. The correlation peak determination circuit according to claim 1, which is a logical product circuit that outputs a logical product of
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7158427A JPH08331114A (en) | 1995-05-31 | 1995-05-31 | Correlation peak judging circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7158427A JPH08331114A (en) | 1995-05-31 | 1995-05-31 | Correlation peak judging circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08331114A true JPH08331114A (en) | 1996-12-13 |
Family
ID=15671528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7158427A Pending JPH08331114A (en) | 1995-05-31 | 1995-05-31 | Correlation peak judging circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08331114A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001010067A1 (en) * | 1999-08-02 | 2001-02-08 | Mitsubishi Denki Kabushiki Kaisha | Frame synchronous acquisition device and method |
| US6356608B1 (en) | 1998-06-29 | 2002-03-12 | Telefonaktiebolaget Lm Ericsson (Publ) | Method, apparatus, and system for determining a location of a frequency synchronization signal |
| US6587500B1 (en) | 1999-12-17 | 2003-07-01 | Telefonaktiebolaget Lm Ericsson (Publ) | Symbol sampling time settlement of a hard decision radio receiver |
| JP2012090236A (en) * | 2010-10-22 | 2012-05-10 | Sony Corp | Receiver, receiving method and program |
| US8325868B2 (en) | 2009-03-31 | 2012-12-04 | Electronics And Telecommunications Research Institute | Synchronization apparatus for accurately demodulating signal input to PJM tag and PJM tag including the synchronization apparatus |
-
1995
- 1995-05-31 JP JP7158427A patent/JPH08331114A/en active Pending
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