KR100396893B1

KR100396893B1 - 메이크 링크(Ｍａｋｅ-Ｌｉｎｋ)를 이용한 제어 신호 발생회로

Info

Publication number: KR100396893B1
Application number: KR10-2001-0036585A
Authority: KR
Inventors: 강상석
Original assignee: 삼성전자주식회사
Priority date: 2001-06-26
Filing date: 2001-06-26
Publication date: 2003-09-02
Also published as: KR20030000556A; US6751148B2; US20020196694A1

Abstract

메이크 링크(Make-Link)를 이용한 제어 신호 발생 회로가 개시된다. 본 발명에 따른 제어 신호 발생 회로는 제 1 트랜지스터, 제 2 트랜지스터, 메이크 링크(Make-Link), 래치부를 구비한다.

제 1 트랜지스터는 입력 신호에 의해서 게이팅되고 한 단이 제 1 전압에 연결된다. 제 2 트랜지스터는 입력 신호에 의해서 게이팅되고 한 단이 제 2 전압에 연결된다. 메이크 링크(Make-Link)는 제 1 트랜지스터와 상기 제 2 트랜지스터의 사이에 직렬로 연결되고 외부 장치에서 발생되는 레이저 빔에 의해 연결된다. 래치부는 제 1 트랜지스터와 메이크 링크(Make-Link)사이의 제 1 노드에 연결되어 제 1 노드의 출력 신호를 래치하거나 또는 제 2 트랜지스터와 메이크 링크사이의 제 2 노드에 연결되어 제 2 노드의 출력 신호를 래치한다. 래치부의 출력 신호는 제어 신호로서 출력된다. 바람직하기로는 제 1 트랜지스터 및 제 2 트랜지스터는 입력 신호에 응답하여 상보적으로 턴 온 또는 턴 오프된다.

본 발명에 따른 제어 신호 발생 회로에 의해 메이크 링크 방식의 퓨즈를 통해 흐르는 전류를 억제하여 메이크 링크가 절단되는 것을 방지하여 회로의 안정적인 동작과 신뢰성을 보장할 수 있다.

Description

메이크 링크(Ｍａｋｅ-Ｌｉｎｋ)를 이용한 제어 신호 발생 회로{Circuit for generating control signal by using Make-link}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 퓨즈를 이용하여 프로그래머블 모드(programmable mode) 선택 수단으로 사용되는 제어 신호 발생 회로에 관한 것이다.

반도체 메모리 장치에 있어서 퓨즈에 의한 프로그래머블 모드 선택 수단은 리던던시 셀 구제(Redundancy cell repair)장치나 테스트 시간의 단축을 위한 각종 테스트 모드와 각종의 동작 모드의 선택에 사용된다.

도 1은 프로그래머블 모드 선택 수단으로 사용되는 종래의 제어 신호 발생 회로이다.

종래의 제어 신호 발생 회로(100)는 전원 전압(VCC)과 접지 전압(VSS)에 직렬로 연결되는 저항(R11), 브레이크 링크(BL) 및 엔모스 트랜지스터(MN11)와, 브레이크 링크(BL)와 엔모스 트랜지스터(MN11) 사이의 노드에 연결되는 인버터(I11) 및 엔모스 트랜지스터(MN12)를 구비한다. 여기서 브레이크 링크(BL)는 과전류에 의해 절단되는 전기 퓨즈(Electrical fuse) 또는 레이저 빔(Laser beam)에 의해 절단되는 레이저 퓨즈(Laser fuse)이다. 브레이크 링크(BL)가 절단되고 입력 신호(IN)에 의해 엔모스 트랜지스터(MN11)가 턴 온 되면 제어 신호(MODESEL)가 발생되어 각종의 동작 모드를 선택하게 된다. 이때 브레이크 링크(BL)는 안정적인 도체로 연결되어 있기 때문에 브레이크 링크(BL)를 절단하기 전에 브레이크 링크(BL)를 통해 미세한 전류가 흘러도 신뢰성에 큰 문제가 발생하지 않는다.

메이크 링크(Make-Link)는 레이저 빔이나 전류에 의해 연결되는 퓨즈인데 브레이크 링크(Break-Link)보다 회로의 구현이 간단하고 파인 퓨즈 피치(fine fuse pitch)의 구현이 가능하여 반도체 메모리 장치의 집적도를 높일 수 있는 장점이 있다.

그러나 브레이크 링크(Break-Link)를 메이크 링크(Make-Link)로 대체하면 처음에 절단되어 있던 링크가 레이저 빔에 의해 연결되므로 아주 작은 전류에 의해서도 일렉트로 마이그레이션(Electro-Migration) 현상이 발생되어 연결된 링크가 절단되고 따라서 안정적인 회로 동작을 얻기가 어렵고 회로 동작의 신뢰성 확보에 나쁜 영향을 미치는 문제가 있다.

본 발명이 이루고자하는 기술적 과제는, 메이크 링크 방식의 퓨즈를 이용할 경우 메이크 링크를 통해 흐르는 전류를 억제하여 안정적인 동작과 신뢰성을 보장할 수 있는 제어 신호 발생 회로를 제공하는데 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 2는 본 발명의 제 1 실시예에 따른 제어 신호 발생 회로의 회로도이다.

도 3은 본 발명의 제 2 실시예에 따른 제어 신호 발생 회로의 회로도이다.

도 4는 본 발명의 제 3 실시예에 따른 제어 신호 발생 회로의 회로도이다.

도 5는 본 발명의 제 4 실시예에 따른 제어 신호 발생 회로의 회로도이다.

도 6a는 본 발명의 제어 신호 발생 회로를 이용한 리던던시 셀 제어 회로의 한 예를 나타내는 회로도이다.

도 6b는 본 발명의 제어 신호 발생 회로를 이용한 리던던시 셀 제어 회로의 다른 예를 나타내는 회로도이다.

도 7은 본 발명의 제어 신호 발생 회로를 이용한 기준 전압 가변 회로를 나타내는 회로도이다.

도 8은 본 발명의 제어 신호 발생 회로를 이용한 내부 전원 전압 가변 회로를 나타내는 회로도이다.

도 9는 본 발명의 제어 신호 발생 회로를 이용한 1/2 전원 전압 발생 회로를 나타내는 회로도이다.

도 10 은 본 발명의 제어 신호 발생 회로를 이용한 부(negative) 전압 발생 회로를 나타내는 회로도이다.

도 11 은 본 발명의 제어 신호 발생 회로를 이용한 승압 전압 발생 회로를 나타내는 회로도이다.

도 12 은 본 발명의 제어 신호 발생 회로를 이용한 가변 지연 회로를 나타내는 회로도이다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 제어 신호 발생 회로는 제 1 트랜지스터, 제 2 트랜지스터, 메이크 링크(Make-Link), 래치부를 구비하는 것을 특징으로 한다.

제 1 트랜지스터는 입력 신호에 의해서 게이팅되고 한 단이 제 1 전압에 연결된다. 제 2 트랜지스터는 상기 입력 신호에 의해서 게이팅되고 한 단이 제 2 전압에 연결된다. 메이크 링크(Make-Link)는 상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 사이에 직렬로 연결되고 외부 장치에서 발생되는 레이저 빔에 의해 연결된다. 래치부는 상기 제 1 트랜지스터와 상기 메이크 링크(Make-Link)사이의 제 1 노드에 연결되어 상기 제 1 노드의 출력 신호를 래치하거나 또는 상기 제 2 트랜지스터와 상기 메이크 링크사이의 제 2 노드에 연결되어 상기 제 2 노드의 출력 신호를 래치한다. 상기 래치부의 출력 신호는 제어 신호로서 출력된다. 바람직하기로는 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 상기 입력 신호에 응답하여 상보적으로 턴 온 또는 턴 오프된다.

좀더 살펴보면, 상기 래치부는 상기 제 1 노드에 연결되는 인버터, 상기 인버터의 출력 신호에 의해 게이팅되고 한 단은 상기 제 1 노드에 연결되고 나머지 한 단은 상기 제 1 전압에 연결되는 제 3 트랜지스터를 구비한다. 또한 상기 래치부는 상기 제 2 노드에 연결되는 인버터, 상기 인버터의 출력 신호에 의해 게이팅되고 한 단은 상기 제 2 노드에 연결되고 나머지 한 단은 상기 제 2 전압에 연결되는 제 3 트랜지스터를 구비할 수 있다.

바람직하기로는 상기 제 1 전압은 전원 전압이고, 상기 제 2 전압은 접지 전압일 수 있다.

상기 제어 신호 발생 회로는 상기 제 1 트랜지스터 또는 상기 제 2 트랜지스터중 하나 대신 전류 리미터를 사용할 수 있으며 상기 전류 리미터는 저항 또는 저항 역할을 하는 트랜지스터가 사용될 수 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

메이크 링크는 초기 상태에서는 절단 되어있으며, 외부에서 발생되는 레이저 빔에 의해 연결된다. 메이크 링크는 절단된 링크가 레이저 빔에 의해 연결되고, 링크되는 도체는 통상적으로 알루미늄 등의 메탈로 구성되므로 메이크 링크를 통해 전류가 흐르면 일렉트로 마이그레이션(Electro Migration) 현상에 의해 레이저 빔에 의해 연결된 링크가 쉽게 절단되는 단점이 있다. 따라서 메이크 링크를 이용하는 회로는 메이크 링크를 통해 전류가 흐르는 것을 최대한 줄이는 것이 중요하다.이와 같은 기능을 하는 제어 신호 발생 회로에 대해서 설명된다.

도 2는 본 발명의 제 1 실시예에 따른 제어 신호 발생 회로이다.

도 2를 참조하면, 본 발명의 제 1 실시예에 따른 제어 신호 발생 회로(200)는 제 1 피모스 트랜지스터(MP21), 제 1 엔모스 트랜지스터(MN21), 메이크 링크(ML), 제 1 인버터(I21), 제 2 엔모스 트랜지스터(MN22) 및 제 2 인버터(I22)를 구비한다. 제 1 피모스 트랜지스터(MP21)는 입력 신호(IN)에 의해 게이팅 되고 제 1 전압(VCC)에 한 단이 연결되고 제 1 엔모스 트랜지스터(MN21)는 입력 신호(IN)에 의해 게이팅 되고 제 2 전압(VSS)에 한 단이 연결된다. 제 1 피모스 트랜지스터(MP21) 및 제 1 엔모스 트랜지스터(MN21)는 입력 신호(IN)에 응답하여 상보적으로 턴 온 또는 턴 오프된다. 여기서 제 1 전압(VCC)은 전원 전압이고, 제 2 전압(VSS)은 접지 전압일 수 있다. 메이크 링크(ML)는 제 1 피모스 트랜지스터(MP21)와 제 1 엔모스 트랜지스터(MN21)의 사이에 직렬로 연결되고 외부 장치에서 발생되는 레이저 빔에 의해 연결된다. 제 1 인버터(I21)는 제 1 엔모스 트랜지스터(MN21)와 메이크 링크(ML)사이의 제 1 노드(N21)에 연결되고 제 2 엔모스 트랜지스터(MN22)는 제 1 인버터(I21)의 출력 신호에 의해 게이팅되고 한 단은 제 1 노드(N21)에 연결되고 나머지 한 단은 제 2 전압(VSS)에 연결된다. 제 1 인버터(121)의 출력 신호가 제어 신호(MODESEL)로서 발생된다. 제 2 인버터(I22)는 제어 신호(MODESEL)를 반전하여 반전 제어 신호(MODESELB)로서 출력한다.

이하 도 2를 참조하여 본 발명의 제 1 실시예에 따른 제어 신호 발생 회로(200)의 동작이 상세히 설명된다.

입력 신호(IN)는 반도체 메모리 장치로 공급되는 전원 전압의 전압 상승(power-up)을 감지하여 발생되는 신호이거나 외부 입력 핀의 신호등에 의해 발생되는 신호이다. 여기서는 하나의 클럭만을 가지는 자동 펄스 또는 하이 레벨에서 로우 레벨로 전이되는 신호형태로 입력된다.

먼저 메이크 링크(ML)가 절단되어있는 상태에서 입력 신호(IN)에 따른 제어 신호 발생 회로(200)의 동작을 살펴본다.

입력 신호(IN)가 로우 레벨로 입력되면, 제 1 엔모스 트랜지스터(MN21)는 턴 오프되고 메이크 링크(ML)도 절단 상태이므로 제 1 피모스 트랜지스터(MP21)의 턴 온에 상관없이 제 1 노드(N21)는 로우 레벨 또는 플로우팅(floating) 상태가 된다. 따라서 입력 신호(IN)가 로우 레벨인 경우에는 메이크 링크(ML)가 연결되었는지 아닌지를 감지하지 않는 상태로서 반전 제어 신호(MODESELB)의 값에 관계없이 반도체 메모리 장치가 동작되지 않는 초기상태로 볼 수 있다.

입력 신호(IN)가 하이 레벨로 입력되면 제 1 엔모스 트랜지스터(MN21)가 턴 온 되고 제 1 노드(N21)는 로우 레벨로 된다. 따라서 제 2 노드(N22)는 하이 레벨이 되고 제 2 엔모스 트랜지스터(MN22)는 턴 온 되며 반전 제어 신호(MODESELB)는 로우 레벨 상태가 된다. 이 후에 입력 신호(IN)가 다시 로우 레벨로 되어도 제 2 엔모스 트랜지스터(MN22)의 턴 온에 의해 반전 제어 신호(MODESELB)는 계속 로우 상태를 유지하게 된다.

메이크 링크(ML)가 레이저 빔에 의해 연결되어있는 상태에서 입력 신호(IN)에 따른 제어 신호 발생 회로(200)의 동작을 살펴본다.

입력 신호(IN)가 로우 레벨로 입력되면 제 1 피모스 트랜지스터(MP21)는 턴 온 되고 제 1 엔모스 트랜지스터(MN21)는 턴 오프 되며 메이크 링크(ML)가 연결되어 있으므로 제 1 노드(N21)는 하이 레벨로 되고 제 2 노드(N22)는 로우 레벨로 된다. 따라서 반전 제어 신호(MODESELB)는 논리 하이 상태로 된다. 입력 신호(IN)가 로우 레벨인 경우는 메이크 링크(ML)가 연결되었는지 아닌지를 감지하지 않는 상태로서 반전 제어 신호(MODESELB)의 값에 관계없이 반도체 메모리 장치가 동작되지 않는 초기상태로 볼 수 있다. 이 때 제 1 및 제 2 엔모스 트랜지스터(MN21, MN22)가 턴 오프 되어있으므로 메이크 링크(ML)를 흐르는 전류는 차단되어 있다.

입력 신호(IN)가 하이 레벨로 입력되면 제 1 엔모스 트랜지스터(MN21)가 턴 온 되고 제 1 노드(N21)는 로우 레벨로 된다. 따라서 제 2 노드(N22)는 하이 레벨이 되고 제 2 엔모스 트랜지스터(MN22)는 턴 온 되며 반전 제어 신호(MODESELB)는 로우 레벨 상태가 된다. 이 상태에서 메이크 링크(ML)를 흐르는 전류는 제 1 피모스 트랜지스터(MP21)가 턴 오프 되어있으므로 차단됨을 알 수 있다.

이 후에 입력 신호(IN)가 다시 로우 레벨로 입력되면 제 1 피모스 트랜지스터(MP21)는 턴 온 되고 제 1 엔모스 트랜지스터(MN21)는 턴 오프 되며 메이크 링크(ML)가 연결되어 있으므로 제 1 노드(N21)는 하이 레벨로 되고 제 2 노드(N22)는 로우 레벨로 된다. 따라서 반전 제어 신호(MODESELB)는 논리 하이 상태로 된다. 이 때 제 1 및 제 2 엔모스 트랜지스터(MN21, MN22)가 턴 오프 되어있으므로 메이크 링크(ML)를 흐르는 전류는 차단되어 있다.

위에서 설명한 것 같이 메이크 링크(ML)가 절단되어 있는 상태에서의 반전제어 신호(MODESELB)는 로우 레벨이고, 메이크 링크(ML)가 연결되어 있는 상태에서 최종 출력되는 반전 제어 신호(MODESELB)는 하이 레벨이 되기 때문에 메이크 링크(ML)의 연결 여부는 반전 제어 신호(MODESELB)의 논리 값으로 감지할 수 있으며, 메이크 링크(ML)의 접속여부를 검사하는 단계에서 메이크 링크(ML)로 형성될 수 있는 전류 패스가 차단되므로 메이크 링크(ML)를 흐르는 전류가 억제됨을 알 수 있다. 따라서 제어 신호 발생 회로는 메이크 링크를 통해 흐르는 전류를 억제하여 메이크 링크가 절단되는 것을 방지하여 회로의 안정적인 동작과 신뢰성을 보장할 수 있다.

도 3을 참조하면, 본 발명의 제2 실시예에 따른 제어 신호 발생 회로(300)는 제 1 피모스 트랜지스터(MP31), 제 1 엔모스 트랜지스터(MN31), 메이크 링크(ML), 제 1 인버터(I31), 제 2 피모스 트랜지스터(MP32) 및 제 2 인버터(I32)를 구비한다. 제 1 피모스 트랜지스터(MP31)는 입력 신호(IN)에 의해 게이팅 되고 제 1 전압(VCC)에 한 단이 연결되고 제 1 엔모스 트랜지스터(MN31)는 입력 신호(IN)에 의해 게이팅 되고 제 2 전압(VSS)에 한 단이 연결된다. 제 1 피모스 트랜지스터(MP31) 및 제 1 엔모스 트랜지스터(MN31)는 입력 신호(IN)에 응답하여 상보적으로 턴 온 또는 턴 오프된다. 여기서 제 1 전압(VCC)은 전원 전압이고, 제 2 전압(VSS)은 접지 전압일 수 있다. 메이크 링크(ML)는 제 1 피모스 트랜지스터(MP31)와 제 1 엔모스 트랜지스터(MN31)의 사이에 직렬로 연결되고 외부 장치에서 발생되는 레이저 빔에 의해 연결된다. 제 1 인버터(I31)는 제 1 피모스트랜지스터(MP31)와 메이크 링크(ML)사이의 제 1 노드(N31)에 연결되고 제 2 피모스 트랜지스터(MP32)는 제 1 인버터(I31)의 출력 신호에 의해 게이팅되고 한 단은 제 1 노드(N31)에 연결되고 나머지 한 단은 제 1 전압(VCC)에 연결된다. 제 1 인버터(I31)의 출력 신호는 제어 신호(MODESEL)로서 발생되고 제 2 인버터(I32)는 제어 신호(MODESEL)를 반전하여 반전 제어 신호(MODESELB)로서 출력한다.

입력 신호(IN)는 하나의 클럭만을 가지는 자동 펄스 또는 로우 레벨에서 하이 레벨로 전이되는 신호형태로 입력된다.

도 3의 제어 신호 발생 회로(300)의 동작 상태는 도 2의 제어 신호 발생 회로(200)의 동작 상태와 유사하므로 그 동작에 대한 상세한 설명은 생략된다.

도 3의 제어 신호 발생 회로(300)도 역시 메이크 링크(ML)를 통해 흐르는 전류를 억제하여 메이크 링크(ML)가 절단되는 것을 방지하여 회로의 안정적인 동작과 신뢰성을 보장할 수 있다.

도 4를 참조하면, 본 발명의 제 3 실시예에 따른 제어 신호 발생 회로(400)는 전류 리미터(R41), 제 1 엔모스 트랜지스터(MN41), 메이크 링크(ML), 제 1 인버터(I41), 제 2 엔모스 트랜지스터(MN42) 및 제 2 인버터(I42)를 구비한다.

전류 리미터(R41)는 제 1 전압(VCC)에 연결되고, 제 1 엔모스 트랜지스터(MN41)는 입력 신호(IN)에 의해 게이팅 되고 제 2 전압(VSS)에 한 단이 연결된다. 전류 리미터(R41)는 저항 또는 모스 트랜지스터일 수 있다. 또한 제 1 전압(VCC)은 전원 전압이고, 제 2 전압(VSS)은 접지 전압일 수 있다.

메이크 링크(ML)는 전류 리미터(R41)와 제 1 엔모스 트랜지스터(MN41)의 사이에 직렬로 연결되고 외부 장치에서 발생되는 레이저 빔에 의해 연결된다.

제 1 인버터(I41)는 제 1 엔모스 트랜지스터(MN41)와 메이크 링크(ML)사이의 제 1 노드(N41)에 연결된다. 제 2 엔모스 트랜지스터(MN42)는 제 1 인버터(I41)의 출력 신호에 의해 게이팅되고 한 단은 제 1 노드(N41)에 연결되고 나머지 한 단은 제 2 전압(VSS)에 연결된다. 제 1 인버터(I41)의 출력 신호는 제어 신호(MODESEL)로서 발생되고 제 2 인버터(I42)는 제어 신호(MODESEL)를 반전하여 반전 제어 신호(MODESELB)로서 출력한다.

도 4의 제어 신호 발생 회로(400)의 동작을 살펴본다.

입력 신호(IN)로는 하나의 클럭만을 가지는 자동 펄스가 입력된다. 본 발명의 제 1 실시예에 따른 제어 신호 발생 회로(200)와의 차이점은 입력 신호(IN)에 의해서 게이팅되는 제 1 피모스 트랜지스터(MP21) 대신 전류 리미터(R41)를 사용하여 메이크 링크(ML)로 흐르는 전류를 차단하는 점이다. 전류 리미터(R41)로는 저항 또는 모스 트랜지스터가 사용될 수 있으며 저항이나 모스 트랜지스터의 저항 값을 조절하여 메이크 링크(ML)를 통해 흐르는 전류를 최소화한다. 따라서 메이크 링크(ML)를 흐르는 전류를 억제하여 메이크 링크(ML)가 절단되는 것을 방지하여 회로의 안정적인 동작과 신뢰성을 보장할 수 있다. 제어 신호 발생 회로(400)의 동작은 도 2의 제어 신호 발생 회로(200)의 동작과 유사하므로 자세한 설명은 생략된다.

도 5를 참조하면, 본 발명의 제 4 실시예에 따른 제어 신호 발생 회로(500)는 제 1 피모스 트랜지스터(MP51), 전류 리미터(R51), 메이크 링크(ML), 제 1 인버터(I51), 제 2 피모스 트랜지스터(MP52) 및 제 2 인버터(I52)를 구비한다.

제 1 피모스 트랜지스터(MP51)는 입력 신호(IN)에 의해 게이팅 되고 제 1 전압(VCC)에 한 단이 연결되고, 전류 리미터(R51)는 제 2 전압에 연결된다. 전류 리미터(R51)는 저항 또는 모스 트랜지스터일 수 있다. 또한 제 1 전압(VCC)은 전원 전압이고, 제 2 전압(VSS)은 접지 전압일 수 있다.

메이크 링크(ML)는 전류 리미터(R51)와 제 1 피모스 트랜지스터(MP51)의 사이에 직렬로 연결되고 외부 장치에서 발생되는 레이저 빔에 의해 연결된다.

제 1 인버터(I51)는 제 1 피모스 트랜지스터(MP51)와 메이크 링크(ML)사이의 제 1 노드(N51)에 연결된다. 제 2 피모스 트랜지스터(MP52)는 제 1 인버터(I51)의 출력 신호에 의해 게이팅되고 한 단은 제 1 노드(N51)에 연결되고 나머지 한 단은 제 1 전압(VCC)에 연결된다. 제 1 인버터(I51)의 출력 신호는 제어 신호(MODESEL)로서 발생되고 제 2 인버터(I52)는 제어 신호(MODESEL)를 반전하여 반전 제어 신호(MODESELB)로서 출력한다.

입력 신호(IN)로는 하나의 클럭만을 가지는 자동 펄스가 입력된다.

도 5의 제어 신호 발생 회로(500)의 동작 상태는 도 4의 제어 신호 발생 회로(400)의 동작 상태와 유사하므로 그 동작에 대한 상세한 설명은 생략된다.

도 5의 제어 신호 발생 회로(500)도 역시 메이크 링크(ML)를 통해 흐르는 전류를 억제하여 메이크 링크(ML)가 절단되는 것을 방지하여 회로의 안정적인 동작과신뢰성을 보장할 수 있다.

반전 제어 신호(MODESELB)는 본 발명의 제 1내지 제 4 실시예의 제어 신호 발생 회로(200, 300, 400, 500)에서 출력되는 신호로서 반도체 메모리 장치 내부의 로우 어드레스 신호(RAI)나 칼럼 어드레스 신호(CAI)를 제어하는 수단이다.

최종 출력 신호(RAI-RED, CAI-RED)는 리던던시 셀의 어드레스를 제어하는 신호이며 최종 출력 신호(RAI-RED, CAI-RED)가 로우 레벨일 경우 리던던시 셀의 어드레스는 비활성화 되어 결함구제가 되지 않는 경우라고 가정하고 리던던시 셀 제어 회로(600)의 동작을 살펴본다.

결함구제를 하지 않는 경우, 반전 제어 신호(MODESELB)는 로우 레벨로 입력되며 전송 게이트(TRG)는 턴 오프 되고 엔모스 트랜지스터(MN61)가 턴 온 되어 최종 출력 신호(RAI-RED, CAI-RED)는 로우 레벨로 되므로 리던던시 셀 어드레스가 비활성화 되어 리던던시 셀은 선택되지 않는다.

결함구제를 할 경우, 반전 제어 신호(MODESELB)는 하이 레벨로 입력되며 전송 게이트(TRG)는 턴 온 되고 엔모스 트랜지스터(MN61)가 턴 오프 되어 최종 출력 신호(RAI-RED, CAI-RED)는 로우 어드레스 신호(RAI)나 칼럼 어드레스 신호(CAI)에 의해 하이 레벨로 되므로 리던던시 셀 어드레스가 활성화되어 리던던시 셀은 선택된다.

리던던시 셀 제어 회로(610)는 최종 출력 신호(RAI-RED, CAI-RED)가 하이 레벨일 경우 리던던시 셀의 어드레스가 비활성화 되어 결함구제가 되지 않는 경우의 회로 구성을 나타내며 그 동작은 리던던시 셀 제어 회로(600)와 유사하므로 상세한 설명은 생략된다.

제 1 반전 제어 신호(MODESELB 1) 및 제 2 반전 제어 신호(MODESELB 2)는 본 발명의 제 1내지 제 4 실시예의 제어 신호 발생 회로(200, 300, 400, 500)에서 출력되는 신호로서 로우 레벨 또는 하이 레벨로 발생될 수 있다. 동작을 살펴보면, 제 1 반전 제어 신호(MODESELB 1)가 하이 레벨로 입력되면 엔모스 트랜지스터(MN71)가 턴 온 되어 저항(R71)이 무시되므로 기준 전압(VREF)은 높아진다. 제 2 반전 제어 신호(MODESELB 2)가 하이 레벨로 입력되면 엔모스 트랜지스터(MN72)가 턴 온 되어 엔모스 트랜지스터(MN73)의 저항이 무시되므로 기준 전압(VREF)은 낮아진다.

내부 전원 전압(PIVC 또는 AIVC)은 셀 어레이(cell array) 전원 전압(AIVC)과 주변(periphery) 전원 전압(PIVC)으로 구분될 수 있다.

제 1 반전 제어 신호(MODESELB 1) 및 제 2 반전 제어 신호(MODESELB 2)는 본발명의 제 1내지 제 4 실시예의 제어 신호 발생 회로(200, 300, 400, 500)에서 출력되는 신호로서 로우 레벨 또는 하이 레벨로 발생될 수 있다. 동작을 살펴보면, 제 1 반전 제어 신호(MODESELB 1)가 하이 레벨로 입력되면 엔모스 트랜지스터(MN81)가 턴 온 되어 저항(R81)이 무시되므로 내부 전원 전압(PIVC 또는 AIVC)은 높아진다. 제 2 반전 제어 신호(MODESELB 2)가 하이 레벨로 입력되면 엔모스 트랜지스터(MN82)가 턴 온 되어 저항(R82)이 무시되므로 내부 전원 전압(PIVC 또는 AIVC)은 낮아진다.

반도체 메모리에서 1/2 전원 전압 발생 회로는 주로 비트라인 프리차지(bit-line precharge)용 전원이나 셀 커패시터(cell capacitor)의 전극용으로 사용된다.

제 1 반전 제어 신호(MODESELB 1) 및 제 2 반전 제어 신호(MODESELB 2)는 본 발명의 제 1내지 제 4 실시예의 제어 신호 발생 회로(200, 300, 400, 500)에서 출력되는 신호로서 로우 레벨 또는 하이 레벨로 발생될 수 있다. 동작을 살펴보면, 제 1 반전 제어 신호(MODESELB 1)가 하이 레벨로 입력되면 피모스 트랜지스터(MP91)가 턴 온 되어 저항(R91)이 무시되므로 출력 전압(VBL)은 높아진다. 제 2 반전 제어 신호(MODESELB 2)가 하이 레벨로 입력되면 엔모스 트랜지스터(MN92)가 턴 온 되어 저항(R92)이 무시되므로 출력 전압(VBL)은 낮아진다.

도 10 은 본 발명의 제어 신호 발생 회로를 이용한 부(negative) 전압 발생회로를 나타내는 회로도이다.

제 1 반전 제어 신호(MODESELB 1) 및 제 2 반전 제어 신호(MODESELB 2)는 본 발명의 제 1내지 제 4 실시예의 제어 신호 발생 회로(200, 300, 400, 500)에서 출력되는 신호로서 로우 레벨 또는 하이 레벨로 발생될 수 있다. 동작을 살펴보면, 제 1 반전 제어 신호(MODESELB 1)가 하이 레벨로 입력되면 인버터(I101)에 의해 피모스 트랜지스터(MP101)가 턴 온 되어 저항(R101)이 무시되므로 부 전압(VBBDET)은 높아진다. 제 2 반전 제어 신호(MODESELB 2)가 하이 레벨로 입력되면 엔모스 트랜지스터(MN101)가 턴 온 되어 저항(R102)이 무시되므로 부 전압(VBBDET)은 낮아진다.

제 1 반전 제어 신호(MODESELB 1) 및 제 2 반전 제어 신호(MODESELB 2)는 본 발명의 제 1내지 제 4 실시예의 제어 신호 발생 회로(200, 300, 400, 500)에서 출력되는 신호로서 로우 레벨 또는 하이 레벨로 발생될 수 있다. 동작을 살펴보면, 제 1 반전 제어 신호(MODESELB 1)가 하이 레벨로 입력되면 인버터(I111)에 의해 피모스 트랜지스터(MP111)가 턴 온 되어 저항(R111)이 무시되므로 승압 전압(VPPDET)은 낮아진다. 제 2 반전 제어 신호(MODESELB 2)가 하이 레벨로 입력되면 엔모스 트랜지스터(MN111)가 턴 온 되어 저항(R112)이 무시되므로 승압 전압(VPPDET)은 높아진다.

반전 제어 신호(MODESELB) 본 발명의 제 1내지 제 4 실시예의 제어 신호 발생 회로(200, 300, 400, 500)에서 출력되는 신호로서 로우 레벨 또는 하이 레벨로 발생될 수 있다. 동작을 살펴보면, 반전 제어 신호(MODESELB)가 하이 레벨로 입력되면 제 1 전송 게이트(TRG1)가 턴 온 되어 입력 신호(INPUT)가 출력 신호(OUTPUT)로서 발생되고 반전 제어 신호(MODESELB)가 로우 레벨로 입력되면 제 2 전송 게이트(TRG2)가 턴 온 되어 입력 신호(INPUT)는 인버터들(I121, I122, I123, I124)에 의해 지연되어 출력 신호(OUTPUT)로서 발생된다. 인버터들(I121, I122, I123, I124)의 수를 조절함에 의해 지연되는 시간을 조절할 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 제어 신호 발생 회로는 메이크 링크를 통해 흐르는 전류를 억제하여 메이크 링크가 절단되는 것을 방지하여 회로의 안정적인 동작과 신뢰성을 보장할 수 있고, 또한 메이크 링크 방식의 퓨즈를 이용함으로써 각종 회로의 구현이 간단해지고 파인 퓨즈 피치(fine fuse pitch)의 구현이 가능하여 반도체 메모리 장치의 집적도를 높일 수 있는 장점이 있다.

Claims

입력 신호에 의해서 게이팅되고 한 단이 제 1 전압에 연결되는 제 1 트랜지스터 ;

상기 입력 신호에 의해서 게이팅되고 한 단이 제 2 전압에 연결되는 제 2 트랜지스터 ;

상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 사이에 직렬로 연결되고 외부 장치에서 발생되는 레이저 빔에 의해 연결되는 메이크 링크(Make-Link) ; 및

상기 제 1 트랜지스터와 상기 메이크 링크사이의 제 1 노드에 연결되어 상기 제 1 노드의 출력 신호를 래치하거나 또는 상기 제 2 트랜지스터와 상기 메이크 링크사이의 제 2 노드에 연결되어 상기 제 2 노드의 출력 신호를 래치하는 래치부를 구비하고

상기 래치부의 출력 신호를 제어 신호로서 출력하는 것을 특징으로 하는 제어 신호 발생 회로.
제 1항에 있어서, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는,

상기 입력 신호에 응답하여 상보적으로 턴 온 또는 턴 오프되는 것을 특징으로 하는 제어 신호 발생 회로.
제 1항에 있어서, 상기 래치부는,

상기 제 1 노드에 연결되는 인버터 ;

상기 인버터의 출력 신호에 의해 게이팅되고 한 단은 상기 제 1 노드에 연결되고 나머지 한 단은 상기 제 1 전압에 연결되는 제 3 트랜지스터를 구비하는 것을 특징으로 하는 제어 신호 발생 회로.
제 1항에 있어서, 상기 래치부는,

상기 제 2 노드에 연결되는 인버터 ;

상기 인버터의 출력 신호에 의해 게이팅되고 한 단은 상기 제 2 노드에 연결되고 나머지 한 단은 상기 제 2 전압에 연결되는 제 3 트랜지스터를 구비하는 것을 특징으로 하는 제어 신호 발생 회로.
제 1항에 있어서,

상기 제 1 트랜지스터 또는 상기 제 2 트랜지스터중 하나 대신 전류 리미터를 사용하는 것을 특징으로 하는 제어 신호 발생 회로.
제 5항에 있어서, 상기 전류 리미터는,

저항인 것을 특징으로 하는 제어 신호 발생 회로.
제 5항에 있어서, 상기 전류 리미터는,

저항의 역할을 하는 트랜지스터인 것을 특징으로 하는 제어 신호 발생 회로.
제 1항에 있어서,

상기 제 1 전압은 전원 전압이고, 상기 제 2 전압은 접지 전압인 것을 특징으로 하는 제어 신호 발생 회로.
입력 신호에 의해 게이팅 되고 제 1 전압에 한 단이 연결되는 제 1 피모스 트랜지스터 ;

상기 입력 신호에 의해 게이팅 되고 제 2 전압에 한 단이 연결되는 제 1 엔모스 트랜지스터 ;

상기 제 1 피모스 트랜지스터와 상기 제 1 엔모스 트랜지스터의 사이에 직렬로 연결되고 외부 장치에서 발생되는 레이저 빔에 의해 연결되는 메이크 링크(Make-Link) ;

상기 제 1 엔모스 트랜지스터와 상기 메이크 링크사이의 제 1 노드에 연결되는 제 1 인버터 ; 및

상기 제 1 인버터의 출력 신호에 의해 게이팅되고 한 단은 상기 제 1 노드에 연결되고 나머지 한 단은 상기 제 2 전압에 연결되는 제 2 엔모스 트랜지스터를 구비하고 상기 제 1 인버터의 출력신호를 제어신호로서 출력하는 것을 특징으로 하는 제어 신호 발생 회로.
제 9항에 있어서,

상기 제 1 전압은 전원 전압이고, 상기 제 2 전압은 접지 전압인 것을 특징으로 하는 제어 신호 발생 회로.
입력 신호에 의해 게이팅 되고 제 1 전압에 한 단이 연결되는 제 1 피모스 트랜지스터 ;

상기 입력 신호에 의해 게이팅 되고 제 2 전압에 한 단이 연결되는 제 1 엔모스 트랜지스터 ;

상기 제 1 피모스 트랜지스터와 상기 제 1 엔모스 트랜지스터의 사이에 직렬로 연결되고 외부 장치에서 발생되는 레이저 빔에 의해 연결되는 메이크 링크(Make-Link) ;

상기 제 1 피모스 트랜지스터와 상기 메이크 링크사이의 제 1 노드에 연결되는 제 1 인버터 ; 및

상기 제 1 인버터의 출력 신호에 의해 게이팅되고 한 단은 상기 제 1 노드에 연결되고 나머지 한 단은 상기 제 1 전압에 연결되는 제 2 피모스 트랜지스터를 구비하고 상기 제 1 인버터의 출력신호를 제어신호로서 발생하는 것을 특징으로 하는 제어 신호 발생 회로.
제 11항에 있어서,

상기 제 1 전압은 전원 전압이고, 상기 제 2 전압은 접지 전압인 것을 특징으로 하는 제어 신호 발생 회로.
제 1 전압에 연결되는 전류 리미터 ;

입력 신호에 의해 게이팅 되고 제 2 전압에 한 단이 연결되는 제 1 엔모스 트랜지스터 ;

상기 전류 리미터와 상기 제 1 엔모스 트랜지스터의 사이에 직렬로 연결되고 외부 장치에서 발생되는 레이저 빔에 의해 연결되는 메이크 링크(Make-Link) ;

상기 제 1 엔모스 트랜지스터와 상기 메이크 링크사이의 제 1 노드에 연결되는 제 1 인버터 ; 및

상기 제 1 인버터의 출력 신호에 의해 게이팅되고 한 단은 상기 제 1 노드에 연결되고 나머지 한 단은 상기 제 2 전압에 연결되는 제 2 엔모스 트랜지스터를 구비하고 상기 제 1 인버터의 출력 신호를 제어신호로서 출력하는 것을 특징으로 하는 제어 신호 발생 회로.
제 13항에 있어서, 상기 전류 리미터는,

저항인 것을 특징으로 하는 제어 신호 발생 회로.
제 13항에 있어서, 상기 전류 리미터는,

저항의 역할을 하는 트랜지스터인 것을 특징으로 하는 제어 신호 발생 회로.
제 13항에 있어서,

상기 제 1 전압은 전원 전압이고, 상기 제 2 전압은 접지 전압인 것을 특징으로 하는 제어 신호 발생 회로.
입력 신호에 의해 게이팅 되고 제 1 전압에 한 단이 연결되는 제 1 피모스 트랜지스터 ;

제 2 전압에 연결되는 전류 리미터 ;

상기 제 1 피모스 트랜지스터와 상기 전류 리미터의 사이에 직렬로 연결되고 외부 장치에서 발생되는 레이저 빔에 의해 연결되는 메이크 링크(Make-Link) ;

상기 제 1 피모스 트랜지스터와 상기 메이크 링크사이의 제 1 노드에 연결되는 제 1 인버터 ; 및

상기 제 1 인버터의 출력 신호에 의해 게이팅되고 한 단은 상기 제 1 노드에 연결되고 나머지 한 단은 상기 제 1 전압에 연결되는 제 2 피모스 트랜지스터를 구비하고 상기 제 1 인버터의 출력신호를 제어신호로서출력하는 것을 특징으로 하는 제어 신호 발생 회로.
제 17항에 있어서, 상기 전류 리미터는,

저항인 것을 특징으로 하는 제어 신호 발생 회로.
제 17항에 있어서, 상기 전류 리미터는,

저항의 역할을 하는 트랜지스터인 것을 특징으로 하는 제어 신호 발생 회로.
제 17항에 있어서,

상기 제 1 전압은 전원 전압이고, 상기 제 2 전압은 접지 전압인 것을 특징으로 하는 제어 신호 발생 회로.