JPH08328703A

JPH08328703A - マイクロコンピュータ

Info

Publication number: JPH08328703A
Application number: JP7134212A
Authority: JP
Inventors: Masato Koura; 正人小浦; Katsunobu Hongo; 勝信本郷
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-05-31
Filing date: 1995-05-31
Publication date: 1996-12-13

Abstract

(57)【要約】【目的】複数の外部回路を選択して、選択した外部回
路とシリアル通信ができるマイクロコンピュータの提
供。【構成】シリアルデータ外部送信端子11 (シリアルデ
ータ外部受信端子12) を、入出力インタフェース5A(5B)
のインタフェーススイッチ回路33(33)とスイッチ回路16
A(16B)とを介してシリアル通信回路４のシリアルデータ
送信端子９ (シリアルデータ受信端子10) と接続する。
他の外部端子６ (６′) を、入出力インタフェース5C(5
D)のインタフェーススイッチ回路33(33)と、スイッチ回
路16A(16B)とを介してシリアルデータ送信端子９ (シリ
アルデータ受信端子10) と接続する。スイッチ回路16A,
16B を連動して切換制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシリアル通信回路を内蔵
するマイクロコンピュータに関するものである。

【０００２】

【従来の技術】図18はシリアル通信回路を内蔵している
マイクロコンピュータの要部の構成を示すブロック図で
ある。マイクロコンピュータ１内には、複数の入出力イ
ンタフェース５, ５, ５, ５, ５、CPU ２及び周辺回路
３が内蔵されている。周辺回路３にはROM 3a、タイマ3
b、アナログ／ディジタル変換器3c、シリアル通信回路
４、RAM 3d、割り込み回路3e及びディジタル／アナログ
変換器3fがある。またマイクロコンピュータ１には、そ
れに設けた複数の外部端子６, ６, ６, ６, ６を備えて
いる。

【０００３】入出力インタフェース５, ５, ５, ５, ５
の一端子は外部端子６, ６, ６, ６, ６と接続されてい
る。入出力インタフェース５, ５, ５, ５, ５の他端子
はアドレスバス７を介してCPU ２、ROM 3a、RAM 3d、タ
イマ3b、割り込み3e、アナログ／ディジタル変換器3c、
ディジタル／アナログ変換器3f及びシリアル通信回路４
と接続され、またデータバス８を介してCPU ２、ROM 3
a、RAM 3d、タイマ3b、割り込み回路3e、アナログ／デ
ィジタル変換器3c、ディジタル／アナログ変換器3f及び
シリアル通信回路４と接続されている。

【０００４】CPU ２はマイクロコンピュータ１で実行さ
れるプログラムにより動作し、マイクロコンピュータ１
の制御及び演算処理を行う。ROM 3aはマイクロコンピュ
ータ１が実行するプログラムを記憶する。RAM 3dはデー
タを一時記憶する。タイマ3bは基準クロックをカウント
して計時する。割り込み回路3eはプログラムを実行する
通常の処理以外の緊急な処理をすべき指令をする信号を
出力する。アナログ／ディジタル変換器3cは外部からの
アナログ信号をディジタル信号に変換する。ディジタル
／アナログ変換器3fはディジタル信号をアナログ信号に
変換する。シリアル通信回路４はマイクロコンピュータ
１とマイクロコンピュータ１外の外部回路との間でシリ
アルデータの送受信をする。

【０００５】入出力インタフェース５, ５, ５, ５, ５
夫々は、マイクロコンピュータ１の外部端子６, ６,
６, ６, ６を介して、マイクロコンピュータ１内のデー
タをマイクロコンピュータ１外に設けている図示しない
外部回路へ出力し、また外部回路からのデータをマイク
ロコンピュータ１へ入力するときのデータの入出力を制
御するようになしており、入出力インタフェース５は図
19に示すように構成されている。そして、外部端子６の
数はマイクロコンピュータ１のパッケージの大きさによ
り制約されるため、外部端子６を入出力インタフェース
５内のプログラマブル入出力インタフェース32の入出力
データと、マイクロコンピュータ１内のシリアル通信回
路４を含む周辺回路３の入出力データとの２種類のデー
タに兼用し得るように、インタフェーススイッチ回路33
により択一的に選択されるようになっている。

【０００６】そして、プログラマブル入出力インタフェ
ース32は、CPU ２の制御により、マイクロコンピュータ
１内のデータバス８と、マイクロコンピュータ１の外部
回路とのデータの授受をするインタフェースであり、マ
イクロコンピュータ１が実行するソフトウェアにより出
力に設定された場合は、データバス８からのＨレベル又
はＬレベルのデータを、マイクロコンピュータ１外の外
部回路へ出力し、反対に入力に設定された場合は、マイ
クロコンピュータ１外の外部回路からのＨレベル又はＬ
レベルのデータをデータバス８へ出力する。

【０００７】また、マイクロコンピュータ１内の周辺回
路３は、例えばアナログ／ディジタル変換器3cへのアナ
ログデータの入力及び割り込み回路3eへの割り込みのた
めの外部割り込みデータの入力のように、マイクロコン
ピュータ１外の外部回路からデータが入力され、またデ
ィジタル／アナログ変換器3fが出力するアナログデータ
又はタイマのパルスデータを、マイクロコンピュータ１
外の外部回路へ出力する。

【０００８】アドレスバス７は、周辺回路３及び入出力
インタフェース５の内部に含まれるレジスタを指定する
ために、夫々のレジスタに割り当てられたアドレスを指
定するデータを伝達するための、マイクロコンピュータ
１内の信号配線であり、マイクロコンピュータ１で指定
することができる全アドレス数に応じた信号配線数とな
っている。データバス８はプログラムデータを伝達する
マイクロコンピュータ１内の信号配線であり、CPU ２に
より同時に処理されるデータビット数に応じた信号配線
数となっている。

【０００９】次にマイクロコンピュータ１の動作を説明
する。図20はクロックに非同期でシリアル通信を行なう
場合の配線状態図である。シリアル通信回路４のシリア
ルデータ送信端子９から送信されたシリアルデータは、
入出力インタフェース5Aのインタフェーススイッチ回路
33及びマイクロコンピュータ１の外部端子であるシリア
ルデータ外部送信端子11を通って、マイクロコンピュー
タ１と接続されている外部回路13のデータ受信端子13_R
へ送信される。また外部回路13のデータ送信端子13_Tか
ら送信されたシリアルデータはマイクロコンピュータ１
の外部端子である、シリアルデータ外部受信端子12及び
入出力インタフェース5Bのインタフェーススイッチ回路
33を通ってシリアル通信回路４のシリアルデータ受信端
子10へ送信されて、シリアル通信回路４が受信し、マイ
クロコンピュータ１と外部回路13との間で、クロックに
非同期でシリアル通信が行われる。

【００１０】ここでシリアルデータ外部送信端子11及び
シリアルデータ外部受信端子12は、シリアル通信回路４
のデータ入出力用の外部端子６の機能と、プログラマブ
ル入出力インタフェース32のデータ入出力用の外部端子
６の機能とを兼ねている。即ち、入出力インタフェース
5A,5B が制御されて、シリアル通信回路４のデータの入
出力端子になり、またプログラマブル入出力インタフェ
ース32の入出力データの入出力端子になる。

【００１１】図21はクロック非同期のシリアル通信にお
ける通信データフォーマットを示す図である。図21は８
ビットのデータをシリアル通信する例を示している。マ
イクロコンピュータ１のデータを構成するデータビット
Ｄ0 〜Ｄ7 はＨレベル、Ｌレベルのいずれかの信号レベ
ルとなる。このデータフォーマットにおいては最初の信
号の“Ｈ”レベルが一旦Ｌレベルになることによりシリ
アル通信が開始されたことを表す。その後データビット
Ｄ0 からＤ7 まで順番に１ビット毎に通信が行われ、最
後に再びＨレベルになることでシリアル通信が終了す
る。

【００１２】このデータフォーマットはシリアル通信の
送信及び受信のいずれにおいても同じであり、シリアル
通信回路４からデータを送信する場合には、シリアルデ
ータ送信端子９からこのデータフォーマットの信号が出
力され、シリアル通信回路４がデータを受信する場合に
は、シリアルデータ受信端子10からシリアル通信回路４
内にこのデータフォーマットの信号が入力される。

【００１３】図22はクロックに同期したシリアル通信を
行なう場合の配線状態図である。シリアル通信回路４内
で発生させたクロックに基づいてシリアル通信を行なう
場合にはクロック入出力端子14からクロックが出力され
る。このクロックは入出力インタフェース5Cのインタフ
ェーススイッチ回路33を通りマイクロコンピュータ１の
外部端子であるクロック外部入出力端子15からマイクロ
コンピュータ１外の外部回路13のクロック入出力端子13
c に入力される。一方、シリアルデータ送信端子９か
ら、クロックに同期して送信されるシリアルデータは、
入出力インタフェース5Aのインタフェーススイッチ回路
33及びマイクロコンピュータ１の外部端子であるシリア
ルデータ外部送信端子11を通ってマイクロコンピュータ
１外の外部回路13のデータ受信端子13_Rへ送信され、外
部回路13が受信する。

【００１４】またマイクロコンピュータ１外で発生した
クロックに基づいてシリアル通信を行う場合には、クロ
ック外部入出力端子15及び入出力インタフェース5Cのイ
ンタフェーススイッチ回路33を通ってクロック入出力端
子14からシリアル通信回路４内へクロックが入力され
る。一方、クロックに同期して外部回路13のデータ送信
端子13_Tから出力されるシリアルデータは、マイクロコ
ンピュータ１の外部端子であるシリアルデータ外部受信
端子12及び入出力インタフェース5Bのインタフェースス
イッチ回路33を通ってマイクロコンピュータ１内のシリ
アル通信回路４のシリアルデータ受信端子10へ送信され
シリアル通信回路４が受信する。ここでクロック外部入
出力端子15は、シリアル通信回路４のクロック入出力用
の外部端子６と、プログラマブル入出力インタフェース
32の入出力データの外部端子６とを兼ねる。

【００１５】図23はクロックに同期してシリアル通信す
る通信データフォーマットを示す図である。この図23は
８ビットのデータをシリアル通信する場合を示してい
る。マイクロコンピュータ１のデータを構成するデータ
ビットＤ0 〜Ｄ7 はＨレベル、Ｌレベルのいずれかの信
号レベルとなる。このデータフォーマットにおいてはク
ロックの信号レベルが最初にＨレベルからＬレベルにな
ることによりシリアル通信が開始されたことを表す。そ
して、シリアル送信データ及びシリアル受信データの夫
々に対してデータビットＤ0 からＤ7 まで順番に１ビッ
ト毎に通信が行われ、最後にクロックの信号レベルが再
びＨレベルになることでシリアル通信が終了する。

【００１６】このデータフォーマットでのシリアル通信
の送信データはクロックがＨレベルからＬレベルに立ち
下がる都度データビットＤ0 からデータビットＤ7 まで
順番に１ビット毎に通信が行われる。またシリアル通信
の受信データはクロックがＬレベルからＨレベルに立ち
上がる都度データビットＤ0 からデータビットＤ7 まで
順番に１ビット毎に通信が行われる。

【００１７】シリアル通信回路４からデータを送信する
場合には、シリアルデータ送信端子９からこのデータフ
ォーマットの信号が送信され、シリアル通信回路４がデ
ータを受信する場合には、シリアルデータ受信端子10か
らシリアル通信回路４がこのデータフォーマットの信号
を受信する。このようなマイクロコンピュータは特開平
２−171948号公報、特開平６−85879 号公報等に示され
ている。

【００１８】

【発明が解決しようとする課題】このようなシリアル通
信回路を内蔵する従来のマイクロコンピュータにおいて
は、１つのシリアル通信回路に割り当てられているシリ
アルデータ外部送信端子及びシリアルデータ外部受信端
子は、いずれも１つであるため、マイクロコンピュータ
内のシリアル通信回路と通信が可能なマイクロコンピュ
ータ外の外部回路は基本的には１つに限られる。

【００１９】しかしマイクロコンピュータ内の１つのシ
リアル通信回路を用いて時分割にマイクロコンピュータ
外の複数の外部回路とシリアル通信を行なう必要がある
場合が少なくない。その場合は図24に示すように、マイ
クロコンピュータのシリアルデータ外部送信端子11及び
シリアルデータ外部受信端子12を、スイッチ部品35,35
を用いることでマイクロコンピュータと接続される外部
回路13, 13′を選択するようにしてシリアル通信を行な
うようにすることが考えられる。しかしこの場合、マイ
クロコンピュータ外にスイッチ部品35, 35が必要とな
り、それによりコストアップが余儀なくされるととも
に、マイクロコンピュータ及び外部回路が搭載される回
路基板上にスイッチ部品35,35 を搭載するスペースが必
要となり、回路基板面積が大きくなるという問題があ
る。なお、図24には入出力インタフェースを図示せず省
略している。

【００２０】また、マイクロコンピュータが搭載される
回路基板においては、回路基板上のマイクロコンピュー
タ及び回路部品は回路基板上に形成されたプリント配線
により接続されるが、そのプリント配線の引き回しによ
り、回路基板上に設ける回路部品の位置が制約される。
特にシリアル通信の通信データがノイズの影響をうけた
場合、シリアル通信をやり直すと、その通信フォーマッ
トがシリアルであることにより、所定のデータを通信す
るために長い時間を必要とする。そのためノイズの影響
をうけないように、マイクロコンピュータと回路部品と
の間のプリント配線の位置を考慮しなければならない等
の煩わしさがある。

【００２１】更に、そのようなノイズ対策により、回路
部品及びプリント配線の位置を変更する必要が生じた場
合には、回路基板上のプリント配線の位置の大幅な変更
を強いられるという問題がある。一方、マイクロコンピ
ュータ及び外部回路が搭載される回路基板を、パーソナ
ルコンピュータと接続して出荷する前のテスト及び回路
調整を実施する場合がある。図25に示すように回路基板
30が電子機器製品に組み込まれて市場で使用される場合
には、マイクロコンピュータ１と回路基板30上の外部回
路13の間でのみシリアル通信を行なうのに対して、出荷
前のテストの場合にはパーソナルコンピュータ31とマイ
クロコンピュータ１との間、あるいはパーソナルコンピ
ュータ31と外部回路13との間でシリアル通信を行なう。
この場合には回路基板30上に切換えのためのスイッチ部
品35,35 が必要となると共に、パーソナルコンピュータ
31、マイクロコンピュータ１、外部回路13の３つのうち
のいずれか２つの間でシリアル通信を行なうかを決めな
ければならず、複雑な制御が必要となる等の問題があ
る。

【００２２】本発明は斯かる問題に鑑み、外部にスイッ
チ回路を必要とせず、外部にある複数の外部回路とシリ
アル通信ができるマイクロコンピュータを提供すること
を目的とする。

【００２３】

【課題を解決するための手段】第１発明に係るマイクロ
コンピュータは、データ選択回路を複数備えており、第
１, 第２のデータ選択回路とシリアル通信回路に設けて
いるデータ送信端子との間に介装されており、第１, 第
２のデータ選択回路を択一的に選択する第１の接続切換
回路と、第３, 第４のデータ選択回路及びシリアル通信
回路に設けているデータ受信端子の間に介装されてお
り、第３, 第４のデータ選択回路を択一的に選択する第
２の接続切換回路とを備え、第１, 第２の接続切換回路
を連動して切換制御する構成にする。

【００２４】第２発明に係るマイクロコンピュータは、
データ選択回路を複数備えており、第１のデータ選択回
路及びシリアル通信回路に設けているデータ送信端子の
間に介装されている第１の接続切換回路及び第２の接続
切換回路と、第２のデータ選択回路及びシリアル通信回
路に設けているデータ受信端子の間に介装されている第
３の接続切換回路及び第４の接続切換回路と、第３のデ
ータ選択回路及び第４のデータ選択回路の間に介装され
ている第５の接続切換回路及び第６の接続切換回路とを
備え、第２, 第４の接続切換回路が連動して切換制御さ
れ、第１, 第３の接続切換回路が連動して相補に切換制
御され、第５, 第６の接続切換回路が連動して相補に切
換制御されるようになしており、データ送信端子及びデ
ータ受信端子が開放状態の場合は、第１, 第２のデータ
選択回路が第１, 第３の接続切換回路を介して相互に接
続されるとともに、第３, 第４のデータ選択回路が第
５,第６の接続切換回路を介して相互に接続され、第３,
第４のデータ選択回路が相互に接続されない場合は、
第１のデータ選択回路とデータ送信端子とが第１, 第２
の接続切換回路を介して接続され、第３のデータ選択回
路とデータ受信端子とが第５, 第４の接続切換回路を介
して接続される状態、又は第４のデータ選択回路とデー
タ送信端子とが第６, 第２の接続切換回路を介して接続
され、第２のデータ選択回路とデータ受信端子とが第
３, 第４の接続切換回路を介して接続される状態が得ら
れる構成にする。

【００２５】第３発明に係るマイクロコンピュータは、
データ選択回路を複数備えており、第１のデータ選択回
路及びシリアル通信回路に設けているデータ送信端子の
間に介装されている第１の接続切換回路と、第２のデー
タ選択回路及びシリアル通信回路に設けているクロック
入出力端子の間に介装されている第２の接続切換回路と
を備え、第３のデータ選択回路をシリアル通信回路に設
けているデータ受信端子と接続しており、第１, 第２の
接続切換回路の切換制御により、クロック入出力端子を
開放状態にした場合は第１のデータ選択回路及びデータ
送信端子を、第１の接続切換回路を介して接続した状
態、又は第２のデータ選択回路及びデータ送信端子を第
１, 第２の接続切換回路を介して接続した状態が得ら
れ、第２のデータ選択回路及びクロック入出力端子を第
２の接続切換回路を介して接続した場合は、第１のデー
タ選択回路及びデータ送信端子を、第１の接続切換回路
を介して接続した状態が得られる構成にする。

【００２６】第４発明に係るマイクロコンピュータは、
接続切換回路をMOS トランジスタにより構成する。

【００２７】

【作用】第１発明では、第１, 第２の接続切換回路を一
端子側へ切換えると、第１の接続切換回路を介して第１
のデータ選択回路をデータ送信端子と接続し、第２の接
続切換回路を介して第３のデータ選択回路をデータ受信
端子と接続して、第１,第３のデータ選択回路を介して
シリアル通信できる。第１, 第２の接続切換回路を他端
子側へ切換えると、第１の接続切換回路を介して第２の
データ選択回路をデータ送信端子と接続し、第２の接続
切換回路を介して第４のデータ選択回路をデータ受信端
子と接続し、第２, 第４のデータ選択回路を介してシリ
アル通信できる。これにより、データ選択回路を選択で
き、選択したデータ選択回路によりシリアル通信を行う
ことができる。

【００２８】第２発明では、第２, 第３, 第４, 第６の
接続切換回路を一端子側へ切換え、第１, 第５の接続切
換回路を他端子側へ切換えると、第１, 第３の接続切換
回路を介して、第１のデータ選択回路を第２のデータ選
択回路と接続し、第５, 第６の接続切換回路を介して第
３のデータ選択回路を第４のデータ選択回路と接続し
て、第１, 第２のデータ選択回路及び第３, 第４のデー
タ選択回路によりデータを送受信できる。第１, 第２,
第４, 第５の接続切換回路を一端子側へ切換え、第３,
第６の接続切換回路を他端子側へ切換えると、第１, 第
２の接続切換回路を介して第１のデータ選択回路とデー
タ送信端子とを接続し、第３, 第４の接続切換回路を介
して第２のデータ選択回路をデータ受信端子と接続し
て、第１, 第２のデータ選択回路によりシリアル通信が
できる。第１, 第５の接続切換回路を一端子側へ切換
え、第２, 第３, 第４, 第６の接続切換回路を他端子側
へ切換えると、第２, 第６の接続切換回路を介して第４
のデータ選択回路をデータ送信端子と接続し、第３, 第
４の接続切換回路を介して第２のデータ選択回路をデー
タ受信端子と接続して、第２, 第４のデータ選択回路に
よりシリアル通信ができる。これにより、データ選択回
路から、他のデータ選択回路へ直接にデータを与えるこ
とができ、またデータ選択回路によりシリアル通信がで
きる。更に、異なるデータ選択回路によりシリアル通信
ができる。

【００２９】第３発明では、第１, 第２の接続切換回路
を一端子側へ切換えると、第１の接続切換回路を介して
第１のデータ選択回路をデータ送信端子に接続する。第
３のデータ選択回路はデータ受信端子に接続されている
ため、第１, 第３のデータ選択回路によりクロックに非
同期でシリアル通信ができる。第１の接続切換回路を他
端子側へ切換え、第２の接続切換回路を一端子側へ切換
えると、第１, 第２の接続切換回路を介して第２のデー
タ選択回路をデータ送信端子に接続し、第２のデータ選
択回路によりクロックに非同期でシリアルデータの送信
ができる。第１の接続切換回路を一端子側へ切換え、第
２の接続切換回路を他端子側へ切換えると、第１の接続
切換回路を介して第１のデータ選択回路をデータ送信端
子に接続し、第２の接続切換回路を介して第２のデータ
選択回路をクロック入出力端子に接続し、第３のデータ
選択回路はデータ受信端子に接続されているため第１,
第２, 第３のデータ選択回路により、クロックに同期し
てシリアル通信ができる。これにより、クロックに同
期、非同期でシリアル通信ができる。また異なるデータ
選択回路によりクロックに非同期でシリアルデータの送
信ができる。

【００３０】第４発明では、接続切換回路にMOS トラン
ジスタを用いるとパターン面積が少なくなる。これによ
り、接続切換回路の小型化が図れる。

【００３１】

【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は外部回路とともに示した本発明に係るマ
イクロコンピュータの要部の第１実施例の構成を示すブ
ロック図である。マイクロコンピュータ１にはシリアル
通信回路４が内蔵される。シリアル通信回路４のシリア
ルデータ送信端子９は接続切換回路たるスイッチ回路16
A の共通端子16Aaと接続され、その一側切換端子16Abは
入出力インタフェース5Aのデータ選択回路たるインタフ
ェーススイッチ回路33の一側切換端子と接続される。そ
のインタフェーススイッチ回路33の他側切換端子はプロ
グラマブル入出力インタフェース32を介してデータバス
８と接続され、そのインタフェーススイッチ回路33の共
通端子はマイクロコンピュータ１の外部端子であるシリ
アルデータ外部送信端子11と接続される。

【００３２】スイッチ回路16A の他側切換端子16Acは、
入出力インタフェース5Cのインタフェーススイッチ回路
33の一側切換端子と接続される。そのインタフェースス
イッチ回路33の他側切換端子はプログラマブル入出力イ
ンタフェース32を介してデータバス８と接続され、その
インタフェーススイッチ回路33の共通端子は他の外部端
子６と接続される。

【００３３】シリアル通信回路４のシリアルデータ受信
端子10は、接続切換回路たるスイッチ回路16B の共通端
子16Baと接続され、その一側切換端子16Bbは入出力イン
タフェース5Bのインタフェーススイッチ回路33の一側切
換端子と接続される。そのインタフェーススイッチ回路
33の他側切換端子はプログラマブル入出力インタフェー
ス32を介してデータバス８と接続され、そのインタフェ
ーススイッチ回路33の共通端子は、シリアルデータ外部
受信端子12と接続される。スイッチ回路16B の他側切換
端子16Bcは入出力インタフェース5Dのインタフェースス
イッチ回路33の一側切換端子と接続され、そのインタフ
ェーススイッチ回路33の他側切換端子はプログラマブル
入出力インタフェース32を介してデータバス８と接続さ
れ、そのインタフェーススイッチ回路33の共通端子は他
の外部端子６′と接続される。

【００３４】インタフェーススイッチ回路33,33,33,33
は、図示しないCPU から出力されるインタフェース制御
信号Ｓ_iにより切換制御される。スイッチ回路16A と16
B とは連動制御するようになっており、スイッチ回路16
A はシリアル通信回路４のシリアルデータ送信端子９
を、入出力インタフェース5Aのインタフェーススイッチ
回路33と、入出力インタフェース5Cのインタフェースス
イッチ回路33とに切換接続する。スイッチ回路16B はシ
リアル通信回路４のシリアルデータ受信端子10を、入出
力インタフェース5Bのインタフェーススイッチ回路33
と、入出力インタフェース5Dのインタフェーススイッチ
回路33とに切換接続するようになっている。マイクロコ
ンピュータ１がクロックに非同期でシリアル通信する場
合は、スイッチ回路16A,16B がレジスタ19のデータによ
り切換制御されるようになっている。これによりマイク
ロコンピュータ１が構成される。

【００３５】マイクロコンピュータ１外の外部回路13の
データ受信端子13_R (データ送信端子13_T) は、マイク
ロコンピュータ１のシリアルデータ外部送信端子11 (シ
リアルデータ外部受信端子12) と接続される。また外部
回路13′のデータ受信端子13 _R (データ送信端子13_T)
は、マイクロコンピュータ１の他の外部端子６ (６′)
と接続される。

【００３６】次にこのマイクロコンピュータ１のシリア
ル通信動作を、図２とともに説明する。図２は図１にお
けるスイッチ回路16A,16B の切換状態と異なる切換状態
を示したものであって、図１と同様に構成されており、
同一構成部分には同一符号を付している。図１に示すよ
うにレジスタ19のデータにより、スイッチ回路16A(16B)
を一側切換端子16Ab(16Bb)側へ切換え、またインタフェ
ーススイッチ回路33,33,33,33 を、実線で示すようにそ
の一側切換端子側へ切換えると、シリアル通信回路４の
シリアルデータ送信端子９がシリアルデータ外部送信端
子11と接続され、また、シリアルデータ受信端子10が、
シリアルデータ外部受信端子12と接続されて、一方の外
部回路13とシリアル通信回路４との間でクロックに非同
期でシリアル通信ができる。

【００３７】また、レジスタ19のデータによりスイッチ
回路16A,16B を図２に示すように切換えた場合は、シリ
アル通信回路４のシリアルデータ送信端子９が他の外部
端子６と接続され、またシリアルデータ受信端子10が他
の外部端子６と接続されて、他方の外部回路13′とシリ
アル通信回路４との間でクロックに非同期でシリアル通
信ができる。なお、ここではシリアルデータ送信端子９
を選択したシリアルデータ外部端子11又は外部端子６と
接続してシリアル通信回路４から外部回路13又は13′へ
シリアルデータを送信するようにしているが、スイッチ
回路を多数個使用して、それに対応して設けたシリアル
データ外部送信端子及び多数の外部端子のいずれかを選
択するようにすれば、シリアル通信回路から多数の外部
回路に対し、シリアルデータを送信することができる。
またシリアルデータ受信端子10についても同様に構成す
ることにより、多数の外部回路からのシリアルデータを
シリアル通信回路４が受信することができる。なお、シ
リアル通信を行わない場合は、シリアルデータ外部送信
端子11、シリアルデータ外部受信端子12及び外部端子
６, ６′は、夫々に接続されたインタフェーススイッチ
回路33を介してプログラマブル入出力インタフェース32
と接続される。

【００３８】ここで、クロックに非同期のシリアル通信
を行っているときに、入出力インタフェース5C,5D のイ
ンタフェーススイッチ回路33,33 をプログラマブル入出
力インタフェース側へ切換えると、外部回路13とマイク
ロコンピュータ１との間でシリアル通信を行うととも
に、外部回路13′とマイクロコンピュータ１との間でプ
ログラマブル入出力インタフェース32,32 の入出力デー
タを入出力することができる。この場合、外部回路13′
はシリアル通信回路４との間でシリアル通信を行わな
い。

【００３９】また、スイッチ回路16A,16B が連動して切
換制御されるから、外部回路13′とシリアル通信を行な
う場合において、入出力インタフェース5A,5B のインタ
フェーススイッチ回路33,33 を切換制御してシリアルデ
ータ外部送信端子11と、シリアルデータ外部受信端子12
とを、プログラマブル入出力インタフェース32,32 と接
続した状態に切換えることで、外部回路13′とシリアル
通信を行なうことができるとともに、外部回路13とマイ
クロコンピュータ１との間でプログラマブルインタフェ
ース32の入出力データの入出力を行なうことができる。
そのとき外部回路13はシリアル通信回路４との間でシリ
アル通信を行わない。また、スイッチ回路16A,16B を所
定時間間隔で切換制御することにより、外部回路13, 1
3′に対するシリアル通信を時分割に交互に行なうこと
ができる。

【００４０】図３は外部回路とともに示す本発明に係る
マイクロコンピュータの要部の第２実施例の構成を示す
ブロック図である。シリアル通信回路４のシリアルデー
タ送信端子９は、接続切換回路たるスイッチ回路16A の
共通端子16Aaと接続され、シリアルデータ受信端子10は
接続切換回路たるスイッチ回路16B の共通端子16Baと接
続される。スイッチ回路16A の一側切換端子16Abは、接
続切換回路たるスイッチ回路17A の一側切換端子17Abと
接続され、他側切換端子16Acは接続切換回路たるスイッ
チ回路18B の他側切換端子18Bcと接続される。接続切換
回路たるスイッチ回路16B の一側切換端子16Bbは、スイ
ッチ回路18A の一側切換端子18Abと接続され、他側切換
端子16Bcは接続切換回路たるスイッチ回路17B の他側切
換端子17Bcと接続される。スイッチ回路17A の他側切換
端子17Acとスイッチ回路17B の一側切換端子17Bbとが接
続される。

【００４１】接続切換回路たるスイッチ回路18A の他側
切換端子18Acと接続切換回路たるスイッチ回路18B の一
側切換端子18Bbとが接続される。スイッチ回路17(18A,1
8B,17B) の共通端子17Aa(18Aa,18Ba,17Ba)は入出力イン
タフェース5A(5B,5C,5D)のデータ選択回路たるインタフ
ェーススイッチ回路33(33,33,33)の一側切換端子と接続
され、その他側切換端子は入出力インタフェース5A(5B,
5C,5D)のプログラマブル入出力インタフェース32(32,3
2,32)を介してデータバス８と接続される。入出力イン
タフェース5A(5B,5C,5D)のインタフェーススイッチ回路
33(33,33,33)の共通端子は、マイクロコンピュータ１の
シリアルデータ外部送信端子11 (シリアルデータ外部受
信端子12、外部端子６, ６′) と接続される。スイッチ
回路16A,16B は、レジスタ19A のデータにより連動して
切換制御される。スイッチ回路17Aと17B とが、またス
イッチ回路18A と18B とがレジスタ19B のデータにより
連動して切換制御される。インタフェーススイッチ回路
33,33,33,33 は図示しないCPU からのインタフェース制
御信号Ｓ_iにより切換制御される。これらによりマイク
ロコンピュータ１が構成される。

【００４２】シリアルデータ外部送信端子11は、外部回
路13のデータ受信端子13_Rと接続され、シリアルデータ
外部受信端子12は、外部回路13のデータ受信端子13_Tと
接続される。また他の外部端子６は外部回路13′のデー
タ受信端子13′_Rと接続され、他の外部端子６′は外部
回路13′のデータ送信端子13′_Tと接続される。

【００４３】次にこのマイクロコンピュータ１のシリア
ル通信動作を、図４及び図５とともに説明する。図４,
図５は図３におけるスイッチ回路16A,16B,17A,17B,18A,
18Bの切換状態と異なる切換状態を示したものであっ
て、図３と同様に構成されており、同一構成部分には同
一符号を付している。

【００４４】クロックに非同期でシリアル通信を行なう
場合に、レジスタ19A,19B のデータによりスイッチ回路
16A(16B)を一側切換端子16Ab(16Bb)側へ切換、スイッチ
回路17A(17B)を他側切換端子17Ac (一側切換端子17Bb)
側へ切換え、スイッチ回路18A(18B)を他側切換端子18Ac
(一側切換端子18Ab) 側へ切換え、更にインタフェース
スイッチ回路33,33,33,33 を実線で示すように切換える
とマイクロコンピュータ１のシリアルデータ外部送信端
子11と、マイクロコンピュータ１の他の外部端子６′と
がスイッチ回路17A,17B を介して接続され、またマイク
ロコンピュータ１のシリアルデータ外部受信端子12とマ
イクロコンピュータ１の他の外部端子６とがスイッチ回
路18A,18B を介して接続される。これにより、外部回路
13のデータ受信端子13_Rと外部回路13′のデータ送信端
子13′_Tとが接続され、また外部回路13のデータ送信端
子13_Tと外部回路13′のデータ受信端子13′_Rとがマイ
クロコンピュータ１を介して接続される。

【００４５】このとき、シリアル通信回路４のシリアル
データ送信端子９及びシリアルデータ受信端子10は、マ
イクロコンピュータ１のシリアルデータ外部送信端子1
1、シリアルデータ外部受信端子12及び他の外部端子６,
６′のいずれにも接続されない。また、スイッチ回路1
6A,16B が他側切換端子16Ac,16Bc 側に切換えられてい
ても同様である。したがって、図３に示すスイッチ回路
の切換状態では、外部回路13と外部回路13′との間でマ
イクロコンピュータ１を介して通信ができる。

【００４６】次にスイッチ回路16A,16B の切換状態をそ
のままとし、レジスタ19B のデータにより、スイッチ回
路17A(17B)を一側切換端子17Ab (他側切換端子17Bc) 側
に切換え、スイッチ回路18A(18B)を一側切換端子18Ab
(他側切換端子18Bc) 側に切換え、図４に示す切換状態
にすると、図１に示したと同様の接続状態となり、シリ
アルデータ外部送信端子11はインタフェーススイッチ回
路33、スイッチ回路17A,16A を介してシリアルデータ送
信端子９と接続され、シリアルデータ外部受信端子12は
インタフェーススイッチ回路33、スイッチ回路18A,16B
を介してシリアルデータ受信端子10と接続される。これ
により、シリアル通信回路４と外部回路13との間でクロ
ックに非同期でシリアル通信を行なうことができる。

【００４７】また、レジスタ19A のデータによりスイッ
チ回路16A,16B を他側切換端子16Ac,16Bc 側に切換え、
図５に示す切換状態にすると、外部端子６はインタフェ
ーススイッチ回路33、スイッチ回路18B,16A を介してシ
リアルデータ送信端子９と接続される。また、外部端子
６′は、インタフェーススイッチ回路33、スイッチ回路
17B,16B を介してシリアルデータ受信端子10と接続され
て、シリアル通信回路４と、他方の外部回路13′との間
でクロックに非同期でシリアル通信を行なうことができ
る。

【００４８】なお、このようなシリアル通信を行わない
場合は、シリアルデータ外部送信端子11、シリアルデー
タ外部受信端子12及び他の外部端子６, ６′をインタフ
ェーススイッチ回路33を介してプログラマブル入出力イ
ンタフェース32と接続する。

【００４９】図６は外部回路とともに示す本発明に係る
マイクロコンピュータの要部の第３実施例の構成を示す
ブロック図である。マイクロコンピュータ１に内蔵され
ているシリアル通信回路４のシリアルデータ送信端子９
は接続切換回路たるスイッチ回路39の共通端子39a と接
続される。スイッチ回路39の一側切換端子39b は入出力
インタフェース5Aのデータ選択回路たるインタフェース
スイッチ回路33の一側切換端子と接続される。インタフ
ェーススイッチ回路33の他側切換端子はプログラマブル
入出力インタフェース32を介してデータバス８と接続さ
れ、その共通端子はシリアルデータ外部送信端子11と接
続される。スイッチ回路39の他側切換端子39c は接続切
換回路たるスイッチ回路40の一側切換端子40b と接続さ
れる。スイッチ回路40の他側切換端子40c は、シリアル
通信回路４のクロック入出力端子14と接続され、その共
通端子40a は入出力インタフェース5Cのインタフェース
スイッチ回路33の一側切換端子と接続され、その他側切
換端子はプログラマブル入出力インタフェース32を介し
てデータバス８と接続される。

【００５０】入出力インタフェース5Cのインタフェース
スイッチ回路33の共通端子はマイクロコンピュータ１の
他の外部端子15と接続される。シリアル通信回路４のシ
リアルデータ受信端子10は、入出力インタフェース5Bの
インタフェーススイッチ回路33の一側切換端子と接続さ
れ、その他側切換端子は入出力インタフェース5Bのプロ
グラマブル入出力インタフェース32を介してデータバス
８と接続される。そのインタフェーススイッチ回路33の
共通端子はシリアルデータ外部受信端子12と接続され
る。インタフェーススイッチ回路33,33,33は図示しない
CPU からのインタフェース制御信号Ｓ_iにより切換制御
される。これによりマイクロコンピュータ１が構成され
る。

【００５１】シリアルデータ外部送信端子11は一方の外
部回路13のデータ受信端子13_Rと接続され、シリアルデ
ータ外部受信端子12は外部回路13のデータ送信端子13_T
と接続される。他の外部端子15は他方の外部回路13′の
データ受信端子13′_Rと接続される。スイッチ回路39,4
0 は連動せず、レジスタ19のデータにより切換制御され
る。

【００５２】次にこのように構成したマイクロコンピュ
ータ１の動作を、図７及び図８とともに説明する。図
７, 図８は図６におけるスイッチ回路39,40 の切換状態
と異なる切換状態を示したものであって、図６と同様に
構成されており、同一構成部分には同一符号を付してい
る。レジスタ19のデータによりスイッチ回路39,40 をと
もに一側切換端子39b,40b 側へ切換え、またインタフェ
ース制御信号Ｓ_iにより入出力インタフェース5A,5B,5C
のインタフェーススイッチ回路33,33,33とともに実線で
示すように切換え、クロックに非同期でシリアル通信を
行なう場合は、図６に示すように、シリアルデータ送信
端子９とシリアルデータ外部送信端子11とが入出力イン
タフェース5Aのインタフェーススイッチ回路33、スイッ
チ回路39を介して接続され、シリアルデータ受信端子10
とシリアルデータ外部受信端子12とが入出力インタフェ
ース5Bのインタフェーススイッチ回路33を介して接続さ
れているため、シリアル通信回路４と一方の外部回路13
との間でクロックに非同期でシリアル通信を行なうこと
ができる。

【００５３】また、レジスタ19のデータによりスイッチ
回路39のみを他側切換端子39c 側へ切換えると、図７に
示すようにシリアルデータ送信端子９とマイクロコンピ
ュータ１の他の外部端子15とが入出力インタフェース5C
のインタフェーススイッチ回路33、スイッチ回路39,40
を介して接続されて、シリアル通信回路４から他方の外
部回路13′に対してクロックに非同期のシリアル通信の
うち、シリアルデータの送信のみが行える。この場合、
外部回路13のデータ送信端子13_Tとシリアルデータ受信
端子10とが接続されているが、外部回路13からのシリア
ルデータをシリアル通信回路４が受信しない。また、外
部回路13′はシリアル通信回路４に対しシリアルデータ
を送信しない。このようにシリアル通信において、マイ
クロコンピュータ１から外部回路13へシリアルデータを
送信するが、外部回路13からのシリアルデータを受信し
ないような使用方法も可能である。

【００５４】更に、外部回路13′を用いず、外部回路13
のクロック入出力端子13c を他の外部端子15と接続し、
レジスタ19のデータにより、スイッチ回路39を一側切換
端子39b 側へ切換え、スイッチ回路40を他側切換端子40
c 側へ切換えると、図８に示すようにシリアルデータ送
信端子９とシリアルデータ外部送信端子11とが入出力イ
ンタフェース5Aのインタフェーススイッチ回路33、スイ
ッチ回路39を介して接続され、シリアルデータ受信端子
10とシリアルデータ外部受信端子12とが接続されてい
て、またクロック入出力端子14と外部回路13のクロック
入出力端子13c とが入出力インタフェース5Cのインタフ
ェーススイッチ回路33、スイッチ回路40を介して接続さ
れて、シリアル通信回路４が出力するクロックに同期し
て、外部回路13とシリアル通信回路４との間でシリアル
通信を行なうことができる。

【００５５】次に本発明に係るマイクロコンピュータに
用いているスイッチ回路の構成を説明する。スイッチ回
路の構成の説明に先立ち、先ずMOS トランジスタについ
て説明する。図９はＮチャネルMOS トランジスタの構成
図である。ＮチャネルMOS トランジスタNTはゲートＧと
ソースＳとドレインＤとから構成される。このＮチャネ
ルMOS トランジスタNTは、そのゲートＧにＨレベルのデ
ータが入力されたときにオンし、ソースＳに入力された
Ｈレベル又はＬレベルのデータがドレインＤに伝達され
る。また、ゲートＧにＬレベルのデータが入力されたと
き、ＮチャネルMOS トランジスタNTがオフし、ソースＳ
に入力されたＨレベル又はＬレベルのデータはドレイン
Ｄに伝達されない。

【００５６】図10はＰチャネルMOS トランジスタの構成
図である。ＰチャネルMOS トランジスタPTは、ゲートＧ
とソースＳとドレインＤとから構成される。このＰチャ
ネルMOS トランジスタPTは、ゲートＧにＬレベルのデー
タが入力されたときにオンし、ソースＳに入力されたＨ
レベル又はＬレベルのデータがドレインＤへ伝達され
る。また、ゲートＧにＨレベルのデータが入力されたと
きＰチャネルMOS トランジスタPTがオフし、ソースＳに
入力されたＨレベル又はＬレベルのデータがドレインＤ
に伝達されない。

【００５７】図11はトランスファゲートの構成図であ
る。トランスファゲートTGは、ＮチャネルMOS トランジ
スタNTと、ＰチャネルMOS トランジスタPTとを並列接続
して構成される。トランスファゲートTGは、Ｎチャネル
MOS トランジスタNTのゲートＧにＨレベルのデータが入
力されると同時にＰチャネルMOS トランジスタPTのゲー
トＧにＬレベルのデータが入力された場合、両トランジ
スタNT,PT がともにオンし、即ちトランスファゲートGT
がオンして、ＮチャネルMOS トランジスタNT及びＰチャ
ネルMOS トランジスタPTのソースＳにＬレベル、Ｈレベ
ルいずれのデータが入力されても、それがＮチャネルMO
S トランジスタNT及びＰチャネルMOS トランジスタPTの
ドレインＤに伝達される。

【００５８】またＮチャネルMOS トランジスタNTのゲー
トＧにＬレベルのデータが入力されると同時にＰチャネ
ルMOS トランジスタPTのゲートＧにＨレベルのデータが
入力された場合、両トランジスタNT,PT がともにオフ
し、即ちトランスファゲートGTがオフして、Ｎチャネル
MOS トランジスタNT及びＰチャネルMOS トランジスタPT
のソースＳに、Ｌレベル、Ｈレベルのいずれのデータが
入力されても、それがＮチャネルMOS トランジスタNT及
びＰチャネルMOS トランジスタPTのドレインＤに伝達さ
れない。

【００５９】図12は、図６に示すスイッチ回路39(40)の
構成を示すブロック図である。トランスファゲートTG₁
のドレインＤ側は一側切換端子39b(40b)と接続される。
トランスファゲートTG₂のドレインＤ側は他側切換端子
39c(40c)と接続される。トランスファゲートTG₁, TG₂
のソースＳ側は共通接続されて共通端子39a(40a)と接続
される。トランスファゲートTG₁のＮチャネルMOS トラ
ンジスタNT₁のゲートＧと、トランスファゲートTG₂の
ＰチャネルMOS トランジスタPT₂のゲートＧとが共通接
続され、トランスファゲートTG₁のＰチャネルMOS トラ
ンジスタPT₁のゲートと、トランスファゲートTG₂のＮ
チャネルMOS トランジスタNT₂のゲートとが共通接続さ
れる。ＮチャネルMOS トランジスタNT₁のゲートＧとＰ
チャネルMOS トランジスタPT₂のゲートＧとの接続部は
インバータ29を介してＰチャネルMOS トランジスタPT₁
のゲートＧとＮチャネルMOS トランジスタNT₂のゲート
Ｇとの接続部と接続される。

【００６０】このスイッチ回路39(40)は、図12に示すよ
うにインバータ29の入力がＨレベルになると、インバー
タ29の出力がＬレベルとなり、トランスファゲートTG₁
がオンし、トランスファゲートTG₂がオフして、共通端
子39a(40a)は一側切換端子39b(40b)と接続される。即ち
一側切換端子39b(40b)側に切換わる。

【００６１】図13は図12のスイッチ回路の異なる切換状
態を示している。図13に示すようにインバータ29の入力
がＬレベルになると、インバータ29の出力がＨレベルと
なり、トランスファゲートTG₁がオフし、トランスファ
ゲートTG₂がオンして、共通端子39a(40a)は一側切換端
子39c(40c)と接続される。即ち他側切換端子39c(40c)側
に切換わる。

【００６２】図14は、図１に示した連動制御するスイッ
チ回路16A,16B の構成を示すブロック図である。トラン
スファゲートTG₁のドレインＤ側は一側切換端子16Abと
接続され、トランスファゲートTG₂のドレインＤ側は他
側切換端子16Acと接続される。トランスファゲートTG₃
のドレインＤ側は一側切換端子16Bbと接続され、トラン
スファゲートTG₄のドレインＤ側は他側切換端子16Bcと
接続される。トランスファゲートTG₁, TG₂のソースＳ
側は共通接続されて共通端子16Aaと接続される。トラン
スファゲートTG₃, TG₄のソースＳ側は共通接続されて
共通端子16Baと接続される。トランスファゲートTG₁の
ＮチャネルMOS トランジスタNT₁のゲートＧと、トラン
スファゲートTG₂のＰチャネルMOS トランジスタPT₂の
ゲートＧと、トランスファゲートTG₃のＮチャネルMOS
トランジスタNT₃のゲートＧと、トランスファゲートTG
₄のＰチャネルMOS トランジスタPT₄のゲートＧとが共
通接続される。

【００６３】また、トランスファゲートTG₁のＰチャネ
ルMOS トランジスタPT₁のゲートＧと、トランスファゲ
ートTG₂のＮチャネルMOS トランジスタNT₂のゲートＧ
と、トランスファゲートTG₃のＰチャネルMOS トランジ
スタPT₃のゲートＧと、トランスファゲートTG₄のＮチ
ャネルMOS トランジスタNT₄のゲートＧとが共通接続さ
れる。ＮチャネルMOS トランジスタNT₁のゲートＧと、
ＰチャネルMOS トランジスタPT₂のゲートＧと、Ｎチャ
ネルMOS トランジスタNT₃のゲートＧとＰチャネルMOS
トランジスタPT₄のゲートＧとの接続部は、インバータ
29を介して、ＰチャネルMOS トランジスタPT₁のゲート
Ｇと、ＮチャネルMOS トランジスタNT₂のゲートＧと、
ＰチャネルMOS トランジスタPT₃のゲートＧと、Ｎチャ
ネルMOSトランジスタNT₄のゲートＧとの接続部と接続
される。

【００６４】このスイッチ回路16A,16B は、図14に示す
ようにインバータ29の入力がＨレベルになるとインバー
タ29の出力がＬレベルになり、トランスファゲートT
G₁，TG ₃がオンし、トランスファゲートTG₂，TG₄が
オフして、共通端子16Aa(16Ba)と一側切換端子16Ab(16B
b)とが接続される。即ちスイッチ回路16A,16B はともに
一側切換端子16Ab,16Bb 側に切換わる。

【００６５】図15は図14のスイッチ回路の異なる切換状
態を示している。図15に示すようにインバータ29の入力
がＬレベルになると、インバータ29の出力がＨレベルに
なり、トランスファゲートTG₂，TG₄がオンし、トラン
スファゲートTG₁，TG₃がオフして、共通端子16Aa(16B
a)と他側切換端子16Ac(16Bc)とが接続される。即ち、ス
イッチ回路16A,16B はともに他側切換端子16Ac,16Bc 側
に切換わる。

【００６６】図16は図３に示した連動動作するスイッチ
回路17A,17B(18A,18B)の構成を示すブロック図である。
トランスファゲートTG₁のドレインＤ側はスイッチ回路
17A(18A)の一側切換端子17Ab(18Ab)と接続され、トラン
スファゲートTG₂のドレインＤ側は他側切換端子17Ac(1
8Ac)と接続される。トランスファゲートTG₃のドレイン
Ｄ側はスイッチ回路17B(18B)の一側切換端子17Bb(18Bb)
と接続され、トランスファゲートTG₄のドレインＤ側は
他側切換端子17Bc(18Bc)と接続される。トランスファゲ
ートTG₁，TG₂のソースＳ側は共通接続されて共通端子1
7Aa(18Aa)と接続される。

【００６７】トランスファゲートTG₁のＮチャネルMOS
トランジスタNT₁のゲートＧと、トランスファゲートTG
₂のＰチャネルMOS トランジスタPT₂のゲートＧと、ト
ランスファゲートTG₃のＰチャネルMOS トランジスタPT
₃のゲートＧと、トランスファゲートTG₄のＮチャネル
MOS トランジスタNT₄のゲートＧとが共通に接続され
る。トランスファゲートTG₁のＰチャネルMOS トランジ
スタPT₁のゲートＧと、トランスファゲートTG₂のＮチ
ャネルMOS トランジスタNT₂のゲートＧと、トランスフ
ァゲートTG₃のＮチャネルMOS トランジスタNT₃のゲー
トＧと、トランスファゲートTG₄のＰチャネルMOS トラ
ンジスタPT₄のゲートＧとが共通接続される。Ｎチャネ
ルMOS トランジスタNT₁のゲートＧと、ＰチャネルMOS
トランジスタPT₂のゲートＧと、ＰチャネルMOS トラン
ジスタPT₃のゲートＧと、ＮチャネルMOS トランジスタ
NT₄のゲートＧとの接続部は、インバータ29を介して、
ＰチャネルMOS トランジスタPT₁のゲートＧと、Ｎチャ
ネルMOS トランジスタNT₂のゲートＧと、ＮチャネルMO
S トランジスタNT₃のゲートＧと、ＰチャネルMOS トラ
ンジスタPT₄のゲートＧとの接続部と接続される。

【００６８】このスイッチ回路17A,17B(18A,18B)は図16
に示すようにインバータ29の入力がＨレベルになると、
インバータ29の出力がＬレベルとなり、トランスファゲ
ートTG₁，TG₄がともにオンし、トランスファゲートTG
₂，TG₃がともにオフして、共通端子17Aa(18Aa)はスイ
ッチ回路17A(18A)の一側切換端子17Ab(18Ab)と接続さ
れ、共通端子17Ba(18Ba)はスイッチ回路17B(18B)の他側
切換端子17Bc(18Bc)と接続される。即ち、スイッチ回路
17A(18A)は一側切換端子17Ab(18Ab)側に切換わり、スイ
ッチ回路17B(18B)は他側切換端子17Bc(18Bc)側に切換わ
る。

【００６９】図17は図16のスイッチ回路の異なる切換状
態を示している。図17に示すようにインバータ29の入力
がＬレベルになると、インバータ29の出力がＨレベルと
なり、トランスファゲートTG₂，TG₃がともにオンし、
トランスファゲートTG₁，TG ₄がともにオフして共通端
子17Aa(18Aa)は、スイッチ回路17A(18A)の他側切換端子
17Ac(18Ac)と接続され、共通端子17Ba(18Ba)はスイッチ
回路17B(18B)の一側切換端子17Bb(18Bb)と接続される。
即ち、スイッチ回路17A(18A)は他側切換端子17Ac(18Ac)
側に切換わり、スイッチ回路17B(18B)は一側切換端子17
Bb(18Bb)側に切換わる。

【００７０】このようにして、スイッチ回路16A,16B 、
17A,17B 、18A,18B 、39、40をMOSトランジスタにより
構成してスイッチ回路の回路パターン面積を縮小し、ス
イッチ回路を小型化できる。

【００７１】

【発明の効果】以上詳述したように第１発明のマイクロ
コンピュータは、マイクロコンピュータに内蔵している
シリアル通信回路に割り当てられたマイクロコンピュー
タの外部端子と異なる他の外部端子を介して、複数の外
部回路とシリアル通信回路との間でシリアル通信を行な
うことができ、また複数の外部回路と時分割にシリアル
通信を行なうことができる。

【００７２】第２発明のマイクロコンピュータは、それ
を介して１つの外部回路と、他の１つの外部回路との間
で通信を行わせることができる。またシリアル通信回路
に割り当てられたマイクロコンピュータの外部端子と異
なる外部端子を介して、複数の外部回路とシリアル通信
回路との間でシリアル通信を行なうことができ、更に複
数の外部回路と時分割にシリアル通信を行なうことがで
きる。

【００７３】第３発明のマイクロコンピュータは、クロ
ックに非同期で１つの外部回路とシリアル通信回路との
間で、シリアル通信を行なうことができ、またシリアル
通信回路から他の外部回路へシリアルデータの送信がで
きる。更にクロックに同期して、１つの外部回路とシリ
アル通信回路との間でシリアル通信を行なうことができ
る。

【００７４】第４発明のマイクロコンピュータは、スイ
ッチ回路をMOS トランジスタで構成するため、スイッチ
回路の回路パターン面積を縮小でき、マイクロコンピュ
ータの小型化が図れる。そのため、本発明のマイクロコ
ンピュータを用いる場合には、マイクロコンピュータを
搭載する回路基板上に、シリアル通信対象の外部回路を
選択するためのスイッチ回路を備える必要がないから、
回路基板面積を大きくする必要がなく、それによるコス
トアップを解消できる。また、マイクロコンピュータが
搭載される回路基板上に外部回路を選択するためのスイ
ッチ回路を設ける必要がないから、回路基板におけるプ
リント配線の位置の変更を全く考慮する必要がなく、そ
の煩わしさを解消できる。

【００７５】更にパーソナルコンピュータと回路基板上
のマイクロコンピュータ間あるいはパーソナルコンピュ
ータと回路基板上の外部回路との間でシリアル通信を行
なう場合には、従来のようにマイクロコンピュータを搭
載する回路基板上にそれらを選択するスイッチ回路を設
ける必要がなく、またその複雑な制御を要しない等、本
発明は優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明に係るマイクロコンピュータの第１実
施例の構成を示すブロック図である。

【図２】切換状態が異なるマイクロコンピュータの第
１実施例のブロック図である。

【図３】本発明に係るマイクロコンピュータの第２実
施例の構成を示すブロック図である。

【図４】切換状態が異なるマイクロコンピュータの第
２実施例のブロック図である。

【図５】切換状態が異なるマイクロコンピュータの第
２実施例のブロック図である。

【図６】本発明のマイクロコンピュータの第３実施例
の構成を示すブロック図である。

【図７】切換状態が異なるマイクロコンピュータの第
３実施例のブロック図である。

【図８】切換状態が異なるマイクロコンピュータの第
３実施例のブロック図である。

【図９】ＮチャネルMOS トランジスタの構成図であ
る。

【図１０】ＰチャネルMOS トランジスタの構成図であ
る。

【図１１】トランスファゲートの構成図である。

【図１２】スイッチ回路の構成を示すブロック図であ
る。

【図１３】切換状態が異なるスイッチ回路のブロック
図である。

【図１４】連動制御する２つのスイッチ回路の構成を
示すブロック図である。

【図１５】切換状態が異なる２つのスイッチ回路の構
成を示すブロック図である。

【図１６】連動制御する２つのスイッチ回路の構成を
示すブロック図である。

【図１７】切換状態が異なる２つのスイッチ回路の構
成を示すブロック図である。

【図１８】従来のマイクロコンピュータの構成を示す
ブロック図である。

【図１９】入出力インタフェースの構成を示すブロッ
ク図である。

【図２０】クロックに非同期でシリアル通信を行なう
場合の配線状態図である。

【図２１】クロックに非同期でシリアル通信する場合
の通信データフォーマットを示す図である。

【図２２】クロックに同期してシリアル通信する場合
の配線状態図である。

【図２３】クロックに同期してシリアル通信する場合
の通信データフォーマットを示す図である。

【図２４】複数の外部回路とシリアル通信回路との間
でシリアル通信を行なう場合の従来の配線状態図であ
る。

【図２５】パーソナルコンピュータと回路基板上のマ
イクロコンピュータ及び外部回路との間でシリアル通信
を行なう状態図である。

【符号の説明】

１マイクロコンピュータ、４シリアル通信回路、９
シリアルデータ送信端子、10 シリアルデータ受信端
子、11 シリアルデータ外部送信端子、12 シリアルデ
ータ外部受信端子、13, 13′ 外部回路、16A,16B ス
イッチ回路、17A,17B ，18A,18B スイッチ回路、19,1
9A,19B レジスタ、39,40 スイッチ回路、NT Ｎチャ
ネルMOS トランジスタ、PT ＰチャネルMOS トランジス
タ、TG, TG₁，TG₂，TG₃，TG₄ トランスファゲー
ト。

Claims

【特許請求の範囲】

【請求項１】シリアルデータを送受信するシリアル通
信回路と、パラレルデータを入出力するインタフェース
と、前記シリアル通信回路及び前記インタフェースを択
一的に選択するデータ選択回路と、該データ選択回路に
対応しておりデータ選択回路と接続する外部端子とを備
えるマイクロコンピュータにおいて、前記データ選択回路を複数備えており、第１，第２のデ
ータ選択回路と前記シリアル通信回路に設けているデー
タ送信端子との間に介装されており、第１，第２のデー
タ選択回路を択一的に選択する第１の切換回路と、第
３，第４のデータ選択回路及びシリアル通信回路に設け
ているデータ受信端子の間に介装されており、第３，第
４のデータ選択回路を択一的に選択する第２の切換回路
とを備え、第１，第２の切換回路を連動して切換制御す
る構成にしてあることを特徴とするマイクロコンピュー
タ。
【請求項２】シリアルデータを送受信するシリアル通
信回路と、パラレルデータを入出力するインタフェース
と、前記シリアル通信回路及び前記インタフェースを択
一的に選択するデータ選択回路と、該データ選択回路に
対応しておりデータ選択回路と接続する外部端子とを備
えるマイクロコンピュータにおいて、前記データ選択回路を複数備えており、第１のデータ選
択回路及び前記シリアル通信回路に設けているデータ送
信端子の間に介装されている第１の接続切換回路及び第
２の接続切換回路と、第２のデータ選択回路及びシリア
ル通信回路に設けているデータ受信端子の間に介装され
ている第３の接続切換回路及び第４の接続切換回路と、
第３のデータ選択回路及び第４のデータ選択回路の間に
介装されている第５の接続切換回路及び第６の接続切換
回路とを備え、第２，第４の接続切換回路が連動して切
換制御され、第１，第３の接続切換回路が連動して相補
に切換制御され、第５，第６の接続切換回路が連動して
相補に切換制御されるようになしており、データ送信端
子及びデータ受信端子が開放状態の場合は、第１，第２
のデータ選択回路が第１，第３の接続切換回路を介して
相互に接続されるとともに、第３，第４のデータ選択回
路が第５，第６の接続切換回路を介して接続され、第
３，第４のデータ選択回路が相互に接続されない場合
は、第１のデータ選択回路とデータ送信端子とが第１，
第２の接続切換回路を介して接続され、第３のデータ選
択回路とデータ受信端子とが第５，第４の接続切換回路
を介して接続される状態、又は第４のデータ選択回路と
データ送信端子とが第６，第２の接続切換回路を介して
接続され、第２のデータ選択回路とデータ受信端子とが
第３，第４の接続切換回路を介して接続される状態が得
られる構成にしてあることを特徴とするマイクロコンピ
ュータ。
【請求項３】シリアルデータを送受信するシリアル通
信回路と、パラレルデータを入出力するインタフェース
と、前記シリアル通信回路及び前記インタフェースを択
一的に選択するデータ選択回路と、該データ選択回路に
対応しておりデータ選択回路と接続する外部端子とを備
えるマイクロコンピュータにおいて、前記データ選択回路を複数備えており、第１のデータ選
択回路及び前記シリアル通信回路に設けているデータ送
信端子の間に介装されている第１の接続切換回路と、第
２のデータ選択回路及びシリアル通信回路に設けている
クロック入出力端子の間に介装されている第２の接続切
換回路とを備え、第３のデータ選択回路をシリアル通信
回路に設けているデータ受信端子と接続しており、第
１，第２の接続切換回路の切換制御により、クロック入
出力端子を開放状態にした場合は、第１のデータ選択回
路及びデータ送信端子を、第１の接続切換回路を介して
接続した状態、又は第２のデータ選択回路及びデータ送
信端子を第１，第２の接続切換回路を介して接続した状
態が得られ、第２のデータ選択回路及びクロック入出力
端子を第２の接続切換回路を介して接続した場合は、第
１のデータ選択回路及びデータ送信端子を、第１の接続
切換回路を介して接続した状態が得られる構成にしてあ
ることを特徴とするマイクロコンピュータ。
【請求項４】接続切換回路を、MOS トランジスタによ
り構成してある請求項１、請求項２又は請求項３のいず
れかに記載のマイクロコンピュータ。