JPH05167424A - Output buffer circuit - Google Patents
Output buffer circuitInfo
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- JPH05167424A JPH05167424A JP3350448A JP35044891A JPH05167424A JP H05167424 A JPH05167424 A JP H05167424A JP 3350448 A JP3350448 A JP 3350448A JP 35044891 A JP35044891 A JP 35044891A JP H05167424 A JPH05167424 A JP H05167424A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、貫通電流を低減し誤
動作を防止するようにした論理回路の出力バッファ回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit of a logic circuit which reduces a shoot-through current to prevent malfunction.
【０００２】[0002]
【従来の技術】従来、論理回路の出力バッファ回路は、
図３に示すようにトランジスタサイズの小さいプリバッ
ファとしてのインバータ101 と、出力バッファとしての
インバータ102 とを直列接続した回路で構成されてい
る。そして各インバータ101 ，102 は、図４に示すよう
に、Ｐ型ＭＯＳトランジスタ111 とＮ型ＭＯＳトランジ
スタ112 の各ドレインを共通接続して出力端子114 と
し、前記Ｐ型ＭＯＳトランジスタ111 のソースを電源Ｖ
DDに接続し、Ｎ型ＭＯＳトランジスタ112 のソースをグ
ランドに接続し、両トランジスタ111 ，112 のゲートを
共通接続した入力端子113 に、回路への入力信号を直接
入力するように構成されている。2. Description of the Related Art Conventionally, an output buffer circuit of a logic circuit is
As shown in FIG. 3, it is composed of a circuit in which an inverter 101 as a prebuffer having a small transistor size and an inverter 102 as an output buffer are connected in series. In each of the inverters 101 and 102, as shown in FIG. 4, the drains of the P-type MOS transistor 111 and the N-type MOS transistor 112 are commonly connected to serve as an output terminal 114, and the source of the P-type MOS transistor 111 is connected to the power source V.
The input signal to the circuit is directly input to the input terminal 113 which is connected to DD , the source of the N-type MOS transistor 112 is connected to the ground, and the gates of both transistors 111 and 112 are commonly connected.
【０００３】[0003]
【発明が解決しようとする課題】ところで、前記図４に
示した構成のインバータよりなる出力バッファ回路の場
合、入力信号がHighからLow 及びLow からHighにスイッ
チする際、入力電圧がＶTHN （Ｎ型ＭＯＳトランジスタ
の閾値電圧）から、ＶDD−ＶTHP （Ｐ型ＭＯＳトランジ
スタの閾値電圧）の間では、Ｐ型ＭＯＳトランジスタと
Ｎ型ＭＯＳトランジスタが同時にＯＮ状態となる。By the way, in the case of the output buffer circuit including the inverter having the configuration shown in FIG. 4, when the input signal is switched from High to Low and from Low to High, the input voltage is V THN (N Type threshold voltage of the MOS transistor) to V DD -V THP (threshold voltage of the P type MOS transistor), the P type MOS transistor and the N type MOS transistor are simultaneously turned on.
【０００４】このように従来の出力バッファ回路では、
Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタが同
時にＯＮする状態が生じるため、電源からグランドへ貫
通電流が流れ、駆動能力の大きい出力バッファ回路の場
合には、電源−グランド間の電圧が瞬間的に落ち込み、
グランドの電位が上昇して論理回路の回路閾値電圧が変
化するため、回路が誤動作を起こす場合があるという問
題点があった。As described above, in the conventional output buffer circuit,
Since the P-type MOS transistor and the N-type MOS transistor are turned on at the same time, a through current flows from the power supply to the ground, and in the case of an output buffer circuit having a large driving capability, the voltage between the power supply and the ground drops instantaneously. ,
There is a problem in that the circuit may malfunction because the ground potential rises and the circuit threshold voltage of the logic circuit changes.
【０００５】この問題点を解決する手法としては、特開
平１−２８４０１７号において図５に示すような構成の
出力バッファ回路が提案されている。すなわちこの出力
バッファ回路は、２入力ＮＡＮＤ素子204 と、２入力Ｎ
ＯＲ素子205 と、ＮＯＴ素子203 と、電源ＶDDとグラン
ド間に直列に接続されたＰ型ＭＯＳトランジスタ206と
Ｎ型ＭＯＳトランジスタ207 とを備え、ＮＯＲ素子205
の一方の入力端を接地レベルに固定し、ＮＡＮＤ素子20
4 の一方の入力端をＮＯＴ素子203 により電源レベルに
固定し、また入力端子201 はＮＡＮＤ素子204及びＮＯ
Ｒ素子205 の他方の入力端に接続し、出力端子202 はＰ
型ＭＯＳトランジスタ206 とＮ型ＭＯＳトランジスタ20
7 の接続点より導出するように構成されている。そして
このように構成された出力バッファ回路は、２入力ＮＡ
ＮＤ素子204 と２入力ＮＯＲ素子205 の論理閾値電圧に
差があることから、Ｐ型ＭＯＳトランジスタ206 のゲー
ト電圧とＮ型ＭＯＳトランジスタ207 のゲート電圧の変
化に時間差を設け、Ｐ型ＭＯＳトランジスタ206 とＮ型
ＭＯＳトランジスタ207 が同時にＯＮ状態になることを
防止するものである。As a method for solving this problem, an output buffer circuit having a structure as shown in FIG. 5 is proposed in Japanese Patent Laid-Open No. 1-284017. That is, this output buffer circuit includes a 2-input NAND element 204 and a 2-input N element.
The NOR element 205 includes an OR element 205, a NOT element 203, a P-type MOS transistor 206 and an N-type MOS transistor 207 connected in series between the power supply V DD and the ground.
One of the input terminals is fixed to the ground level and the NAND element 20
One input terminal of 4 is fixed to the power supply level by the NOT element 203, and the input terminal 201 is connected to the NAND element 204 and the NO element.
Connected to the other input terminal of R element 205, and output terminal 202 is P
Type MOS transistor 206 and N type MOS transistor 20
It is configured to derive from 7 connection points. The output buffer circuit thus configured has a 2-input NA.
Since there is a difference in the logical threshold voltage between the ND element 204 and the 2-input NOR element 205, there is a time difference between the change of the gate voltage of the P-type MOS transistor 206 and the gate voltage of the N-type MOS transistor 207. The N-type MOS transistor 207 is prevented from being turned on at the same time.
【０００６】しかしながら、この提案された出力バッフ
ァ回路においては、Ｐ型ＭＯＳトランジスタとＮ型ＭＯ
Ｓトランジスタが同時にＯＦＦしている時間をあまり大
きくできないし、また回路を構成するトランジスタ数が
多くなり回路面積が大きくなってしまうという問題点が
ある。However, in this proposed output buffer circuit, a P-type MOS transistor and an N-type MO transistor are used.
There are problems that the time during which the S transistors are turned off at the same time cannot be increased so much, and that the number of transistors forming the circuit increases and the circuit area increases.
【０００７】本発明は、従来の出力バッファ回路におけ
る上記問題点を解消するためになされたもので、少ない
素子数で貫通電流を低減し誤動作を防止できるようにし
た出力バッファ回路を提供することを目的とする。The present invention has been made to solve the above-mentioned problems in the conventional output buffer circuit, and it is an object of the present invention to provide an output buffer circuit capable of reducing a through current with a small number of elements and preventing malfunction. To aim.
【０００８】[0008]
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、第１のＰ型ＭＯＳトランジスタ
のドレインと第１のＮ型ＭＯＳトランジスタのドレイン
を共通接続して出力端子とし、前記Ｐ型ＭＯＳトランジ
スタのソースを電源に、前記Ｎ型ＭＯＳトランジスタの
ソースをグランドに接続したＣＭＯＳ出力回路と、ドレ
インをグランドにゲートを入力端子にソースを前記ＣＭ
ＯＳ出力回路のＮ型ＭＯＳトランジスタのゲートにバッ
クゲートをソースにそれぞれ接続した第２のＰ型ＭＯＳ
トランジスタと、ドレインを電源にゲートを入力端子に
ソースを前記ＣＭＯＳ出力回路のＰ型ＭＯＳトランジス
タのゲートにバックゲートをソースにそれぞれ接続した
第２のＮ型ＭＯＳトランジスタと、一端を入力端子に接
続し他端を前記ＣＭＯＳ出力回路のＰ型ＭＯＳトランジ
スタのゲートに接続した第１の抵抗と、一端を入力端子
に接続し他端を前記ＣＭＯＳ出力回路のＮ型ＭＯＳトラ
ンジスタのゲートに接続した第２の抵抗とで出力バッフ
ァ回路を構成するものである。SUMMARY OF THE INVENTION In order to solve the above problems, the present invention provides an output terminal in which the drain of a first P-type MOS transistor and the drain of a first N-type MOS transistor are commonly connected. A CMOS output circuit in which the source of the P-type MOS transistor is used as a power source and the source of the N-type MOS transistor is connected to the ground; a drain is ground, a gate is an input terminal, and a source is the CM;
Second P-type MOS in which the back gate is connected to the source of the N-type MOS transistor of the OS output circuit
A transistor, a second N-type MOS transistor having a drain connected to a power source, a gate connected to an input terminal, a source connected to a gate of the P-type MOS transistor of the CMOS output circuit and a back gate connected to a source, and one end connected to an input terminal. A first resistor having the other end connected to the gate of the P-type MOS transistor of the CMOS output circuit, and a second resistor having one end connected to the input terminal and the other end connected to the gate of the N-type MOS transistor of the CMOS output circuit. The resistor and the output buffer circuit are configured.
【０００９】このように構成した出力バッファ回路にお
いては、ＣＭＯＳ出力回路のＰ型ＭＯＳトランジスタの
ゲート入力信号の立ち下がりがゆっくりと行われ、また
Ｎ型ＭＯＳトランジスタのゲート入力信号の立ち上がり
がゆっくりと行われるので、両トランジスタがＯＮにな
る時点が遅延し、両トランジスタが同時にＯＮすること
がなくなり、これにより貫通電流を低減させ誤動作を防
止することができる。In the output buffer circuit thus configured, the gate input signal of the P-type MOS transistor of the CMOS output circuit falls slowly, and the gate input signal of the N-type MOS transistor rises slowly. As a result, the time when both transistors are turned on is delayed, and both transistors are not turned on at the same time, which makes it possible to reduce the through current and prevent malfunction.
【００１０】[0010]
【実施例】次に実施例について説明する。図１は、本発
明に係る出力バッファ回路の一実施例を示す回路構成図
である。図において、１と３はＮ型ＭＯＳトランジスタ
で、２と４はＰ型ＭＯＳトランジスタである。Ｎ型ＭＯ
Ｓトランジスタ１とＰ型ＭＯＳトランジスタ２の各ドレ
インは共通に接続されて出力端子ＯＵＴとなっており、
またＰ型ＭＯＳトランジスタ２のソースは電源ＶDDに、
Ｎ型ＭＯＳトランジスタ１のソースはグランドに接続さ
れていて、ＣＭＯＳ出力回路を構成している。Ｎ型ＭＯ
Ｓトランジスタ３のゲートは入力端子ＩＮに、ドレイン
は電源ＶDDに、ソースは前記ＣＭＯＳ出力回路のＰ型Ｍ
ＯＳトランジスタ２のゲートに、バックゲートはソース
にそれぞれ接続されており、またＰ型ＭＯＳトランジス
タ４のゲートは入力端子ＩＮに、ドレインはグランド
に、ソースは前記ＣＭＯＳ出力回路のＮ型ＭＯＳトラン
ジスタ１のゲートに、バックゲートはソースにそれぞれ
接続されている。５，６は抵抗であり、抵抗５の一端は
入力端子ＩＮに、他端は前記ＣＭＯＳ出力回路のＰ型Ｍ
ＯＳトランジスタ２のゲートにそれぞれ接続されてお
り、抵抗６の一端は入力端子ＩＮに、他端は前記ＣＭＯ
Ｓ出力回路のＮ型ＭＯＳトランジスタ１のゲートにそれ
ぞれ接続されている。EXAMPLES Next, examples will be described. FIG. 1 is a circuit configuration diagram showing an embodiment of an output buffer circuit according to the present invention. In the figure, 1 and 3 are N-type MOS transistors, and 2 and 4 are P-type MOS transistors. N type MO
The drains of the S transistor 1 and the P-type MOS transistor 2 are commonly connected to form an output terminal OUT,
The source of the P-type MOS transistor 2 is the power supply V DD ,
The source of the N-type MOS transistor 1 is connected to the ground and constitutes a CMOS output circuit. N type MO
The gate of the S transistor 3 is the input terminal IN, the drain is the power supply V DD , and the source is the P-type M of the CMOS output circuit.
The gate and the back gate of the OS transistor 2 are connected to the source, the gate of the P-type MOS transistor 4 is connected to the input terminal IN, the drain is to the ground, and the source is the N-type MOS transistor 1 of the CMOS output circuit. The gate and the back gate are connected to the source and the source, respectively. Reference numerals 5 and 6 are resistors. One end of the resistor 5 is an input terminal IN and the other end is a P-type M of the CMOS output circuit.
The resistors 6 are respectively connected to the gates of the OS transistors 2. One end of the resistor 6 is connected to the input terminal IN and the other end thereof is connected to the CMO.
The gates of the N-type MOS transistors 1 of the S output circuit are respectively connected.
【００１１】次にこのように構成した出力バッファ回路
の動作を、図２に示した入力信号ＩＮ，ＣＭＯＳ出力回
路のＰ型ＭＯＳトランジスタ２のゲート入力信号（ノー
ドＡにおける信号）及びＮ型ＭＯＳトランジスタ１のゲ
ート入力信号（ノードＢにおける信号），出力信号ＯＵ
Ｔの各波形，並びにＮ型ＭＯＳトランジスタ１及びＰ型
ＭＯＳトランジスタ２のＯＮ，ＯＦＦ態様を参照しなが
ら説明する。Next, the operation of the output buffer circuit configured as described above will be described with reference to the input signal IN shown in FIG. 2, the gate input signal (the signal at the node A) of the P-type MOS transistor 2 of the CMOS output circuit, and the N-type MOS transistor. 1 gate input signal (signal at node B), output signal OU
Description will be made with reference to each waveform of T and ON / OFF modes of the N-type MOS transistor 1 and the P-type MOS transistor 2.
【００１２】まず第１に初期状態として、入力信号ＩＮ
がLow の場合には、ノードＡ，Ｂは共に抵抗５，６を通
じてLow になっている。したがって、Ｎ型ＭＯＳトラン
ジスタ３，Ｐ型ＭＯＳトランジスタ４及びＮ型ＭＯＳト
ランジスタ１はＯＦＦ状態であり、Ｐ型ＭＯＳトランジ
スタ２はＯＮ状態になっている。First, as an initial state, the input signal IN
Is low, both nodes A and B are low through resistors 5 and 6. Therefore, the N-type MOS transistor 3, the P-type MOS transistor 4, and the N-type MOS transistor 1 are in the OFF state, and the P-type MOS transistor 2 is in the ON state.
【００１３】次に入力信号ＩＮがLow からHighに変わる
場合について説明する。入力信号ＩＮがHighになると、
ノードＡがLow であるのでＮ型ＭＯＳトランジスタ３は
ＯＮし、ノードＡの電位は急激に上昇する。ノードＡの
電位が電源電圧よりＮ型ＭＯＳトランジスタ３の閾値電
圧だけ低い電圧に達すると、Ｎ型ＭＯＳトランジスタ３
はＯＦＦし、ノードＡは抵抗５を通じて電源電圧まで充
電される。したがってＣＭＯＳ出力回路のＰ型ＭＯＳト
ランジスタ２は急激にＯＦＦする。また入力信号ＩＮが
Highになる場合、Ｐ型ＭＯＳトランジスタ４はＯＦＦの
ままであり、ノードＢは抵抗６を通じて抵抗６とノード
Ｂに付随する容量によって決定される時定数により、ゆ
っくりと電源電圧まで充電される。したがってＣＭＯＳ
出力回路のＮ型ＭＯＳトランジスタ１は、入力信号ＩＮ
がHighになってから一定時間経過したのちにＯＮする。Next, the case where the input signal IN changes from Low to High will be described. When the input signal IN becomes High,
Since the node A is low, the N-type MOS transistor 3 is turned on and the potential of the node A rapidly rises. When the potential of the node A reaches a voltage lower than the power supply voltage by the threshold voltage of the N-type MOS transistor 3, the N-type MOS transistor 3
Is turned off, and the node A is charged to the power supply voltage through the resistor 5. Therefore, the P-type MOS transistor 2 of the CMOS output circuit is suddenly turned off. The input signal IN is
When it becomes High, the P-type MOS transistor 4 remains OFF, and the node B is slowly charged to the power supply voltage by the time constant determined by the resistor 6 and the capacitance associated with the node B through the resistor 6. Therefore CMOS
The N-type MOS transistor 1 of the output circuit has an input signal IN
Turns on after a certain period of time has elapsed since it became High.
【００１４】次に入力信号ＩＮがHighからLow に変わる
場合について説明する。入力信号ＩＮがLow になると、
ノードＢがHighであるのでＰ型ＭＯＳトランジスタ４は
ＯＮし、ノードＢの電位は急激に下がる。ノードＢの電
位がグランド電圧よりＰ型ＭＯＳトランジスタ４の閾値
電圧だけ高い電圧に達すると、Ｐ型ＭＯＳトランジスタ
４はＯＦＦし、ノードＢは抵抗６を通じてグランド電圧
まで放電される。したがってＣＭＯＳ出力回路のＮ型Ｍ
ＯＳトランジスタ１は急激にＯＦＦする。また入力信号
ＩＮがLow になると、Ｎ型ＭＯＳトランジスタ３はＯＦ
Ｆのままであり、ノードＡは抵抗５を通じて抵抗５とノ
ードＡに付随する容量によって決定される時定数によ
り、ゆっくりとグランド電圧まで放電される。したがっ
てＣＭＯＳ出力回路のＰ型ＭＯＳトランジスタ２は、入
力信号ＩＮがLow になってから一定時間経過したのちに
ＯＮする。Next, the case where the input signal IN changes from High to Low will be described. When the input signal IN becomes Low,
Since the node B is High, the P-type MOS transistor 4 is turned on, and the potential of the node B sharply drops. When the potential of the node B reaches a voltage higher than the ground voltage by the threshold voltage of the P-type MOS transistor 4, the P-type MOS transistor 4 is turned off and the node B is discharged to the ground voltage through the resistor 6. Therefore, the N-type M of the CMOS output circuit
The OS transistor 1 is suddenly turned off. When the input signal IN becomes Low, the N-type MOS transistor 3 becomes OF
Remaining F, node A is slowly discharged to ground voltage through resistor 5 with a time constant determined by resistor 5 and the capacitance associated with node A. Therefore, the P-type MOS transistor 2 of the CMOS output circuit is turned on after a certain time has elapsed since the input signal IN became Low.
【００１５】以上の説明からわかるように、この出力バ
ッファ回路の場合、入力信号ＩＮが切り換わる際に、Ｃ
ＭＯＳ出力回路を構成しているＮ型ＭＯＳトランジスタ
１及びＰ型ＭＯＳトランジスタ２が同時にＯＮすること
がないため、貫通電流が低減する。As can be seen from the above description, in the case of this output buffer circuit, when the input signal IN switches, C
Since the N-type MOS transistor 1 and the P-type MOS transistor 2 forming the MOS output circuit do not turn on at the same time, the through current is reduced.
【００１６】なお本発明においては、論理としては反転
セルとして動作するので、正転セルとして用いる場合は
入力側にインバータを付加する必要がある。In the present invention, since the logic operates as an inverting cell, it is necessary to add an inverter on the input side when used as a non-inverting cell.
【００１７】[0017]
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、ＣＭＯＳ出力回路を構成するＰ型ＭＯ
Ｓトランジスタ及びＮ型ＭＯＳトランジスタがＯＮにな
る時点が遅延され、両トランジスタが同時にＯＮするこ
とがなくなり、貫通電流が低減し誤動作が防止される。As described above on the basis of the embodiments,
According to the present invention, a P-type MO forming a CMOS output circuit
The time when the S-transistor and the N-type MOS transistor are turned on is delayed, both transistors are not turned on at the same time, the through current is reduced, and the malfunction is prevented.
【図１】本発明に係る出力バッファ回路の一実施例を示
す回路構成図である。FIG. 1 is a circuit configuration diagram showing an embodiment of an output buffer circuit according to the present invention.
【図２】図１に示した実施例の動作を説明するためのタ
イミングチャートである。FIG. 2 is a timing chart for explaining the operation of the embodiment shown in FIG.
【図３】従来の出力バッファ回路の構成例を示すブロッ
ク構成図である。FIG. 3 is a block diagram showing a configuration example of a conventional output buffer circuit.
【図４】図３に示した出力バッファ回路を構成するイン
バータの構成を示す回路構成図である。FIG. 4 is a circuit configuration diagram showing a configuration of an inverter forming the output buffer circuit shown in FIG.
【図５】図３に示した出力バッファ回路の問題点を解決
するため提案された従来の出力バッファ回路を示す回路
構成図である。5 is a circuit configuration diagram showing a conventional output buffer circuit proposed for solving the problem of the output buffer circuit shown in FIG.
【符号の説明】 １，３ Ｎ型ＭＯＳトランジスタ ２，４ Ｐ型ＭＯＳトランジスタ ５，６ 抵抗[Explanation of reference numerals] 1,3 N-type MOS transistor 2,4 P-type MOS transistor 5,6 Resistor
Claims (1)
ンと第１のＮ型ＭＯＳトランジスタのドレインを共通接
続して出力端子とし、前記Ｐ型ＭＯＳトランジスタのソ
ースを電源に、前記Ｎ型ＭＯＳトランジスタのソースを
グランドに接続したＣＭＯＳ出力回路と、ドレインをグ
ランドにゲートを入力端子にソースを前記ＣＭＯＳ出力
回路のＮ型ＭＯＳトランジスタのゲートにバックゲート
をソースにそれぞれ接続した第２のＰ型ＭＯＳトランジ
スタと、ドレインを電源にゲートを入力端子にソースを
前記ＣＭＯＳ出力回路のＰ型ＭＯＳトランジスタのゲー
トにバックゲートをソースにそれぞれ接続した第２のＮ
型ＭＯＳトランジスタと、一端を入力端子に接続し他端
を前記ＣＭＯＳ出力回路のＰ型ＭＯＳトランジスタのゲ
ートに接続した第１の抵抗と、一端を入力端子に接続し
他端を前記ＣＭＯＳ出力回路のＮ型ＭＯＳトランジスタ
のゲートに接続した第２の抵抗とで構成したことを特徴
とする出力バッファ回路。1. A drain of a first P-type MOS transistor and a drain of a first N-type MOS transistor are commonly connected to serve as an output terminal, and the source of the P-type MOS transistor is used as a power source and the drain of the N-type MOS transistor is used. A CMOS output circuit having a source connected to the ground; and a second P-type MOS transistor having a drain connected to the ground, a gate connected to the input terminal, a source connected to the gate of the N-type MOS transistor of the CMOS output circuit, and a back gate connected to the source. A second N in which the drain is connected to the power source, the gate is connected to the input terminal, the source is connected to the gate of the P-type MOS transistor of the CMOS output circuit, and the back gate is connected to the source.
Type MOS transistor, a first resistor having one end connected to the input terminal and the other end connected to the gate of the P-type MOS transistor of the CMOS output circuit, and one end connected to the input terminal and the other end of the CMOS output circuit. An output buffer circuit comprising a second resistor connected to the gate of an N-type MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3350448A JPH05167424A (en) | 1991-12-11 | 1991-12-11 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3350448A JPH05167424A (en) | 1991-12-11 | 1991-12-11 | Output buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167424A true JPH05167424A (en) | 1993-07-02 |
Family
ID=18410566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3350448A Withdrawn JPH05167424A (en) | 1991-12-11 | 1991-12-11 | Output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167424A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751180A (en) * | 1996-09-03 | 1998-05-12 | Motorola, Inc. | Electrical device structure having reduced crowbar current and power consumption |
| US7109966B2 (en) | 2002-07-12 | 2006-09-19 | Rohm Co., Ltd. | Display element drive circuit and display device |
| CN100353668C (en) * | 2004-01-30 | 2007-12-05 | 旺宏电子股份有限公司 | System and method for reducing short circuit current in a buffer |
-
1991
- 1991-12-11 JP JP3350448A patent/JPH05167424A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751180A (en) * | 1996-09-03 | 1998-05-12 | Motorola, Inc. | Electrical device structure having reduced crowbar current and power consumption |
| US7109966B2 (en) | 2002-07-12 | 2006-09-19 | Rohm Co., Ltd. | Display element drive circuit and display device |
| CN100353668C (en) * | 2004-01-30 | 2007-12-05 | 旺宏电子股份有限公司 | System and method for reducing short circuit current in a buffer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |