JPH0831835B2 - クロツク再生回路 - Google Patents
クロツク再生回路Info
- Publication number
- JPH0831835B2 JPH0831835B2 JP60241454A JP24145485A JPH0831835B2 JP H0831835 B2 JPH0831835 B2 JP H0831835B2 JP 60241454 A JP60241454 A JP 60241454A JP 24145485 A JP24145485 A JP 24145485A JP H0831835 B2 JPH0831835 B2 JP H0831835B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- output signal
- clock component
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はバースト状の変調波からクロック信号を再生
する回路に係り、特に時分割多重された変調方式の異な
る二つのバースト信号からそれぞれに共通のクロック信
号を再生するのに好適な回路に関する。
する回路に係り、特に時分割多重された変調方式の異な
る二つのバースト信号からそれぞれに共通のクロック信
号を再生するのに好適な回路に関する。
従来、バースト的に入力される変調信号からクロック
を再生する方法としては、特開昭55-49056号や同56-276
1号に記載のように、応答速度の速い系統と応答速度は
遅いが雑音帯域が狭くて安定な系統の二つを備え、バー
ストの先頭部分では応答の速い系統でクロック再生し、
その後安定な系統に切り換える方法を採っていた。
を再生する方法としては、特開昭55-49056号や同56-276
1号に記載のように、応答速度の速い系統と応答速度は
遅いが雑音帯域が狭くて安定な系統の二つを備え、バー
ストの先頭部分では応答の速い系統でクロック再生し、
その後安定な系統に切り換える方法を採っていた。
しかし、これらの方式はすべてバースト信号の先頭部
分にランインビットと呼ばれる同期引き込み用の冗長デ
ータが挿入されていることを前程としており、このよう
な冗長データが挿入されていない場合、特に変調方式の
異なる二種類のバースト信号が時分割多重されている場
合に対しての配慮はされていなかった。
分にランインビットと呼ばれる同期引き込み用の冗長デ
ータが挿入されていることを前程としており、このよう
な冗長データが挿入されていない場合、特に変調方式の
異なる二種類のバースト信号が時分割多重されている場
合に対しての配慮はされていなかった。
本発明の目的は、変調方式の異なる二つのバースト信
号が時分割多重され、ランインビットに相当する冗長デ
ータが挿入されてないか、あるいはその期間が極端に短
いシステムにおいても安定なクロック再生回路を提供す
ることにある。
号が時分割多重され、ランインビットに相当する冗長デ
ータが挿入されてないか、あるいはその期間が極端に短
いシステムにおいても安定なクロック再生回路を提供す
ることにある。
上記目的を達成するために本発明では、二種類のバー
スト変調波から各々クロック成分を抽出し、再生クロッ
ク用電圧制御発振器の出力信号と抽出クロック成分とを
それぞれ位相比較して位相誤差を検出し、これらの位相
誤差信号を切り換えて電圧制御発振器に帰還するように
した。
スト変調波から各々クロック成分を抽出し、再生クロッ
ク用電圧制御発振器の出力信号と抽出クロック成分とを
それぞれ位相比較して位相誤差を検出し、これらの位相
誤差信号を切り換えて電圧制御発振器に帰還するように
した。
以下、本発明の一実施例を第１図により説明する。
同図において、１は入力端子,2及び３は変調方式の異
なる二種類のバースト信号S1，S2が時分割多量された入
力信号Siからそれぞれのバースト信号S1，S2に対応した
クロック信号の成分を抽出する回路,4及び５は位相検波
器,6は電圧制御発振器（VCO）,7は切換回路,8は再生ク
ロックの出力端子を示す。
なる二種類のバースト信号S1，S2が時分割多量された入
力信号Siからそれぞれのバースト信号S1，S2に対応した
クロック信号の成分を抽出する回路,4及び５は位相検波
器,6は電圧制御発振器（VCO）,7は切換回路,8は再生ク
ロックの出力端子を示す。
第２図は本実施例の各部動作波形を示した図である。
時分割多重されたバースト信号S1，S2が同図（ａ）に示
すようなタイミングで入力されたとすると、クロック成
分抽出回路２ではバースト信号S1に対してはクロック成
分を抽出するが、変調方式の異なるバースト信号S2に対
しては抽出できなく、逆にクロック成分抽出回路３では
バースト信号S2に対してのみクロック成分を抽出する。
従ってその出力信号θ1，θ2とVCOの出力信号θ0を位相
検波器4,5でそれぞれ位相比較して得た誤差信号φ1，φ
2は同図（ｅ），（ｆ）に示すような波形となる。そし
てこれらの信号φ1，φ2を切換回路７により切換えた出
力信号φ1は常に信号S1あるいはS2から抽出したクロッ
ク成分の位相誤差を示していることになり、この信号φ
ｉでVCO6を制御すればそれぞれのバースト信号S1，S2の
先頭部分でも常に安定したクロック信号θ0が得られ
る。
時分割多重されたバースト信号S1，S2が同図（ａ）に示
すようなタイミングで入力されたとすると、クロック成
分抽出回路２ではバースト信号S1に対してはクロック成
分を抽出するが、変調方式の異なるバースト信号S2に対
しては抽出できなく、逆にクロック成分抽出回路３では
バースト信号S2に対してのみクロック成分を抽出する。
従ってその出力信号θ1，θ2とVCOの出力信号θ0を位相
検波器4,5でそれぞれ位相比較して得た誤差信号φ1，φ
2は同図（ｅ），（ｆ）に示すような波形となる。そし
てこれらの信号φ1，φ2を切換回路７により切換えた出
力信号φ1は常に信号S1あるいはS2から抽出したクロッ
ク成分の位相誤差を示していることになり、この信号φ
ｉでVCO6を制御すればそれぞれのバースト信号S1，S2の
先頭部分でも常に安定したクロック信号θ0が得られ
る。
第３図は本発明の他の実施例を示す構成図であり、FM
変調された映像信号の垂直あるいは水平ブランキング期
間にディジタル音声信号が４相位相変調（QPSK）で時分
割多重されているような信号形式に対して好適な実施例
である。このような信号形式としては、例えば、NHK技
研月報，第27巻，第７号,pp.275〜286（昭和59年７月）
「高品位テレビの新しい伝送方式」に記載されている信
号方式が知られている。
変調された映像信号の垂直あるいは水平ブランキング期
間にディジタル音声信号が４相位相変調（QPSK）で時分
割多重されているような信号形式に対して好適な実施例
である。このような信号形式としては、例えば、NHK技
研月報，第27巻，第７号,pp.275〜286（昭和59年７月）
「高品位テレビの新しい伝送方式」に記載されている信
号方式が知られている。
本実施例では上述したような信号Siに対して、第１の
クロック成分抽出回路２はQPSK復調回路11及びその復調
データDiからクロック成分θ1を抽出する回路12で構成
している。第２のクロック成分抽出回路３はFM変調回路
21及び復調した映像信号から水平同期信号θ2Ｈを検出
する回路22で構成している。これはQPSK変調されたディ
ジタル音声信号のクロック周波数とFM変調された映像信
号の水平同期周波数が整数倍の関係でかつ位相同期して
いることを利用したものである。そしてディジタル音声
復調系では、VCO6の出力信号θ0′を遅延器14で遅延さ
せた出力クロック信号θ0と抽出したクロック成分θ1の
位相誤差φ1を位相検波器４及びループフィルタ13で検
出し、切換回路７を介してVCO6に帰還させる位相同期ル
ープ（PLL）を構成している。一方、映像復調系は、
θ0′を分周器24で分周して生成した水平同期信号θ0Ｈ
と抽出した水平同期信号θ2Ｈの位相誤差φ2Ｈを位相検
波器５及びループフィルタ23で検出し、同じく切換回路
７を介してVCO6に帰還させるPLLを構成している。切換
回路７は第１図の実施例と同様、QPSK信号Ｓ1が入力さ
れているときはφ1を出力し、ディジタル音声復調系のP
LLを閉じる。逆にFM信号S2が入力されているときはφ2
Ｈを出力し、映像復調系のPLLを閉じる。従ってVCO6に
は常に位相制御がかかり、同期しているため、それぞれ
のバースト信号S1，S2の先頭部分でも安定なクロック信
号θ0が得られる。尚、遅延器14はQPSK復調回路11とFM
復調回路21の遅延時間差を補償するためのものである。
データ識別回路31は復調データDiを再生したクロックθ
0のタイミングで識別し、最終的な復調データＤ0を出力
する。32はその出力端子を示す。
クロック成分抽出回路２はQPSK復調回路11及びその復調
データDiからクロック成分θ1を抽出する回路12で構成
している。第２のクロック成分抽出回路３はFM変調回路
21及び復調した映像信号から水平同期信号θ2Ｈを検出
する回路22で構成している。これはQPSK変調されたディ
ジタル音声信号のクロック周波数とFM変調された映像信
号の水平同期周波数が整数倍の関係でかつ位相同期して
いることを利用したものである。そしてディジタル音声
復調系では、VCO6の出力信号θ0′を遅延器14で遅延さ
せた出力クロック信号θ0と抽出したクロック成分θ1の
位相誤差φ1を位相検波器４及びループフィルタ13で検
出し、切換回路７を介してVCO6に帰還させる位相同期ル
ープ（PLL）を構成している。一方、映像復調系は、
θ0′を分周器24で分周して生成した水平同期信号θ0Ｈ
と抽出した水平同期信号θ2Ｈの位相誤差φ2Ｈを位相検
波器５及びループフィルタ23で検出し、同じく切換回路
７を介してVCO6に帰還させるPLLを構成している。切換
回路７は第１図の実施例と同様、QPSK信号Ｓ1が入力さ
れているときはφ1を出力し、ディジタル音声復調系のP
LLを閉じる。逆にFM信号S2が入力されているときはφ2
Ｈを出力し、映像復調系のPLLを閉じる。従ってVCO6に
は常に位相制御がかかり、同期しているため、それぞれ
のバースト信号S1，S2の先頭部分でも安定なクロック信
号θ0が得られる。尚、遅延器14はQPSK復調回路11とFM
復調回路21の遅延時間差を補償するためのものである。
データ識別回路31は復調データDiを再生したクロックθ
0のタイミングで識別し、最終的な復調データＤ0を出力
する。32はその出力端子を示す。
ところで、本実施例では映像復調系PLLは水平同期信
号を用いているが、本発明はこれに限定されるものでは
なく、垂直同期やその他の信号を用いてもその効果は変
わらない。また、ディジタル音声復調系及び映像復調系
の二つのPLLをディジタルPLL構成にすることもできる。
この場合にはループフィルタ13及び23もディジタルフィ
ルタ化すればこれらを一つの回路で共用化することも可
能である。フィルタ定数は切換回路７に連動して、それ
ぞれのPLLに最適な値を切換えればよい。
号を用いているが、本発明はこれに限定されるものでは
なく、垂直同期やその他の信号を用いてもその効果は変
わらない。また、ディジタル音声復調系及び映像復調系
の二つのPLLをディジタルPLL構成にすることもできる。
この場合にはループフィルタ13及び23もディジタルフィ
ルタ化すればこれらを一つの回路で共用化することも可
能である。フィルタ定数は切換回路７に連動して、それ
ぞれのPLLに最適な値を切換えればよい。
第４図は本発明のさらに他の実施例を示す構成図であ
り、QPSK復調系とFM復調系の遅延時間差が周囲温度等に
よりドリフトする場合に対処したものである。同図にお
いて、15,25はサンプルホールド回路,16は差動増幅器,1
7は電圧制御形の可変遅延器を示す。例えば、QPSK復調
系の遅延時間が大きくなり、相対的にFM復調系に対して
遅れたとすると、QPSK復調系で抽出したクロックの位相
誤差信号φ1のレベルはFM復調系で検出した水平同期信
号の位相誤差信号φ2Ｈのレベルに対して高くなる。差
動増幅器16はこのレベル差Δφを検出し、可変遅延器17
はこの信号Δφに応じて遅延量を増大させ、再生クロッ
ク信号θ0を遅らす。そしてφ1とφ2Ｈのレベルか等し
くなったところで制御が保持される。尚、サンプルホー
ルド回路15はQPSK信号S1入力時のみ位相誤差信号φ
1（そのレベルを1とする）を通り、その他の期間は
1のレベルをホールドする。サンプルホールド回路25は
逆にFM信号Ｓ2入力時のみ位相誤差信号φ2Ｈ（そのレベ
ルレをφ2Ｈとする）を通し、その他期間はφ2Ｈのレベ
ルをホールドする。これによりφ1とφ2Ｈの時間的なず
れを解消している。
り、QPSK復調系とFM復調系の遅延時間差が周囲温度等に
よりドリフトする場合に対処したものである。同図にお
いて、15,25はサンプルホールド回路,16は差動増幅器,1
7は電圧制御形の可変遅延器を示す。例えば、QPSK復調
系の遅延時間が大きくなり、相対的にFM復調系に対して
遅れたとすると、QPSK復調系で抽出したクロックの位相
誤差信号φ1のレベルはFM復調系で検出した水平同期信
号の位相誤差信号φ2Ｈのレベルに対して高くなる。差
動増幅器16はこのレベル差Δφを検出し、可変遅延器17
はこの信号Δφに応じて遅延量を増大させ、再生クロッ
ク信号θ0を遅らす。そしてφ1とφ2Ｈのレベルか等し
くなったところで制御が保持される。尚、サンプルホー
ルド回路15はQPSK信号S1入力時のみ位相誤差信号φ
1（そのレベルを1とする）を通り、その他の期間は
1のレベルをホールドする。サンプルホールド回路25は
逆にFM信号Ｓ2入力時のみ位相誤差信号φ2Ｈ（そのレベ
ルレをφ2Ｈとする）を通し、その他期間はφ2Ｈのレベ
ルをホールドする。これによりφ1とφ2Ｈの時間的なず
れを解消している。
また、逆にFM復調系の遅延時間が大きくなり、相対的
にQPSK復調系が進んだとすると、1はφ2Ｈより低くな
り、その差Δφに応じて再生クロック信号θ0を進め
る。
にQPSK復調系が進んだとすると、1はφ2Ｈより低くな
り、その差Δφに応じて再生クロック信号θ0を進め
る。
このように本実施例ではQPSK復調系とFM復系の相対的
な遅延時間が変動しても、可変遅延器17を制御すること
によりこの変動を打ち消し、VCO6には常に一定の位相誤
差信号φｉが入力される。従ってQPSK信号及びFM信号そ
れぞれのバーストの先頭部分においても安定なクロック
が再生できる。
な遅延時間が変動しても、可変遅延器17を制御すること
によりこの変動を打ち消し、VCO6には常に一定の位相誤
差信号φｉが入力される。従ってQPSK信号及びFM信号そ
れぞれのバーストの先頭部分においても安定なクロック
が再生できる。
以上述べたように、本発明によれば、変調方式の異な
る二種類のバースト信号か時分割多重されて伝送される
システムにおいても常に安定なクロックを再生でき、そ
の結果、QPSK復調系では符号誤り率の少ない復調データ
が得られるという効果がある。
る二種類のバースト信号か時分割多重されて伝送される
システムにおいても常に安定なクロックを再生でき、そ
の結果、QPSK復調系では符号誤り率の少ない復調データ
が得られるという効果がある。
第１図は本発明の一実施例を示す構成図、第２図は第１
図の実施における各部動作を示す波形図，第３図は本発
明の他の実施例を示す構成図，第４図は本発明のさらに
他の実施例を示す構成図である。 2,3……クロック成分抽出回路、4,5……位相検波器,6…
…電圧制御発信器、７……切換回路、14……遅延器、1
5,25……サンプルホールド回路、16……差動増幅器、17
……可変遅延器。
図の実施における各部動作を示す波形図，第３図は本発
明の他の実施例を示す構成図，第４図は本発明のさらに
他の実施例を示す構成図である。 2,3……クロック成分抽出回路、4,5……位相検波器,6…
…電圧制御発信器、７……切換回路、14……遅延器、1
5,25……サンプルホールド回路、16……差動増幅器、17
……可変遅延器。
Claims (4)
- 【請求項１】時分割多重された変調方式の異なる二つの
バースト信号からそれぞれに共通したクロックを再生す
る回路において、 前記二つのバースト信号それぞれに対応して前記クロッ
ク成分を抽出する第１及び第２のクロック成分抽出手
段、 前記第１及び第２のクロック成分抽出手段それぞれの出
力信号と電圧制御発信器の出力信号とを位相比較する第
１及び第２の位相比較手段、 前記第１及び第２の位相比較手段の出力信号を切り換え
る切換手段を備え、 前記切換手段の出力信号を前記電圧制御発信器に帰還す
るように構成し、 前記電圧制御発信器の出力信号を再生した前記クロック
信号としたことを特徴とするクロック再生回路。 - 【請求項２】特許請求の範囲第１項において、 前記二つのバースト信号は位相変調されたディジタル情
報信号と周波数変調された映像信号であり、 前記第１のクロック成分抽出手段は前記位相変調された
ディジタル情報信号を復調する手段及び復調された前記
ディジタル情報信号のビットクロック成分を抽出する手
段を含み、 前記第２のクロック成分抽出手段は前記周波数変調され
た映像信号を復調する手段及び復調された前記映像信号
の同期信号を検出する手段を含み、 前記第１の位相比較手段は前記ビットクロック成分抽出
手段の出力信号と前記電圧制御発信器の出力信号を位相
比較し、 前記第２の位相比較手段は前記同期信号検出手段の出力
信号と前記電圧制御発信器出力信号を分周して得た再生
同期信号を位相比較する構成としたことを特徴とするク
ロック再生回路。 - 【請求項３】特許請求の範囲第１項又は第２項におい
て、 前記電圧制御発信器の出力端に遅延器を設け、 前記第１の位相比較手段は前記遅延器の出力信号と前記
第１のクロック成分抽出手段の出力信号とを位相比較す
る構成とし、 前記第１のクロック成分抽出手段と前記第２のクロック
成分抽出手段の遅延時間差を補償するようにしたことを
特徴とするクロック再生回路。 - 【請求項４】特許請求の範囲第３項において、 前記遅延器を電圧制御形式の可変遅延器とし、 前記第１のクロック成分抽出手段の出力端に第１の低域
フィルタと第１のサンプルホールド回路を設け、 前記第２のクロック成分抽出手段の出力端に第２の低域
フィルタと第２のサンプルホールド回路を設け、 前記第１のサンプルホールド回路の出力信号と前記第２
のサンプルホールド回路の出力信号のレベル差を検出し
増幅する差動増幅器を設け、 前記差動増幅器の出力信号により前記可変遅延器を制御
するようにしたことを特徴とするクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60241454A JPH0831835B2 (ja) | 1985-10-30 | 1985-10-30 | クロツク再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60241454A JPH0831835B2 (ja) | 1985-10-30 | 1985-10-30 | クロツク再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62102636A JPS62102636A (ja) | 1987-05-13 |
| JPH0831835B2 true JPH0831835B2 (ja) | 1996-03-27 |
Family
ID=17074548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60241454A Expired - Lifetime JPH0831835B2 (ja) | 1985-10-30 | 1985-10-30 | クロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831835B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8846445B2 (en) | 2005-06-14 | 2014-09-30 | Cufer Asset Ltd. L.L.C. | Inverse chip connector |
| US8853558B2 (en) | 2010-12-10 | 2014-10-07 | Tessera, Inc. | Interconnect structure |
| US8884448B2 (en) | 2007-09-28 | 2014-11-11 | Tessera, Inc. | Flip chip interconnection with double post |
| US9030001B2 (en) | 2010-07-27 | 2015-05-12 | Tessera, Inc. | Microelectronic packages with nanoparticle joining |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8284148B2 (en) | 2007-03-09 | 2012-10-09 | Nec Corporation | Clockless transmission system and clockless transmission method |
-
1985
- 1985-10-30 JP JP60241454A patent/JPH0831835B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8846445B2 (en) | 2005-06-14 | 2014-09-30 | Cufer Asset Ltd. L.L.C. | Inverse chip connector |
| US9147635B2 (en) | 2005-06-14 | 2015-09-29 | Cufer Asset Ltd. L.L.C. | Contact-based encapsulation |
| US9324629B2 (en) | 2005-06-14 | 2016-04-26 | Cufer Asset Ltd. L.L.C. | Tooling for coupling multiple electronic chips |
| US8884448B2 (en) | 2007-09-28 | 2014-11-11 | Tessera, Inc. | Flip chip interconnection with double post |
| US9030001B2 (en) | 2010-07-27 | 2015-05-12 | Tessera, Inc. | Microelectronic packages with nanoparticle joining |
| US9397063B2 (en) | 2010-07-27 | 2016-07-19 | Tessera, Inc. | Microelectronic packages with nanoparticle joining |
| US8853558B2 (en) | 2010-12-10 | 2014-10-07 | Tessera, Inc. | Interconnect structure |
| US9496236B2 (en) | 2010-12-10 | 2016-11-15 | Tessera, Inc. | Interconnect structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62102636A (ja) | 1987-05-13 |
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