JP3366032B2 - キャリア同期用ｐｌｌ回路 - Google Patents
キャリア同期用ｐｌｌ回路Info
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- 238000001514 detection method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
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- 230000005540 biological transmission Effects 0.000 description 3
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- 238000013459 approach Methods 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D1/00—Demodulation of amplitude-modulated oscillations
- H03D1/22—Homodyne or synchrodyne circuits
- H03D1/2245—Homodyne or synchrodyne circuits using two quadrature channels
- H03D1/2254—Homodyne or synchrodyne circuits using two quadrature channels and a phase locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Circuits Of Receivers In General (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、キャリア同期用ＰＬＬ
（Phase-Locked Loop ）回路に関し、詳しくは、交通情
報を識別するためのＡＲＩ（Autofahrer Rundfunk Info
rmations）信号や、交通情報等のディジタル・データの
メッセージを伝送するためのＲＤＳ（Radio Data Syste
m ）信号等を多重するＦＭ多重データ放送の受信検波に
好適なコスタスループ型ＤＰＬＬ（Digital ＰＬＬ）等
のキャリア同期用ＰＬＬ回路に関する。
（Phase-Locked Loop ）回路に関し、詳しくは、交通情
報を識別するためのＡＲＩ（Autofahrer Rundfunk Info
rmations）信号や、交通情報等のディジタル・データの
メッセージを伝送するためのＲＤＳ（Radio Data Syste
m ）信号等を多重するＦＭ多重データ放送の受信検波に
好適なコスタスループ型ＤＰＬＬ（Digital ＰＬＬ）等
のキャリア同期用ＰＬＬ回路に関する。
【０００２】
【従来の技術】従来より、交通渋滞の緩和等を図るため
の交通情報システムとしてＡＲＩ放送が知られている。
このＡＲＩ放送によるシステムでは、交通情報を放送す
るＦＭラジオ局を、その電波に５７ＫＨｚの副搬送波を
常時入れることで識別するようにされている。さらに
は、副搬送波を特定の周波数で振幅変調したＤＫ，ＢＫ
信号により、交通情報の開始，終了，対象地域を区別す
るようにされている。
の交通情報システムとしてＡＲＩ放送が知られている。
このＡＲＩ放送によるシステムでは、交通情報を放送す
るＦＭラジオ局を、その電波に５７ＫＨｚの副搬送波を
常時入れることで識別するようにされている。さらに
は、副搬送波を特定の周波数で振幅変調したＤＫ，ＢＫ
信号により、交通情報の開始，終了，対象地域を区別す
るようにされている。
【０００３】また、同じくＦＭラジオ電波に５７ＫＨｚ
の副搬送波を入れ、選局用などのディジタル・データを
多重する放送方式であるＦＭ多重データ放送（ＲＤＳ）
が知られている。このＲＤＳ放送において多重されるデ
ータは、１０４ビットから成るグループ単位に構成さ
れ、選局機能を主な目的とした様々なメッセージが規格
化されている。ＲＤＳデータの送信は、そのデータの伝
送速度が１．１８７５ｋビット／秒とされて差動エンコ
ードされ、その信号で１．１８７５ＫＨｚのクロックを
２相ＰＳＫ（Phase Shift Keying）変調する。さらにそ
の２相ＰＳＫ変調信号によって副搬送波（５７ＫＨｚ）
を搬送波抑圧型振幅変調し、その両測波帯（ＤＳＢ）信
号が音声信号に多重されて伝送される。ここで、ＲＤＳ
データの副搬送波はステレオ放送を示すパイロット信号
（１９ＫＨｚ）の第３高調波と同相か直交位相の関係に
設定される。また、ＡＲＩ信号との両立性が要求される
放送では、ＲＤＳ変調信号とＡＲＩ信号とを周波数を同
じにして常に直交位相の関係に設定されて同時送信され
る。
の副搬送波を入れ、選局用などのディジタル・データを
多重する放送方式であるＦＭ多重データ放送（ＲＤＳ）
が知られている。このＲＤＳ放送において多重されるデ
ータは、１０４ビットから成るグループ単位に構成さ
れ、選局機能を主な目的とした様々なメッセージが規格
化されている。ＲＤＳデータの送信は、そのデータの伝
送速度が１．１８７５ｋビット／秒とされて差動エンコ
ードされ、その信号で１．１８７５ＫＨｚのクロックを
２相ＰＳＫ（Phase Shift Keying）変調する。さらにそ
の２相ＰＳＫ変調信号によって副搬送波（５７ＫＨｚ）
を搬送波抑圧型振幅変調し、その両測波帯（ＤＳＢ）信
号が音声信号に多重されて伝送される。ここで、ＲＤＳ
データの副搬送波はステレオ放送を示すパイロット信号
（１９ＫＨｚ）の第３高調波と同相か直交位相の関係に
設定される。また、ＡＲＩ信号との両立性が要求される
放送では、ＲＤＳ変調信号とＡＲＩ信号とを周波数を同
じにして常に直交位相の関係に設定されて同時送信され
る。
【０００４】図７に、ＦＭ信号にＲＤＳ変調信号とＡＲ
Ｉ信号を多重したときのスペクトルを示す。また、図８
に、ＦＭ多重データ放送受信機の基本構成の概略ブロッ
ク図を示す。
Ｉ信号を多重したときのスペクトルを示す。また、図８
に、ＦＭ多重データ放送受信機の基本構成の概略ブロッ
ク図を示す。
【０００５】図７に示すように、ＲＤＳ変調信号は５７
ＫＨｚ副搬送波の近傍に低レベルで分布し、音声帯域に
影響を与えないようにされている。ＦＭ多重データ放送
受信機では、図８に示すように、アンテナ５１で受信さ
れたＦＭ多重放送波は、フロントエンド５２で希望の局
が選択され、ＩＦ（中間周波数）アンプ５３、ＦＭ検波
器（ＤＥＴ）５４、マルチプレクサ（ＭＰＸ）復調回路
５５を介して、音声信号がステレオ放送の場合にはＬ
（左），Ｒ（右）チャンネルのオーディオ信号に分離さ
れて出力される。また、ＦＭ検波器５４の検波出力がフ
ィルタ５６に供給され、５７ＫＨｚの副搬送波のＲＤＳ
変調信号が分離される。分離されたＲＤＳ変調信号は、
ＲＤＳデコード・クロック再生器５７により、クロック
が再生されＲＤＳデータが復調される。さらに、グルー
プ・ブロック同期／エラー検出器５８、エラー訂正回路
５９を介してコントローラ６０に供給されてコード情報
が解析され、ＲＡＭ等のメモリ６１に記憶すると共に、
操作部６２からの選局指令に基づいてフロントエンド５
２に対して選局動作を行なう。
ＫＨｚ副搬送波の近傍に低レベルで分布し、音声帯域に
影響を与えないようにされている。ＦＭ多重データ放送
受信機では、図８に示すように、アンテナ５１で受信さ
れたＦＭ多重放送波は、フロントエンド５２で希望の局
が選択され、ＩＦ（中間周波数）アンプ５３、ＦＭ検波
器（ＤＥＴ）５４、マルチプレクサ（ＭＰＸ）復調回路
５５を介して、音声信号がステレオ放送の場合にはＬ
（左），Ｒ（右）チャンネルのオーディオ信号に分離さ
れて出力される。また、ＦＭ検波器５４の検波出力がフ
ィルタ５６に供給され、５７ＫＨｚの副搬送波のＲＤＳ
変調信号が分離される。分離されたＲＤＳ変調信号は、
ＲＤＳデコード・クロック再生器５７により、クロック
が再生されＲＤＳデータが復調される。さらに、グルー
プ・ブロック同期／エラー検出器５８、エラー訂正回路
５９を介してコントローラ６０に供給されてコード情報
が解析され、ＲＡＭ等のメモリ６１に記憶すると共に、
操作部６２からの選局指令に基づいてフロントエンド５
２に対して選局動作を行なう。
【０００６】上述した構成のＦＭ多重データ放送受信機
によりＲＤＳデータは再生されるが、そこで再生処理さ
れるＲＤＳ変調信号は単純なＰＬＬ回路では復調できな
いものである。というのも、受信したＤＳＢ信号はその
包絡線のゼロクロス点で副搬送波の位相が反転するため
副搬送波の周波数を抽出できないからである。このた
め、ＲＤＳ変調信号の復調回路におけるキャリア同期用
ＰＬＬ回路として、ディジタル処理に適したコスタスル
ープ型ＤＰＬＬ回路が採用されている。
によりＲＤＳデータは再生されるが、そこで再生処理さ
れるＲＤＳ変調信号は単純なＰＬＬ回路では復調できな
いものである。というのも、受信したＤＳＢ信号はその
包絡線のゼロクロス点で副搬送波の位相が反転するため
副搬送波の周波数を抽出できないからである。このた
め、ＲＤＳ変調信号の復調回路におけるキャリア同期用
ＰＬＬ回路として、ディジタル処理に適したコスタスル
ープ型ＤＰＬＬ回路が採用されている。
【０００７】図９に、従来のコスタスループ型ＤＰＬＬ
回路の構成図を示す。図に示すように従来のコスタスル
ープ型ＤＰＬＬ回路７０は、乗算器（Ｄ−ＦＦ）７１，
７２、位相比較器７３、シーケンシャルループフィルタ
７４、および電圧制御発振器（ＶＣＯ）７５を備えて構
成される。電圧制御発振器７５は、固定発振器７５ａと
可変分周器７５ａとを備え、シーケンシャルループフィ
ルタ７４の出力信号に対応して固定発振器７５ａの出力
するクロックを分周し、入力信号の周波数に同期させる
ための第１の基準信号Ｂと、その第１の基準信号Ｂと同
じ周波数で９０°の位相差を有する第２の基準信号Ｃ
と、第１の基準信号Ｂに同期した同期制御信号Ｅとを、
可変分周器７５ａから出力するようにされている。図に
示すように、入力端子Ｉから入力されたＲＤＳ変調信号
が、コンパレータ６９において方形波に変換され、コス
タスループ型ＤＰＬＬ回路７０の入力信号Ａとされ乗算
器７１，７２にそれぞれ入力される。
回路の構成図を示す。図に示すように従来のコスタスル
ープ型ＤＰＬＬ回路７０は、乗算器（Ｄ−ＦＦ）７１，
７２、位相比較器７３、シーケンシャルループフィルタ
７４、および電圧制御発振器（ＶＣＯ）７５を備えて構
成される。電圧制御発振器７５は、固定発振器７５ａと
可変分周器７５ａとを備え、シーケンシャルループフィ
ルタ７４の出力信号に対応して固定発振器７５ａの出力
するクロックを分周し、入力信号の周波数に同期させる
ための第１の基準信号Ｂと、その第１の基準信号Ｂと同
じ周波数で９０°の位相差を有する第２の基準信号Ｃ
と、第１の基準信号Ｂに同期した同期制御信号Ｅとを、
可変分周器７５ａから出力するようにされている。図に
示すように、入力端子Ｉから入力されたＲＤＳ変調信号
が、コンパレータ６９において方形波に変換され、コス
タスループ型ＤＰＬＬ回路７０の入力信号Ａとされ乗算
器７１，７２にそれぞれ入力される。
【０００８】乗算器７１には第１の基準信号Ｂが、乗算
器７２には第２の基準信号Ｃがサンプリング信号として
入力され、コンパレータ６９においてＡ／Ｄ変換された
入力信号Ａは、乗算器７１，７２のそれぞれでサンプリ
ングされ位相比較器７３に入力される。位相比較器７３
は、進み位相、遅れ位相を示す２つの出力端子を有し、
それぞれの出力はシーケンシャルループフィルタ７４に
入力される。位相比較器７３からは比較したサンプリン
グ信号の位相の進み／遅れによって、一方の出力から副
搬送波に同期したパルスが出力され、そのパルスがシー
ケンシャルループフィルタ７４によってカウントされ、
可変分周器７５ａが制御される。シーケンシャルループ
フィルタ７４からの制御信号により、可変分周器７５ａ
の出力信号の周波数が副搬送波信号の周波数に近づける
ように制御され、最終的に一致するように制御される。
可変分周器７５ａの出力信号の周波数と副搬送波信号の
周波数が一致すると、コスタスループ型ＤＰＬＬ回路７
０はロックした状態となる。ロックした状態で乗算器７
１の出力が同相同期検波出力、乗算器７２の出力が直交
同期検波信号となり、乗算器７１，７２の出力により同
期検波が可能にされている。
器７２には第２の基準信号Ｃがサンプリング信号として
入力され、コンパレータ６９においてＡ／Ｄ変換された
入力信号Ａは、乗算器７１，７２のそれぞれでサンプリ
ングされ位相比較器７３に入力される。位相比較器７３
は、進み位相、遅れ位相を示す２つの出力端子を有し、
それぞれの出力はシーケンシャルループフィルタ７４に
入力される。位相比較器７３からは比較したサンプリン
グ信号の位相の進み／遅れによって、一方の出力から副
搬送波に同期したパルスが出力され、そのパルスがシー
ケンシャルループフィルタ７４によってカウントされ、
可変分周器７５ａが制御される。シーケンシャルループ
フィルタ７４からの制御信号により、可変分周器７５ａ
の出力信号の周波数が副搬送波信号の周波数に近づける
ように制御され、最終的に一致するように制御される。
可変分周器７５ａの出力信号の周波数と副搬送波信号の
周波数が一致すると、コスタスループ型ＤＰＬＬ回路７
０はロックした状態となる。ロックした状態で乗算器７
１の出力が同相同期検波出力、乗算器７２の出力が直交
同期検波信号となり、乗算器７１，７２の出力により同
期検波が可能にされている。
【０００９】上記構成において位相比較器７３は、Ｅｘ
−ＯＲ（排他的論理和）回路７３ａと、インバータ回路
７３ｂと、アンド回路７３ｃ，７３ｄとを備え、Ｅｘ−
ＯＲ回路７３ａに乗算器７１，７２の出力が入力され、
そのＥｘ−ＯＲ回路７３ａから出力される位相比較信号
Ｄが一方のアンド回路７３ｃに、またインバータ回路７
３ｂにより反転されて他方のアンド回路７３ｄに入力さ
れる。アンド回路７３ｃ，７３ｄは、可変分周器７５ａ
から出力される同期制御信号Ｅより制御され、＋側位相
差信号Ｆ、−側位相差信号Ｇを出力するように構成され
ていた。
−ＯＲ（排他的論理和）回路７３ａと、インバータ回路
７３ｂと、アンド回路７３ｃ，７３ｄとを備え、Ｅｘ−
ＯＲ回路７３ａに乗算器７１，７２の出力が入力され、
そのＥｘ−ＯＲ回路７３ａから出力される位相比較信号
Ｄが一方のアンド回路７３ｃに、またインバータ回路７
３ｂにより反転されて他方のアンド回路７３ｄに入力さ
れる。アンド回路７３ｃ，７３ｄは、可変分周器７５ａ
から出力される同期制御信号Ｅより制御され、＋側位相
差信号Ｆ、−側位相差信号Ｇを出力するように構成され
ていた。
【００１０】また、シーケンシャルループフィルタ７４
は、例えば図１０に示すように、位相比較器７３の出力
の進み、遅れ情報がそれぞれ長さＮビットのレジスタに
蓄積され、またそれらの入力の数の和がＯＲ回路８３を
介して長さＭビットのレジスタ８４に蓄積され、Ｎビッ
トレジスタ８１，８２の一方がＭビットレジスタ８４よ
りも前に、もしくは同時に一杯になるとＮビットレジス
タ８１，８２から出力パルスを発生し、全てのレジスタ
をリセットするようにされている。コスタスループ型Ｄ
ＰＬＬ回路７０がロックした状態では、Ｍビットレジス
タ８４が一杯になる確率が高くなり、出力パルスの発生
頻度が減少して、安定した同期検波を可能にしている。
このようなフィルタは、N-before-Mフィルタと呼ばれ、
ＤＰＬＬ回路ではよく使われている。
は、例えば図１０に示すように、位相比較器７３の出力
の進み、遅れ情報がそれぞれ長さＮビットのレジスタに
蓄積され、またそれらの入力の数の和がＯＲ回路８３を
介して長さＭビットのレジスタ８４に蓄積され、Ｎビッ
トレジスタ８１，８２の一方がＭビットレジスタ８４よ
りも前に、もしくは同時に一杯になるとＮビットレジス
タ８１，８２から出力パルスを発生し、全てのレジスタ
をリセットするようにされている。コスタスループ型Ｄ
ＰＬＬ回路７０がロックした状態では、Ｍビットレジス
タ８４が一杯になる確率が高くなり、出力パルスの発生
頻度が減少して、安定した同期検波を可能にしている。
このようなフィルタは、N-before-Mフィルタと呼ばれ、
ＤＰＬＬ回路ではよく使われている。
【００１１】
【発明が解決しようとする課題】ところで、ＲＤＳ変調
信号を復調するためのＤＰＬＬ回路は、かなりの高安定
度が要求されるため、位相比較器において出力される位
相比較信号はより正確な信号を含むことが必要とされて
いる。
信号を復調するためのＤＰＬＬ回路は、かなりの高安定
度が要求されるため、位相比較器において出力される位
相比較信号はより正確な信号を含むことが必要とされて
いる。
【００１２】しかしながら、上述した従来のコスタスル
ープ型ＤＰＬＬ回路７０における位相比較は、入力信号
Ａの１周期内のサンプリングにより位相差を決定するよ
うにされているため、位相比較器７３の出力パルスは、
比較する信号の位相差が大きくても小さくても同じにな
っていた。これを図１１および図１２により説明する。
図１１は第１の基準信号Ｂと入力信号Ａの位相差が大き
い場合のタイムチャートの状態例であり、図に示すよう
に、入力信号Ａと第１の基準信号Ｂとの位相差が大きい
ときは、乗算器７１の出力はハイレベル、乗算器７２の
出力はハイレベルとなるため、位相比較信号Ｄはロウレ
ベルとなる。したがって、アンド回路７３ｄからは何も
出力されず＋側位相差信号Ｆがロウレベルで出力され、
アンド回路７３ｃからは−側位相差信号Ｇが同期制御信
号Ｅに同期したパルスとして出力される。この出力パル
スをシーケンシャルループフィルタ７４が検出して、ロ
ック状態に近づけるべく制御信号が出力される。一方、
図１２は入力信号Ａと第１の基準信号Ｂとの位相差方向
が図１１と同じでその位相差が少ない場合のタイムチャ
ートの状態例である。図に示すように、入力信号Ａと第
１の基準信号Ｂとの位相差が少ないとき、位相比較信号
Ｄはロウレベルとなり、アンド回路７３ｃ，７３ｄの出
力も同じとなっていた。
ープ型ＤＰＬＬ回路７０における位相比較は、入力信号
Ａの１周期内のサンプリングにより位相差を決定するよ
うにされているため、位相比較器７３の出力パルスは、
比較する信号の位相差が大きくても小さくても同じにな
っていた。これを図１１および図１２により説明する。
図１１は第１の基準信号Ｂと入力信号Ａの位相差が大き
い場合のタイムチャートの状態例であり、図に示すよう
に、入力信号Ａと第１の基準信号Ｂとの位相差が大きい
ときは、乗算器７１の出力はハイレベル、乗算器７２の
出力はハイレベルとなるため、位相比較信号Ｄはロウレ
ベルとなる。したがって、アンド回路７３ｄからは何も
出力されず＋側位相差信号Ｆがロウレベルで出力され、
アンド回路７３ｃからは−側位相差信号Ｇが同期制御信
号Ｅに同期したパルスとして出力される。この出力パル
スをシーケンシャルループフィルタ７４が検出して、ロ
ック状態に近づけるべく制御信号が出力される。一方、
図１２は入力信号Ａと第１の基準信号Ｂとの位相差方向
が図１１と同じでその位相差が少ない場合のタイムチャ
ートの状態例である。図に示すように、入力信号Ａと第
１の基準信号Ｂとの位相差が少ないとき、位相比較信号
Ｄはロウレベルとなり、アンド回路７３ｃ，７３ｄの出
力も同じとなっていた。
【００１３】このように、従来のコスタスループ型ＤＰ
ＬＬ回路の位相比較では、入力信号の１周期内の区間に
おいて位相比較信号がハイかロウ、つまり前進か後退か
という位相分解能しか提供されていなかった。このため
位相差が小さい場合には位相の引き込みすぎが生じてし
まい、ＤＰＬＬ回路が不安定になりやすいという課題を
有していた。
ＬＬ回路の位相比較では、入力信号の１周期内の区間に
おいて位相比較信号がハイかロウ、つまり前進か後退か
という位相分解能しか提供されていなかった。このため
位相差が小さい場合には位相の引き込みすぎが生じてし
まい、ＤＰＬＬ回路が不安定になりやすいという課題を
有していた。
【００１４】本発明は、このような課題に対してなされ
たもので、位相差情報の分解能を高めてより正確な位相
比較信号を生成し、より安定したキャリア同期用ＰＬＬ
回路を提供することを目的とする。
たもので、位相差情報の分解能を高めてより正確な位相
比較信号を生成し、より安定したキャリア同期用ＰＬＬ
回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】図１に、本発明の原理構
成図を示す。図１に示すように、前記課題を解決するた
め本発明のキャリア同期用ＰＬＬ回路１は、第１の基準
信号Ｂとその第１の基準信号Ｂと同じ周波数で９０°の
位相差を有する第２の基準信号Ｃとを周波数可変に出力
する可変分周器２と、入力信号Ａを第１の基準信号Ｂに
よりサンプリングする乗算器３と、入力信号Ａと前記乗
算器３の出力信号との排他的論理和を演算する排他的論
理和回路４と、第１の基準信号Ｂ、第２の基準信号Ｃお
よび排他的論理和回路４の出力信号とを入力し、入力信
号Ａと第１の基準信号Ｂとの位相差およびその位相差方
向を検出し、その位相差に応じた数のクロックパルスの
列を含み位相差方向に対応した位相比較信号を出力する
位相比較器５と、位相比較信号により前記可変分周器２
への制御信号を生成するループフィルタ６と、を備えて
構成する。
成図を示す。図１に示すように、前記課題を解決するた
め本発明のキャリア同期用ＰＬＬ回路１は、第１の基準
信号Ｂとその第１の基準信号Ｂと同じ周波数で９０°の
位相差を有する第２の基準信号Ｃとを周波数可変に出力
する可変分周器２と、入力信号Ａを第１の基準信号Ｂに
よりサンプリングする乗算器３と、入力信号Ａと前記乗
算器３の出力信号との排他的論理和を演算する排他的論
理和回路４と、第１の基準信号Ｂ、第２の基準信号Ｃお
よび排他的論理和回路４の出力信号とを入力し、入力信
号Ａと第１の基準信号Ｂとの位相差およびその位相差方
向を検出し、その位相差に応じた数のクロックパルスの
列を含み位相差方向に対応した位相比較信号を出力する
位相比較器５と、位相比較信号により前記可変分周器２
への制御信号を生成するループフィルタ６と、を備えて
構成する。
【００１６】なお、図中、７は基準クロックを出力する
固定発振器、８はアナログ信号をＡ／Ｄ変換するコンパ
レータである。
固定発振器、８はアナログ信号をＡ／Ｄ変換するコンパ
レータである。
【００１７】
【作用】本発明のキャリア同期用ＰＬＬ回路１では、乗
算器３において入力信号Ａが第１の基準信号Ｂによりサ
ンプリングされて、入力信号Ａと第１の基準信号Ｂとの
同期方向を示す信号が生成される。さらに排他的論理和
回路４における入力信号Ａと乗算器３の出力信号との排
他的論理和により、入力信号Ａを反転した信号が生成さ
れる。位相比較器５では、例えば検出した位相差の期間
だけクロックパルスが生成され、位相の進み、遅れの方
向により切り替えられて位相比較信号として出力され
る。ループフィルタ６では、位相比較信号に含まれるク
ロックパルスに対応した制御信号が生成されて可変分周
器２に出力され、第１、第２の基準信号の出力周波数が
制御される。したがって、クロックパルスの周期の分解
能により入力信号Ａと第１の基準信号Ｂとの位相同期が
制御される。
算器３において入力信号Ａが第１の基準信号Ｂによりサ
ンプリングされて、入力信号Ａと第１の基準信号Ｂとの
同期方向を示す信号が生成される。さらに排他的論理和
回路４における入力信号Ａと乗算器３の出力信号との排
他的論理和により、入力信号Ａを反転した信号が生成さ
れる。位相比較器５では、例えば検出した位相差の期間
だけクロックパルスが生成され、位相の進み、遅れの方
向により切り替えられて位相比較信号として出力され
る。ループフィルタ６では、位相比較信号に含まれるク
ロックパルスに対応した制御信号が生成されて可変分周
器２に出力され、第１、第２の基準信号の出力周波数が
制御される。したがって、クロックパルスの周期の分解
能により入力信号Ａと第１の基準信号Ｂとの位相同期が
制御される。
【００１８】
【実施例】以下、本発明の好適な実施例を説明する。図
２に、本発明の一実施例のＤＰＬＬ回路の構成図を示
す。
２に、本発明の一実施例のＤＰＬＬ回路の構成図を示
す。
【００１９】図２に示すように、本実施例のＤＰＬＬ回
路１０は、乗算器１１、第１のＥｘ−ＯＲ回路１２、位
相比較器１３、シーケンシャルループフィルタ１４、お
よびＶＣＯ回路１５を備えて構成される。乗算器１１は
Ｄフリップフロップよりなり、Ｄ端子入力信号をクロッ
ク端子入力信号によりサンプリングした信号が出力され
る。ＶＣＯ回路１５は、固定発振器１５ａと可変分周器
１５ｂとを備え、シーケンシャルループフィルタ１４の
出力信号に対応して固定発振器１５ａの出力する基準ク
ロックＪを可変分周器１５ｂにより分周し、入力信号Ａ
の周波数に同期させるための第１の基準信号Ｂと、その
第１の基準信号Ｂと同じ周波数で９０°の位相差を有す
る第２の基準信号Ｃとを出力するようにされている。位
相比較器１３は、第２，第３のＥｘ−ＯＲ回路２１，２
２、第１，第２，第３のアンド回路２３，２４，２５、
およびインバータ回路２６により構成されている。
路１０は、乗算器１１、第１のＥｘ−ＯＲ回路１２、位
相比較器１３、シーケンシャルループフィルタ１４、お
よびＶＣＯ回路１５を備えて構成される。乗算器１１は
Ｄフリップフロップよりなり、Ｄ端子入力信号をクロッ
ク端子入力信号によりサンプリングした信号が出力され
る。ＶＣＯ回路１５は、固定発振器１５ａと可変分周器
１５ｂとを備え、シーケンシャルループフィルタ１４の
出力信号に対応して固定発振器１５ａの出力する基準ク
ロックＪを可変分周器１５ｂにより分周し、入力信号Ａ
の周波数に同期させるための第１の基準信号Ｂと、その
第１の基準信号Ｂと同じ周波数で９０°の位相差を有す
る第２の基準信号Ｃとを出力するようにされている。位
相比較器１３は、第２，第３のＥｘ−ＯＲ回路２１，２
２、第１，第２，第３のアンド回路２３，２４，２５、
およびインバータ回路２６により構成されている。
【００２０】上記構成において、基準電圧９ｂを接続し
た演算増幅器９ａからなるコンパレータ９にてＡ／Ｄ変
換された入力信号Ａが、乗算器１１および第１のＥｘ−
ＯＲ回路１２に入力される。乗算器１１では、入力信号
Ａと共に可変分周器１５ｂの出力する第１の基準信号Ｂ
とを入力し、入力信号Ａを第１の基準信号Ｂでサンプリ
ングした信号を出力する。第１のＥｘ−ＯＲ回路１２で
は、入力信号Ａと乗算器１１の出力信号とを入力し、入
力信号Ａに位相方向を含ませた信号Ｄを生成して位相比
較器１３に出力する。位相比較器１３において、第２の
Ｅｘ−ＯＲ回路２１では、第１のＥｘ−ＯＲ回路１２の
出力信号Ｄと可変分周器１５ｂの出力する第２の基準信
号Ｃとを入力し、位相比較信号Ｅを出力する。第１のア
ンド回路２３では、第２のＥｘ−ＯＲ回路２１の出力す
る位相比較信号Ｅと固定発振器１５ａの出力する基準ク
ロックＪとを入力し、位相差情報が与えられた位相比較
信号である位相比較パルス信号Ｆを出力する。位相比較
パルス信号Ｆは、位相差に対応した数の基準クロックパ
ルス列からなる信号として出力される。一方、第３のＥ
ｘ−ＯＲ回路２２では、可変分周器１５ｂの出力する第
２の基準信号Ｃと固定発振器１５ａの出力する基準クロ
ックＪとを入力し、位相方向分離信号Ｇを出力する。第
２のアンド回路２４では、位相比較パルス信号Ｆと位相
方向分離信号Ｇとを入力し、＋側位相差信号Ｈを出力す
る。また、第３のアンド回路２５では、同じく位相比較
パルス信号Ｆとインバータ回路２６を介して反転された
位相方向分離信号Ｇとを入力し、−側位相差信号Ｉを出
力する。
た演算増幅器９ａからなるコンパレータ９にてＡ／Ｄ変
換された入力信号Ａが、乗算器１１および第１のＥｘ−
ＯＲ回路１２に入力される。乗算器１１では、入力信号
Ａと共に可変分周器１５ｂの出力する第１の基準信号Ｂ
とを入力し、入力信号Ａを第１の基準信号Ｂでサンプリ
ングした信号を出力する。第１のＥｘ−ＯＲ回路１２で
は、入力信号Ａと乗算器１１の出力信号とを入力し、入
力信号Ａに位相方向を含ませた信号Ｄを生成して位相比
較器１３に出力する。位相比較器１３において、第２の
Ｅｘ−ＯＲ回路２１では、第１のＥｘ−ＯＲ回路１２の
出力信号Ｄと可変分周器１５ｂの出力する第２の基準信
号Ｃとを入力し、位相比較信号Ｅを出力する。第１のア
ンド回路２３では、第２のＥｘ−ＯＲ回路２１の出力す
る位相比較信号Ｅと固定発振器１５ａの出力する基準ク
ロックＪとを入力し、位相差情報が与えられた位相比較
信号である位相比較パルス信号Ｆを出力する。位相比較
パルス信号Ｆは、位相差に対応した数の基準クロックパ
ルス列からなる信号として出力される。一方、第３のＥ
ｘ−ＯＲ回路２２では、可変分周器１５ｂの出力する第
２の基準信号Ｃと固定発振器１５ａの出力する基準クロ
ックＪとを入力し、位相方向分離信号Ｇを出力する。第
２のアンド回路２４では、位相比較パルス信号Ｆと位相
方向分離信号Ｇとを入力し、＋側位相差信号Ｈを出力す
る。また、第３のアンド回路２５では、同じく位相比較
パルス信号Ｆとインバータ回路２６を介して反転された
位相方向分離信号Ｇとを入力し、−側位相差信号Ｉを出
力する。
【００２１】次に、上記構成のＤＰＬＬ回路１０の動作
について説明する。図３〜図５に、上記構成のＤＰＬＬ
回路１０の動作を説明するタイミングチャートを示す。
図３には第１の基準信号Ｂに対して入力信号Ａの位相遅
れが大きい場合の例を、図４にはその位相遅れが小さい
場合の例を、図５には第１の基準信号Ｂに対して入力信
号Ａの位相が進んでいる場合の例を、それぞれ示してい
る。図を参照して動作を説明すると、まず入力信号Ａ
は、乗算器１１において可変分周器１５ｂの出力する第
１の基準信号Ｂによりサンプリングされる。そして、第
１のＥｘ−ＯＲ回路１２における入力信号Ａと乗算器１
１の出力信号との排他的論理和により、ＤＰＬＬ回路１
０のロック方向を含んだ信号Ｄが得られる。このとき乗
算器１１の出力は、入力信号Ａと第１の基準信号Ｂとが
０°の同期状態に近いときにはハイレベルとなり、１８
０°の同期状態に近いときにはロウレベルとなる。した
がって、０°の同期状態に近いとき、第１のＥｘ−ＯＲ
回路１２の出力は入力信号Ａが反転された状態となり、
１８０°の同期状態に近いときは入力信号Ａがそのまま
出力される。
について説明する。図３〜図５に、上記構成のＤＰＬＬ
回路１０の動作を説明するタイミングチャートを示す。
図３には第１の基準信号Ｂに対して入力信号Ａの位相遅
れが大きい場合の例を、図４にはその位相遅れが小さい
場合の例を、図５には第１の基準信号Ｂに対して入力信
号Ａの位相が進んでいる場合の例を、それぞれ示してい
る。図を参照して動作を説明すると、まず入力信号Ａ
は、乗算器１１において可変分周器１５ｂの出力する第
１の基準信号Ｂによりサンプリングされる。そして、第
１のＥｘ−ＯＲ回路１２における入力信号Ａと乗算器１
１の出力信号との排他的論理和により、ＤＰＬＬ回路１
０のロック方向を含んだ信号Ｄが得られる。このとき乗
算器１１の出力は、入力信号Ａと第１の基準信号Ｂとが
０°の同期状態に近いときにはハイレベルとなり、１８
０°の同期状態に近いときにはロウレベルとなる。した
がって、０°の同期状態に近いとき、第１のＥｘ−ＯＲ
回路１２の出力は入力信号Ａが反転された状態となり、
１８０°の同期状態に近いときは入力信号Ａがそのまま
出力される。
【００２２】さらに、第２のＥｘ−ＯＲ回路２１におけ
る第１のＥｘ−ＯＲ回路１２の出力信号Ｄと、第１の基
準信号Ｂと９０°の位相差を有する第２の基準信号Ｃと
の排他的論理和により、位相比較信号Ｅが得られる。こ
の位相比較信号Ｅでは時間軸上の時間的な大きさ（図で
はハイレベル区間）が位相差となる。したがって、第１
のアンド回路２３における位相比較信号Ｅと基準クロッ
クＪとの論理積により、図に示すように位相差に対応す
る数の基準クロックＪのパルスを有する位相差情報を含
む位相比較パルス信号Ｆが得られる。この位相比較パル
ス信号Ｆには−側位相と＋側位相のどちらの情報も含ま
れるので、第３のＥｘ−ＯＲ回路２２の出力信号Ｇで位
相方向を切り替え、第２，第３のアンド回路２４，２５
およびインバータ回路２６により分離するようにしてい
る。これにより、入力信号Ａに位相遅れがある場合に
は。図３，図４に示すように、入力信号Ａの１／２周期
毎に位相差に対応する数の基準クロックパルスを有する
−側位相差信号Ｉが、シーケンシャルループフィルタ１
４に出力される。また、入力信号Ａに位相の進みがある
場合には、図５に示すように、同じく入力信号Ａの１／
２周期毎に位相差に対応する数の基準クロックパルスを
有する＋側位相差信号Ｈが、シーケンシャルループフィ
ルタ１４に出力される。シーケンシャルループフィルタ
１４では、基準クロックパルス数に対応して可変分周器
１５ｂに制御信号が出力され、入力信号Ａの周波数に第
１の基準信号Ｂの周波数を近づけるように制御がなさ
れ、ロックした状態で乗算器１１の出力から入力信号の
同相同期検波出力が得られる。
る第１のＥｘ−ＯＲ回路１２の出力信号Ｄと、第１の基
準信号Ｂと９０°の位相差を有する第２の基準信号Ｃと
の排他的論理和により、位相比較信号Ｅが得られる。こ
の位相比較信号Ｅでは時間軸上の時間的な大きさ（図で
はハイレベル区間）が位相差となる。したがって、第１
のアンド回路２３における位相比較信号Ｅと基準クロッ
クＪとの論理積により、図に示すように位相差に対応す
る数の基準クロックＪのパルスを有する位相差情報を含
む位相比較パルス信号Ｆが得られる。この位相比較パル
ス信号Ｆには−側位相と＋側位相のどちらの情報も含ま
れるので、第３のＥｘ−ＯＲ回路２２の出力信号Ｇで位
相方向を切り替え、第２，第３のアンド回路２４，２５
およびインバータ回路２６により分離するようにしてい
る。これにより、入力信号Ａに位相遅れがある場合に
は。図３，図４に示すように、入力信号Ａの１／２周期
毎に位相差に対応する数の基準クロックパルスを有する
−側位相差信号Ｉが、シーケンシャルループフィルタ１
４に出力される。また、入力信号Ａに位相の進みがある
場合には、図５に示すように、同じく入力信号Ａの１／
２周期毎に位相差に対応する数の基準クロックパルスを
有する＋側位相差信号Ｈが、シーケンシャルループフィ
ルタ１４に出力される。シーケンシャルループフィルタ
１４では、基準クロックパルス数に対応して可変分周器
１５ｂに制御信号が出力され、入力信号Ａの周波数に第
１の基準信号Ｂの周波数を近づけるように制御がなさ
れ、ロックした状態で乗算器１１の出力から入力信号の
同相同期検波出力が得られる。
【００２３】このように本実施例のＤＰＬＬ回路では、
入力信号Ａの１／２周期毎に位相差に対応した数の基準
クロックパルスを生成し、位相分解能の高い位相比較信
号をシーケンシャルループフィルタ１４に入力するよう
にしている。したがって、。入力信号Ａの１周期内にお
ける位相差に対応した高い分解能の制御がなされるた
め、位相差が少ない場合においても高安定化される。
入力信号Ａの１／２周期毎に位相差に対応した数の基準
クロックパルスを生成し、位相分解能の高い位相比較信
号をシーケンシャルループフィルタ１４に入力するよう
にしている。したがって、。入力信号Ａの１周期内にお
ける位相差に対応した高い分解能の制御がなされるた
め、位相差が少ない場合においても高安定化される。
【００２４】第２の実施例
図６に、ＲＤＳ／ＡＲＩ信号復調器に構成される副搬送
波同期用ＤＰＬＬ回路に本発明を適用した実施例の構成
図を示す。同図において、図２と同一のものには同じ符
号を付してその詳細な説明を省略する。
波同期用ＤＰＬＬ回路に本発明を適用した実施例の構成
図を示す。同図において、図２と同一のものには同じ符
号を付してその詳細な説明を省略する。
【００２５】図２に示したＤＰＬＬ回路１０では、送信
されてくる信号がＲＤＳ信号のみの場合には、ＲＤＳ信
号にロックし、乗算器１１の出力から同相同期検波され
たＲＤＳ信号のベースバンド信号が得られる。しかしな
がら、ＲＤＳ信号と共にＡＲＩ信号も同時に送信されて
くる場合には、ＲＤＳ信号とＡＲＩ信号は互いに直交位
相関係で、ＡＲＩ信号のほうが１０ｄＢほど高い信号レ
ベルで送信されてくる。したがって、図２に示したＤＰ
ＬＬ回路１０では、ＡＲＩ信号にロックするように作動
する。
されてくる信号がＲＤＳ信号のみの場合には、ＲＤＳ信
号にロックし、乗算器１１の出力から同相同期検波され
たＲＤＳ信号のベースバンド信号が得られる。しかしな
がら、ＲＤＳ信号と共にＡＲＩ信号も同時に送信されて
くる場合には、ＲＤＳ信号とＡＲＩ信号は互いに直交位
相関係で、ＡＲＩ信号のほうが１０ｄＢほど高い信号レ
ベルで送信されてくる。したがって、図２に示したＤＰ
ＬＬ回路１０では、ＡＲＩ信号にロックするように作動
する。
【００２６】そこで、本実施例のＤＰＬＬ回路３０で
は、第２の乗算器（Ｄフリップフロップ）３１を設けて
いる。他の構成は図２に示したＤＰＬＬ回路１０と同じ
である。第２の乗算器３１には、入力信号Ａと可変分周
器１５ｂの出力する第２の基準信号Ｃとが入力され、入
力信号Ａを第２の基準信号Ｃでサンプリングした信号、
すなわち直交同期検波信号を出力するようになされてい
る。本実施例のＤＰＬＬ回路３０では、ＲＤＳ／ＡＲＩ
変調信号が入力されると、ＡＲＩ信号にロックするよう
に作動する。ＡＲＩ信号にロックしたときには、第２の
演算器３１の出力から直交同期検波されたＲＤＳ／ＡＲ
Ｉ信号のベースバンド信号が得られる。したがって、Ｒ
ＤＳ／ＡＲＩ信号復調器にＡＲＩ信号検出回路を設けて
ＡＲＩ信号の有無を検出し、ＡＲＩ信号の無いときには
第１の乗算器１１の出力Ｋに、ＡＲＩ信号があるときに
は第２の乗算器３１の出力に切り替えることによって、
本実施例のＤＰＬＬ回路３０では、常にベースバンド信
号を得るようにすることができる。
は、第２の乗算器（Ｄフリップフロップ）３１を設けて
いる。他の構成は図２に示したＤＰＬＬ回路１０と同じ
である。第２の乗算器３１には、入力信号Ａと可変分周
器１５ｂの出力する第２の基準信号Ｃとが入力され、入
力信号Ａを第２の基準信号Ｃでサンプリングした信号、
すなわち直交同期検波信号を出力するようになされてい
る。本実施例のＤＰＬＬ回路３０では、ＲＤＳ／ＡＲＩ
変調信号が入力されると、ＡＲＩ信号にロックするよう
に作動する。ＡＲＩ信号にロックしたときには、第２の
演算器３１の出力から直交同期検波されたＲＤＳ／ＡＲ
Ｉ信号のベースバンド信号が得られる。したがって、Ｒ
ＤＳ／ＡＲＩ信号復調器にＡＲＩ信号検出回路を設けて
ＡＲＩ信号の有無を検出し、ＡＲＩ信号の無いときには
第１の乗算器１１の出力Ｋに、ＡＲＩ信号があるときに
は第２の乗算器３１の出力に切り替えることによって、
本実施例のＤＰＬＬ回路３０では、常にベースバンド信
号を得るようにすることができる。
【００２７】なお、上記第１，第２の実施例において、
位相比較器に入力する基準クロックパルスを固定発振器
の出力から得るようにしたが、必要な位相分解能を得る
ために所望する周期のクロックを生成する手段を、位相
比較器内またはＤＰＬＬ回路内に、あるいはＤＰＬＬ回
路外に構成して入力するようにしてもよい。
位相比較器に入力する基準クロックパルスを固定発振器
の出力から得るようにしたが、必要な位相分解能を得る
ために所望する周期のクロックを生成する手段を、位相
比較器内またはＤＰＬＬ回路内に、あるいはＤＰＬＬ回
路外に構成して入力するようにしてもよい。
【００２８】
【発明の効果】以上説明したように、本発明のキャリア
同期用ＰＬＬ回路によれば、位相差情報の分解能が高
く、より正確な位相比較信号が生成されて位相同期が制
御されるため、より安定した搬送波の位相同期がなされ
る。特に、交通情報を識別するためのＡＲＩ信号や、交
通情報等のディジタル・データのメッセージを伝送する
ためのＲＤＳ信号等を多重するＦＭ多重データ放送の受
信検波において、より安定性を高めることに貢献するこ
とができる。
同期用ＰＬＬ回路によれば、位相差情報の分解能が高
く、より正確な位相比較信号が生成されて位相同期が制
御されるため、より安定した搬送波の位相同期がなされ
る。特に、交通情報を識別するためのＡＲＩ信号や、交
通情報等のディジタル・データのメッセージを伝送する
ためのＲＤＳ信号等を多重するＦＭ多重データ放送の受
信検波において、より安定性を高めることに貢献するこ
とができる。
【図１】本発明の原理構成図である。
【図２】本発明の第１の実施例の構成図である。
【図３】実施例における、基準信号に対して入力信号の
位相遅れが大きい場合の各信号のタイムチャートの一例
である。
位相遅れが大きい場合の各信号のタイムチャートの一例
である。
【図４】実施例における、基準信号に対して入力信号の
位相遅れが小さい場合の各信号のタイムチャートの一例
である。
位相遅れが小さい場合の各信号のタイムチャートの一例
である。
【図５】実施例における、基準信号に対して入力信号の
位相が進んでいる場合の各信号のタイムチャートの一例
である。
位相が進んでいる場合の各信号のタイムチャートの一例
である。
【図６】本発明の第２の実施例の構成図である。
【図７】ＲＤＳ信号およびＡＲＩ信号の多重伝送を説明
するＦＭ送信信号のスペクトルの図である。
するＦＭ送信信号のスペクトルの図である。
【図８】ＦＭ多重データ放送受信機の基本構成の概略ブ
ロック図である。
ロック図である。
【図９】従来のコスタスループ型ＤＰＬＬ回路の構成図
である。
である。
【図１０】シーケンシャルループフィルタの概略構成図
である。
である。
【図１１】従来のコスタスループ型ＤＰＬＬ回路におけ
る、基準信号と入力信号の位相差が大きい場合の各信号
のタイムチャートの一例である。
る、基準信号と入力信号の位相差が大きい場合の各信号
のタイムチャートの一例である。
【図１２】従来のコスタスループ型ＤＰＬＬ回路におけ
る、基準信号と入力信号の位相差が小さい場合の各信号
のタイムチャートの一例である。
る、基準信号と入力信号の位相差が小さい場合の各信号
のタイムチャートの一例である。
１…キャリア同期用ＰＬＬ回路
２…可変分周器
３…乗算器
４…排他的論理和回路
５…位相比較器
６…ループフィルタ
７…固定発振器
８…コンパレータ
９…コンパレータ
１０…ＤＰＬＬ回路
１１…乗算器（Ｄ−ＦＦ）
１２…第１のＥｘ−ＯＲ（排他的論理和）回路
１３…位相比較器
１４…シーケンシャルループフィルタ
１５…電圧制御発振器
１５ａ…固定発振器
１５ｂ…可変分周器
２１…第２のＥｘ−ＯＲ回路
２２…第３のＥｘ−ＯＲ回路
２３…第１のアンド回路
２４…第２のアンド回路
２５…第３のアンド回路
２６…インバータ回路
３０…ＤＰＬＬ回路
３１…第２の乗算器（Ｄ−ＦＦ）
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭63−156449（ＪＰ，Ａ)
特開 平４−271636（ＪＰ，Ａ)
特開 平５−90962（ＪＰ，Ａ)
特開 平２−132922（ＪＰ，Ａ)
特開 平１−173919（ＪＰ，Ａ)
特開 平１−123525（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 27/22
H03L 7/06
Claims (2)
- 【請求項１】 第１の基準信号とその第１の基準信号と
同じ周波数で９０°の位相差を有する第２の基準信号と
を周波数可変に出力する可変分周器と、 入力信号と前記第１の基準信号とを乗算する乗算器と、 前記入力信号と前記乗算器の出力信号との排他的論理和
を演算する排他的論理和回路と、 前記第１の基準信号、第２の基準信号および前記排他的
論理和回路の出力信号とを入力し、前記入力信号と前記
第１の基準信号との位相差およびその位相差方向を検出
し、その位相差に応じた数のクロックパルスの列を含み
位相差方向に対応した位相比較信号を出力する位相比較
器と、 前記位相比較信号により前記可変分周器への制御信号を
生成するループフィルタと、 を備えることを特徴とするキャリア同期用ＰＬＬ回路。 - 【請求項２】 第１の基準信号とその第１の基準信号と
同じ周波数で９０°の位相差を有する第２の基準信号と
を周波数可変に出力する可変分周器と、 入力信号を前記第１の基準信号によりサンプリングする
第１の乗算器と、 前記入力信号と前記乗算器の出力信号との排他的論理和
を演算する排他的論理和回路と、 前記第１の基準信号、第２の基準信号および前記排他的
論理和回路の出力信号とを入力し、前記入力信号と前記
第１の基準信号との位相差およびその位相差方向を検出
し、その位相差に応じた数のクロックパルスの列を含み
位相差方向に対応した位相比較信号を出力する位相比較
器と、 前記位相比較信号により前記可変分周器への制御信号を
生成するループフィルタと、 前記入力信号を前記第２の基準信号でサンプリングする
第２の乗算器と、 を備えることを特徴とするキャリア同期用ＰＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33331192A JP3366032B2 (ja) | 1992-12-14 | 1992-12-14 | キャリア同期用ｐｌｌ回路 |
| US08/161,890 US5444744A (en) | 1992-12-14 | 1993-12-03 | Phase locked loop for synchronizing with carrier wave |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33331192A JP3366032B2 (ja) | 1992-12-14 | 1992-12-14 | キャリア同期用ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06181480A JPH06181480A (ja) | 1994-06-28 |
| JP3366032B2 true JP3366032B2 (ja) | 2003-01-14 |
Family
ID=18264690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33331192A Expired - Fee Related JP3366032B2 (ja) | 1992-12-14 | 1992-12-14 | キャリア同期用ｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5444744A (ja) |
| JP (1) | JP3366032B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274667A (ja) * | 1995-03-30 | 1996-10-18 | Sanyo Electric Co Ltd | Ｆｍ受信機およびこれに用いられる信号処理装置 |
| US5867562A (en) | 1996-04-17 | 1999-02-02 | Scherer; Gordon F. | Call processing system with call screening |
| US6084479A (en) * | 1998-05-28 | 2000-07-04 | Cypress Semiconductor Corp. | Circuit, architecture and method(s) of controlling a periodic signal generating circuit or device |
| DE10111590B4 (de) * | 2001-03-10 | 2004-05-06 | Harman Becker Automotive Systems (Becker Division) Gmbh | Verfahren und Schaltungsanordnung zur Demodulation des RDS-Signals |
| US7336779B2 (en) | 2002-03-15 | 2008-02-26 | Avaya Technology Corp. | Topical dynamic chat |
| JP3854908B2 (ja) * | 2002-08-02 | 2006-12-06 | 株式会社豊田自動織機 | デジタルｖｃｏ及びそのデジタルｖｃｏを用いたｐｌｌ回路 |
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