JPH0831776B2 - デジタルフイルタ - Google Patents
デジタルフイルタInfo
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- JPH0831776B2 JPH0831776B2 JP62140151A JP14015187A JPH0831776B2 JP H0831776 B2 JPH0831776 B2 JP H0831776B2 JP 62140151 A JP62140151 A JP 62140151A JP 14015187 A JP14015187 A JP 14015187A JP H0831776 B2 JPH0831776 B2 JP H0831776B2
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- Japan
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- adder
- cascade
- filter
- binary
- tree
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/4824—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices using signed-digit representation
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0223—Computation saving measures; Accelerating measures
- H03H17/0227—Measures concerning the coefficients
- H03H17/023—Measures concerning the coefficients reducing the wordlength, the possible values of coefficients
- H03H2017/0232—Canonical signed digit [CSD] or power of 2 coefficients
Description
【発明の詳細な説明】 産業上の利用分野 本発明はデジタルフイルタに関する。このデジタルフ
イルタは、入力信号のＷ桁のコード語をビツト並列で処
理し、フイルタのＫ個の係数をCSDコードによるＰ桁コ
ード語として使用する。
イルタは、入力信号のＷ桁のコード語をビツト並列で処
理し、フイルタのＫ個の係数をCSDコードによるＰ桁コ
ード語として使用する。
従来技術 上述のようなフイルタは、例えばW.Ulbrich等による
次の文献から公知である。Ulbrich,U.,Noll,T.und Zehn
er,B.:“MOS-VLSI Pipelined Digital Filters for Vid
eoapplications",Proc.ICASSP84,San Diego,CA,US,Mr
z 1984,S.44.7.1bis44.7.4。
次の文献から公知である。Ulbrich,U.,Noll,T.und Zehn
er,B.:“MOS-VLSI Pipelined Digital Filters for Vid
eoapplications",Proc.ICASSP84,San Diego,CA,US,Mr
z 1984,S.44.7.1bis44.7.4。
デジタルフイルタを設計するにはいくつかの方法があ
る。非巡回形フイルタを例にとつて１つの方法を簡単に
説明する。時間領域におけるフイルタの特性は次の式で
記述できる。
る。非巡回形フイルタを例にとつて１つの方法を簡単に
説明する。時間領域におけるフイルタの特性は次の式で
記述できる。
ここでｈ（ｋ）（ｋ＝0,1,2…Ｋ−１）はフイルタの
Ｋ個の係数であり、ｘ（ｎ−ｋ）は、整数の変数ｎ−ｋ
によつて簡単に特徴づけられる時点における、入力信号
の標本化値である。ｙ（ｎ）は時点ｎにおけるフイルタ
の出力変数である。
Ｋ個の係数であり、ｘ（ｎ−ｋ）は、整数の変数ｎ−ｋ
によつて簡単に特徴づけられる時点における、入力信号
の標本化値である。ｙ（ｎ）は時点ｎにおけるフイルタ
の出力変数である。
周波数領域でのフイルタの伝達関数は次式で表わされ
る。
る。
式（１），（２）をいろいろに評価すれば、異なる構
造のフイルタが得られる。式（１）の第１の評価法で
は、順次連続するＫ個の標本化値を記憶し、各標本化値
を対応するフイルタ係数と乗算し、すべての積を加算す
る。しかし、このような方法ではフイルタ構成素子のコ
ストが高くつく。式（１）を評価する別の方法は、「分
散算法（verteilte Arithmetik）」の名称で公知である
（例えば、Ｂttner,H.und Schβler,H.−W.:“On S
tructures for the Implementation of the Distribute
d Arithmetic"Nachrichtentech.Z.29（1976）,H,6,S.47
2bis477参照）。公知の方法では標本化値がデユアルコ
ードで表わされ、式（１）にはフイルタ係数と２進変数
との積が現われる。この変数は可変アドレスとして示さ
れ、ROMのアドレス入力側に加わるので、ROMの出力デー
タはどの場合でも所望の積を表わす。このような構造を
持つフイルタの欠点は、フイルタ係数の数が増えるに従
つて今日利用可能なROMの記憶容量の限界へ急速に近づ
いていくことである。
造のフイルタが得られる。式（１）の第１の評価法で
は、順次連続するＫ個の標本化値を記憶し、各標本化値
を対応するフイルタ係数と乗算し、すべての積を加算す
る。しかし、このような方法ではフイルタ構成素子のコ
ストが高くつく。式（１）を評価する別の方法は、「分
散算法（verteilte Arithmetik）」の名称で公知である
（例えば、Ｂttner,H.und Schβler,H.−W.:“On S
tructures for the Implementation of the Distribute
d Arithmetic"Nachrichtentech.Z.29（1976）,H,6,S.47
2bis477参照）。公知の方法では標本化値がデユアルコ
ードで表わされ、式（１）にはフイルタ係数と２進変数
との積が現われる。この変数は可変アドレスとして示さ
れ、ROMのアドレス入力側に加わるので、ROMの出力デー
タはどの場合でも所望の積を表わす。このような構造を
持つフイルタの欠点は、フイルタ係数の数が増えるに従
つて今日利用可能なROMの記憶容量の限界へ急速に近づ
いていくことである。
式（２）についても２つの異なる評価法がある。１つ
の方法では直接形フイルタ構造と呼ばれるものが構成さ
れ、これは式（１）の直接評価法に対応している。第２
の方法は、形の上ではHornerの方式による多項式Ｈ
（ｚ）の評価法と一致し、いわゆる転置形フイルタ構造
が得られる。
の方法では直接形フイルタ構造と呼ばれるものが構成さ
れ、これは式（１）の直接評価法に対応している。第２
の方法は、形の上ではHornerの方式による多項式Ｈ
（ｚ）の評価法と一致し、いわゆる転置形フイルタ構造
が得られる。
直接形に比べて転置形は、２つの理由から処理速度の
非常に大きいフイルタに適している。１つの理由は、必
要なクロツク制御遅延素子が、同時に中間演算結果の一
時記憶にも用いられるからである。このいわゆるパイプ
ライニング（Pipelining）によつて、相互に並列処理さ
れる入力信号の各ビツト間の走行時間差が補償される。
高い処理速度に適した２番目の理由は、この並列時間が
可能なことである。２つの遅延素子の走行時間、または
走行時間差がビツトクロツクの周期より小さければ、上
述のフイルタは支障なく機能する。
非常に大きいフイルタに適している。１つの理由は、必
要なクロツク制御遅延素子が、同時に中間演算結果の一
時記憶にも用いられるからである。このいわゆるパイプ
ライニング（Pipelining）によつて、相互に並列処理さ
れる入力信号の各ビツト間の走行時間差が補償される。
高い処理速度に適した２番目の理由は、この並列時間が
可能なことである。２つの遅延素子の走行時間、または
走行時間差がビツトクロツクの周期より小さければ、上
述のフイルタは支障なく機能する。
発明の解決すべき問題点 転置された直接形フイルタについえは、Ulbrich達が
記述している。前述の文献でUlbrich達は、フイルタ係
数をCSDコード（Canonical Signed Digit Code）で表わ
すことを提案している。CSDコードによれば、デユアル
コードの場合と同じく、数値が２のベキ乗の線形結合と
して表わされる。ただし２のベキ乗の係数は、デユアル
コードと違つて0,1または−１の値しかとらない。CSDコ
ードでは連続する２のベキ乗が両方ともゼロと異なる係
数を持つことは許されないので、CSDコードは可逆的に
一義的である。CSDコードは、他のコードと比べて１つ
の数値を表わすのに必要な１の個数が最も少なくなる。
記述している。前述の文献でUlbrich達は、フイルタ係
数をCSDコード（Canonical Signed Digit Code）で表わ
すことを提案している。CSDコードによれば、デユアル
コードの場合と同じく、数値が２のベキ乗の線形結合と
して表わされる。ただし２のベキ乗の係数は、デユアル
コードと違つて0,1または−１の値しかとらない。CSDコ
ードでは連続する２のベキ乗が両方ともゼロと異なる係
数を持つことは許されないので、CSDコードは可逆的に
一義的である。CSDコードは、他のコードと比べて１つ
の数値を表わすのに必要な１の個数が最も少なくなる。
本発明の課題は、式（１）の評価に立脚しかつ冒頭で
述べた特徴を有するフイルタを、次のように改良するこ
とである。まず、式（１）に基づく従来公知のフイルタ
と違つた新しい構造を有すること。次に非常に高い処理
速度（標本化周波数20MHzまで）で使用できること。最
後に、フイルタ係数の数がかなり多くとも（最低25）、
現用の手段で実現できることである。
述べた特徴を有するフイルタを、次のように改良するこ
とである。まず、式（１）に基づく従来公知のフイルタ
と違つた新しい構造を有すること。次に非常に高い処理
速度（標本化周波数20MHzまで）で使用できること。最
後に、フイルタ係数の数がかなり多くとも（最低25）、
現用の手段で実現できることである。
問題点を解決するための手段 本発明によれば、この課題は次のようにして解決され
る。すなわち、入力信号のコード語が、Ｋ段のシフトレ
ジスタによつて、２進桁でそれぞれＷ桁までシフトさ
れ、ｐ＝0,1,2…Ｐ−1,w＝0,1,2…Ｗ−１である。数値
対p,wの各々に２つのワルラスツリーが配属され、 ｋ＝0,1,2…Ｋ−１である時、ｋ番目の係数の第p2進
桁が＋１であれば、シフトレジスタの第ｋ段の第w2進桁
が第１のワルラスツリーの入力側と接続され、ｋ番目の
係数の第p2進桁が−１である場合は第２のワルラスツリ
ーの入力側と接続され、 ｗが固定でかつすべてのｐに対して設けられた第１の
Ｐ個ワルラスツリーの各々に後続して、別のワルラスツ
リーから成る第１のカスケードが接続され、該第１のカ
スケードは、第１のＰ個ワルラスツリーの出力変数によ
つてＰ個の２のベキ乗の線形結合として表わされた数値
を、逐次的に２進数に変換し、この変換の最後のステツ
プが２つの２進数用の第１の加熱器によつて行なわれ、 すべての第２のワルラスツリー、第２のカスケードお
よび２つの２進数用の第２の加算器に対して上記と同じ
ことが行なわれ、 Ｗ個の第１の加算器に接続して複数のワルラスツリー
から成る第３のカスケードが接続され、該第３のカスケ
ードはＷ個の第１の加算器の出力変数によつてＷ個の２
つのベキ乗の線形結合として表わされた数値を、逐次的
に２進数に変換し、この変換の最後のステツプが２つの
２進数用の第３の加算器によつて行なわれ、 Ｗ個の第２の加算器、第４のカスケードおよび第４の
加算器に対しても上記と同じことが行なわれ、 第３の加算器および第４の加算器の出力側が２つの２
進数用の減算器の入力側と接続され、該減算器の出力側
にフイルタの出力変換が現れる、ようにするのである。
る。すなわち、入力信号のコード語が、Ｋ段のシフトレ
ジスタによつて、２進桁でそれぞれＷ桁までシフトさ
れ、ｐ＝0,1,2…Ｐ−1,w＝0,1,2…Ｗ−１である。数値
対p,wの各々に２つのワルラスツリーが配属され、 ｋ＝0,1,2…Ｋ−１である時、ｋ番目の係数の第p2進
桁が＋１であれば、シフトレジスタの第ｋ段の第w2進桁
が第１のワルラスツリーの入力側と接続され、ｋ番目の
係数の第p2進桁が−１である場合は第２のワルラスツリ
ーの入力側と接続され、 ｗが固定でかつすべてのｐに対して設けられた第１の
Ｐ個ワルラスツリーの各々に後続して、別のワルラスツ
リーから成る第１のカスケードが接続され、該第１のカ
スケードは、第１のＰ個ワルラスツリーの出力変数によ
つてＰ個の２のベキ乗の線形結合として表わされた数値
を、逐次的に２進数に変換し、この変換の最後のステツ
プが２つの２進数用の第１の加熱器によつて行なわれ、 すべての第２のワルラスツリー、第２のカスケードお
よび２つの２進数用の第２の加算器に対して上記と同じ
ことが行なわれ、 Ｗ個の第１の加算器に接続して複数のワルラスツリー
から成る第３のカスケードが接続され、該第３のカスケ
ードはＷ個の第１の加算器の出力変数によつてＷ個の２
つのベキ乗の線形結合として表わされた数値を、逐次的
に２進数に変換し、この変換の最後のステツプが２つの
２進数用の第３の加算器によつて行なわれ、 Ｗ個の第２の加算器、第４のカスケードおよび第４の
加算器に対しても上記と同じことが行なわれ、 第３の加算器および第４の加算器の出力側が２つの２
進数用の減算器の入力側と接続され、該減算器の出力側
にフイルタの出力変換が現れる、ようにするのである。
実施例 次に、図面を参照しながら実施例について本発明を詳
しく説明する。
しく説明する。
第１図は本発明の実施例の詳細図、第２図はその原理
的回路図である。
的回路図である。
実施例として選んだ非巡回形フイルタは16個の係数を
有している（Ｋ＝16）。この係数をCSDコードで４桁表
示すると（Ｐ＝４）次の表のようになる。
有している（Ｋ＝16）。この係数をCSDコードで４桁表
示すると（Ｐ＝４）次の表のようになる。
入力信号の標本化値はデユアルコードの８桁コード語
から成る（Ｗ＝８）。
から成る（Ｗ＝８）。
CSDコードのフイルタ係数を次式で表わし、 デユアルコードの標本化値を次式で表わし、 両式を式（１）に代入すると次式のような３重和にな
る。
る。
上式のカツコの関係から評価の順序が分る。まず内側
の２つのカツコについて詳しく考察するが、特にｗ＝０
の場合、つまり順次連続する16個すべての標本化値の、
重みが２0であるビツトについて考える。この時、ｋに
関する和のほとんどの項は、hp（ｋ）＝０に基いてゼロ
となる。残りの項はhp（ｋ）＝１に対する項とhp（ｋ）
＝−１に対する項である。正のhp（ｋ）に関する部分和
をＳ+ 0,p、負に関する部分和をＳ- 0,pで表わすと、次の
ことが明らかになる。まず、係数ｈ（ｋ）の第ｐ桁が１
である時は、ｋ番目のフイルタ係数に起因するＳ+ 0,pに
対する寄与はx0（ｎ−ｋ）である。次にすべてのフイル
タ係数の第ｐ桁が１であり、かつｋ＝0,1,2,…15に対す
るすべてのx0（ｎ−ｋ）の値が１である時に、Ｓ+ 0,pは
最大の値をとる。実際には、表に見るようにすべての係
数の第ｐ桁が１ということはなく、あらゆる桁に対して
１の最大数は４またはそれ以下であり、このことは表の
下から２番目の行に明らかである。従つて、Ｓ+ 0,pも４
より大きくはならない。
の２つのカツコについて詳しく考察するが、特にｗ＝０
の場合、つまり順次連続する16個すべての標本化値の、
重みが２0であるビツトについて考える。この時、ｋに
関する和のほとんどの項は、hp（ｋ）＝０に基いてゼロ
となる。残りの項はhp（ｋ）＝１に対する項とhp（ｋ）
＝−１に対する項である。正のhp（ｋ）に関する部分和
をＳ+ 0,p、負に関する部分和をＳ- 0,pで表わすと、次の
ことが明らかになる。まず、係数ｈ（ｋ）の第ｐ桁が１
である時は、ｋ番目のフイルタ係数に起因するＳ+ 0,pに
対する寄与はx0（ｎ−ｋ）である。次にすべてのフイル
タ係数の第ｐ桁が１であり、かつｋ＝0,1,2,…15に対す
るすべてのx0（ｎ−ｋ）の値が１である時に、Ｓ+ 0,pは
最大の値をとる。実際には、表に見るようにすべての係
数の第ｐ桁が１ということはなく、あらゆる桁に対して
１の最大数は４またはそれ以下であり、このことは表の
下から２番目の行に明らかである。従つて、Ｓ+ 0,pも４
より大きくはならない。
例えばＳ+ 0,0を計算するには、第１図に示すように０
番目の係数の第ｐ桁が１であるｋに対して、記憶箇所S0
0,S10…S150に記憶されている２進値x0（ｎ−ｋ）を第
１のワルラスツリー（Wallace-Tree）E00の入力側へ導
く（第０桁とは重みが２0の桁である）。ｐ＝1,2,3およ
び対応するワルラスツリーE01,E02,E03に対しても同じ
ことを行なう。
番目の係数の第ｐ桁が１であるｋに対して、記憶箇所S0
0,S10…S150に記憶されている２進値x0（ｎ−ｋ）を第
１のワルラスツリー（Wallace-Tree）E00の入力側へ導
く（第０桁とは重みが２0の桁である）。ｐ＝1,2,3およ
び対応するワルラスツリーE01,E02,E03に対しても同じ
ことを行なう。
ワルラスツリーは、その入力側に加わつた複数個の１
を出力側で２進数として表示する素子である（例えばTe
xas Instruments社のSN74LS275）。
を出力側で２進数として表示する素子である（例えばTe
xas Instruments社のSN74LS275）。
ｐに関する式（５）の和は、その係数がすべて０〜４
の整数値をとるワルラスツリーの線形結合である。この
数値表示を２進数としての表示に変換するために、第１
図で第１のワルラスツリーE0にカスケード接続された別
のワルラスツリーEK0ないしEK00,EK01,EK02,EK03が用い
られる。カスケードEK0は、並列伝送ロジツクを有する
第１の高速加算器EA0（carry look ahead adder）で成
端されている。
の整数値をとるワルラスツリーの線形結合である。この
数値表示を２進数としての表示に変換するために、第１
図で第１のワルラスツリーE0にカスケード接続された別
のワルラスツリーEK0ないしEK00,EK01,EK02,EK03が用い
られる。カスケードEK0は、並列伝送ロジツクを有する
第１の高速加算器EA0（carry look ahead adder）で成
端されている。
以上で述べたのと同じことが、hp（ｋ）＝−１の場合
にも行なわれる。この場合に必要な素子は、例えばｗ＝
０の時については、第２図にブロツクで示す第２のワル
ラスツリーZ0,第２のカスケードZK0,および並列伝送ロ
ジツクを有する第２の加算器ZA0である。
にも行なわれる。この場合に必要な素子は、例えばｗ＝
０の時については、第２図にブロツクで示す第２のワル
ラスツリーZ0,第２のカスケードZK0,および並列伝送ロ
ジツクを有する第２の加算器ZA0である。
ｗ＝０の場合について述べたことは、ｗが他の値の時
でもあてはまる。そのために必要な素子も第２図にブロ
ツクとして示されている。つまり、第１のワルラスツリ
ーに含まれるワルラスツリーE1〜E7,第１のカスケードE
Kに含まれるカスケードEK1〜EK7,第１の加算器EAに属す
る加算器EA1〜EA7,第２のワルラスツリーZWに属するワ
ルラスツリーZ1〜Z7,第２のカスケードZKに含まれるカ
スケードZK1〜ZK7,第２の加算器ZAに含まれる加算器ZA1
〜ZA7である。式（５）において、ｗを固定とし、hp
（ｋ）＝１の時はｐに関する和をSU+ w（ｎ）で表わし、
hp（ｋ）＝−１の時は−SU- w（ｎ）で表わせば、式
（５）は式のように変形される。
でもあてはまる。そのために必要な素子も第２図にブロ
ツクとして示されている。つまり、第１のワルラスツリ
ーに含まれるワルラスツリーE1〜E7,第１のカスケードE
Kに含まれるカスケードEK1〜EK7,第１の加算器EAに属す
る加算器EA1〜EA7,第２のワルラスツリーZWに属するワ
ルラスツリーZ1〜Z7,第２のカスケードZKに含まれるカ
スケードZK1〜ZK7,第２の加算器ZAに含まれる加算器ZA1
〜ZA7である。式（５）において、ｗを固定とし、hp
（ｋ）＝１の時はｐに関する和をSU+ w（ｎ）で表わし、
hp（ｋ）＝−１の時は−SU- w（ｎ）で表わせば、式
（５）は式のように変形される。
式（６）の２つの項からも分るように、この場合で
も、任意の正整数の係数を有する２のベキ乗の線形結合
が２進数に変換される。この変換は式（６）の２つの部
分和に対して別個に行なわれ、具体的には、第２図に示
す第３ないし第４のワルラスツリーカスケードDK,VKに
よつて行なわれる。これらのカスケードは、並列伝送ロ
ジツクを有する第３ないし第４の加算器DA,VAで成端さ
れている。最後に、２つの部分和値の差Ａが高速減算器
SUによつて形成される。差Ａから、２進数である出力変
数ｙ（ｎ）が得られる。
も、任意の正整数の係数を有する２のベキ乗の線形結合
が２進数に変換される。この変換は式（６）の２つの部
分和に対して別個に行なわれ、具体的には、第２図に示
す第３ないし第４のワルラスツリーカスケードDK,VKに
よつて行なわれる。これらのカスケードは、並列伝送ロ
ジツクを有する第３ないし第４の加算器DA,VAで成端さ
れている。最後に、２つの部分和値の差Ａが高速減算器
SUによつて形成される。差Ａから、２進数である出力変
数ｙ（ｎ）が得られる。
処理速度をさらに上昇させるには、一点鎖線ZSで区切
られた個々の段の間にクロツク制御される一時記憶メモ
リを配置すればよい。一時記憶メモリおよび他のすべて
の素子に対するクロツク供給の方法は当業者には周知な
ので、ここでは説明しない。
られた個々の段の間にクロツク制御される一時記憶メモ
リを配置すればよい。一時記憶メモリおよび他のすべて
の素子に対するクロツク供給の方法は当業者には周知な
ので、ここでは説明しない。
以上の説明から明らかなように、CSDコード表示され
たフイルタ係数に含まれる１の数が少ないほど、乗算の
回数、従つて素子の必要数が少ない。従つて、伝送特性
のトレランス配分に基づいて得られるフイルタ係数の選
択の自由を利用し、すべての係数ができるだけ多くのゼ
ロを有するようにすると有利である。
たフイルタ係数に含まれる１の数が少ないほど、乗算の
回数、従つて素子の必要数が少ない。従つて、伝送特性
のトレランス配分に基づいて得られるフイルタ係数の選
択の自由を利用し、すべての係数ができるだけ多くのゼ
ロを有するようにすると有利である。
発明の効果 本発明のデジタルフイルタは、処理速度が標本周波数
で20MHzと非常に高い場合でも使用できる。また、フイ
ルタ係数が25以上とかなり多い場合でも現用の手段で構
成できる。
で20MHzと非常に高い場合でも使用できる。また、フイ
ルタ係数が25以上とかなり多い場合でも現用の手段で構
成できる。
第１図は本発明によるデジタルフイルタの実施例の詳細
図、第２図はその原理的回路図である。 SR……シフトレジスタ、EW,ZW,E0〜E7,Z0〜Z7……ワル
ラスツリー、EK,ZK,DK,VK……カスケード、EA,ZA,DA,VA
……加算器、SU……減算器。
図、第２図はその原理的回路図である。 SR……シフトレジスタ、EW,ZW,E0〜E7,Z0〜Z7……ワル
ラスツリー、EK,ZK,DK,VK……カスケード、EA,ZA,DA,VA
……加算器、SU……減算器。
Claims (4)
- 【請求項１】入力信号のＷ桁のコード語をビツト並列で
処理し、フイルタのＫ個の係数をCSDコードによるＰ桁
コード語として使用する、デジタルフイルタにおいて、 入力信号（Ｅ）のコード語がＫ段（SO,S1…S15）のシフ
トレジスタ（SR）によつて、２進桁でそれぞれＷ桁まで
シフトされ、 ｐ＝0,1,2…Ｐ−1,w＝0,1,2…Ｗ−１である数値対p,wの
各々に２つのワルラスツリーが配属され、 ｋ＝0,1,2…Ｋ−１である時、ｋ番目の係数の第p2進桁
が＋１であれば、シフトレジスタ（SR）の第ｋ段の第w2
進桁が第１のワルラスツリーの入力側と接続され、ｋ番
目の係数の第p2進桁が−１である場合は第２のワルラス
ツリーの入力側と接続され、 ｗが固定でかつすべてのｐに対して設けられた第１のＰ
個ワルラスツリー（E0,E1,…E7）の各々に後続して、別
のワルラスツリーから成る第１のカスケード（EK0,EK1,
…EK7）が接続され、該第１のカスケードは、第１のＰ
個ワルラスツリーの出力変数によつてＰ個の２のベキ乗
の線形結合として表わされた数値を、逐次的に２進数に
変換し、この変換の最後のステツプが２つの２進数用の
第１の加算器（EA0,EA1,…EA7）によつて行なわれ、 すべての第２のワルラスツリー（Z0,Z1,…Z7）、第２の
カスケード（ZK0,ZK1,…ZK7）および２つの２進数用の
第２の加算器（ZA0,ZA1,…ZA7）に対して上記と同じこ
とが行なわれ、 Ｗ個の第１の加算器（EA0,EA1…EA7）に接続して複数の
ワルラスツリーから成る第３のカスケード（DK）が接続
され、該第３のカスケードは、Ｗ個の第１の加算器（EA
0,EA1…EA7）の出力変数によつてＷ個の２つのベキ乗の
線形結合として表わされた数値を、逐次的に２進数に変
換し、この変数の最後のステツプが２つの２進数用の第
３の加算器（DA）によつて行なわれ、 Ｗ個の第２の加算器（ZA0,ZA1,…ZA7）、第４のカスケ
ード（VK）および第４の加算器（VA）に対しても上記と
同じことが行なわれ、 第３の加算器（DA）および第４の加算器（VA）の出力側
が２つの２進数用の減算器（SU）の入力側と接続され、
該減算器の出力側にフイルタの出力変数（Ａ）が現われ
る、 ことを特徴とするデジタルフイルタ。 - 【請求項２】加算器および減算器（SU）が並列伝送ロジ
ツクを有する素子である特許請求の範囲第１項記載のデ
ジタルフイルタ。 - 【請求項３】各カスケードの間、またはカスケードの個
個の段の間にクロツク制御される一時記憶メモリ（ZS）
が接続されている特許請求の範囲第１項または第２項記
載のデジタルフイルタ。 - 【請求項４】フイルタ特性のトレランス配分を決定する
ためにフイルタ係数を選択する際に自由度があり、この
自由度を利用して、個々のフイルタ係数がCSDコードで
できるだけ多くのゼロを有するようにする、特許請求の
範囲第１項から第３項のいずれか１項記載のデジタルフ
イルタ。
Applications Claiming Priority (2)
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|---|---|---|---|
| DE3619425.5 | 1986-06-10 | ||
| DE19863619425 DE3619425A1 (de) | 1986-06-10 | 1986-06-10 | Digitales filter |
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|---|---|
| JPS62293810A JPS62293810A (ja) | 1987-12-21 |
| JPH0831776B2 true JPH0831776B2 (ja) | 1996-03-27 |
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Family Applications (1)
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|---|---|---|---|
| JP62140151A Expired - Lifetime JPH0831776B2 (ja) | 1986-06-10 | 1987-06-05 | デジタルフイルタ |
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-
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- 1987-06-02 EP EP87201035A patent/EP0249279B1/de not_active Expired - Lifetime
- 1987-06-05 JP JP62140151A patent/JPH0831776B2/ja not_active Expired - Lifetime
- 1987-06-05 US US07/058,294 patent/US4843582A/en not_active Expired - Fee Related
- 1987-06-08 KR KR1019870005776A patent/KR960005385B1/ko not_active IP Right Cessation
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