JP3727406B2 - 関数変換演算器 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は高速フーリエ変換（ＦＦＴ：Fast Fourier Transform）や高速アダマール変換（ＦＨＴ：Fast Hadmard Transform）等といった関数変換演算処理を行う関数変換演算器に関し、特に、入力されたアナログ信号系列を離散的な並列信号に変換してバタフライ演算により関数演算処理を並列処理する関数変換演算器に関する。
【０００２】
【従来の技術】
離散数値の信号系列を関数変換する信号処理の一例として、式１に示すＮ点の離散フーリエ変換（ＤＦＴ：Disdrete Fourier Transform）が知られている。このＮ点ＤＦＴ（長さＮの信号列のＤＦＴ）の数値計算にはＮ2回の乗算が必要であるが、その内の同じ演算をまとめ込んで演算回数を大幅に減らし、ＤＦＴを効率的に計算するアルゴリズムとして高速フーリエ変換（ＦＦＴ）が知られている。
以下、Ｎ＝２3（＝８）点のＤＦＴを例にとってＦＦＴによる計算処理を説明する。
【０００３】
【数１】
ここに、ｎ＝０，〜Ｎ−１，
ＷN k＝ｅｘｐ｛−２πｊｋ／Ｎ｝
【０００４】
Ｎ＝８とした式１において、ｘnの偶数番目の項だけをとったＮ／２個の系列のＤＦＴをＢ0、Ｂ1、Ｂ2、Ｂ3とし、奇数番目の項だけをとったＮ／２個の系列のＤＦＴをＣ0、Ｃ1、Ｃ2、Ｃ3とすると、下記の式２がつくられる。
なお、回転因子ＷN knは図１２に示すように角度２π／Ｎに対して求められる複素数であり、式３に示す性質を有している。式２における下４行（Ｘ4〜Ｘ7）は、この回転因子の性質を用いてＷ8 4〜Ｗ8 7をそれぞれ−Ｗ8 0〜−Ｗ8 3に置き換えて示してある。
【０００５】
【数２】
Ｘ0＝Ｂ0＋Ｃ0Ｗ8 0
Ｘ1＝Ｂ1＋Ｃ1Ｗ8 1
Ｘ2＝Ｂ2＋Ｃ2Ｗ8 2
Ｘ3＝Ｂ3＋Ｃ3Ｗ8 3 ・・・・・（式２）
Ｘ4＝Ｂ4＋Ｃ4Ｗ8 4＝Ｂ0−Ｃ0Ｗ8 0
Ｘ5＝Ｂ5＋Ｃ5Ｗ8 5＝Ｂ1−Ｃ1Ｗ8 1
Ｘ6＝Ｂ6＋Ｃ6Ｗ8 6＝Ｂ2−Ｃ2Ｗ8 2
Ｘ7＝Ｂ7＋Ｃ7Ｗ8 7＝Ｂ3−Ｃ3Ｗ8 3
【０００６】
【数３】
ＷN k＝−ＷN (k・N/2) ・・・・・（式３）
【０００７】
上記の式２はｘnの８点ＤＦＴを偶数項ｘ0、ｘ2、ｘ4、ｘ6と奇数項ｘ1、ｘ3、ｘ5、ｘ7とのそれぞれの４点ＤＦＴに時間領域分割した結果であり、信号の流れ図として示すと図１３のように表される。
更に、Ｂ0、Ｂ1、Ｂ2、Ｂ3は、ｘ0、ｘ2、ｘ4、ｘ6の偶数番目の項（ｘ0、ｘ4）のＤＦＴであるＤ0、Ｄ1に、奇数番目の項（ｘ2、ｘ6）のＤＦＴであるＥ0、Ｅ1にＷ8 0、Ｗ8 2、Ｗ8 4（＝−Ｗ8 0）、Ｗ8 6（＝−Ｗ8 2）を乗じたものとの和であるので、式４によって求められる。
そして、図１３に示したＮ／２点ＤＦＴ（４点ＤＦＴ）の部分を式４の演算過程の信号の流れ図に置き換えると、図１４に示すようになる。
【０００８】
【数４】
Ｂ0＝Ｄ0＋Ｅ0Ｗ8 0
Ｂ1＝Ｄ1＋Ｅ1Ｗ8 2
Ｂ2＝Ｄ0＋Ｅ2Ｗ8 4＝Ｄ0−Ｅ0Ｗ8 0
Ｂ3＝Ｄ1＋Ｅ3Ｗ8 6＝Ｄ1−Ｅ1Ｗ8 2 ・・・・・（式４）
Ｃ0＝Ｆ0＋Ｇ0Ｗ8 0
Ｃ1＝Ｆ1＋Ｇ1Ｗ8 2
Ｃ2＝Ｆ0＋Ｇ2Ｗ8 4＝Ｆ0−Ｇ0Ｗ8 0
Ｃ3＝Ｆ1＋Ｇ3Ｗ8 6＝Ｆ1−Ｇ1Ｗ8 2
【０００９】
更に、式４のＤ0、Ｄ1、Ｅ0、Ｅ1、Ｆ0、Ｆ1、Ｇ0、Ｇ1は、それぞれＮ／４ＤＦＴ（２点ＤＦＴ）であるので、Ｗ8 0＝１及びＷ8 4＝−１に注目して式５のように表される。
【００１０】
【数５】
Ｄ0＝ｘ0＋ｘ4Ｗ8 0＝ｘ0＋ｘ4
Ｄ1＝ｘ0＋ｘ4Ｗ8 4＝ｘ0−ｘ4
Ｅ0＝ｘ2＋ｘ6Ｗ8 0＝ｘ2＋ｘ6
Ｅ1＝ｘ2＋ｘ6Ｗ8 4＝ｘ2−ｘ6 ・・・・・（式５）
Ｆ0＝ｘ1＋ｘ5Ｗ8 0＝ｘ1＋ｘ5
Ｆ1＝ｘ1＋ｘ5Ｗ8 4＝ｘ1−ｘ5
Ｇ0＝ｘ3＋ｘ7Ｗ8 0＝ｘ3＋ｘ7
Ｇ1＝ｘ3＋ｘ7Ｗ8 4＝ｘ3−ｘ7
【００１１】
これら式２〜式５の演算過程をまとめて信号の流れ図として表すと、図１５に示すようにバタフライ演算で構成される演算過程となり、連続時間信号系列（アナログ信号系列）を時間領域分割してサンプリングした８個の離散信号系列ｘ0〜ｘ7を、８個の周波数信号系列Ｘ0〜Ｘ7に変換することとなる。
なお、図１５中の信号線の交差点では加算演算がなされ、この交差点の内の”−１”を付記した点では負の加算演算（減算）がなされ、ＷN kを付記した点では当該係数ＷN kの乗算がなされ、図中に付記したＤ0、Ｄ1、Ｅ0、Ｅ1、Ｆ0、Ｆ1、Ｇ0、Ｇ1、Ｂ0、Ｂ1、Ｂ2、Ｂ3、Ｃ0、Ｃ1、Ｃ2、Ｃ3は信号ｘ0〜ｘ7をこれら演算した途中の結果を示している。例えば、信号ｘ0とｘ4の加算によってＤ0が得られるとともに、信号ｘ0とｘ4の減算によってＤ1が得られて式５に示した関係が実現され、更に、Ｅ0にＷ8 0を乗じたものとＤ0との加算によってＢ0が得られるとともに、Ｅ1にＷ8 2を乗じたものとＤ1との加算によってＢ1が得られて式４に示した関係が実現され、更に、Ｃ0にＷ8 0を乗じたものとＢ0との加算によってＸ0が得られるとともに、Ｃ1にＷ8 1を乗じたものとＢ1との加算によってＸ1が得られて式２に示した関係が実現されている。
【００１２】
ここで、図１５に示すように、出力される信号系列をＸ0〜Ｘ7の順に整列させるためには、入力される信号系列ｘ0〜ｘ7の並び順序をバタフライ演算（図中に示す、たすき掛けの信号の流れ図に従った演算）を行う前に所定の順序に入れ換える必要がある。このような入力信号系列ｘ0〜ｘ7の並びを入れ換えない場合には、図１６に示すような信号の流れ図となり、出力信号系列の並び順序が整列されていないものとなる。これら図１５の信号流れ図と図１６の信号流れ図とは入力信号系列又は出力信号系列の並び順序が異なるだけで、等価な関数変換演算を行うものとして知られている。
また、以上においてはＦＦＴを例にとって説明したが、式６に示すような関数ｓｇｎ(ｘ)で上記の重み付け係数（回転因子ＷN k）を±１の２値に整形すれば、高速アダマール（ＦＨＴ）を構成ができることは広く知られている。
【００１３】
【数６】
【００１４】
【発明が解決しようとする課題】
従来においては、上記のようなＦＦＴやＦＨＴ等といった関数変換演算を行う場合、デジタル方式の関数変換演算器を用いている。
しかしながら、上記のような並列的な計算処理をデジタル方式の関数変換演算器で行う場合には、乗算器の個数が多くなって演算器の回路規模が大きなものとなってしまうという問題があった。また、ＤＳＰ（Digital Signal Processor）等を用いたアセンブラ記述により、逐次計算でＦＦＴ演算やＦＨＴ演算を行う演算器をソフトウエア的に構成した場合には、多数のバタフライ演算を並列的ではなく直列的に順次行わなければならず、入力された信号系列の数が大きなときには膨大な演算処理を行わなければならないという問題があった。
【００１５】
本発明は上記従来の事情に鑑みなされたもので、関数変換演算器をアナログ回路を用いて構成するとともに入力信号系列或いは出力信号系列の並びの順序を所定の順序に入れ換えることにより、同時並行的な並列処理によって迅速なるバタフライ演算を支障なく実現することを目的とする。
また、本発明は、アナログ回路を構成するインピーダンス素子にはコンデンサを用いることにより、消費電力が低減された関数変換演算器を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る関数変換演算器では、関数変換演算回路部にＦＦＴやＦＨＴ等といった所定の関数変換を行うバタフライ演算回路を加算器、減算器及び乗算器を用いて構成する。そして、入力されたアナログ信号系列をアナログ直並列変換回路部で並列な離散信号系列に変換して、バタフライ演算回路の各入力端子に供給し、バタフライ演算されて当該バタフライ演算回路の各出力端子から得られる信号系列をスイッチ回路部でスイッチング処理して直列な信号系列に変換する。ここで、スイッチ回路部のスイッチング動作は制御部により予め設定された手順に基づいて制御され、前記出力端子から得られる各信号系列は所定の順序で整列された直列信号系列に変換される。すなわち、８点ＦＦＴとして図１６に示した例では、入力された信号系列の並びがｘ0〜ｘ7の順序である場合には、バタフライ演算回路から出力される信号系列の並びはＸ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7となってしまうが、この出力信号系列の並びをスイッチング処理してＸ0〜Ｘ7の順序で整列された直列信号とする。
【００１７】
上記のアナログ直並列変換回路部として、好ましくは、並列変換される離散信号数と同数のサンプルホールド回路を有したアナログシフトレジスタを用い、各サンプルホールド回路は、直列接続されて互いにクロックに対して相反して開閉動作する一対のスイッチと、各スイッチの出力信号を保持するコンデンサと、コンデンサが保持した信号を出力するバッファとを有した構成として、直列接続されたスイッチに入力されたアナログ信号系列をクロックに同期して並列な離散信号系列に変換する。
【００１８】
また、本発明に係る関数変換演算器では、関数変換演算回路部にＦＦＴやＦＨＴ等といった所定の関数変換を行うバタフライ演算回路を加算器、減算器及び乗算器を用いて構成する。そして、入力されたアナログ信号系列をアナログ直並列変換回路部で並列な離散信号系列に変換するとともに所定の順序に並べ換えて、バタフライ演算回路の各入力端子に供給し、バタフライ演算されて当該バタフライ演算回路の各出力端子から得られる信号系列をスイッチ回路部で順次スイッチング処理して直列な信号系列に変換する。ここで、アナログ直並列変換回路部での並べ換え処理は予め設定された手順に基づいて制御され、前記出力端子から得られる各信号系列は単純なスイッチング処理によって所定の順序で整列された直列信号系列に変換される。すなわち、８点ＦＦＴとして図１５に示した例では、入力された信号系列の並びがｘ0〜ｘ7の順序のままでは出力される信号系列の並びをＸ0〜Ｘ7の整列したのもとすることができないが、入力された信号系列の並びをｘ0、ｘ4、ｘ2、ｘ6、ｘ1、ｘ5、ｘ3、ｘ7の順に並べ換えることによって、出力信号系列を単純に順次スイッチングするだけでＸ0〜Ｘ7の順序で整列された直列信号とする。
【００１９】
上記のアナログ直並列変換回路部として、好ましくは、アナログデマルチプレクサを用い、アナログデマルチプレクサは、入力されたアナログ信号系列を並列変換される離散信号数で所定の順序に切り換え出力するスイッチと、スイッチから出力された信号をそれぞれ保持する複数のコンデンサと、各コンデンサが保持した信号を互いに同期して出力する複数のバッファとを有した構成として、入力されたアナログ信号系列を所定の順序で並列変換して関数変換演算回路部のそれそれの入力端子に供給する。
【００２０】
また、本発明に係る関数変換演算器では、関数変換演算回路部に備えられた加算器を、オペアンプと、当該オペアンプに対する複数の入力インピーダンス素子と、当該オペアンプに対する帰還インピーダンス素子とを有し、入力インピーダンス素子及び帰還インピーダンス素子は互いにインピーダンス値が等しいコンデンサにより構成する。また、本発明に係る関数変換演算器では、関数変換演算回路部に備えられた減算器を、オペアンプと、当該オペアンプに対する複数の入力インピーダンス素子と、当該オペアンプに対する帰還インピーダンス素子とを有した差動増幅器によって構成され、入力インピーダンス素子及び帰還インピーダンス素子は互いにインピーダンス値が等しいコンデンサにより構成する。また、本発明に係る関数変換演算器では、関数変換演算回路部に備えられた乗算器を、オペアンプと、当該オペアンプに対する入力インピーダンス素子と、当該オペアンプに対する帰還インピーダンス素子とを有し、入力インピーダンス素子と帰還インピーダンス素子は乗算値を決定するインピーダンス値のコンデンサにより構成する。
このように、アナログ直並列変換回路部、加算器、減算器、乗算器等といった関数変換演算器の要素回路を、インピーダンス素子等としてコンデンサを用いたアナログ回路で構成し、消費電力の低減を実現している。
【００２１】
【発明の実施の形態】
８点ＦＦＴ演算に適用した本発明の一実施例に係る関数変換演算器を、図１〜図８を参照して説明する。なお、本実施例は前述した図１６の信号流れ図を具現化したものであり、図１６も適宜参照して説明する。
図１に示すように、本実施例の関数変換演算器は、入力されたアナログ信号系列ａを並列な離散信号系列ｘ0、ｘ1、ｘ2、ｘ3、ｘ4、ｘ5、ｘ6、ｘ7に変換するアナログ直並列変換回路部１と、複数の加算器２、減算器３及び乗算器４−０、４−１、４−２、４−３からバタフライ演算回路が構成された関数変換演算回路部５と、関数変換演算回路部５から出力される離散信号系列Ｘ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7をスイッチング処理によって直列な信号系列ｆに変換するスイッチ回路部６と、スイッチ回路部６を制御して各信号系列Ｘ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7を元の順序通りに整列された直列信号系列Ｘ0、Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7に変換させる制御部７とを備え、図１６に示した信号の流れを具現化した構成となっている。
【００２２】
アナログ直並列変換回路部１は図２に示すアナログシフトレジスタによって構成されている。このアナログシフトレジスタは、並列に変換される離散信号ｘ0〜ｘ7の数と同数の８段のサンプルホールド回路１０と、直列接続されたサンプルホールド回路１０の入出力部にそれぞれ接続されたバッファ１１とを備えており、各サンプルホールド回路１０はクロックＣＫに基づく制御によって入力されたアナログ信号系列Ｖin（図１ではａ）をサンプリングした並列離散信号ｘ0、ｘ1、ｘ2、ｘ3、ｘ4、ｘ5、ｘ6、ｘ7に変換して信号ＴＰ1、ＴＰ2、・・・ＴＰ8として出力する。すなわち、１段目のサンプルホールド回路１０は入力部のバッファ１１を介して入力された信号ＶinをクロックＣＫの立ち上がりに同期してサンプリングして信号ＴＰ1を出力し、２段目のサンプルホールド回路１０は１段目のサンプルホールド回路１０の出力ＴＰ1をクロックＣＫの立ち上がりに同期してサンプリングして信号ＴＰ2を出力するといったように、各段について１クロックずつ信号をシフトさせて出力する。
【００２３】
また、このアナログシフトレジスタには、クロックＣＫの立ち上がりをカウントしてスイッチ制御信号を出力するスイッチ制御回路８と、このスイッチ制御信号によって一斉にオン・オフ制御される８つのスイッチ９とが備えられており、各スイッチ９に入力される各サンプルホールド回路１０からの出力ＴＰ1〜ＴＰ8をスイッチ９をオンさせることによって一斉にバタフライ演算回路へ出力する。すなわち、スイッチ制御回路８はクロックＣＫの立ち上がりに同期して内部カウンタに１を加算し、この加算結果と２N−１（２Nは出力ＴＰの数であり、本実施例では８）とを比較し、比較結果が同一の時にはスイッチ９をオンさせる制御信号を出力し、比較結果が異なる時にはスイッチ９をオフさせる制御信号を出力する。したがって、クロックＣＫの立ち上がり回数が２N回（すなわち、本実施例では８回）毎に全てのスイッチ９がＯＮされて各サンプルホールド回路１０からの出力ＴＰ1〜ＴＰ8がバタフライ演算回路へ一斉に入力される。
なお、スイッチ制御回路８の内部カウンタは加算結果が２N（すなわち、本実施例では８）となる毎に”０”にリセットされ、次回の信号処理も上記と同様にして行う。
【００２４】
各サンプルホールド回路１０は、図３に示すように、直列接続されて互いにクロックＣＫに対して相反して開閉動作する一対のスイッチ１２、１３と、各スイッチ１２、１３の出力信号を保持するコンデンサ１４、１５と、コンデンサ１４、１５が保持した信号を出力するバッファ１６、１７と、入力部に接続されたバッファ１８とを有し、直列接続されたスイッチ１２、１３に入力バッファ１８を介して入力された信号系列をクロックＣＫに同期して並列な離散信号系列ｘ0〜ｘ7に変換する。
【００２５】
すなわち、入力バッファ１８を介して入力された信号Ｓin（上記したＶin或いは前段からのＴＰn）を、クロックＣＫがローでスイッチ１２がオンのときにコンデンサ１４に伝達し、クロックＣＫがハイとなってスイッチ１２がオフとなったときの信号レベルをコンデンサ１４に保持させる。また、このスイッチ動作と同時に、クロックＣＫがハイでスイッチ１３がオンのときにコンデンサ１４からバッファ１６を介して出力された信号（図中のＡ点）をコンデンサ１５に伝達し、クロックＣＫがローとなってスイッチ１３がオフとなったときの信号レベルをコンデンサ１５に保持させる。なお、コンデンサ１５に保持された信号はバッファ１７を介して後段のサンプルホールド回路１０へ信号Ｓout（図２ではＴＰn）として出力される。
上記のようなサンプルホールド回路１０の動作により、図５に示すように、入力信号Ｓinを各段について１クロックＣＫずつシフトさせてサンプリングし、離散的な出力信号Ｓoutに変換している。
【００２６】
また、上記したバッファ１１、１６、１７、１８は例えば図４の（ａ）や（ｂ）に示すような公知の構成であり、（ａ）に示すバッファはオペアンプ１９を用いたボルテージホロワ回路で構成され、（ｂ）に示すバッファはオペアンプ２０と入力インピーダンス素子２１及び帰還インピーダンス素子２２とで構成されている。
【００２７】
バタフライ演算回路を構成する加算器２は、図６に示すように、正入力端子を接地させたオペアンプ２５と、オペアンプ２５の負入力端子に並列接続された１対のインピーダンス素子２６、２７と、オペアンプ２５の出力端子と負入力端子との間に介装された帰還インピーダンス素子２８とにより構成されており、公知のようにインピーダンス素子２６及び２７のインピーダンス値Ｚ１と帰還インピーダンス素子２８のインピーダンス値Ｚ２とを等価にして、１対の入力信号ｓ１、ｓ２（すなわち、バタフライ演算過程の１対の信号）がそれぞれインピーダンス素子２６、２７を介してオペアンプ２５に入力されると、これら信号ｓ１、ｓ２の和が信号ｓ３として出力される。
【００２８】
また、減算器３は図７に示すように差動増幅器によって構成されており、オペアンプ３１と、オペアンプ３１の負入力端子に接続されたインピーダンス素子３２と、オペアンプ３１の正入力端子に接続されたインピーダンス素子３３と、オペアンプ３１の正入力端子を接地させるインピーダンス素子３４と、オペアンプ３１の出力端子と負入力端子との間に介装された帰還インピーダンス素子３５とにより構成されている。この減算器３では、公知のようにインピーダンス素子３２及び３３のインピーダンス値Ｚ３と帰還インピーダンス素子３５のインピーダンス値Ｚ４とを等価にして、１対の入力信号ｓ４、ｓ５（すなわち、バタフライ演算過程の１対の信号）がそれぞれインピーダンス素子３２、３３を介してオペアンプ３１に入力されると、これら信号ｓ４、ｓ５の差が信号ｓ６として出力される。
【００２９】
また、乗算器４−０、４−１、４−２、４−３はそれぞれ図８に示すような非反転増幅器によって構成されており、オペアンプ４１と、オペアンプ４１の負入力端子を接地させるインピーダンス素子４２と、オペアンプ３１の出力端子と負入力端子との間に介装された帰還インピーダンス素子４３とにより構成されている。この乗算器では、Ｖ1を入力信号ｓ７（バタフライ演算過程の信号）の電圧、Ｖ0を出力信号ｓ８（バタフライ演算過程の信号）の電圧、Ｚ５をインピーダンス素子４２のインピーダンス値、Ｚ６をインピーダンス素子４３のインピーダンス値とすると、入力信号ｓ７と出力信号ｓ８との関係は式７に示す通りとなる。
【００３０】
【数７】
Ｖ0＝｛１＋（Ｚ６／Ｚ５）｝Ｖ1 ・・・・・（式７）
【００３１】
本実施例では式７に示す括弧内の値を所定の回転因子Ｗ8 kの値に設定しており、乗算器からの出力信号ｓ８は入力信号ｓ７に回転因子Ｗ8 kの値を乗じた値となる。すなわち、回転因子の値を、乗算器４−０についてはＷ8 0、乗算器４−１についてはＷ8 1、乗算器４−２についてはＷ8 2、乗算器４−３についてはＷ8 3に設定しており、図１に示すバタフライ演算回路の構成が図１６に示した信号流れ図と等価となるようにしている。
なお、上記の回転因子の値はインピーダンス値の比（Ｚ６／Ｚ５）によって決定されるため、各インピーダンス素子４２、４３の相対的な精度が高ければ個々の絶対的な精度がそれほど高くなくともよく、乗算器は比較的安価なインピーダンス素子によって容易に構成することができる。
【００３２】
スイッチ回路部６は、制御信号に基づいて複数の端子との接続状態を切り換えるトランジスタ回路等によって構成されており、本実施例においては、スイッチ回路部６は８つの並列な信号系列Ｘ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7を制御信号に基づく所定の順序でスイッチング処理して直列信号系列ｆに変換する。
制御部７は、上記のスイッチング処理に係る手順が予めプログラミングされており、この手順に従ってスイッチ回路部６へ制御信号を出力することにより、スイッチ回路部６に並列信号系列を所定の順序で並べ換えて直列信号系列に変換させる。すなわち、スイッチ回路部６に所定の順序でスイッチング処理させることにより、関数変換演算回路部５からＸ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7の並びで出力される並列信号をＸ0、Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7の並びの整列された直列信号ｆに変換する。
【００３３】
上記のように本実施例の関数変換演算器は、アナログ回路を用いて構成されており、また、上記したアナログ直並列変換器１、加算器２、減算器３、乗算器４−０、４−１、４−２、４−３、バッファ１１、１６、１７、１８等を構成するインピーダンス素子はコンデンサ（キャパシタンス）によって構成されて、熱消費を抑えて消費電力の低減化が図られている。なお、これらインピーダンス素子は他の公知の種々な形式で構成することも可能である。
【００３４】
上記構成の関数変換演算器によると、アナログ信号系列ａが入力されると、このアナログ信号系列ａをアナログ直並列変換回路部１が並列な離散信号系列ｘ0〜ｘ7に変換し、これら並列信号列を関数変換演算回路部５でバタフライ演算によりＦＦＴの計算を並列処理し、図１６に示した信号流れに従った関数変換演算を行う。そして、制御部７による制御の下にスイッチ回路部６がスイッチング処理を行って、関数変換演算回路部５の出力端子からＸ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7の並びで出力される並列な信号系列をＸ0、Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7の並びの整列された直列信号ｆに変換して出力する。
すなわち、この関数変換演算器では、アナログ回路から構成されるバタフライ演算により、入力された時間系列信号が周波数系列信号に変換して出力される。
【００３５】
次に、８点ＦＦＴ演算に適用した本発明の他の一実施例に係る関数変換演算器を、図９〜図１１を参照して説明する。なお、本実施例は前述した図１５の信号流れ図を具現化したものであり、図１５も適宜参照して説明する。また、上記した実施例と同一部分については同一符号を付して重複する説明は省略する。
図９に示すように、本実施例の関数変換演算器は、上記した実施例のアナログ直並列変換回路部１をアナログデマルチプレクサから成るアナログ直並列変換回路部５０に変更し、また、関数変換演算回路部５のバタフライ演算回路を図１５に示したバタフライ演算過程を具現化する構成とし、また、上記した実施例のスイッチ回路部６を端子との接続関係を順次切り換える単純なスイッチ回路部６０に変更したものであり、図１５に示した信号の流れを具現化した構成となっている。
【００３６】
アナログデマルチプレクサ５０は、図１０に示すように、接地されたコンデンサ５１と、コンデンサ５１が保持した信号を出力するバッファ５２とから成るサンプルホールド部を並列変換される離散信号ｘ0〜ｘ7の数と同数備えており、更に、各サンプルホールド部に入力信号Ｖinを所定のタイミングで切り換え供給するスイッチ５３を備えている。
【００３７】
このスイッチ５３は、図１１に示すように１／Ｎ分周器（本実施例では１／８分周器）５４を介してクロックＣＫが供給されるデコーダ５５により制御され、スイッチング動作によって、入力されたアナログ信号系列Ｖin（図９ではａ）を各サンプルホールド部に供給するとともに信号系列の並べ換えを行い、ｘ0、ｘ4、ｘ2、ｘ6、ｘ1、ｘ5、ｘ3、ｘ7の並びの並列な離散信号に変換して信号ＴＰ1、ＴＰ2、・・・ＴＰ8として出力する。また、各サンプルホールド部にはスイッチングに応じて信号ＴＰ1、ＴＰ2、・・・ＴＰ8が順次保持されるが、各サンプルホールド部のバッファ５２からの出力をオン・オフするスイッチ４９がスイッチ制御回路４８によって一斉にオン・オフ制御されており、最終段のサンプルホールド部に信号ＴＰ8が保持された後に、全ての信号ＴＰ1、ＴＰ2、・・・ＴＰ8を一斉に関数変換演算回路部５へ出力する。
【００３８】
すなわち、このスイッチ制御回路４８によるスイッチ４９の制御は図２に示したスイッチ制御回路８によるスイッチ９の制御と同様であり、スイッチ制御回路４８はクロックＣＫの立ち上がり回数が２N−１（２Nは出力ＴＰの数であり、本実施例では８）となった時にスイッチ４９をオンさせる制御信号を出力し、クロックＣＫの立ち上がり回数が２N回（すなわち、本実施例では８回）毎に全てのスイッチ４９がＯＮされて各サンプルホールド部からの出力ＴＰ1〜ＴＰ8をバタフライ演算回路へ一斉に入力させる。
【００３９】
また、関数変換演算回路部５の出力部に設けられたスイッチ回路部６０は、クロックに基づいた所定のタイミングで順次スイッチ切り換え動作し、Ｘ0、Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7の整列された並びで出力される並列信号系列を直列信号ｆに変換して出力する。
したがって、本実施例の関数変換演算器によると、アナログ信号系列ａが入力されると、このアナログ信号系列ａをアナログ直並列変換回路部５０が信号の並びがｘ0、ｘ4、ｘ2、ｘ6、ｘ1、ｘ5、ｘ3、ｘ7の並列な離散信号系列に変換し、これら並列信号列を関数変換演算回路部５でバタフライ演算によりＦＦＴの計算を並列処理し、図１５に示した信号流れに従った関数変換演算を行う。そして、関数変換演算回路部５の出力端子からアナログ信号ａに対応してＸ0、Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7の並びで出力される並列信号系列を、スイッチ回路部６０が順次スイッチング処理を行って直列信号ｆに変換して出力する。
【００４０】
なお、上記した各実施例では８点ＦＦＴを例にとって説明したが、入力信号系列が２n（ｎは１以上の整数）の場合にも、上記と同様にして２nＦＦＴ演算器を構成することができる。
また、本発明はＦＨＴ等の他の関数変換演算器にも適用することができ、ＦＦＴに適用した場合と同様な作用効果を得ることができる。
また、本発明の関数変換演算器は１チップ素子として構成するのが好ましく、画像処理や通信信号処理等に広く利用することができる。
【００４１】
【発明の効果】
以上説明したように、本発明の関数変換演算器によれば、アナログ回路を用いて構成し、関数変換演算回路部に入力する信号の並びを変更し、或いは、関数変換演算回路部から出力される信号の並びを変更するようにしたため、入力された信号系列の数が大きな場合にあっても、バタフライ演算を並列処理によって迅速に実現することができる。
また、本発明の関数変換演算器によれば、アナログ回路を構成するインピーダンス素子にはコンデンサを用いたため、熱消費される電力を抑えて消費電力を大幅に低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る関数変換演算器を示す構成図である。
【図２】本発明の一実施例に係るアナログシフトレジスタを示す構成図である。
【図３】本発明の一実施例に係るサンプルホールド回路を示す構成図である。
【図４】バッファの例を示す構成図である。
【図５】アナログ直並列変換の動作を説明するタイムチャートである。
【図６】加算器の一例を示す構成図である。
【図７】減算器の一例を示す構成図である。
【図８】乗算器の一例を示す構成図である。
【図９】本発明の他の一実施例に係る関数変換演算器を示す構成図である。
【図１０】本発明の他の一実施例に係るアナログデマルチプレクサを示す構成図である。
【図１１】本発明の他の一実施例に係るスイッチ制御部を示す構成図である。
【図１２】回転因子の性質を示す概念図である。
【図１３】４点ＤＦＴによる信号に流れを示す概念図である。
【図１４】２点ＤＦＴによる信号に流れを示す概念図である。
【図１５】８点ＦＦＴによる信号の流れを示す概念図である。
【図１６】８点ＦＦＴによる信号の流れを示す概念図である。
【符号の説明】
１・・・アナログ直並列変換回路部（アナログシフトレジスタ）、
２・・・加算器、 ３・・・減算器、
４−０，４−１，４−２，４−３・・・乗算器、
５・・・関数変換演算回路部、 ６，６０・・・スイッチ回路部、
７・・・制御部、
５０・・・アナログ直並列変換回路部（アナログデマルチプレクサ）、
ａ・・・アナログ信号系列、 ｆ・・・出力される直列信号系列、
ｘ0〜ｘ7・・・入力される並列信号系列、
Ｘ0〜Ｘ7・・・出力される並列信号系列、
【産業上の利用分野】
本発明は高速フーリエ変換（ＦＦＴ：Fast Fourier Transform）や高速アダマール変換（ＦＨＴ：Fast Hadmard Transform）等といった関数変換演算処理を行う関数変換演算器に関し、特に、入力されたアナログ信号系列を離散的な並列信号に変換してバタフライ演算により関数演算処理を並列処理する関数変換演算器に関する。
【０００２】
【従来の技術】
離散数値の信号系列を関数変換する信号処理の一例として、式１に示すＮ点の離散フーリエ変換（ＤＦＴ：Disdrete Fourier Transform）が知られている。このＮ点ＤＦＴ（長さＮの信号列のＤＦＴ）の数値計算にはＮ2回の乗算が必要であるが、その内の同じ演算をまとめ込んで演算回数を大幅に減らし、ＤＦＴを効率的に計算するアルゴリズムとして高速フーリエ変換（ＦＦＴ）が知られている。
以下、Ｎ＝２3（＝８）点のＤＦＴを例にとってＦＦＴによる計算処理を説明する。
【０００３】
【数１】
ＷN k＝ｅｘｐ｛−２πｊｋ／Ｎ｝
【０００４】
Ｎ＝８とした式１において、ｘnの偶数番目の項だけをとったＮ／２個の系列のＤＦＴをＢ0、Ｂ1、Ｂ2、Ｂ3とし、奇数番目の項だけをとったＮ／２個の系列のＤＦＴをＣ0、Ｃ1、Ｃ2、Ｃ3とすると、下記の式２がつくられる。
なお、回転因子ＷN knは図１２に示すように角度２π／Ｎに対して求められる複素数であり、式３に示す性質を有している。式２における下４行（Ｘ4〜Ｘ7）は、この回転因子の性質を用いてＷ8 4〜Ｗ8 7をそれぞれ−Ｗ8 0〜−Ｗ8 3に置き換えて示してある。
【０００５】
【数２】
Ｘ0＝Ｂ0＋Ｃ0Ｗ8 0
Ｘ1＝Ｂ1＋Ｃ1Ｗ8 1
Ｘ2＝Ｂ2＋Ｃ2Ｗ8 2
Ｘ3＝Ｂ3＋Ｃ3Ｗ8 3 ・・・・・（式２）
Ｘ4＝Ｂ4＋Ｃ4Ｗ8 4＝Ｂ0−Ｃ0Ｗ8 0
Ｘ5＝Ｂ5＋Ｃ5Ｗ8 5＝Ｂ1−Ｃ1Ｗ8 1
Ｘ6＝Ｂ6＋Ｃ6Ｗ8 6＝Ｂ2−Ｃ2Ｗ8 2
Ｘ7＝Ｂ7＋Ｃ7Ｗ8 7＝Ｂ3−Ｃ3Ｗ8 3
【０００６】
【数３】
ＷN k＝−ＷN (k・N/2) ・・・・・（式３）
【０００７】
上記の式２はｘnの８点ＤＦＴを偶数項ｘ0、ｘ2、ｘ4、ｘ6と奇数項ｘ1、ｘ3、ｘ5、ｘ7とのそれぞれの４点ＤＦＴに時間領域分割した結果であり、信号の流れ図として示すと図１３のように表される。
更に、Ｂ0、Ｂ1、Ｂ2、Ｂ3は、ｘ0、ｘ2、ｘ4、ｘ6の偶数番目の項（ｘ0、ｘ4）のＤＦＴであるＤ0、Ｄ1に、奇数番目の項（ｘ2、ｘ6）のＤＦＴであるＥ0、Ｅ1にＷ8 0、Ｗ8 2、Ｗ8 4（＝−Ｗ8 0）、Ｗ8 6（＝−Ｗ8 2）を乗じたものとの和であるので、式４によって求められる。
そして、図１３に示したＮ／２点ＤＦＴ（４点ＤＦＴ）の部分を式４の演算過程の信号の流れ図に置き換えると、図１４に示すようになる。
【０００８】
【数４】
Ｂ0＝Ｄ0＋Ｅ0Ｗ8 0
Ｂ1＝Ｄ1＋Ｅ1Ｗ8 2
Ｂ2＝Ｄ0＋Ｅ2Ｗ8 4＝Ｄ0−Ｅ0Ｗ8 0
Ｂ3＝Ｄ1＋Ｅ3Ｗ8 6＝Ｄ1−Ｅ1Ｗ8 2 ・・・・・（式４）
Ｃ0＝Ｆ0＋Ｇ0Ｗ8 0
Ｃ1＝Ｆ1＋Ｇ1Ｗ8 2
Ｃ2＝Ｆ0＋Ｇ2Ｗ8 4＝Ｆ0−Ｇ0Ｗ8 0
Ｃ3＝Ｆ1＋Ｇ3Ｗ8 6＝Ｆ1−Ｇ1Ｗ8 2
【０００９】
更に、式４のＤ0、Ｄ1、Ｅ0、Ｅ1、Ｆ0、Ｆ1、Ｇ0、Ｇ1は、それぞれＮ／４ＤＦＴ（２点ＤＦＴ）であるので、Ｗ8 0＝１及びＷ8 4＝−１に注目して式５のように表される。
【００１０】
【数５】
Ｄ0＝ｘ0＋ｘ4Ｗ8 0＝ｘ0＋ｘ4
Ｄ1＝ｘ0＋ｘ4Ｗ8 4＝ｘ0−ｘ4
Ｅ0＝ｘ2＋ｘ6Ｗ8 0＝ｘ2＋ｘ6
Ｅ1＝ｘ2＋ｘ6Ｗ8 4＝ｘ2−ｘ6 ・・・・・（式５）
Ｆ0＝ｘ1＋ｘ5Ｗ8 0＝ｘ1＋ｘ5
Ｆ1＝ｘ1＋ｘ5Ｗ8 4＝ｘ1−ｘ5
Ｇ0＝ｘ3＋ｘ7Ｗ8 0＝ｘ3＋ｘ7
Ｇ1＝ｘ3＋ｘ7Ｗ8 4＝ｘ3−ｘ7
【００１１】
これら式２〜式５の演算過程をまとめて信号の流れ図として表すと、図１５に示すようにバタフライ演算で構成される演算過程となり、連続時間信号系列（アナログ信号系列）を時間領域分割してサンプリングした８個の離散信号系列ｘ0〜ｘ7を、８個の周波数信号系列Ｘ0〜Ｘ7に変換することとなる。
なお、図１５中の信号線の交差点では加算演算がなされ、この交差点の内の”−１”を付記した点では負の加算演算（減算）がなされ、ＷN kを付記した点では当該係数ＷN kの乗算がなされ、図中に付記したＤ0、Ｄ1、Ｅ0、Ｅ1、Ｆ0、Ｆ1、Ｇ0、Ｇ1、Ｂ0、Ｂ1、Ｂ2、Ｂ3、Ｃ0、Ｃ1、Ｃ2、Ｃ3は信号ｘ0〜ｘ7をこれら演算した途中の結果を示している。例えば、信号ｘ0とｘ4の加算によってＤ0が得られるとともに、信号ｘ0とｘ4の減算によってＤ1が得られて式５に示した関係が実現され、更に、Ｅ0にＷ8 0を乗じたものとＤ0との加算によってＢ0が得られるとともに、Ｅ1にＷ8 2を乗じたものとＤ1との加算によってＢ1が得られて式４に示した関係が実現され、更に、Ｃ0にＷ8 0を乗じたものとＢ0との加算によってＸ0が得られるとともに、Ｃ1にＷ8 1を乗じたものとＢ1との加算によってＸ1が得られて式２に示した関係が実現されている。
【００１２】
ここで、図１５に示すように、出力される信号系列をＸ0〜Ｘ7の順に整列させるためには、入力される信号系列ｘ0〜ｘ7の並び順序をバタフライ演算（図中に示す、たすき掛けの信号の流れ図に従った演算）を行う前に所定の順序に入れ換える必要がある。このような入力信号系列ｘ0〜ｘ7の並びを入れ換えない場合には、図１６に示すような信号の流れ図となり、出力信号系列の並び順序が整列されていないものとなる。これら図１５の信号流れ図と図１６の信号流れ図とは入力信号系列又は出力信号系列の並び順序が異なるだけで、等価な関数変換演算を行うものとして知られている。
また、以上においてはＦＦＴを例にとって説明したが、式６に示すような関数ｓｇｎ(ｘ)で上記の重み付け係数（回転因子ＷN k）を±１の２値に整形すれば、高速アダマール（ＦＨＴ）を構成ができることは広く知られている。
【００１３】
【数６】
【発明が解決しようとする課題】
従来においては、上記のようなＦＦＴやＦＨＴ等といった関数変換演算を行う場合、デジタル方式の関数変換演算器を用いている。
しかしながら、上記のような並列的な計算処理をデジタル方式の関数変換演算器で行う場合には、乗算器の個数が多くなって演算器の回路規模が大きなものとなってしまうという問題があった。また、ＤＳＰ（Digital Signal Processor）等を用いたアセンブラ記述により、逐次計算でＦＦＴ演算やＦＨＴ演算を行う演算器をソフトウエア的に構成した場合には、多数のバタフライ演算を並列的ではなく直列的に順次行わなければならず、入力された信号系列の数が大きなときには膨大な演算処理を行わなければならないという問題があった。
【００１５】
本発明は上記従来の事情に鑑みなされたもので、関数変換演算器をアナログ回路を用いて構成するとともに入力信号系列或いは出力信号系列の並びの順序を所定の順序に入れ換えることにより、同時並行的な並列処理によって迅速なるバタフライ演算を支障なく実現することを目的とする。
また、本発明は、アナログ回路を構成するインピーダンス素子にはコンデンサを用いることにより、消費電力が低減された関数変換演算器を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る関数変換演算器では、関数変換演算回路部にＦＦＴやＦＨＴ等といった所定の関数変換を行うバタフライ演算回路を加算器、減算器及び乗算器を用いて構成する。そして、入力されたアナログ信号系列をアナログ直並列変換回路部で並列な離散信号系列に変換して、バタフライ演算回路の各入力端子に供給し、バタフライ演算されて当該バタフライ演算回路の各出力端子から得られる信号系列をスイッチ回路部でスイッチング処理して直列な信号系列に変換する。ここで、スイッチ回路部のスイッチング動作は制御部により予め設定された手順に基づいて制御され、前記出力端子から得られる各信号系列は所定の順序で整列された直列信号系列に変換される。すなわち、８点ＦＦＴとして図１６に示した例では、入力された信号系列の並びがｘ0〜ｘ7の順序である場合には、バタフライ演算回路から出力される信号系列の並びはＸ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7となってしまうが、この出力信号系列の並びをスイッチング処理してＸ0〜Ｘ7の順序で整列された直列信号とする。
【００１７】
上記のアナログ直並列変換回路部として、好ましくは、並列変換される離散信号数と同数のサンプルホールド回路を有したアナログシフトレジスタを用い、各サンプルホールド回路は、直列接続されて互いにクロックに対して相反して開閉動作する一対のスイッチと、各スイッチの出力信号を保持するコンデンサと、コンデンサが保持した信号を出力するバッファとを有した構成として、直列接続されたスイッチに入力されたアナログ信号系列をクロックに同期して並列な離散信号系列に変換する。
【００１８】
また、本発明に係る関数変換演算器では、関数変換演算回路部にＦＦＴやＦＨＴ等といった所定の関数変換を行うバタフライ演算回路を加算器、減算器及び乗算器を用いて構成する。そして、入力されたアナログ信号系列をアナログ直並列変換回路部で並列な離散信号系列に変換するとともに所定の順序に並べ換えて、バタフライ演算回路の各入力端子に供給し、バタフライ演算されて当該バタフライ演算回路の各出力端子から得られる信号系列をスイッチ回路部で順次スイッチング処理して直列な信号系列に変換する。ここで、アナログ直並列変換回路部での並べ換え処理は予め設定された手順に基づいて制御され、前記出力端子から得られる各信号系列は単純なスイッチング処理によって所定の順序で整列された直列信号系列に変換される。すなわち、８点ＦＦＴとして図１５に示した例では、入力された信号系列の並びがｘ0〜ｘ7の順序のままでは出力される信号系列の並びをＸ0〜Ｘ7の整列したのもとすることができないが、入力された信号系列の並びをｘ0、ｘ4、ｘ2、ｘ6、ｘ1、ｘ5、ｘ3、ｘ7の順に並べ換えることによって、出力信号系列を単純に順次スイッチングするだけでＸ0〜Ｘ7の順序で整列された直列信号とする。
【００１９】
上記のアナログ直並列変換回路部として、好ましくは、アナログデマルチプレクサを用い、アナログデマルチプレクサは、入力されたアナログ信号系列を並列変換される離散信号数で所定の順序に切り換え出力するスイッチと、スイッチから出力された信号をそれぞれ保持する複数のコンデンサと、各コンデンサが保持した信号を互いに同期して出力する複数のバッファとを有した構成として、入力されたアナログ信号系列を所定の順序で並列変換して関数変換演算回路部のそれそれの入力端子に供給する。
【００２０】
また、本発明に係る関数変換演算器では、関数変換演算回路部に備えられた加算器を、オペアンプと、当該オペアンプに対する複数の入力インピーダンス素子と、当該オペアンプに対する帰還インピーダンス素子とを有し、入力インピーダンス素子及び帰還インピーダンス素子は互いにインピーダンス値が等しいコンデンサにより構成する。また、本発明に係る関数変換演算器では、関数変換演算回路部に備えられた減算器を、オペアンプと、当該オペアンプに対する複数の入力インピーダンス素子と、当該オペアンプに対する帰還インピーダンス素子とを有した差動増幅器によって構成され、入力インピーダンス素子及び帰還インピーダンス素子は互いにインピーダンス値が等しいコンデンサにより構成する。また、本発明に係る関数変換演算器では、関数変換演算回路部に備えられた乗算器を、オペアンプと、当該オペアンプに対する入力インピーダンス素子と、当該オペアンプに対する帰還インピーダンス素子とを有し、入力インピーダンス素子と帰還インピーダンス素子は乗算値を決定するインピーダンス値のコンデンサにより構成する。
このように、アナログ直並列変換回路部、加算器、減算器、乗算器等といった関数変換演算器の要素回路を、インピーダンス素子等としてコンデンサを用いたアナログ回路で構成し、消費電力の低減を実現している。
【００２１】
【発明の実施の形態】
８点ＦＦＴ演算に適用した本発明の一実施例に係る関数変換演算器を、図１〜図８を参照して説明する。なお、本実施例は前述した図１６の信号流れ図を具現化したものであり、図１６も適宜参照して説明する。
図１に示すように、本実施例の関数変換演算器は、入力されたアナログ信号系列ａを並列な離散信号系列ｘ0、ｘ1、ｘ2、ｘ3、ｘ4、ｘ5、ｘ6、ｘ7に変換するアナログ直並列変換回路部１と、複数の加算器２、減算器３及び乗算器４−０、４−１、４−２、４−３からバタフライ演算回路が構成された関数変換演算回路部５と、関数変換演算回路部５から出力される離散信号系列Ｘ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7をスイッチング処理によって直列な信号系列ｆに変換するスイッチ回路部６と、スイッチ回路部６を制御して各信号系列Ｘ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7を元の順序通りに整列された直列信号系列Ｘ0、Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7に変換させる制御部７とを備え、図１６に示した信号の流れを具現化した構成となっている。
【００２２】
アナログ直並列変換回路部１は図２に示すアナログシフトレジスタによって構成されている。このアナログシフトレジスタは、並列に変換される離散信号ｘ0〜ｘ7の数と同数の８段のサンプルホールド回路１０と、直列接続されたサンプルホールド回路１０の入出力部にそれぞれ接続されたバッファ１１とを備えており、各サンプルホールド回路１０はクロックＣＫに基づく制御によって入力されたアナログ信号系列Ｖin（図１ではａ）をサンプリングした並列離散信号ｘ0、ｘ1、ｘ2、ｘ3、ｘ4、ｘ5、ｘ6、ｘ7に変換して信号ＴＰ1、ＴＰ2、・・・ＴＰ8として出力する。すなわち、１段目のサンプルホールド回路１０は入力部のバッファ１１を介して入力された信号ＶinをクロックＣＫの立ち上がりに同期してサンプリングして信号ＴＰ1を出力し、２段目のサンプルホールド回路１０は１段目のサンプルホールド回路１０の出力ＴＰ1をクロックＣＫの立ち上がりに同期してサンプリングして信号ＴＰ2を出力するといったように、各段について１クロックずつ信号をシフトさせて出力する。
【００２３】
また、このアナログシフトレジスタには、クロックＣＫの立ち上がりをカウントしてスイッチ制御信号を出力するスイッチ制御回路８と、このスイッチ制御信号によって一斉にオン・オフ制御される８つのスイッチ９とが備えられており、各スイッチ９に入力される各サンプルホールド回路１０からの出力ＴＰ1〜ＴＰ8をスイッチ９をオンさせることによって一斉にバタフライ演算回路へ出力する。すなわち、スイッチ制御回路８はクロックＣＫの立ち上がりに同期して内部カウンタに１を加算し、この加算結果と２N−１（２Nは出力ＴＰの数であり、本実施例では８）とを比較し、比較結果が同一の時にはスイッチ９をオンさせる制御信号を出力し、比較結果が異なる時にはスイッチ９をオフさせる制御信号を出力する。したがって、クロックＣＫの立ち上がり回数が２N回（すなわち、本実施例では８回）毎に全てのスイッチ９がＯＮされて各サンプルホールド回路１０からの出力ＴＰ1〜ＴＰ8がバタフライ演算回路へ一斉に入力される。
なお、スイッチ制御回路８の内部カウンタは加算結果が２N（すなわち、本実施例では８）となる毎に”０”にリセットされ、次回の信号処理も上記と同様にして行う。
【００２４】
各サンプルホールド回路１０は、図３に示すように、直列接続されて互いにクロックＣＫに対して相反して開閉動作する一対のスイッチ１２、１３と、各スイッチ１２、１３の出力信号を保持するコンデンサ１４、１５と、コンデンサ１４、１５が保持した信号を出力するバッファ１６、１７と、入力部に接続されたバッファ１８とを有し、直列接続されたスイッチ１２、１３に入力バッファ１８を介して入力された信号系列をクロックＣＫに同期して並列な離散信号系列ｘ0〜ｘ7に変換する。
【００２５】
すなわち、入力バッファ１８を介して入力された信号Ｓin（上記したＶin或いは前段からのＴＰn）を、クロックＣＫがローでスイッチ１２がオンのときにコンデンサ１４に伝達し、クロックＣＫがハイとなってスイッチ１２がオフとなったときの信号レベルをコンデンサ１４に保持させる。また、このスイッチ動作と同時に、クロックＣＫがハイでスイッチ１３がオンのときにコンデンサ１４からバッファ１６を介して出力された信号（図中のＡ点）をコンデンサ１５に伝達し、クロックＣＫがローとなってスイッチ１３がオフとなったときの信号レベルをコンデンサ１５に保持させる。なお、コンデンサ１５に保持された信号はバッファ１７を介して後段のサンプルホールド回路１０へ信号Ｓout（図２ではＴＰn）として出力される。
上記のようなサンプルホールド回路１０の動作により、図５に示すように、入力信号Ｓinを各段について１クロックＣＫずつシフトさせてサンプリングし、離散的な出力信号Ｓoutに変換している。
【００２６】
また、上記したバッファ１１、１６、１７、１８は例えば図４の（ａ）や（ｂ）に示すような公知の構成であり、（ａ）に示すバッファはオペアンプ１９を用いたボルテージホロワ回路で構成され、（ｂ）に示すバッファはオペアンプ２０と入力インピーダンス素子２１及び帰還インピーダンス素子２２とで構成されている。
【００２７】
バタフライ演算回路を構成する加算器２は、図６に示すように、正入力端子を接地させたオペアンプ２５と、オペアンプ２５の負入力端子に並列接続された１対のインピーダンス素子２６、２７と、オペアンプ２５の出力端子と負入力端子との間に介装された帰還インピーダンス素子２８とにより構成されており、公知のようにインピーダンス素子２６及び２７のインピーダンス値Ｚ１と帰還インピーダンス素子２８のインピーダンス値Ｚ２とを等価にして、１対の入力信号ｓ１、ｓ２（すなわち、バタフライ演算過程の１対の信号）がそれぞれインピーダンス素子２６、２７を介してオペアンプ２５に入力されると、これら信号ｓ１、ｓ２の和が信号ｓ３として出力される。
【００２８】
また、減算器３は図７に示すように差動増幅器によって構成されており、オペアンプ３１と、オペアンプ３１の負入力端子に接続されたインピーダンス素子３２と、オペアンプ３１の正入力端子に接続されたインピーダンス素子３３と、オペアンプ３１の正入力端子を接地させるインピーダンス素子３４と、オペアンプ３１の出力端子と負入力端子との間に介装された帰還インピーダンス素子３５とにより構成されている。この減算器３では、公知のようにインピーダンス素子３２及び３３のインピーダンス値Ｚ３と帰還インピーダンス素子３５のインピーダンス値Ｚ４とを等価にして、１対の入力信号ｓ４、ｓ５（すなわち、バタフライ演算過程の１対の信号）がそれぞれインピーダンス素子３２、３３を介してオペアンプ３１に入力されると、これら信号ｓ４、ｓ５の差が信号ｓ６として出力される。
【００２９】
また、乗算器４−０、４−１、４−２、４−３はそれぞれ図８に示すような非反転増幅器によって構成されており、オペアンプ４１と、オペアンプ４１の負入力端子を接地させるインピーダンス素子４２と、オペアンプ３１の出力端子と負入力端子との間に介装された帰還インピーダンス素子４３とにより構成されている。この乗算器では、Ｖ1を入力信号ｓ７（バタフライ演算過程の信号）の電圧、Ｖ0を出力信号ｓ８（バタフライ演算過程の信号）の電圧、Ｚ５をインピーダンス素子４２のインピーダンス値、Ｚ６をインピーダンス素子４３のインピーダンス値とすると、入力信号ｓ７と出力信号ｓ８との関係は式７に示す通りとなる。
【００３０】
【数７】
Ｖ0＝｛１＋（Ｚ６／Ｚ５）｝Ｖ1 ・・・・・（式７）
【００３１】
本実施例では式７に示す括弧内の値を所定の回転因子Ｗ8 kの値に設定しており、乗算器からの出力信号ｓ８は入力信号ｓ７に回転因子Ｗ8 kの値を乗じた値となる。すなわち、回転因子の値を、乗算器４−０についてはＷ8 0、乗算器４−１についてはＷ8 1、乗算器４−２についてはＷ8 2、乗算器４−３についてはＷ8 3に設定しており、図１に示すバタフライ演算回路の構成が図１６に示した信号流れ図と等価となるようにしている。
なお、上記の回転因子の値はインピーダンス値の比（Ｚ６／Ｚ５）によって決定されるため、各インピーダンス素子４２、４３の相対的な精度が高ければ個々の絶対的な精度がそれほど高くなくともよく、乗算器は比較的安価なインピーダンス素子によって容易に構成することができる。
【００３２】
スイッチ回路部６は、制御信号に基づいて複数の端子との接続状態を切り換えるトランジスタ回路等によって構成されており、本実施例においては、スイッチ回路部６は８つの並列な信号系列Ｘ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7を制御信号に基づく所定の順序でスイッチング処理して直列信号系列ｆに変換する。
制御部７は、上記のスイッチング処理に係る手順が予めプログラミングされており、この手順に従ってスイッチ回路部６へ制御信号を出力することにより、スイッチ回路部６に並列信号系列を所定の順序で並べ換えて直列信号系列に変換させる。すなわち、スイッチ回路部６に所定の順序でスイッチング処理させることにより、関数変換演算回路部５からＸ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7の並びで出力される並列信号をＸ0、Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7の並びの整列された直列信号ｆに変換する。
【００３３】
上記のように本実施例の関数変換演算器は、アナログ回路を用いて構成されており、また、上記したアナログ直並列変換器１、加算器２、減算器３、乗算器４−０、４−１、４−２、４−３、バッファ１１、１６、１７、１８等を構成するインピーダンス素子はコンデンサ（キャパシタンス）によって構成されて、熱消費を抑えて消費電力の低減化が図られている。なお、これらインピーダンス素子は他の公知の種々な形式で構成することも可能である。
【００３４】
上記構成の関数変換演算器によると、アナログ信号系列ａが入力されると、このアナログ信号系列ａをアナログ直並列変換回路部１が並列な離散信号系列ｘ0〜ｘ7に変換し、これら並列信号列を関数変換演算回路部５でバタフライ演算によりＦＦＴの計算を並列処理し、図１６に示した信号流れに従った関数変換演算を行う。そして、制御部７による制御の下にスイッチ回路部６がスイッチング処理を行って、関数変換演算回路部５の出力端子からＸ0、Ｘ4、Ｘ2、Ｘ6、Ｘ1、Ｘ5、Ｘ3、Ｘ7の並びで出力される並列な信号系列をＸ0、Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7の並びの整列された直列信号ｆに変換して出力する。
すなわち、この関数変換演算器では、アナログ回路から構成されるバタフライ演算により、入力された時間系列信号が周波数系列信号に変換して出力される。
【００３５】
次に、８点ＦＦＴ演算に適用した本発明の他の一実施例に係る関数変換演算器を、図９〜図１１を参照して説明する。なお、本実施例は前述した図１５の信号流れ図を具現化したものであり、図１５も適宜参照して説明する。また、上記した実施例と同一部分については同一符号を付して重複する説明は省略する。
図９に示すように、本実施例の関数変換演算器は、上記した実施例のアナログ直並列変換回路部１をアナログデマルチプレクサから成るアナログ直並列変換回路部５０に変更し、また、関数変換演算回路部５のバタフライ演算回路を図１５に示したバタフライ演算過程を具現化する構成とし、また、上記した実施例のスイッチ回路部６を端子との接続関係を順次切り換える単純なスイッチ回路部６０に変更したものであり、図１５に示した信号の流れを具現化した構成となっている。
【００３６】
アナログデマルチプレクサ５０は、図１０に示すように、接地されたコンデンサ５１と、コンデンサ５１が保持した信号を出力するバッファ５２とから成るサンプルホールド部を並列変換される離散信号ｘ0〜ｘ7の数と同数備えており、更に、各サンプルホールド部に入力信号Ｖinを所定のタイミングで切り換え供給するスイッチ５３を備えている。
【００３７】
このスイッチ５３は、図１１に示すように１／Ｎ分周器（本実施例では１／８分周器）５４を介してクロックＣＫが供給されるデコーダ５５により制御され、スイッチング動作によって、入力されたアナログ信号系列Ｖin（図９ではａ）を各サンプルホールド部に供給するとともに信号系列の並べ換えを行い、ｘ0、ｘ4、ｘ2、ｘ6、ｘ1、ｘ5、ｘ3、ｘ7の並びの並列な離散信号に変換して信号ＴＰ1、ＴＰ2、・・・ＴＰ8として出力する。また、各サンプルホールド部にはスイッチングに応じて信号ＴＰ1、ＴＰ2、・・・ＴＰ8が順次保持されるが、各サンプルホールド部のバッファ５２からの出力をオン・オフするスイッチ４９がスイッチ制御回路４８によって一斉にオン・オフ制御されており、最終段のサンプルホールド部に信号ＴＰ8が保持された後に、全ての信号ＴＰ1、ＴＰ2、・・・ＴＰ8を一斉に関数変換演算回路部５へ出力する。
【００３８】
すなわち、このスイッチ制御回路４８によるスイッチ４９の制御は図２に示したスイッチ制御回路８によるスイッチ９の制御と同様であり、スイッチ制御回路４８はクロックＣＫの立ち上がり回数が２N−１（２Nは出力ＴＰの数であり、本実施例では８）となった時にスイッチ４９をオンさせる制御信号を出力し、クロックＣＫの立ち上がり回数が２N回（すなわち、本実施例では８回）毎に全てのスイッチ４９がＯＮされて各サンプルホールド部からの出力ＴＰ1〜ＴＰ8をバタフライ演算回路へ一斉に入力させる。
【００３９】
また、関数変換演算回路部５の出力部に設けられたスイッチ回路部６０は、クロックに基づいた所定のタイミングで順次スイッチ切り換え動作し、Ｘ0、Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7の整列された並びで出力される並列信号系列を直列信号ｆに変換して出力する。
したがって、本実施例の関数変換演算器によると、アナログ信号系列ａが入力されると、このアナログ信号系列ａをアナログ直並列変換回路部５０が信号の並びがｘ0、ｘ4、ｘ2、ｘ6、ｘ1、ｘ5、ｘ3、ｘ7の並列な離散信号系列に変換し、これら並列信号列を関数変換演算回路部５でバタフライ演算によりＦＦＴの計算を並列処理し、図１５に示した信号流れに従った関数変換演算を行う。そして、関数変換演算回路部５の出力端子からアナログ信号ａに対応してＸ0、Ｘ1、Ｘ2、Ｘ3、Ｘ4、Ｘ5、Ｘ6、Ｘ7の並びで出力される並列信号系列を、スイッチ回路部６０が順次スイッチング処理を行って直列信号ｆに変換して出力する。
【００４０】
なお、上記した各実施例では８点ＦＦＴを例にとって説明したが、入力信号系列が２n（ｎは１以上の整数）の場合にも、上記と同様にして２nＦＦＴ演算器を構成することができる。
また、本発明はＦＨＴ等の他の関数変換演算器にも適用することができ、ＦＦＴに適用した場合と同様な作用効果を得ることができる。
また、本発明の関数変換演算器は１チップ素子として構成するのが好ましく、画像処理や通信信号処理等に広く利用することができる。
【００４１】
【発明の効果】
以上説明したように、本発明の関数変換演算器によれば、アナログ回路を用いて構成し、関数変換演算回路部に入力する信号の並びを変更し、或いは、関数変換演算回路部から出力される信号の並びを変更するようにしたため、入力された信号系列の数が大きな場合にあっても、バタフライ演算を並列処理によって迅速に実現することができる。
また、本発明の関数変換演算器によれば、アナログ回路を構成するインピーダンス素子にはコンデンサを用いたため、熱消費される電力を抑えて消費電力を大幅に低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る関数変換演算器を示す構成図である。
【図２】本発明の一実施例に係るアナログシフトレジスタを示す構成図である。
【図３】本発明の一実施例に係るサンプルホールド回路を示す構成図である。
【図４】バッファの例を示す構成図である。
【図５】アナログ直並列変換の動作を説明するタイムチャートである。
【図６】加算器の一例を示す構成図である。
【図７】減算器の一例を示す構成図である。
【図８】乗算器の一例を示す構成図である。
【図９】本発明の他の一実施例に係る関数変換演算器を示す構成図である。
【図１０】本発明の他の一実施例に係るアナログデマルチプレクサを示す構成図である。
【図１１】本発明の他の一実施例に係るスイッチ制御部を示す構成図である。
【図１２】回転因子の性質を示す概念図である。
【図１３】４点ＤＦＴによる信号に流れを示す概念図である。
【図１４】２点ＤＦＴによる信号に流れを示す概念図である。
【図１５】８点ＦＦＴによる信号の流れを示す概念図である。
【図１６】８点ＦＦＴによる信号の流れを示す概念図である。
【符号の説明】
１・・・アナログ直並列変換回路部（アナログシフトレジスタ）、
２・・・加算器、 ３・・・減算器、
４−０，４−１，４−２，４−３・・・乗算器、
５・・・関数変換演算回路部、 ６，６０・・・スイッチ回路部、
７・・・制御部、
５０・・・アナログ直並列変換回路部（アナログデマルチプレクサ）、
ａ・・・アナログ信号系列、 ｆ・・・出力される直列信号系列、
ｘ0〜ｘ7・・・入力される並列信号系列、
Ｘ0〜Ｘ7・・・出力される並列信号系列、
Claims (7)
- 離散信号系列を関数変換処理する関数変換演算器において、
複数の入力端子と当該入力端子と同数の出力端子とを有するとともに、複数の加算器、減算器及び乗算器を有して所定の関数変換を行うバタフライ演算回路が当該入力端子から当該出力端子へ至る経路に構成された関数変換演算回路部と、
入力されたアナログ信号系列を並列な離散信号系列に変換して前記入力端子に供給するアナログ直並列変換回路部と、
バタフライ演算されて前記出力端子から得られる信号系列をスイッチング処理によって直列な信号系列に変換するスイッチ回路部と、
予め設定された手順に基づき前記スイッチ回路部を制御して前記出力端子から得られる各信号系列を所定の順序で直列信号系列に変換させる制御部と、
を備えたことを特徴とする関数変換演算器。 - 請求項１に記載の関数変換演算器において、
アナログ直並列変換回路部は、並列変換される離散信号数と同数のサンプルホールド回路を有したアナログシフトレジスタを備え、
各サンプルホールド回路は、直列接続されて互いにクロックに対して相反して開閉動作する一対のスイッチと、各スイッチの出力信号を保持するコンデンサと、コンデンサが保持した信号を出力するバッファとを有し、直列接続されたスイッチに入力されたアナログ信号系列をクロックに同期して並列な離散信号系列に変換することを特徴とする関数変換演算器。 - 離散信号系列を関数変換処理する関数変換演算器において、
複数の入力端子と当該入力端子と同数の出力端子とを有するとともに、複数の加算器、減算器及び乗算器を有して所定の関数変換を行うバタフライ演算回路が当該入力端子から当該出力端子へ至る経路に構成された関数変換演算回路部と、
入力されたアナログ信号系列を並列な離散信号系列に変換するとともに所定の順序に並べ換えて前記入力端子に供給するアナログ直並列変換回路部と、
バタフライ演算されて前記出力端子から得られる信号系列を順次スイッチング処理によって直列な信号系列に変換するスイッチ回路部と、
を備えたことを特徴とする関数変換演算器。 - 請求項３に記載の関数変換演算器において、
アナログ直並列変換回路部はアナログデマルチプレクサを有し、
アナログデマルチプレクサは、入力されたアナログ信号系列を並列変換される離散信号数で所定の順序に切り換え出力するスイッチと、スイッチから出力された信号をそれぞれ保持する複数のコンデンサと、各コンデンサが保持した信号を互いに同期して出力する複数のバッファとを有し、入力されたアナログ信号系列を所定の順序で並列変換して前記関数変換演算回路部のそれそれの入力端子に供給することを特徴とする関数変換演算器。 - 請求項１乃至請求項４のいずれか１項に記載の関数変換演算器において、
関数変換演算回路部に備えられた加算器は、オペアンプと、当該オペアンプに対する複数の入力インピーダンス素子と、当該オペアンプに対する帰還インピーダンス素子とを有し、入力インピーダンス素子及び帰還インピーダンス素子は互いにインピーダンス値が等しいコンデンサにより構成されていることを特徴とする関数変換演算器。 - 請求項１乃至請求項４のいずれか１項に記載の関数変換演算器において、
関数変換演算回路部に備えられた減算器は、オペアンプと、当該オペアンプに対する複数の入力インピーダンス素子と、当該オペアンプに対する帰還インピーダンス素子とを有した差動増幅器によって構成され、入力インピーダンス素子及び帰還インピーダンス素子は互いにインピーダンス値が等しいコンデンサにより構成されていることを特徴とする関数変換演算器。 - 請求項１乃至請求項４のいずれか１項に記載の関数変換演算器において、
関数変換演算回路部に備えられた乗算器は、オペアンプと、当該オペアンプに対する入力インピーダンス素子と、当該オペアンプに対する帰還インピーダンス素子とを有し、入力インピーダンス素子と帰還インピーダンス素子は乗算値を決定するインピーダンス値のコンデンサにより構成されていることを特徴とする関数変換演算器。
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