JPH08315575A - 相補差動増幅器およびそれを備える半導体メモリ装置 - Google Patents
相補差動増幅器およびそれを備える半導体メモリ装置Info
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Abstract
差動増幅器を提供する。 【構成】 PチャネルMOSトランジスタP11および
P12は、互いのゲートおよびドレインを交差接続され
ている。PチャネルMOSトランジスタP13およびP
14は、ゲートとドレインがダイオード接続され、それ
ぞれP11およびP12に並列に接続している。Nチャ
ネルMOSトランジスタN15およびN16は、入力信
号INおよび/INに応じた電流値で、P11〜P14
を駆動する。P11〜P14のゲート長を共通とし、P
11およびP12のゲート幅、P13およびP14のゲ
ート幅をそれぞれ共通とする場合、初段の内部差動増幅
回路1100のDC増幅率は、P11のゲート幅に対す
るP13のゲート幅の比によって所望の値に設定可能で
ある。P11およびP12のドレイン端からの内部出力
が、次段の内部差動増幅回路1200に入力する。
Description
りわけ半導体メモリ回路に用いられ、微小な相補信号を
高速に大振幅な相補出力に増幅する相補差動増幅器に関
するものである。
ック型RAM(以下、DRAM)のメモリ容量の増大に
伴い、メモリセルからのデータ読出信号の振幅は減少し
ていく傾向にある。このメモリセルからのデータ読出時
の雑音を低減するためには、いわゆる折返しビット線配
置の採用が有効である。つまり、ビット線対が近接して
平行に配置されることで、同相雑音は除去される。メモ
リセルからのデータは、このビット線対に生じる電位差
として読出され、このビット線間の電位差がセンスアン
プにより相補信号として増幅される。
リセルデータを、さらに、データ出力バッファ回路まで
伝送するデータ線においては、一般には、信号の配線遅
延が大きい。しかも、このデータ線を駆動する相補差動
増幅器の電流駆動能力にも限界があるため、DRAMの
読出速度を決める大きな要因の1つとなる。
タ線によって出力バッファまで信号を伝達するシングル
データ線配置と、2本のデータ線により互いに相補な信
号を伝送する相補データ線配置とがある。
るシングルデータ線配置のデータ読出回路の回路図であ
る。
ワード線WLが、行デコーダ901により“H”レベル
となると、メモリセル711中のメモリセルトランジス
タ710が導通状態となり、メモリセルキャパシタ90
3とビット線BLとが接続される。
いた電荷に応じて、ビット線BLの電位が変化し、ビッ
ト線対BL、ZBL間に生じた電位差を、センスアンプ
902が増幅する。
(図示せず)からの信号φ1により、選択された列に対
応するコラム選択線CSLの電位を“H”レベルとす
る。これにより、NチャネルMOSトランジスタ720
および721が導通状態となり、メモリセル711の記
憶情報に応じて互いに相補な電位状態となっているビッ
ト線対BLおよびZBLが、データ線対IOおよびZI
Oと接続される。
およびZIOの電位差を増幅して、その出力をセレクタ
/データラッチ回路915に出力する。
動増幅器910からの信号を保持し、クロック発生回路
(図示せず)からの信号φ2に応じて、データバスドラ
イバ回路925に、保持している信号を出力する。
は、データバスZRBUSを伝送され、インバータ10
01および1002により、互いに相補な信号ODおよ
びZODとなる。
ZODを受けて、クロック発生回路(図示せず)からの
信号φ3に応じて、外部出力端子DOUTにデータを出
力する。
明する。図15は、図14の読出回路の動作を示すタイ
ミングチャートである。
よび外部出力イネーブル信号Ext・ZOEが“H”か
ら“L”に変化し、外部アドレス信号AddのデータY
1をアクセスする場合について説明する。
らY1に変化することによって、アドレス変化検出回路
(図示せず)から出力される信号φ0に時刻t0におい
てパルスが発生する。このとき、φ0の立上がりに応じ
て、“H”レベルの信号φ1がクロック発生回路(図示
せず)から発生される。
線CSLを選択する。これにより、メモリセル711か
らの読出データが、ビット線対BL、ZBLを介してデ
ータ線対IO、ZIOに伝達される。その結果、データ
線対IO、ZIOの間に電位差が生じる。
2が時刻t1において“H”になる。これにより差動増
幅器910が動作するとともに、セレクタ/データラッ
チ回路915が導通し、差動増幅器910から出力され
る信号RDに応答して信号ZRDAを出力する。
スドライバ回路925がデータバスZRBUSをドライ
ブする。ドライブされたデータバスZRBUSのデータ
に応答してインバータ1001、1002が、時刻t2
において信号OD、ZODを発生し、これらの信号が出
力バッファ47に伝達される。出力バッファ47におい
ては、信号OD、ZODが伝達された後、クロック発生
回路(図示せず)からの信号φ3が“H”レベルとなる
時刻t3において、出力バッファ47が動作を開始し、
外部出力データ信号DOUTが出力される。
号φ3が、時刻t2よりも前の時刻である時刻t30に
おいて、“H”レベルになった場合を考える。この場
合、メモリセル711からの読出データが出力バッファ
47に伝達される時刻t2よりも前に出力バッファ47
が動作を開始してしまう。このため、出力バッファ47
は、一旦、差動増幅器910の待機時に出力される信号
RDの“H”レベルを、メモリセル711からの読出デ
ータとして出力してしまう。
UTとして、その真のデータである“L”レベルとは逆
のデータ(インバリットデータ)である“H”レベルが
一旦出力される。このため、外部出力信号DOUTが真
のデータ“L”レベルとなる時間が、正常な動作時より
もΔtだけ遅延するという不都合が生じる。このような
不都合を解消するためには、差動増幅器910から出力
される信号が出力バッファ47に伝達されるまで出力バ
ッファ47の動作を開始させるタイミングを遅らせる必
要がある。
型化に従ってデータバスZRBUSの信号伝搬時間が長
くなっているため、差動増幅器910の出力信号が出力
バッファ47まで伝達される時間が長くなっている。し
かも、出力バッファ47を活性化させるタイミングを定
める際に、差動増幅器910から出力バッファ47まで
の間に設けられるトランジスタの性能のばらつきを見込
んで信号φ3が“H”レベルになるタイミングを遅延さ
せる必要がある。
ば、差動増幅器910の出力信号が出力バッファ47に
到達していても、外部出力データ信号DOUTが出力さ
れない。このため、信号φ3を“H”レベルにするタイ
ミングを遅延させすぎると、前記インバリットデータは
出力されないが、かえってアクセスが遅れるという問題
が生じる。
願平6−106882には、データバスを相補なデータ
線配置とし、出力バッファ回路47がデータを出力する
タイミングを、クロック発生回路(図示せず)からの信
号φ3によるタイミングではなく、伝送されたデータそ
のもののタイミングによって制御する読出回路の構成が
開示されている。すなわち、データ線が相補な構成とな
ることにより、データが出力バッファに到達する以前
は、データ線対の信号レベルを、たとえば、“L”レベ
ルとしておき、信号が到達すると、その信号レベルに応
じて、いずれか一方のデータ線のレベルが“H”レベル
となり、他方が“L”レベルであることを検出して、出
力バッファ回路47がデータを出力する構成としたもの
である。
号を出力するための差動増幅器として、図14に特開平
4−79080の第7図に記された従来の相補差動増幅
器を示す。
差動増幅器2100および内部差動増幅器2200から
なる2段の差動増幅を行なっている。
00および2200がともに非対称なカレントミラー型
差動増幅回路をペアで逆相に用いて、逆相の相補出力を
得ている点である。第1段の内部差動増幅器2100の
直流増幅ゲインG01は、MOSトランジスタのトランス
コンダクタンスをgm 、ドレインコンダクタンスをg 0
と置くと、 G01=gm /g0 …(1) となる。また、2段目の差動増幅器2200も初段の差
動増幅器2100と同様の構成の増幅器となっているの
で、2段合せた直流増幅ゲインG02は、 G02=(gm /g0 )2 …(2) となる。gm はg0 よりも大きい値なので、2段増幅を
行なうことによって大きな直流増幅ゲインを得ている。
の従来の相補差動増幅器では、以下に述べるような課題
を持つ。
いったトランジスタの動作点で決まる定数で定まってし
まうことである。したがって、回路設計に対する自由度
が小さく、さらに大きな直流増幅ゲインを得ようとすれ
ば、3段あるいはもっと多段の差動増幅器を用いること
が必要となる。これは、回路速度の低下およびレイアウ
ト面積の増大という点において不利である。
ゲインの設定に対する設計自由度の高い相補増幅器を提
供することである。
増幅器で増幅した相補信号により出力信号を伝送するこ
とで、伝送速度遅延を低減した半導体メモリ装置を提供
することである。
増幅器は、相補入力のレベル差を増幅して、相補出力を
発生する相補差動増幅器であって、相補入力を初段相補
入力として受けて順次増幅する、カスケード接続された
複数段の内部差動増幅手段を備え、各内部差動増幅手段
は、相補内部出力が生じる1対の第1および第2の内部
出力ノードと、第1の電源電位にソースが結合し、一方
のゲートが他方のドレインに相互に接続され、上記1対
の内部出力ノードにドレインがそれぞれ接続される、1
対の第1導電型の第1および第2のMOSトランジスタ
と、1対の第1導電型のMOSトランジスタのそれぞれ
に並列に第1の電源と1対の内部出力ノード間に接続さ
れた、各々ダイオード接続された第1導電型の第3およ
び第4のMOSトランジスタと、1対の内部出力ノード
と第2の電源との間に接続され、初段は前記相補入力
に、次段以降は前段の相補内部出力に応じて、第1ない
し第4のMOSトランジスタを駆動する駆動手段とを含
む。
1記載の相補差動増幅器の構成に加えて、MOSトラン
ジスタのサイズを(ゲート幅)/(ゲート長)で定義す
るとき、第1および第2のMOSトランジスタは、共通
な第1のサイズを有し、第3および第4のMOSトラン
ジスタは、共通な第2のサイズを有し、第2のサイズ
は、第1のサイズより大きい。
2記載の相補差動増幅器の構成において、駆動手段は、
第2の電源と接続する電流源と、電流源にソースが接続
し、ゲートに、初段の場合は相補入力を、2段目以降は
前段の相補内部出力をそれぞれ受け、内部出力ノードに
ドレインがそれぞれ接続する、1対の第2導電型の第5
および第6のMOSトランジスタとを含む。
3記載の相補差動増幅器の構成において、相補差動増幅
器は、第1および第2の内部差動増幅手段からなる2段
増幅器であり、第1の内部差動増幅手段の内部出力ノー
ドが、それぞれ第2の内部差動増幅手段の駆動手段中の
第5および第6のMOSトランジスタのゲートに直接接
続される。
3記載の相補差動増幅器の構成において、相補型差動増
幅器の初段の第1の内部差動増幅手段は、第1の電源と
電流源との間に、第3の内部出力ノードを介して直列に
接続される第1導電型の第7のMOSトランジスタおよ
び第2導電型の第8のMOSトランジスタと、第1の電
源と電流源との間に、第4の内部入出力ノードを介して
直列に接続される第1導電型の第9のMOSトランジス
タおよび第2導電型の第10のMOSトランジスタとを
さらに含み、第8のMOSトランジスタのゲートは、第
5のMOSトランジスタのゲートと共通に、相補入力の
一方を受け、第7のMOSトランジスタのゲートは、第
2の内部出力ノードと接続し、第10のMOSトランジ
スタのゲートは、第6のMOSトランジスタのゲートと
共通に、相補入力の他方を受け、第9のMOSトランジ
スタのゲートは、第1の内部出力ノードと接続し、第3
および第4の内部出力ノードが、次段の入力と接続す
る。
5記載の相補差動増幅器の構成において、相補差動増幅
器は、第1および第2の内部差動増幅手段からなる2段
増幅器であり、第1の内部差動増幅手段の第3および第
4の内部出力ノードが、それぞれ、第2の内部差動増幅
手段の駆動手段中の第5および第6のMOSトランジス
タのゲートに接続され、第2の内部差動増幅手段の第1
および第2の内部出力ノードの電位が、相補出力として
出力される。
4または6記載の相補差動増幅器の構成に加えて、第1
の内部差動増幅手段の電流源は、ゲートに差動増幅器活
性化信号受ける、第2導電型MOSトランジスタであ
る。
4または6記載の相補差動増幅器の構成に加えて、第2
の内部差動増幅手段の電流源は、ゲートに差動増幅器活
性化信号を受ける、第2導電型MOSトランジスタであ
る。
のワード線、複数のワード線に交差する複数のビット線
対およびそれらのワード線とビット線対とに接続された
複数のメモリセルを含むメモリセルアレイと、ビット線
対のそれぞれにスイッチング手段を介して接続された複
数の入出力線対と、複数の入出力線対のそれぞれに対応
して設けられて選択的に動作し、各々が対応する入出力
線の電位差を増幅して出力する、複数の請求項4または
6記載の相補差動増幅器を備える。
求項9記載の半導体メモリ装置の構成に加えて、相補差
動増幅器の相補出力のうち、第1の出力信号を伝送する
ための第1のデータ線と、相補差動増幅器の相補出力の
うち、第2の出力信号を伝送するための第2のデータ線
と、第1および第2の出力信号を、それぞれ第1および
第2のデータ線に伝達するドライブ手段と、第1および
第2のデータ線から信号を受け、それらの信号の電位に
応答して、高インピーダンス状態および信号出力状態の
いずれかの状態に制御される出力バッファ手段とをさら
に備え、出力バッファ手段は、第1および第2のデータ
線からの信号レベル差に応じて、高インピーダンス状態
から信号出力状態に遷移する。
1および第2のMOSトランジスタと第3および第4の
MOSトランジスタのゲート幅とゲート長の調節および
段数の設定により、所望のDCゲインを得ることが可能
である。
は、(ゲート幅)/(ゲート長)の比の値および段数を
調節することにより、所望のACゲインを得ることが可
能である。
は、第2導電型の第5および第6のMOSトランジスタ
により、各段に対する相補入力に応じて前記第1ないし
第4のMOSトランジスタを駆動する。
は、2段増幅器構成であって、相補出力を得るまでの動
作時間を短縮でき、かつ、請求項3記載の相補差動増幅
器と同様の作用を奏する。
第7および第8のMOSトランジスタならびに第9およ
び第10のMOSトランジスタを介して、初段の出力が
次段へ伝達される。
は、2段増幅器構成であって、相補出力を得るまでの動
作時間を短縮でき、かつ、請求項5記載の相補差動増幅
器と同様の作用を奏する。
は、第1の内部差動増幅手段の電流源は、差動増幅器活
性化信号によって制御可能である。
は、第2の内部差動増幅手段の電流源は、差動増幅器活
性化信号によって制御可能である。
は、メモリセルの記憶情報の増幅に請求項4または請求
項6記載の相補差動増幅器を用いるので、メモリセル記
憶情報を相補信号として増幅する場合に、請求項4また
は6記載の相補差動増幅器と同様の作用を奏する。
ては、出力バッファまでの信号伝達が相補信号として行
なわれるので、出力バッファにおける信号出力のタイミ
ングを信号そのもののレベル変化によって決定すること
が可能である。
動増幅器の構成を示す概略ブロック図である。
12、P13およびP14は、ソースが電源VCCに接続
している。P11およびP12は、それぞれのゲートお
よびドレインが交差接続されている。P13およびP1
4は、それぞれゲートおよびドレインがダイオード接続
され、P11およびP12に並列接続されている。
び/INに応じて、P11、P12、P13およびP1
4に流れる電流を駆動する。P11およびP12のドレ
インの電位が出力として取出され、内部ドライブ回路1
02および104を介して次段の電流駆動回路200に
入力する。
ネルMOSトランジスタP11、P12、P13および
P14と同様の接続関係を有するPチャネルMOSトラ
ンジスタP21、P22、P23およびP24を含む。
電流駆動回路200は、初段の出力OUT2、/OUT
2を入力として受けて、それに応じて、P21、P2
2、P23およびP24を駆動する。P21およびP2
2のドレインの電位が内部出力OUT3および/OUT
3として次段へ出力される。
構成をより詳細に示す回路図である。
MOSトランジスタN15およびN16と定電流源11
0からなる。電流駆動回路200も同様に、Nチャネル
MOSトランジスタN25およびN26と電流源120
からなる。
15およびN16のゲートに入力する。初段からの内部
入力OUT2および/OUT2は、それぞれNチャネル
MOSトランジスタN25およびN26のゲートに入力
する。
流源110との間に直列に接続されたPチャネルMOS
トランジスタP19およびNチャネルMOSトランジス
タN20からなる。P19のゲートには、P11のドレ
インの電位であるOUT1が入力し、N20のゲートに
は、相補入力の一方の信号/INが入力する。P19お
よびN20の接続点の電位が内部出力OUT2として取
出される。
ャネルMOSトランジスタP17およびNチャネルMO
SトランジスタN18からなる。P17のゲートにはP
12のドレイン電位である/OUT1が入力し、N18
のゲートには、相補入力の他方である信号INが入力す
る。P17およびN18の接続点の電位が内部出力/O
UT2として取出される。
ては、初段の内部出力OUT2および/OUT2が、そ
れぞれNチャネルMOSトランジスタN25およびN2
6のゲートに入力する。
器1100および2段目差動増幅器1200からなる2
段増幅器について、小信号特性の解析によりその増幅率
を導くことにする。
内部差動増幅器1100に含まれる、PチャネルMOS
トランジスタP11、P12、P13およびP14なら
びにNチャネルMOSトランジスタN15およびN16
からなる回路を示す回路図である。
モデルである。すなわち、PチャネルMOSトランジス
タP11およびP12は、ゲート電位の変化に比例する
電流を出力する定電流源に近似されている。
ト幅)/(ゲート長)で定義し、P11およびP12は
同一のサイズを有し、P13およびP14も同一のサイ
ズを有するものとする。そして、P11のサイズに対す
るP13のサイズをr(r>1)とする。
が入力しているので、内部出力の微小変位ΔOUT1に
対してこの定電流源の出力は、 gmpΔOUT1 …(3) となる。同様にしてP12のゲートには、P11への入
力信号の反転信号CUT1が入力しているので、P12
に相当する定電流源の出力は、 −gmpΔOUT1 …(4) となる。
びP14は、それぞれゲートとドレインがダイオード接
続されているので、小信号モデルとしては、トランスコ
ンダクタンスに比例する抵抗値として近似されている。
したがって、P13に相当する抵抗値は、 rgmp …(5) となる。同様にして、P14に対応する抵抗値は、 rgmp …(6) となる。
5およびN16は、それぞれ入力の微小電位差に比例し
た出力を有する定電流源とドレインコンダクタンスが並
列接続したものとして近似される。
流源の出力は、 gmNΔIN …(7) であり、ドレインコンダクタンスは gON …(8) である。同様にして、N16に対しては、その定電流源
の出力値は、N15とは相補な入力が入力しているの
で、 −gmNΔIN …(9) であり、ドレインコンダクタンスの値は、 gON …(10) である。
UT1が出力されているノードに関して、キルヒホッフ
の法則を適用すると、 −(rgmP+gON)ΔOUT1+gmNΔIN+gmPΔOUT1=0 {gmP(1−r)−gON}ΔOUT1+gmNΔIN=0 …(11) が得られる。
とにより、 ΔOUT1/ΔIN=gmN/{gmP(r−1)+gON} …(12) が得られる。さらに、gmPがgONに比べて十分大きいと
いう近似を行なうと、 ΔOUT1/ΔIN=1/(r−1)・gmN/gmP …(13) が得られる。
0によって構成される内部ドライブ回路による増幅率に
ついて同様の計算を行なう。
す回路図である。図4(b)は、図4(a)の回路に対
する、小信号モデルである。
入力に比例する定電流源とドレインコンダクタンスの並
列接続として近似される。この定電流源の出力は、 gmPΔOUT1 …(14) であり、ドレインコンダクタンスは、 gOP …(15) である。一方NチャネルMOSトランジスタN18も、
同様に、定電流源とドレインコンダクタンスの並列接続
として近似され、その定電流源の出力は、 gmNΔIN …(16) であり、ドレインコンダクタンスは、 gON …(17) である。したがって、/OUT2が出力されるノードに
ついて、キルヒホッフの法則を適用すると、 −(gOP+gON)ΔOUT2+gmPΔOUT1+gmNΔIN=0 …(18) が得られる。この式に、式(13)を代入すると、 ΔOUT2/ΔIN={gmP/(r−1)+gmN}/(gOP+gON)…(19) が得られる。ここでさらに近似として、gmP=gmN=g
m 、gOP=gON=gOとすると、 ΔOUT2/ΔIN={r/(r−1)}・gm /(2gO ) …(20) が得られる。
て、PチャネルMOSトランジスタP21およびP22
のサイズが共通であり、P23およびP24のサイズが
共通であるとする。そして、P21に対するP23のサ
イズの比をsと置くことにする。
て、そのゲインは以下の式となる。 ΔOUT3/ΔOUT2={1/(s−1)}・gm /gO …(21) 以上により2段相補増幅器の全体としてのゲインは、 G22=ΔOUT3/ΔIN ={r/(r−1)(S−1)}・(gm /gO )2 /2 …(22) となる。
得G22は、図15に示した従来例と異なり、トランジス
タの動作点によって定まる定数、gm およびgO だけで
なく、設計によって決定できるパラメータであるr、s
によっても調節することが可能である。
値とすることにより、所望の利得を得ることが可能で、
増幅器の利得に対する設計自由度を向上させることがで
きる。
0において、相補入力INおよび/INのレベル変動に
対する、この2段増幅器の出力レベルの変動について考
察する。
の差動増幅回路1000は、入力される信号INおよび
/INのレベルが基準レベルに対して変動した場合で
も、出力される信号OUT2および/OUT2を変動さ
せないような機能を有する。つまり、この差動増幅器1
000は、電圧変動を補償する機能を有する。
について説明する。トランジスタN15およびN18
と、トランジスタN16およびN20がそれぞれ同時に
オンオフ動作する。
19のそれぞれは、トランジスタN15のドレインの電
位に応答して同時にオンオフ動作する。トランジスタP
11およびP17のそれぞれは、トランジスタN16の
ドレインの電位に応答して同様にオンオフ動作する。
スカップルされているので、トランジスタN15または
N18がオンした場合、そのオンしたトランジスタのド
レインの電位に応答して、トランジスタP11およびP
12は、一方がオンし、他方がオフする。
てトランジスタN18がオンする場合には、トランジス
タP19がオンする。また、入力される信号/INに応
答してトランジスタN20がオンする場合には、トラン
ジスタP17がオンする。これにより、出力される信号
OUT2および/OUT2は相補信号となる。
レベルが変動した場合には、次のようになる。たとえ
ば、信号INのレベル変動によりトランジスタN15お
よびN18がともに強くオンした場合、これらのトラン
ジスタのドレインの電位は通常時のレベルに対して変動
し、出力される信号/OUT2のレベルが変動するおそ
れがある。
がクロスカップルされているため、トランジスタN15
のドレインの電位が変動すると、それとは逆にトランジ
スタP12およびP14の共通のドレインの電位が変動
する。これにより、トランジスタP17が弱くオフす
る。
ンしても、トランジスタP17が弱くオフするため、ト
ランジスタN18のオン状態の変化による信号/OUT
2の変動が、トランジスタP17のオフ状態の変化によ
って相殺される。
信号/OUT2の変動が抑制される。このような機能
は、信号OUT2についても同様に働く。さらに、この
ような機能は、信号/INが変動した場合にも同様に働
く。
れる信号INおよび/INのそれぞれのレベルの変動を
補償することが可能である。したがって、入力される信
号INおよび/INがそれぞれ変動しても高い電圧利得
を保つことが可能である。
実施例である相補差動増幅器の構成を示す回路図であ
る。
動増幅回路の出力が、内部ドライブ回路102および1
04を介さずに直接2段目の入力に接続されている点で
ある。
の小信号増幅率は、第1の実施例と同様の計算により以
下の式で表わされる。
ランジスタの動作点のみならず、トランジスタサイズに
依存する量rおよびsによっても調節することが可能
で、増幅率の設計自由度が向上する。
けるような、入力INおよび/INのレベル変動に対す
る補償機能は有さない。しかし、構成するトランジスタ
数が減少したことにより、半導体基板上に作製される場
合はそのレイアウト面積を小さくすることが可能であ
る。
実施例の相補差動増幅器の構成を示す回路図である。
0および120が、差動増幅器活性化信号ACTによっ
て制御されるNチャネルMOSトランジスタN30およ
びN31となっている点である。したがって、この回路
を集積回路において使用した場合、差動増幅器活性化信
号ACTにより、この2段増幅器の動作を制御すること
が可能である。つまり、たとえば、増幅動作の待機状態
においては、この増幅回路の動作を停止させることが可
能である。
補差動増幅器をDRAMに適用した場合の回路構成を示
す概略ブロック図である。
は、外部から供給されたアドレス信号A0〜Aiを行デ
コーダ302および列デコーダ304に選択的に供給す
る。行デコーダ302は、アドレスバッファ351から
供給される行アドレス信号に応答して、複数のワード線
WLのうち1つを選択して駆動する。列デコーダ304
は、アドレスバッファ351から供給される列アドレス
信号に応答して、複数のビット線対のうち1つを選択す
る。
4は、その各々に対応するビット線対の間の電位差を増
幅する。列デコーダ304によって選択されたビット線
対に対応する増幅された信号は、データバスドライバ回
路342を経て出力バッファ347に供給される。出力
バッファ347は、その供給された電位を増幅して出力
データDQ1〜DQnとして外部に出力する。
358は、外部から供給された入力データDQ1〜DQ
nを増幅する。この増幅された信号が、列デコーダ30
4によって選択されたビット線対に供給される。
される行ストローブ信号Ext.ZRASおよび列スト
ローブ信号Ext.ZCASに応じて、各内部回路の動
作を制御する内部クロックを発生する。出力バッファ回
路347の動作は、このクロック信号および外部からの
アウトプットイネーブル信号Ext.ZOEにより制御
される。入力バッファ回路358は、クロック発生回路
350からのクロック信号および外部からのライトイネ
ーブル信号Ext.ZWEにより制御される。
の構成と異なる点は、入出力制御回路354から出力バ
ッファ回路347までのデータの伝送が、相補型のデー
タバスRBUSおよびZRBUSによって行なわれる点
である。
御回路354から出力バッファ回路347までの回路構
成を示した概略ブロック図である。
である。第1には、データ線IOおよびZIOの出力を
たとえば、第3の実施例で示した相補差動増幅器100
0により増幅する構成としている点である。
20が、セレクタ回路230およびクロック発生回路3
50からのクロック信号φ1により制御されるラッチ回
路240aおよび240bから構成されている点であ
る。
もに相補型配置となっている点である。
ス信号Addに応じて、相補差動増幅器1000の出力
RDおよびZRDとデータバスとの接続を開閉する。
は、クロック信号φ1が“H”レベルにおいては、クロ
ックドインバータ242が不活性となり入力信号をイン
バータ243で反転させた信号を出力する。一方、クロ
ック信号φ1が“L”レベルの場合は、クロックドイン
バータ242は活性となり、入力信号の値を保持する。
る。出力バッファ347は、NANDゲート202、2
03、インバータ204、205およびNチャネルMO
Sトランジスタ206、207を含む。第1の電位にお
ける第1の電源ノードN1と、前記第1の電位よりも低
い第2の電位を受ける第2の電源ノードN2との間にN
チャネルMOSトランジスタ206および207が直列
に接続される。
ードが外部出力端子DOUTと接続される。NANDゲ
ート202は、入力端子に信号OEMとデータバスRB
USからの信号RBUSと受ける。NANDゲート20
2の出力端子とトランジスタ206のゲートとの間にイ
ンバータ204が接続される。
ータバスZRBUSからの信号ZRBUSとを受ける。
NANDゲート203の出力端子とトランジスタ207
のゲートとの間にインバータ205が接続される。
ような動作をする。信号OEMが“L”レベルである場
合は、信号RBUSおよびZRBUSの値にかかわら
ず、トランジスタ206および207はオフ状態である
ので、外部出力端子DOUTは、高インピーダンス状態
である。
て、読出データが出力バッファ347に伝達されるま
で、信号RBUS、ZRBUSがともに“L”レベルで
ある場合を考える。この状態で、読出データが伝達され
ると、出力バッファ347は次のような状態になる。す
なわち、読出データが出力バッファ347に伝達される
までは、トランジスタ206、207がともにオフ状態
であって、外部出力端子DOUTが高インピーダンス状
態であるが、読出データが伝達されると、トランジスタ
206、207の一方のみが導通し、これによって、外
部出力端子DOUTにデータ信号が出力される。
いて説明する。図10および図11は、図8の読出回路
動作を説明するためのタイミングチャートである。ここ
では、外部アドレス信号AddのYアドレスがY0から
Y1に変化した場合を考える。
において、外部アドレス信号のYアドレスがY0からY
1に変化すると、内部Yアドレス信号AY0、AY1が
ともに“H”レベルから“L”レベルに変化する。この
とき、アドレス遷移検知回路(図示せず)から出力され
るパルス信号φ0が発生する。
り、時刻t1において、信号φ1が“H”レベルにな
る。それに従って、列デコーダ304が動作し、コラム
選択信号CSLが“H”レベルになる。
がともに“L”レベルになることにより、セレクタ回路
230が導通し、信号RD、ZRDがデータラッチ回路
240a、240bに入力される。
0を活性化するための信号P0が“L”レベルである。
このため、この時点での差動増幅回路1000から出力
される信号RD、ZRDは、“H、H”である。
240bから出力される信号RDA、ZRDAは、
“L、L”となり、これにより、データバスドライバ回
路250から出力される信号RBUS、ZRBUSは、
“L、L”となる。このように、信号RDA、ZRDA
または信号RBUS、ZRBUSが“L、L”となった
状態を以下の説明においてリセット状態と呼ぶ。
部列アドレスストローブ信号Ext.ZCASが“L”
となって信号OEMが“H”レベルとなっても、外部出
力端子DOUTは高インピーダンス状態を維持する。
ベルになったことを受けて、時刻t2において信号P0
が“H”レベルになる。
する。このため、入出力線対IO、ZIOの電位差が増
幅される。その結果、信号RD、ZRDがともに“H”
レベルであった状態から、時刻t3において、信号RD
が“H”レベルとなり、信号ZRDが“L”レベルとな
る。ただし、この場合は、“H”レベルデータの読出時
である。
になり、信号ZRDが“L”レベルになると、信号RD
A、ZRDAがともに“L”レベルであるリセット状態
から、信号RDAが“H”レベルであり、信号ZRDA
が“L”レベルである状態になる。これにより、信号R
BUS、信号ZRBUSがともに“L”レベルであるリ
セット状態から、信号RBUSが“H”レベルであり、
信号ZRBUSが“L”レベルである状態になる。
47においてトランジスタ206が導通し、その結果、
外部出力端子DOUTに与えられる外部出力データ信号
DOUTが“H”レベルになる。
になってから、時刻t4において信号φ1が“L”レベ
ルになると、信号RD、ZRDがデータラッチ回路24
0a、240bに蓄えられる。
7が、信号出力状態となるタイミングは、2つの相補的
な信号RBUSおよびZRBUSのいずれか一方が
“L”レベルから“H”レベルとなることにより決定さ
れるので、従来例のように、外部タイミング信号による
動作の遅れが生じない。
従来のシングルデータ線の場合と相補型のデータ線の場
合を比較して示す。
バリットフラグ(信号φ3)との関係を示す図である。
バリットフラグが、“H”レベルとなった場合において
のみ、出力データ信号DOUTは、意味のあるデータと
して認識される。
の場合のデータの値と出力データDOUTとの関係を示
す図である。
場合は、出力データは意味をなさず(この場合、出力信
号は高インピーダンス状態となる)、いずれか一方が
“H”レベルとなりいずれか一方が“L”レベルとなっ
た場合に、出力データに意味があるものと認識される。
の利点について述べる。図13は、差動増幅回路の出力
波形およびそれを受ける次段の論理回路、たとえば、イ
ンバータの出力との関係を示す波形図である。
形を表わす。図13(b)は、1段目の出力信号の波形
を表わす。図13(c)は、1段目出力に応じて、たと
えば、インバータ1を駆動させた場合のインバータ出力
の変化を示す波形図である。
しきい値を示した。一方図13(d)は、相補差動増幅
器の2段目の出力を示す波形図である。図13(e)
は、2段目の出力に応じて、たとえば、インバータ2を
駆動した場合のインバータ出力波形を示す図である。
した場合は、1段目の出力がインバータの論理しきい値
を超えるまでに時間がかかるため、インバータ出力が反
転するまでに、図中t11で示した時間を要する。
いため、インバータの論理しきい値を超えるまでの時間
が1段目出力の場合よりも短く、したがって、インバー
タ出力が反転するまでの時間t12は、上記t11より
も短くなる。
幅器で構成することにより、次段以降のドライバ回路や
論理回路の遅延時間を短縮することが可能である。
は、第1および第2のMOSトランジスタと第3および
第4のMOSトランジスタのゲート幅とゲート長の調節
および段数の設定により、DCゲインを所望の値に調節
することが可能である。したがって、設計の自由度が大
幅に向上するとともに、この増幅器によって駆動される
論理回路の遅延時間を短縮することが可能である。
は、第1および第2のMOSトランジスタと第3および
第4のMOSトランジスタの(ゲート幅)/(ゲート
長)の比の値および段数を調節することにより、所望の
DCゲインを得ることが可能である。したがって、請求
項1記載の相補差動増幅器と同様の効果を奏する。
は、第5および第6の第2導電型のMOSトランジスタ
により、第1ないし第4のMOSトランジスタが駆動さ
れるので、入力信号に応じて、駆動電流値を変化させる
ことが可能である。したがって、請求項2記載の相補差
動増幅器と同様の効果を奏する。
は、2段増幅器構成となっているので、相補出力を得る
までの動作時間を短縮することが可能である。
は、第7および第8のMOSトランジスタならびに第9
および第10のMOSトランジスタを介して、初段の内
部出力が次段へ伝達される。このため、入力信号レベル
の変動に対して、出力信号のレベルが補償される。
は、2段増幅器構成であって、相補出力を得るまでの動
作時間を短縮でき、請求項5記載の相補差動増幅器と同
様の効果を奏する。
は、第1の内部差動増幅手段中の電流源は、差動増幅器
活性化信号により制御されるので、待機動作中は、この
増幅器の動作を停止することが可能である。
は、第2の内部差動増幅手段中の電流源は、差動増幅器
活性化信号によって制御可能であるので、請求項7記載
の相補差動増幅器と同様の効果を奏する。
は、データ線の電位の増幅を請求項4または6記載の相
補差動増幅器で行なう構成としたので、DCゲインに対
する設計の自由度を向上させることが可能であり、か
つ、この増幅器によって駆動される論理回路の遅延時間
を減少させることが可能である。
ては、出力バッファまでの信号伝達を、相補型のデータ
線配置としたので、データ出力のタイミングが、相補信
号自身によって決定されるので、遅延時間の小さな読出
動作が可能である。
成を示す概略ブロック図である。
成を示す回路図である。
1の小信号モデルを示す回路図である。
を示す回路図である。
である。
を示す回路図である。
タイミングチャートである。
タイミングチャートである。
路の動作を示す図である。
示す波形図である。
ャートである。
である。
回路、110、120電流源、200 電流駆動回路、
230 セレクタ回路、240a、240b、 データ
ラッチ回路、250 データドライバ回路、251、2
52、253、254 インバータ、255、256
データバス、300 メモリセルアレイ、302 行デ
コーダ、304 列デコーダ、342 データドライバ
回路、347 データ出力バッファ回路、350 クロ
ック発生回路、351 アドレスバッファ回路、354
入出力制御回路、356 NAND回路、358 入
力バッファ回路、915、920 セレクタ/データラ
ッチ回路、925 データドライバ回路、719、71
8、1001、1002 インバータ、1000、20
00 相補差動増幅器、1100、1200、210
0、2200 内部差動増幅器。
Claims (10)
- 【請求項1】 相補入力のレベル差を増幅して、相補出
力を発生する相補差動増幅器であって、 前記相補入力を初段相補入力として受けて順次増幅す
る、カスケード接続された複数段の内部差動増幅手段を
備え、 前記各内部差動増幅手段は、 相補内部出力が生じる1対の第1および第2の内部出力
ノードと、 第1の電源電位にソースが結合し、一方のゲートが他方
のドレインに相互に接続され、前記1対の内部出力ノー
ドにドレインがそれぞれ接続される、1対の第1導電型
の第1および第2のMOSトランジスタと、 前記1対の第1導電型のMOSトランジスタのそれぞれ
に並列に前記第1の電源と前記1対の内部出力ノード間
に接続された、各々ダイオード接続された第1導電型の
第3および第4のMOSトランジスタと、 前記1対の内部出力ノードと第2の電源との間に接続さ
れ、初段は前記相補入力に、次段以降は前段の前記相補
内部出力に応じて、前記第1ないし第4のMOSトラン
ジスタを駆動する駆動手段とを含む、相補差動増幅器。 - 【請求項2】 MOSトランジスタのサイズを(ゲート
幅)/(ゲート長)で定義するとき、 前記第1および第2のMOSトランジスタは、共通な第
1のサイズを有し、 前記第3および第4のMOSトランジスタは、共通な第
2のサイズを有し、 前記第2のサイズは、前記第1のサイズより大きな、請
求項1記載の相補差動増幅器。 - 【請求項3】 前記駆動手段は、 第2の電源と接続する電流源と、 前記電流源にソースが接続し、ゲートに、初段の場合は
前記相補入力を、2段目以降は前段の前記相補内部出力
をそれぞれ受け、前記内部出力ノードにドレインがそれ
ぞれ接続する、1対の第2導電型の第5および第6のM
OSトランジスタとを含む請求項2記載の相補差動増幅
器。 - 【請求項4】 前記相補差動増幅器は、第1および第2
の内部差動増幅手段からなる2段増幅器であり、 前記第1の内部差動増幅手段の内部出力ノードが、それ
ぞれ前記第2の内部差動増幅手段の駆動手段中の第5お
よび第6のMOSトランジスタのゲートに直接接続され
る、請求項3記載の相補差動増幅器。 - 【請求項5】 前記相補差動増幅器の初段の前記第1の
内部差動増幅手段は、 前記第1の電源と前記電流源との間に、第3の内部出力
ノードを介して直列に接続される第1導電型の第7のM
OSトランジスタおよび第2導電型の第8のMOSトラ
ンジスタと、 前記第1の電源と前記電流源との間に、第4の内部入出
力ノードを介して直列に接続される第1導電型の第9の
MOSトランジスタおよび第2導電型の第10のMOS
トランジスタとをさらに含み、 前記第8のMOSトランジスタのゲートは、前記第5の
MOSトランジスタのゲートと共通に、前記相補入力の
一方を受け、 前記第7のMOSトランジスタのゲートは、前記第2の
内部出力ノードと接続し、 前記第10のMOSトランジスタのゲートは、前記第6
のMOSトランジスタのゲートと共通に、前記相補入力
の他方を受け、 前記第9のMOSトランジスタのゲートは、前記第1の
内部出力ノードと接続し、 前記第3および第4の内部出力ノードは、次段の入力と
接続する、請求項3記載の相補差動増幅器。 - 【請求項6】 前記相補差動増幅器は、 第1および第2の内部差動増幅手段からなる2段増幅器
であり、 前記第1の内部差動増幅手段の前記第3および第4の内
部出力ノードが、それぞれ前記第2の内部差動増幅手段
の駆動手段中の第5および第6のMOSトランジスタの
ゲートに接続され、 前記第2の内部差動増幅手段の第1および第2の内部出
力ノードの電位が、前記相補出力として出力される、請
求項5記載の相補差動増幅器。 - 【請求項7】 前記第1の内部差動増幅手段の電流源
は、ゲートに差動増幅器活性化信号受ける、第2導電型
MOSトランジスタである、請求項4または6記載の相
補差動増幅器。 - 【請求項8】 前記第2の内部差動増幅手段の電流源
は、ゲートに差動増幅器活性化信号を受ける、第2導電
型MOSトランジスタである、請求項4または6記載の
相補差動増幅器。 - 【請求項9】 複数のワード線、前記複数のワード線に
交差する複数のビット線対およびそれらのワード線とビ
ット線対とに接続された複数のメモリセルを含むメモリ
セルアレイと、 前記ビット線対のそれぞれにスイッチング手段を介して
接続された複数の入出力線対と、 前記複数の入出力線対のそれぞれに対応して設けられて
選択的に動作し、各々が対応する入出力線の電位差を増
幅して出力する、複数の請求項4または6記載の相補差
動増幅器を備える、半導体メモリ装置。 - 【請求項10】 前記相補差動増幅器の相補出力のう
ち、第1の出力信号を伝送するための第1のデータ線
と、 前記相補差動増幅器の相補出力のうち、第2の出力信号
を伝送するための第2のデータ線と、 前記第1および第2の出力信号をそれぞれ第1および第
2のデータ線に伝達するドライブ手段と、 前記第1および第2のデータ線から信号を受け、それら
の信号の電位に応答して、高インピーダンス状態および
信号出力状態のいずれかの状態に制御される出力バッフ
ァ手段とをさらに備え、 前記出力バッファ手段は、前記第1および第2のデータ
線からの信号レベル差に応じて、前記高インピーダンス
状態から前記信号出力状態に遷移する、請求項9記載の
半導体メモリ装置。
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