JPH08315572A - Internal clock generation circuit for synchronous semiconductor memory circuit device - Google Patents
Internal clock generation circuit for synchronous semiconductor memory circuit deviceInfo
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- JPH08315572A JPH08315572A JP8057179A JP5717996A JPH08315572A JP H08315572 A JPH08315572 A JP H08315572A JP 8057179 A JP8057179 A JP 8057179A JP 5717996 A JP5717996 A JP 5717996A JP H08315572 A JPH08315572 A JP H08315572A
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Abstract
Description
【発明の属する技術分野】本発明は同期型半導体記憶回
路装置を制御する装置に関し、特にＳＤＲＡＭの内部ク
ロック生成回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device for controlling a synchronous semiconductor memory circuit device, and more particularly to an internal clock generation circuit of SDRAM.
【０００１】[0001]
【従来の技術】同期型半導体記憶回路装置（以下ＳＤＲ
ＡＭ）のための制御信号は、内部クロックに同期してお
り、データの入出力もまた内部クロックに同期して実行
される。通常、ＳＤＲＡＭの動作では、供給する内部ク
ロックの周波数はＳＤＲＡＭがデータを出力する外部装
置の処理速度によって変更する。例えば、バースト動作
によるデータの連続読み出しのときなどである。上記の
ような内部クロック周波数の変更を容易にするために、
従来から多様な提案がなされている。2. Description of the Related Art A synchronous semiconductor memory circuit device (hereinafter referred to as SDR
The control signal for AM) is synchronized with the internal clock, and data input / output is also performed in synchronization with the internal clock. Normally, in the operation of the SDRAM, the frequency of the supplied internal clock is changed according to the processing speed of the external device which outputs data from the SDRAM. For example, this is the case when data is continuously read by a burst operation. To facilitate changing the internal clock frequency as described above,
Various proposals have been made in the past.
【０００２】特開平６−２９０５８３号公報には、「同
期型半導体メモリ」として内部クロック生成回路が示さ
れており、これを図８に示す。図８では、第１の初段回
路１０３が受ける外部クロック信号ＣＬＫ１０１が、第
２の初段回路１０４が受ける外部制御信号（クロックイ
ネーブル信号）ＣＫＥ１０２により制御され、ＳＤＲＡ
Ｍの外部装置の処理速度に適応したクロックや、ＳＤＲ
ＡＭの消費電力を低減するクロックを発生する。Japanese Unexamined Patent Publication No. 6-290583 discloses an internal clock generation circuit as a "synchronous semiconductor memory", which is shown in FIG. In FIG. 8, the external clock signal CLK101 received by the first initial stage circuit 103 is controlled by the external control signal (clock enable signal) CKE102 received by the second initial stage circuit 104, and SDRA
A clock or SDR that is compatible with the processing speed of the external device of M
Generates a clock that reduces the power consumption of the AM.
【０００３】第１の初段回路１０３および第２の初段回
路１０４の回路図を図９に示す。各初段回路は、Ｐチャ
ネルトランジスタＱ３，Ｑ４と、Ｎチャネルトランジス
タＱ５，Ｑ６とで通常の電流ミラー回路を構成してい
る。ここで回路無効信号φｅがハイレベルのとき、Ｐチ
ャネルトランジスタＱ１とＱ２はオフとなり、Ｎチャネ
ルトランジスタＱ９はオンとなり、出力信号φｏｕｔは
入力信号φｉｎに関係なくローレベルをとる。また回路
無効信号φｅがローレベルをとると、Ｐチャネルトラン
ジスタＱ１とＱ２はオンとなり、Ｎチャネルトランジス
タＱ９はオフとなり電流ミラー回路が有効となる。出力
信号φｏｕｔは、電流ミラー回路の基準信号φｒと比較
されて入力信号φｉｎの反対となる。A circuit diagram of the first initial stage circuit 103 and the second initial stage circuit 104 is shown in FIG. Each first-stage circuit constitutes a normal current mirror circuit with P-channel transistors Q3 and Q4 and N-channel transistors Q5 and Q6. Here, when the circuit invalidation signal φe is at the high level, the P-channel transistors Q1 and Q2 are turned off, the N-channel transistor Q9 is turned on, and the output signal φout takes the low level regardless of the input signal φin. When the circuit invalidation signal φe takes the low level, the P-channel transistors Q1 and Q2 are turned on, the N-channel transistor Q9 is turned off, and the current mirror circuit becomes effective. The output signal φout is compared with the reference signal φr of the current mirror circuit and becomes the opposite of the input signal φin.
【０００４】次に図１１に、図８の内部クロック生成回
路のタイミングチャートを示す。図中、φ１は第１の初
段回路１０３の出力信号であり、外部クロック信号ＣＬ
Ｋ１０１と比較すると、第１の初段回路１０３により反
転し、また回路動作の遅延による影響を受けている。ま
たφ２は第２の初段回路１０４の出力信号であり、外部
制御信号ＣＫＥ１０２と比較すると、φ１と同様に第２
の初段回路１０４の動作により反転および遅延してい
る。図８に示した第１の制御回路５０２は、図１０に示
すようにＤ型フリップフリップ５０２ａとＤラッチ５０
２ｂで構成されており、第１の信号φ１の立ち上がり毎
にそのときの第２の信号φ２の値を保持し、保持した値
を第１の信号φ１の立ち下がりで出力し始め、次の第１
の信号φ１の立ち下がりまで出力する。上述の動作によ
り、第１の制御回路５０２は図１１に示す制御信号φ５
４を出力する。Next, FIG. 11 shows a timing chart of the internal clock generation circuit of FIG. In the figure, φ1 is the output signal of the first initial stage circuit 103, and is the external clock signal CL.
Compared with K101, it is inverted by the first first-stage circuit 103 and is affected by the delay in circuit operation. Further, φ2 is an output signal of the second initial stage circuit 104, and when compared with the external control signal CKE102, it is the same as the second control circuit CKE102.
It is inverted and delayed by the operation of the first-stage circuit 104. The first control circuit 502 shown in FIG. 8 includes a D-type flip-flop 502a and a D-latch 50 as shown in FIG.
2b, the value of the second signal φ2 at that time is held at each rising edge of the first signal φ1, and the held value starts to be output at the falling edge of the first signal φ1. 1
Is output until the falling edge of the signal φ1. By the above operation, the first control circuit 502 causes the control signal φ5 shown in FIG.
4 is output.
【０００５】次に内部クロックφ５６について説明す
る。内部クロックφ５６は第２の制御回路５０８により
出力されるが、制御信号φ５４がハイレベルの間、第１
の信号φ１は抑制される。したがって、図１１に示した
第２の制御回路５０８の出力である内部クロックφ５６
は、第１の信号φ１と非同期である外部制御信号ＣＫＥ
１０２のローレベルによって抑制され、クロックの期間
が長くなる効果を得る。しかしながら、図９に示したよ
うな第１および第２の初段回路の電流ミラー回路は高速
かつ小増幅の信号入力回路となるが、消費電力が大きい
という欠点がある。Next, the internal clock φ56 will be described. The internal clock φ56 is output by the second control circuit 508, and the first clock φ56 is output while the control signal φ54 is at the high level.
Signal φ1 is suppressed. Therefore, the internal clock φ56 which is the output of the second control circuit 508 shown in FIG.
Is an external control signal CKE that is asynchronous with the first signal φ1.
This is suppressed by the low level of 102, and the effect of lengthening the clock period is obtained. However, the current mirror circuits of the first and second first-stage circuits as shown in FIG. 9 are high-speed and small-amplification signal input circuits, but have a drawback of high power consumption.
【０００６】ここで、特開平７−６５５７４号公報「半
導体メモリの初段回路方式」の提案がされている。この
内部クロック生成回路は、電流ミラー回路の初段回路を
図９の回路無効信号φ９のハイレベルとともに無効にし
ている。ＣＭＯＳ型の初段回路は、ＳＤＲＡＭがセルフ
リフレッシュモードの制御など、モード切り換えをする
間に休止させることで、消費電力の低減をはかってい
る。Here, Japanese Unexamined Patent Publication (Kokai) No. 7-65574 proposes a "first stage circuit system of a semiconductor memory". This internal clock generation circuit invalidates the first stage circuit of the current mirror circuit together with the high level of the circuit invalidation signal φ9 in FIG. The CMOS type first-stage circuit aims to reduce power consumption by suspending the SDRAM while switching between modes such as controlling the self-refresh mode of the SDRAM.
【０００７】[0007]
【発明が解決しようとする課題】昨今では、ＳＤＲＡＭ
とともにシステムの要求される処理速度も増大し、シス
テムクロック周波数や周辺回路の処理速度も増大してい
る。このような環境では、外部クロック信号ＣＬＫ１０
１と内部クロックφ５６との相対的な遅れが高速処理
（例えばＳＤＲＡＭからのデータ読み出し）のときに問
題を生じる。Recently, SDRAMs have been developed.
At the same time, the required processing speed of the system is increasing, and the system clock frequency and the processing speed of peripheral circuits are also increasing. In such an environment, the external clock signal CLK10
The relative delay between 1 and the internal clock φ56 causes a problem in high-speed processing (for example, data reading from SDRAM).
【０００８】この問題を解決するために、内部クロック
の位相を外部クロックより進める方法がある。図１２
に、従来の内部クロックの位相を外部クロックより進ま
せている内部クロック生成回路を示す。図１２中、ＣＬ
Ｋ１０１は外部クロック、ＣＫＥ１０２は外部制御信
号、１０３および１０４はそれぞれ第１および第２の初
段回路、５０２および５０８はそれぞれ第１および第２
の制御回路であり、それぞれは図８に示したものと同様
のものである。In order to solve this problem, there is a method of advancing the phase of the internal clock with respect to the external clock. 12
An internal clock generation circuit that advances the phase of the conventional internal clock from the external clock is shown in FIG. CL in FIG.
K101 is an external clock, CKE102 is an external control signal, 103 and 104 are first and second first-stage circuits, respectively, and 502 and 508 are first and second respectively.
Control circuits, each of which is similar to that shown in FIG.
【０００９】図１２の、タイミング補正回路１０６は例
えばＰＬＬ（phase-locked loop）回路で構成されてお
り、この回路は佐伯らによる、ISSCC96/SESSION23/DRAM
/PAPER SP 23.4, February 1996, "A 2.5ns Clock Acce
ss 250MHz 256Mb SDRAM witha Synchronous Mirror Del
ay" に示されている。この回路は継続的なクロック信号
が利用できないときに用いられ、第１の信号φ１よりも
位相が進んだ第３の信号φ３を提供する。図１３に図１
２の各信号のタイミングチャートを示す。ここで第１の
信号φ１、第２の信号φ２、制御信号φ５４は図１１の
ものと同様である。タイミング補正信号φ３の位相は第
１の信号φ１よりも進んでいる。The timing correction circuit 106 in FIG. 12 is composed of, for example, a PLL (phase-locked loop) circuit, and this circuit is provided by Saeki et al., ISSCC96 / SESSION23 / DRAM.
/ PAPER SP 23.4, February 1996, "A 2.5ns Clock Acce
ss 250MHz 256Mb SDRAM with a Synchronous Mirror Del
ay ". This circuit is used when the continuous clock signal is not available and provides a third signal φ3 that is in phase advance of the first signal φ1.
The timing chart of each signal of 2 is shown. Here, the first signal φ1, the second signal φ2, and the control signal φ54 are the same as those in FIG. The phase of the timing correction signal φ3 leads the first signal φ1.
【００１０】第２の制御回路５０８はタイミング補正信
号φ３を位相が進んだ内部クロックφ８６として出力す
るが、制御信号φ５４のハイレベルの間はタイミング補
正信号φ３を抑制する。しかし、タイミング補正信号φ
３の位相がπよりも進んでいるとき、第２の制御回路５
０８の出力信号、すなわち内部クロックφ８６は図１３
のようになるが、この小幅の矩型波により、回路の動作
に問題を起こす危険が生じる。The second control circuit 508 outputs the timing correction signal φ3 as the phase-advanced internal clock φ86, but suppresses the timing correction signal φ3 while the control signal φ54 is at the high level. However, the timing correction signal φ
When the phase of 3 is ahead of π, the second control circuit 5
The output signal of 08, that is, the internal clock φ86 is shown in FIG.
However, this narrow rectangular wave poses a risk of causing a problem in the operation of the circuit.
【００１１】[0011]
【課題を解決するための手段】本発明の主要な目的は、
ＳＤＲＡＭのための、非同期の外部制御信号でも安定し
て制御できる、位相が進んだ内部クロックを生成する内
部クロック生成回路を提供することである。その結果、
回路動作に問題を起こす可能性がなく、処理速度の速い
システムのためのＳＤＲＡＭを簡単に得るものである。The main object of the present invention is to:
It is an object of the present invention to provide an internal clock generation circuit for an SDRAM, which can stably control even an asynchronous external control signal and which generates an internal clock with advanced phase. as a result,
It is possible to easily obtain an SDRAM for a system having a high processing speed without causing a problem in circuit operation.
【００１２】この目的のために、本発明は、外部クロッ
ク信号が入力され当該外部クロック信号に同期した第１
の信号を生成する第１の初段回路と、外部制御信号が入
力され当該外部制御信号に同期した第２の信号を生成す
る第２の初段回路と、前記第１の信号と前記第２の信号
が入力され制御信号を生成する第１の制御回路と、前記
第１の信号が入力され当該第１の信号より位相が進んだ
タイミング補正信号を生成するタイミング補正回路と、
前記タイミング補正信号と前記制御信号が入力され位相
が進んだ内部クロックを生成する第２の制御回路とを備
える内部クロック生成回路において、前記制御信号は前
記第１の信号が第１の状態となったときの前記第２の信
号の第１または第２の状態を反映し、前記位相が進んだ
内部クロックは前記制御信号が第２の状態のときは前記
タイミング補正信号の第１または第２の状態にしたがい
前記制御信号が第１の状態のときは第２の状態になるこ
とを特徴とする。For this purpose, the present invention provides a first clock input with an external clock signal and synchronized with the external clock signal.
A first initial stage circuit for generating a signal, a second initial stage circuit for receiving an external control signal and generating a second signal synchronized with the external control signal, the first signal and the second signal A first control circuit that receives the first signal and generates a control signal; and a timing correction circuit that receives the first signal and generates a timing correction signal that leads the phase of the first signal.
In the internal clock generation circuit including the timing correction signal and the second control circuit that receives the control signal and generates the phase-advanced internal clock, in the control signal, the first signal is in the first state. When the control signal is in the second state, the internal clock with the advanced phase reflects the first or second state of the second signal when the timing correction signal is in the first or second state. According to the state, when the control signal is in the first state, it is in the second state.
【００１３】またさらに、上記のＳＤＲＡＭのための内
部クロック生成回路に加え、ＳＤＲＡＭの消費電力を低
減するために、外部クロック信号が入力され当該外部ク
ロック信号に同期した第１の信号を生成する第１の初段
回路と、外部制御信号が入力され当該外部制御信号に同
期した第２の信号を生成する第２の初段回路と、前記外
部クロック信号と電力低減信号が入力され前記外部クロ
ック信号に同期した第３の信号を生成する第３の初段回
路と、前記第１の信号と前記第２の信号が入力され制御
信号を生成する第１の制御回路と、前記第１の信号と前
記電力低減信号が入力され第４の信号を生成する第２の
制御回路と、前記第３の信号と第４の信号が入力され第
５の信号を生成する第３の制御回路と、前記第５の信号
が入力され当該第５の信号より位相が進んだタイミング
補正信号を生成するタイミング補正回路と、選択信号が
入力され前記第５の信号と前記タイミング補正信号のう
ち一つを選択しタイミング信号として出力する選択回路
と、前記タイミング信号と前記第４の信号と前記制御信
号が入力され位相が進んだ内部クロックを生成する第４
の制御回路とを備える内部クロック生成回路において、
前記制御信号は前記第１の信号が第１の状態となったと
きの前記第２の信号の第１または第２の状態を反映し、
前記第３の信号は前記電力低減信号が第１の状態のとき
出力されず第２の状態となったときに出力され、前記第
４の信号は前記第１の信号が第１の状態になったときの
前記電力低減信号の第１または第２の状態を反映し、前
記第５の信号は前記第４の信号が第２の状態のときは前
記第３の信号の第１の状態または第２の状態にしたがい
前記第４の信号が第１の状態のときは第２の状態とな
り、前記位相が進んだ内部クロックは前記制御信号が第
２の状態のときは前記タイミング信号の第１の状態また
は第２の状態にしたがい前記制御信号または前記第４の
信号のうち一つが第１の状態のときは第２の状態になる
ことを特徴とする。Furthermore, in addition to the internal clock generation circuit for the SDRAM described above, in order to reduce the power consumption of the SDRAM, an external clock signal is input and a first signal synchronized with the external clock signal is generated. No. 1 first-stage circuit, a second first-stage circuit that receives an external control signal and generates a second signal synchronized with the external control signal, and the external clock signal and the power reduction signal are input and synchronized with the external clock signal. First stage circuit for generating a third signal, a first control circuit for receiving the first signal and the second signal and generating a control signal, the first signal and the power reduction A second control circuit for receiving a signal to generate a fourth signal; a third control circuit for receiving the third signal and a fourth signal to generate a fifth signal; and the fifth signal Is entered A timing correction circuit that generates a timing correction signal whose phase is advanced from that of the signal, a selection circuit that receives a selection signal, selects one of the fifth signal and the timing correction signal, and outputs the selected timing signal as a timing signal; A fourth clock inputting the timing signal, the fourth signal, and the control signal to generate an internal clock whose phase is advanced
In the internal clock generation circuit including the control circuit of
The control signal reflects the first or second state of the second signal when the first signal is in the first state,
The third signal is output when the power reduction signal is not output when in the first state and is in the second state, and the fourth signal is output when the first signal is in the first state. Reflecting the first or second state of the power reduction signal, the fifth signal is the first state or the third state of the third signal when the fourth signal is in the second state. When the fourth signal is in the first state, the second state is set according to the second state. When the control signal is in the second state, the internal clock advanced in phase is set to the first state of the timing signal. According to the state or the second state, when one of the control signal or the fourth signal is the first state, the second state is set.
【００１４】[0014]
【発明の実施の形態】本発明の第１の実施の形態を図１
に示す。図１の内部クロック生成回路の第１および第２
の初段回路１０３，１０４と、タイミング補正回路１０
６は、それぞれ図１２のものと同様である。また、外部
クロック信号ＣＬＫ１０１と外部制御信号ＣＫＥ１０２
より生成される第１の信号φ１、第２の信号φ２および
タイミング補正信号φ３は図１３のものと同様である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a first embodiment of the present invention.
Shown in First and second internal clock generation circuits of FIG.
First-stage circuits 103, 104 and timing correction circuit 10
6 is the same as that of FIG. 12, respectively. Further, the external clock signal CLK101 and the external control signal CKE102
The first signal φ1, the second signal φ2, and the timing correction signal φ3 generated by the above are the same as those in FIG.
【００１５】第１の制御回路１０５は図２に示すＤ型フ
リップフロップで構成されており、第１の信号の立ち上
がり毎に第２の信号の値を保持し、第１の信号の次の立
ち上がりまで保持し続け、図４に示すような制御信号φ
４を出力する。The first control circuit 105 is composed of the D-type flip-flop shown in FIG. 2, holds the value of the second signal at each rising edge of the first signal, and holds the next rising edge of the first signal. Control signal φ as shown in FIG.
4 is output.
【００１６】第２の制御回路１０７と第３の制御回路１
０８を図３に示す。これは第１の信号φ１（またはタイ
ミング補正信号φ３）と制御信号φ４が入力されるＯＲ
回路２０１と、第１の信号φ１（φ３）でセットされＯ
Ｒ回路の出力信号でリセットされるＲＳフリップフロッ
プ２０２で構成されている。したがって制御信号φ４が
ローレベルのときは、この制御回路には影響を及ぼさな
い。また、制御信号φ４がハイレベルのときは、ＯＲ回
路２０１の出力信号は第１の信号φ１（φ３）のレベル
に係わらずハイレベルに維持されるため、ＲＳフリップ
フロップのセットは抑制され、内部クロックφ５（φ
６）はローレベルが維持される。ここで、リセット端子
にはＯＲ回路２０１が接続されているためにＲＳフリッ
プフロップ２０２のセット端子より信号の到達が多少遅
れるため、第１の信号φ１（φ３）の立ち上がりおよび
立ち下がりに比べ、ＲＳフリップフロップの出力信号で
ある第１の内部クロックφ５（または第２の内部クロッ
クφ６）は多少遅れる。Second control circuit 107 and third control circuit 1
08 is shown in FIG. This is an OR to which the first signal φ1 (or the timing correction signal φ3) and the control signal φ4 are input.
Set by the circuit 201 and the first signal φ1 (φ3)
The RS flip-flop 202 is reset by the output signal of the R circuit. Therefore, when the control signal φ4 is at the low level, this control circuit is not affected. Further, when the control signal φ4 is at the high level, the output signal of the OR circuit 201 is maintained at the high level regardless of the level of the first signal φ1 (φ3), so that the set of the RS flip-flops is suppressed and the internal Clock φ5 (φ
In 6), the low level is maintained. Here, since the OR terminal 201 is connected to the reset terminal, the arrival of the signal is delayed from the set terminal of the RS flip-flop 202 to some extent, so that the RS signal is compared to the rising and falling edges of the first signal φ1 (φ3). The first internal clock φ5 (or the second internal clock φ6), which is the output signal of the flip-flop, is slightly delayed.
【００１７】図４に図１の回路図のタイミングチャート
を示す。制御信号φ４の立ち上がりは第１の信号φ１の
立ち上がりに一致しており、制御信号φ４の立ち下がり
は次の第１の信号φ１の立ち上がりに一致している。ま
た、制御信号φ４のレベルは第１の信号φ１の立ち上が
りのときの第２の信号φ２のレベルを反映する。FIG. 4 shows a timing chart of the circuit diagram of FIG. The rising edge of the control signal φ4 coincides with the rising edge of the first signal φ1, and the falling edge of the control signal φ4 coincides with the rising edge of the next first signal φ1. Further, the level of the control signal φ4 reflects the level of the second signal φ2 at the rising of the first signal φ1.
【００１８】第２の制御回路１０７は第１の信号φ１お
よび制御信号φ４から第１の内部クロックφ５を生成す
る。また第３の制御回路１０８はタイミング補正信号φ
３と制御信号φ４から第２の内部クロックφ６を生成す
る。図４を見ると、第２の内部クロックφ６は第１の内
部クロックφ５よりも位相が進んでおり、例えばこれは
ＳＤＲＡＭのデータ読み出しの出力タイミングに同期す
るためである。The second control circuit 107 generates a first internal clock φ5 from the first signal φ1 and the control signal φ4. Further, the third control circuit 108 controls the timing correction signal φ.
The second internal clock φ6 is generated from 3 and the control signal φ4. Referring to FIG. 4, the phase of the second internal clock φ6 is ahead of that of the first internal clock φ5, for example, this is because it is synchronized with the output timing of the data read of the SDRAM.
【００１９】次に、本発明の第２の実施の形態を図５に
示す。図５中、選択信号φ１１は、第２の内部クロック
φ１６と、この第２の内部クロックφ１６が必要ないと
きに抑制するための電力低減信号φ８とを選択する。Next, a second embodiment of the present invention is shown in FIG. In FIG. 5, the selection signal φ11 selects the second internal clock φ16 and the power reduction signal φ8 for suppressing when the second internal clock φ16 is unnecessary.
【００２０】図７は図５の回路のタイミングチャートで
ある。第１および第２の初段回路１０３，１０４と、第
１および第２の制御回路１０５，１０７はそれぞれ図１
のものと同様の構成であり、図４と同様な第１の信号φ
１，第２の信号φ２，制御信号φ４を外部クロック信号
ＣＬＫ１０１と外部制御信号ＣＫＥ１０２より生成す
る。FIG. 7 is a timing chart of the circuit of FIG. The first and second first-stage circuits 103 and 104 and the first and second control circuits 105 and 107 are respectively shown in FIG.
The first signal φ having the same configuration as that of FIG.
The first signal φ2 and the control signal φ4 are generated from the external clock signal CLK101 and the external control signal CKE102.
【００２１】第３の初段回路１１３は、回路無効信号φ
ｅとして電力低減信号φ８が入力される（図９参照）。
したがって電力低減信号φ８は外部クロック信号ＣＬＫ
１０１とは独立しており、第３の初段回路１１３の出力
信号φ７の波形は図７のφ７に示すように、図１３の内
部クロックφ８６と同じような危険をもっている可能性
がある。しかしながら、この波形は第５の制御回路１１
５（図３参照）によって取り除かれる。The third initial stage circuit 113 has a circuit invalid signal φ.
The power reduction signal φ8 is input as e (see FIG. 9).
Therefore, the power reduction signal φ8 is the external clock signal CLK.
Independent of 101, the waveform of the output signal φ7 of the third initial stage circuit 113 may have the same risk as the internal clock φ86 of FIG. 13, as shown by φ7 of FIG. However, this waveform is the fifth control circuit 11
5 (see FIG. 3).
【００２２】第４の制御回路１１９は第１の制御回路１
０５と同様に、図２に示すようなＤ型フリップフロップ
で構成されている。この第４の制御回路１１９には電力
低減信号φ８がデータ入力端子に供給され、第１の信号
φ１がクロック入力端子に供給される。この出力信号φ
９は図７に示すように、第１の信号φ１の立ち上がりの
ときの電力低減信号φ８の値を保持して、次の第１の信
号φ１の立ち上がりまで出力している。The fourth control circuit 119 is the first control circuit 1
Like D05, it is composed of a D-type flip-flop as shown in FIG. To the fourth control circuit 119, the power reduction signal φ8 is supplied to the data input terminal, and the first signal φ1 is supplied to the clock input terminal. This output signal φ
As shown in FIG. 7, 9 holds the value of the power reduction signal φ8 at the rising of the first signal φ1 and outputs it until the next rising of the first signal φ1.
【００２３】第５の制御回路１１５の出力信号φ１０の
波形を、図７のφ１０に示す。タイミング補正回路１０
６は第５の制御回路１１５の出力信号φ１０の位相を進
ませ、タイミング補正信号φ１２を生成する。The waveform of the output signal φ10 of the fifth control circuit 115 is shown by φ10 in FIG. Timing correction circuit 10
6 advances the phase of the output signal φ10 of the fifth control circuit 115 to generate the timing correction signal φ12.
【００２４】選択回路１１７は第５の制御回路１１５の
出力信号φ１０かタイミング補正信号φ１２を選択信号
φ１１にしたがって選択し、タイミング信号φ１３とし
て第６の制御回路１１８に供給する。この第６の制御回
路１１８は図６に示すような、リセット端子に３入力Ｏ
Ｒ回路２０３の出力が供給されるＲＳフリップフロップ
２０２で構成される。図７に示したタイミング信号φ１
３、制御信号φ４、および第４の制御回路１１９の出力
信号φ９から生成される第２の内部クロックφ１６は、
外部クロックと非同期の信号、すなわち外部制御信号Ｃ
ＫＥ１０２と電力低減信号φ８と選択信号φ１１による
制御をしても回路動作に危険のない波形を得る。The selection circuit 117 selects the output signal φ10 or the timing correction signal φ12 of the fifth control circuit 115 according to the selection signal φ11 and supplies it to the sixth control circuit 118 as the timing signal φ13. This sixth control circuit 118 has a 3-input O input to the reset terminal as shown in FIG.
The RS flip-flop 202 is supplied with the output of the R circuit 203. Timing signal φ1 shown in FIG.
3, the control signal φ4, and the second internal clock φ16 generated from the output signal φ9 of the fourth control circuit 119 are
A signal asynchronous with an external clock, that is, an external control signal C
Even if control is performed by the KE 102, the power reduction signal φ8, and the selection signal φ11, a waveform that does not cause a danger in circuit operation is obtained.
【００２５】選択回路１１７では、選択信号φ１１がハ
イレベルとなったとき、タイミング補正信号φ１２が選
択されタイミング信号φ１３として出力されるため、第
２の内部クロックφ１６の位相は図７に示すように進ん
でいる。この場合外部装置に対して位相が進んだ内部ク
ロックが適合しないときは、選択信号φ１１をローレベ
ルとして第５の制御回路１１５の出力信号φ１０を選択
し、タイミング信号φ１３として出力する。このときの
第２の内部クロックφ１６は第１の内部クロックφ５の
位相に戻る。In the selection circuit 117, when the selection signal φ11 becomes high level, the timing correction signal φ12 is selected and output as the timing signal φ13. Therefore, the phase of the second internal clock φ16 is as shown in FIG. It is progressing. In this case, when the internal clock whose phase has advanced is not suitable for the external device, the selection signal φ11 is set to the low level to select the output signal φ10 of the fifth control circuit 115 and output as the timing signal φ13. The second internal clock φ16 at this time returns to the phase of the first internal clock φ5.
【００２６】第２の内部クロックφ１６が必要の無いと
き、例えばＳＤＲＡＭが速度の遅い外部装置に対してデ
ータの出力を行うために外部制御信号ＣＫＥ１０２によ
って制御される間、電力低減信号φ８はハイレベルとな
って第３の初段回路１１３の電流ミラー回路を無効と
し、消費電力を低減する。When the second internal clock φ16 is unnecessary, for example, while the SDRAM is controlled by the external control signal CKE102 to output data to a slow external device, the power reduction signal φ8 is at a high level. Therefore, the current mirror circuit of the third first-stage circuit 113 is invalidated, and the power consumption is reduced.
【００２７】[0027]
【発明の効果】以上のように、第１の実施の形態の内部
クロック生成回路からは、回路動作に問題の無いＳＤＲ
ＡＭのための位相が進んだ内部クロックを供給する回路
が簡単に得られる。また、第２の実施の形態の内部クロ
ック生成回路からは従来の内部クロックに加え位相の進
んだ内部クロックを生成できるだけでなく、外部制御信
号および電力低減信号により内部クロックを制御するこ
とで、内部クロックの期間が長くなる効果がある。その
結果、高速処理システムのための消費電力が低減された
ＳＤＲＡＭを簡単に得られる。As described above, according to the internal clock generation circuit of the first embodiment, there is no problem in the circuit operation of the SDR.
A circuit for supplying a phase advanced internal clock for AM is easily obtained. In addition to the conventional internal clock, the internal clock generation circuit of the second embodiment can generate an internal clock with a phase advance, and by controlling the internal clock with an external control signal and a power reduction signal, This has the effect of lengthening the clock period. As a result, an SDRAM with reduced power consumption for a high speed processing system can be easily obtained.
【図１】 第１の実施の形態の回路図FIG. 1 is a circuit diagram of a first embodiment.
【図２】 Ｄ型フリップフロップの回路図FIG. 2 is a circuit diagram of a D-type flip-flop.
【図３】 ＲＳフリップフロップの回路図FIG. 3 is a circuit diagram of an RS flip-flop.
【図４】 図１の回路のタイミングチャートFIG. 4 is a timing chart of the circuit of FIG.
【図５】 第２の実施の形態の回路図FIG. 5 is a circuit diagram of a second embodiment.
【図６】 図５の回路の制御回路１１８の回路図6 is a circuit diagram of a control circuit 118 of the circuit of FIG.
【図７】 図５の回路のタイミングチャート7 is a timing chart of the circuit of FIG.
【図８】 従来例の回路図FIG. 8 is a circuit diagram of a conventional example.
【図９】 初段回路の回路図FIG. 9 is a circuit diagram of a first-stage circuit
【図１０】 図８の制御回路の回路図FIG. 10 is a circuit diagram of the control circuit shown in FIG.
【図１１】 図８の回路のタイミングチャートFIG. 11 is a timing chart of the circuit of FIG.
【図１２】 他の従来例の回路図FIG. 12 is a circuit diagram of another conventional example.
【図１３】 図１２の回路のタイミングチャート13 is a timing chart of the circuit of FIG.
ＣＬＫ１０１ 外部クロック信号 ＣＫＥ１０２ 外部制御信号（クロックイネーブル信
号） １０３ 第１の初段回路 １０４ 第２の初段回路 １０５ 第１の制御回路 １０６ タイミング補正回路 １０７ 第２の制御回路 １０８ 第３の制御回路 １１３ 第３の初段回路 １１５ 第５の制御回路 １１７ 選択回路 １１８ 第６の制御回路 １１９ 第４の制御回路 ２０１ ＯＲ回路 ２０２ ＲＳフリップフロップ ２０３ ３入力ＯＲ回路 ５０２ 従来の第１の制御回路 ５０２ａ Ｄ型フリップフロップ ５０２ｂ Ｄ型ラッチ回路 ５０８ 従来の第２の制御回路 φ１ 第１の信号 φ２ 第２の信号 φ３ タイミング補正信号 φ４ 制御信号 φ５ 第１の内部クロック φ６ 第２の内部クロック φ７ 第３の初段回路の出力信号 φ８ 電力低減信号 φ９ 第４の制御回路の出力信号 φ１０ 第５の制御回路の出力信号 φ１１ 選択信号 φ１２ タイミング補正信号 φ１３ タイミング信号 φ１６ 第２の内部クロック φ５４ 従来の制御信号 φ５６ 従来の内部クロック φ８６ 従来の他の内部クロック φｅ 回路無効信号 φｒ 基準信号 φｉｎ 初段回路の入力信号 φｏｕｔ 初段回路の出力信号CLK101 External clock signal CKE102 External control signal (clock enable signal) 103 First initial stage circuit 104 Second initial stage circuit 105 First control circuit 106 Timing correction circuit 107 Second control circuit 108 Third control circuit 113 Third First-stage circuit 115 fifth control circuit 117 selection circuit 118 sixth control circuit 119 fourth control circuit 201 OR circuit 202 RS flip-flop 203 3-input OR circuit 502 conventional first control circuit 502a D-type flip-flop 502b D-type latch circuit 508 Conventional second control circuit φ1 First signal φ2 Second signal φ3 Timing correction signal φ4 Control signal φ5 First internal clock φ6 Second internal clock φ7 Output signal of third initial stage circuit φ8 Power reduction signal φ9 Output signal of fourth control circuit φ10 Output signal of fifth control circuit φ11 Selection signal φ12 Timing correction signal φ13 Timing signal φ16 Second internal clock φ54 Conventional control signal φ56 Conventional internal clock φ86 Other internal clock φe Circuit invalid signal φr Reference signal φin Input signal of first-stage circuit φout Output signal of first-stage circuit
Claims (8)
ック信号に同期した第１の信号を生成する第１の初段回
路と、外部制御信号が入力され当該外部制御信号に同期
した第２の信号を生成する第２の初段回路と、前記第１
の信号と前記第２の信号が入力され制御信号を生成する
第１の制御回路と、前記第１の信号が入力され当該第１
の信号より位相が進んだタイミング補正信号を生成する
タイミング補正回路と、前記タイミング補正信号と前記
制御信号が入力され位相が進んだ内部クロックを生成す
る第２の制御回路とを備える同期型半導体記憶回路装置
用内部クロック生成回路において、 前記制御信号は前記第１の信号が第１の状態となったと
きの前記第２の信号の第１または第２の状態を反映し、
前記位相が進んだ内部クロックは前記制御信号が第２の
状態のときは前記タイミング補正信号の第１または第２
の状態にしたがい前記制御信号が第１の状態のときは第
２の状態になることを特徴とする同期型半導体記憶回路
装置用内部クロック生成回路。1. A first initial stage circuit for receiving an external clock signal and generating a first signal synchronized with the external clock signal, and a second signal for receiving an external control signal and synchronizing with the external control signal. A second first-stage circuit to be generated, and the first
Signal and the second signal are input to generate a control signal, and the first signal is input to the first control circuit.
Synchronous semiconductor memory including a timing correction circuit that generates a timing correction signal whose phase is advanced from that of the above signal, and a second control circuit that receives the timing correction signal and the control signal and generates an internal clock whose phase is advanced. In the internal clock generation circuit for circuit device, the control signal reflects the first or second state of the second signal when the first signal is in the first state,
When the control signal is in the second state, the phase-advanced internal clock is the first or second timing correction signal.
An internal clock generation circuit for a synchronous semiconductor memory circuit device, wherein the control signal is in a second state when the control signal is in the first state in accordance with the above state.
プで構成され、前記Ｄ型フリップフロップのデータ入力
端子には前記第２の信号が供給され、前記Ｄ型フリップ
フロップのクロック入力端子には前記第１の信号が供給
されることを特徴とする請求項１記載の同期型半導体記
憶回路装置用内部クロック生成回路。2. The first control circuit is composed of a D-type flip-flop, the data input terminal of the D-type flip-flop is supplied with the second signal, and the clock input terminal of the D-type flip-flop is supplied. The internal clock generation circuit for a synchronous semiconductor memory circuit device according to claim 1, wherein the first signal is supplied to the internal clock generation circuit.
プで構成され、前記ＲＳフリップフロップのセット入力
端子には前記タイミング補正信号が供給され、前記ＲＳ
フリップフロップのリセット入力端子には前記タイミン
グ補正信号と前記制御信号との論理和が供給されること
を特徴とする請求項１記載の同期型半導体記憶回路装置
用内部クロック生成回路。3. The second control circuit is composed of an RS flip-flop, and the timing correction signal is supplied to a set input terminal of the RS flip-flop.
2. The internal clock generation circuit for the synchronous semiconductor memory circuit device according to claim 1, wherein a logical sum of the timing correction signal and the control signal is supplied to a reset input terminal of a flip-flop.
ック信号に同期した第１の信号を生成する第１の初段回
路と、外部制御信号が入力され当該外部制御信号に同期
した第２の信号を生成する第２の初段回路と、前記外部
クロック信号と電力低減信号が入力され前記外部クロッ
ク信号に同期した第３の信号を生成する第３の初段回路
と、前記第１の信号と前記第２の信号が入力され制御信
号を生成する第１の制御回路と、前記第１の信号と前記
電力低減信号が入力され第４の信号を生成する第２の制
御回路と、前記第３の信号と第４の信号が入力され第５
の信号を生成する第３の制御回路と、前記第５の信号が
入力され当該第５の信号より位相が進んだタイミング補
正信号を生成するタイミング補正回路と、選択信号が入
力され前記第５の信号と前記タイミング補正信号のうち
一つを選択しタイミング信号として出力する選択回路
と、前記タイミング信号と前記第４の信号と前記制御信
号が入力され位相が進んだ内部クロックを生成する第４
の制御回路とを備える同期型半導体記憶回路装置用内部
クロック生成回路において、 前記制御信号は前記第１の信号が第１の状態となったと
きの前記第２の信号の第１または第２の状態を反映し、
前記第３の信号は前記電力低減信号が第１の状態のとき
出力されず第２の状態となったときに出力され、前記第
４の信号は前記第１の信号が第１の状態になったときの
前記電力低減信号の第１または第２の状態を反映し、前
記第５の信号は前記第４の信号が第２の状態のときは前
記第３の信号の第１の状態または第２の状態にしたがい
前記第４の信号が第１の状態のときは第２の状態とな
り、前記位相が進んだ内部クロックは前記制御信号が第
２の状態のときは前記タイミング信号の第１の状態また
は第２の状態にしたがい前記制御信号または前記第４の
信号のうち一つが第１の状態のときは第２の状態になる
ことを特徴とする同期型半導体記憶回路装置用内部クロ
ック生成回路。4. A first initial stage circuit for receiving an external clock signal and generating a first signal synchronized with the external clock signal, and a second signal for receiving an external control signal and synchronizing with the external control signal. A second first-stage circuit for generating, a third first-stage circuit for receiving the external clock signal and the power reduction signal, and generating a third signal synchronized with the external clock signal, the first signal, and the second signal A first control circuit which receives the signal of 1 to generate a control signal, a second control circuit which receives the first signal and the power reduction signal to generate a fourth signal, and the third signal. The fourth signal is input and the fifth
A third control circuit for generating a signal, a timing correction circuit for inputting the fifth signal and generating a timing correction signal having a phase advanced from the fifth signal, and a selection signal for inputting the fifth signal. A selection circuit for selecting one of the signal and the timing correction signal and outputting it as a timing signal; and a fourth circuit for inputting the timing signal, the fourth signal and the control signal to generate an internal clock whose phase is advanced.
In the internal clock generation circuit for a synchronous semiconductor memory circuit device, the control signal is the first or second of the second signals when the first signal is in the first state. Reflects the state,
The third signal is output when the power reduction signal is not output when in the first state and is in the second state, and the fourth signal is output when the first signal is in the first state. Reflecting the first or second state of the power reduction signal, the fifth signal is the first state or the third state of the third signal when the fourth signal is in the second state. When the fourth signal is in the first state, the second state is set according to the second state. When the control signal is in the second state, the internal clock advanced in phase is set to the first state of the timing signal. An internal clock generation circuit for a synchronous semiconductor memory circuit device, which is in a second state when one of the control signal and the fourth signal is in the first state according to the state or the second state. .
プで構成され、前記Ｄフリップフロップのデータ入力端
子には前記第２の信号が供給され、前記Ｄ型フリップフ
ロップのクロック入力端子には前記第１の信号が供給さ
れることを特徴とする請求項４記載の同期型半導体記憶
回路装置用内部クロック生成回路。5. The first control circuit is composed of a D-type flip-flop, the data input terminal of the D-flip-flop is supplied with the second signal, and the clock input terminal of the D-type flip-flop is supplied. The internal clock generation circuit for a synchronous semiconductor memory circuit device according to claim 4, wherein the first signal is supplied.
プで構成され、前記Ｄ型フリップフロップのデータ入力
端子には前記電力低減信号が供給され、前記Ｄ型フリッ
プフロップのクロック入力端子には前記第１の信号が供
給されることを特徴とする請求項４記載の同期型半導体
記憶回路装置用内部クロック生成回路。6. The second control circuit comprises a D-type flip-flop, the data input terminal of the D-type flip-flop is supplied with the power reduction signal, and the clock input terminal of the D-type flip-flop is supplied. The internal clock generation circuit for a synchronous semiconductor memory circuit device according to claim 4, wherein the first signal is supplied.
プで構成され、前記ＲＳフリップフロップのセット入力
端子には前記第３の信号が供給され、前記ＲＳフリップ
フロップのリセット入力端子には前記第３の信号と前記
第４の信号の論理和が供給されることを特徴とする請求
項４記載の同期型半導体記憶回路装置用内部クロック生
成回路。7. The third control circuit is composed of an RS flip-flop, the set input terminal of the RS flip-flop is supplied with the third signal, and the reset input terminal of the RS flip-flop is the third input signal. 5. An internal clock generation circuit for a synchronous semiconductor memory circuit device according to claim 4, wherein a logical sum of the signal of 3 and the fourth signal is supplied.
プで構成され、前記ＲＳフリップフロップのセット入力
端子には前記タイミング信号が供給され、前記ＲＳフリ
ップフロップのリセット入力端子には前記制御信号と前
記第４の信号と前記タイミング信号の論理和が供給され
ることを特徴とする請求項４記載の同期型半導体記憶回
路装置用内部クロック生成回路。8. The fourth control circuit is composed of an RS flip-flop, the set input terminal of the RS flip-flop is supplied with the timing signal, and the reset input terminal of the RS flip-flop is supplied with the control signal. 5. An internal clock generation circuit for a synchronous semiconductor memory circuit device according to claim 4, wherein a logical sum of said fourth signal and said timing signal is supplied.
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|---|---|---|---|
| JP05717996A JP3212869B2 (en) | 1995-03-14 | 1996-03-14 | Internal clock generation circuit for synchronous semiconductor memory circuit device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5388995 | 1995-03-14 | ||
| JP7-53889 | 1995-03-14 | ||
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|---|---|
| JPH08315572A true JPH08315572A (en) | 1996-11-29 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100566765B1 (en) * | 1998-11-19 | 2006-04-03 | 후지쯔 가부시끼가이샤 | Clock signal generator for an integrated circuit |
| JP2013516723A (en) * | 2009-12-30 | 2013-05-13 | マイクロン テクノロジー， インク． | Clock input buffer control |
-
1996
- 1996-03-14 JP JP05717996A patent/JP3212869B2/en not_active Expired - Fee Related
Cited By (4)
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|---|---|---|---|---|
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| US8824235B2 (en) | 2009-12-30 | 2014-09-02 | Micron Technology, Inc. | Controlling clock input buffers |
| US9577611B2 (en) | 2009-12-30 | 2017-02-21 | Micron Technology, Inc. | Controlling clock input buffers |
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