JPH08315506A - Demodulation circuit - Google Patents

Abstract

PURPOSE: To obtain a demodulator circuit including a circuit for extracting a clock from an input data in which the demodulator circuit is controlled not to produce an abnormal demodulation data until the input data is synchronized with an extracted clock. CONSTITUTION: A clock 11 is extracted from a digital audio interface input RX and a circuit 13 detects synchronism with the RX to produce a synchronism detection signal DILOCK. A C bit data demodulated from the RX through a demodulation circuit 14 is delivered to an output circuit 15. The output circuit 15 adds a control flag, indicating the state synchronized with the DILOCK, to the head of an output data. The control flag is set to '0' during the interval before detection of synchronism (DILOCK=L) and set to '1' upon detection of synchronism (DILOCK=H) thus representing the validity of C bit data being synchronized.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、例えばディジタル・オ
ーディオ・インターフェース回路等のクロック抽出回路
を有した、ディジタル集積回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital integrated circuit having a clock extraction circuit such as a digital audio interface circuit.

【０００２】[0002]

【従来の技術】近年、さまざまなオーディオ機器は、そ
れらをシリアルのインターフェースで接続し、ディジタ
ル・オーディオ・インターフェースのように信号のやり
とりを行なう機会が多くなってきている。従来、ディジ
タル・オーディオ・インターフェースでは、ディジタル
入力から、ＰＬＬによってクロックを抽出し、そのクロ
ックを用いてディジタル入力からのデータを復調してい
る。ＰＬＬがロックしていない期間では、不安定なクロ
ックでデータを復調し、例えばチャネルステータスビッ
ト（Ｃビット）も、誤ったデータを以降の回路へ出力し
ていた。2. Description of the Related Art In recent years, various audio equipments are often connected to each other through a serial interface to exchange signals like a digital audio interface. Conventionally, in a digital audio interface, a clock is extracted from a digital input by a PLL, and the clock is used to demodulate data from the digital input. During the period when the PLL is not locked, the data is demodulated with an unstable clock and, for example, the channel status bit (C bit) also outputs incorrect data to the subsequent circuits.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、上記の
従来の方法では、値によっては、誤ったデータでも無効
値になるとは限らず、後段の回路でデータが無効である
事も判断できなかった。However, in the above-mentioned conventional method, even if the data is incorrect, it may not be an invalid value depending on the value, and it is not possible to judge that the data is invalid in the subsequent circuit.

【０００４】さらに、同期がとれない状態では、無効な
処理期間を異常に早いクロックや遅いクロックで動作す
る不安定な回路動作で、回路にかかる負担が大きく、無
駄な消費電力を要するという問題があった。Further, in a state where synchronization cannot be achieved, there is a problem that an unstable circuit operation in which an invalid processing period operates with an abnormally fast clock or a slow clock imposes a heavy load on the circuit and wastes power consumption. there were.

【０００５】[0005]

【課題を解決するための手段】本発明は上記課題を解決
するために、同期検出回路が同期を検出していない期間
は、出力データにデータが無効である事を示す制御フラ
グを付加すること、または、出力データを無効な値にす
る事を特徴とし、また、復調回路を水晶発振クロックで
安定動作させる事、もしくは復調回路へのクロック供給
を停止させる事を特徴とする。In order to solve the above problems, the present invention adds a control flag to the output data to indicate that the data is invalid while the synchronization detection circuit does not detect the synchronization. Alternatively, the output data is set to an invalid value, and the demodulation circuit is stably operated by the crystal oscillation clock, or the clock supply to the demodulation circuit is stopped.

【０００６】[0006]

【作用】本発明は上記の手段によって、復調されるデー
タがどんな値であっても、以降の回路でフラグの状態を
検出する事で、復調されて出力されるデータの同期状態
による有効性を認識でき、または、データそのものを無
効な値にする事で、以降の回路で通常の処理をするだけ
で、同期状態によるデータの有効性がわかる。According to the present invention, regardless of the value of the data to be demodulated by the above means, the effectiveness of the demodulated and output data depending on the synchronization state is detected by detecting the state of the flag in the subsequent circuits. By recognizing or setting the data itself to an invalid value, the validity of the data depending on the synchronization state can be known only by performing normal processing in the subsequent circuits.

【０００７】さらに、クロックを切替えて常に回路の安
定動作を補償することや、クロックを停止させる事で
も、同期検出まで、初期設定などのために回路を動作さ
せる事が可能なほか、以降につながる他の信号処理回路
での誤り検出等の誤認識も防ぐ事が出来る。Further, by switching the clock to always compensate for the stable operation of the circuit, or by stopping the clock, it is possible to operate the circuit for initial setting, etc. until the synchronization detection, and it is connected thereafter. It is possible to prevent erroneous recognition such as error detection in other signal processing circuits.

【０００８】[0008]

【実施例】【Example】

（第１の実施例）図１は本発明の第１の実施例および第
２の実施例における復調回路の構成を示すものである。
図１において、ＲＸはディジタル・オーディオ・インタ
ーフェース入力、１１はＰＬＬによって、ＲＸより抽出
されたＶＣＯ発振クロックＶＣＯＣＫを、分周器１２に
よって分周した抽出クロック、１３はＲＸと抽出クロッ
ク１１との同期を検出し、同期検出信号ＤＩＬＯＣＫを
出力する同期検出回路、１４はＲＸからオーディオデー
タ、ユーザービットデータ、チャネルステータスビット
（以下Ｃビット）データ等を復調する復調回路、１５は
復調されたＣビットデータを受けて、Ｃビットデータが
有効または無効である制御を施しＣＢＴＯとして出力す
る出力回路、１６はクロック抽出回路となるＰＬＬ回路
である。(First Embodiment) FIG. 1 shows the structure of a demodulation circuit in the first and second embodiments of the present invention.
In FIG. 1, RX is a digital audio interface input, 11 is a PLL, an extracted clock obtained by dividing the VCO oscillation clock VCOCK extracted from RX by a frequency divider 12, 13 is a synchronization between RX and the extracted clock 11. A sync detection circuit that detects a signal and outputs a sync detection signal DILOCK; 14 is a demodulation circuit that demodulates audio data, user bit data, channel status bit (hereinafter C bit) data from RX, and 15 is demodulated C bit data In response to this, an output circuit that controls the C-bit data to be valid or invalid and outputs it as a CBTO, and 16 is a PLL circuit that serves as a clock extraction circuit.

【０００９】図２は、本発明の第１の実施例における図
１の出力回路１５の構成を示すものである。２１は３２
個のロードつきフリップフロップで構成された、３２ビ
ットシフトレジスタ、２２は制御フラグ付加用セット
（Ｓ）リセット（Ｒ）つきフリップフロップ、２３はフ
リップフロップ２２を制御するフラグ制御回路、ＣＬＤ
は復調されたＣビットデータを３２ビットシフトレジス
タ２１にロードするロード信号、ＣＢＴＯは出力回路１
５から出力される、先頭に制御ビットが付加されたＣビ
ットシリアルデータ出力、ＳＣＬＫはＣＢＴＯ出力クロ
ック、ＤＩＬＯＣＫは同期検出回路１３で検出された同
期検出信号、ＣＢＴＯＥはＣＢＴＯの出力イネーブル信
号である。FIG. 2 shows the configuration of the output circuit 15 of FIG. 1 in the first embodiment of the present invention. 21 is 32
32-bit shift register composed of load flip-flops, 22 is a control flag addition set (S) reset (R) flip-flop, and 23 is a flag control circuit for controlling the flip-flop 22, CLD
Is a load signal for loading the demodulated C-bit data into the 32-bit shift register 21, and CBTO is the output circuit 1
5 is a C-bit serial data output with a control bit added to the head, SCLK is a CBTO output clock, DILOCK is a sync detection signal detected by the sync detection circuit 13, and CBTOE is a CBTO output enable signal.

【００１０】図３は第１の実施例における、図２の回路
のタイミングチャートを示すものである。ＣＢＴＯはＳ
ＣＬＫの立上りで出力される。ＲＯＫＦは２２のレジス
タで設定され、ＣＢＴＯの先頭に付加される制御フラグ
である。また、ＣＢＴＯ波形内の数字は、Ｃビットデー
タのＭＳＢからの順番を表す。FIG. 3 shows a timing chart of the circuit of FIG. 2 in the first embodiment. CBTO is S
It is output at the rising edge of CLK. ROKF is a control flag set in 22 registers and added to the head of the CBTO. The numbers in the CBTO waveform represent the order of MSB of C-bit data.

【００１１】以下本発明の復調回路の第１の実施例につ
いて、図１、図２および図３を用いてその動作を説明す
る。The operation of the first embodiment of the demodulation circuit of the present invention will be described below with reference to FIGS. 1, 2 and 3.

【００１２】図１のＲＸを復調回路１４で復調し、Ｃビ
ットデータのブロック単位の、先頭から３２ビットをパ
ラレルで、Ｃビットロード信号ＣＬＤのタイミングで出
力回路１５へ出力する。ＶＣＯＣＫを、分周器１２によ
って分周したクロック１１とＲＸとの同期検出を、同期
検出回路１３によって行なう。同期が確定すると、同期
検出信号ＤＩＬＯＣＫが”Ｈ”になる。今、図１の出力
回路が図２の構成をしており、同期検出回路１３で同期
が検出されない期間であり、同期検出信号ＤＩＬＯＣＫ
が”Ｌ”であるとする。この時、ＣＢＴＯ出力イネーブ
ル信号ＣＢＴＯＥがディゼーブル（”Ｌ”）の期間であ
れば、ＣＬＤのタイミングで３２ビットのＣビットデー
タが３２ビットレジスタ２１にロードされると同時に、
制御フラグレジスタ２２は、フラグ制御回路２３により
リセットされ”０”がセットされる。次に、出力イネー
ブルＣＢＴＯＥが”Ｈ”に変わると、ＣＢＴＯからは”
Ｌ”が出力されたままであるので、この後に続く、３２
ビットシフトレジスタ２１にあるＣビットデータは無効
なデータである事がわかる。The RX shown in FIG. 1 is demodulated by the demodulation circuit 14, and the 32 bits from the beginning of the block unit of C bit data are output in parallel to the output circuit 15 at the timing of the C bit load signal CLD. The synchronization detection circuit 13 detects the synchronization between the clock 11 and RX obtained by dividing VCOCK by the frequency divider 12. When the synchronization is established, the synchronization detection signal DILOCK becomes "H". Now, the output circuit of FIG. 1 has the configuration of FIG. 2, and it is a period in which synchronization is not detected by the synchronization detection circuit 13, and the synchronization detection signal DILOCK
Is "L". At this time, if the CBTO output enable signal CBTOE is in a disable (“L”) period, 32-bit C bit data is loaded into the 32-bit register 21 at the same time as CLD, and at the same time,
The control flag register 22 is reset by the flag control circuit 23 and set to "0". Next, when the output enable CBTOE changes to "H", the CBTO outputs "
Since L "is still output, the following 32,
It can be seen that the C bit data in the bit shift register 21 is invalid data.

【００１３】ＤＩＬＯＣＫが”Ｈ”に変わり、ＣＢＴＯ
Ｅが”Ｌ”の期間であれば、ＣＬＤによりＣビットデー
タをロードすると同時に、制御フラグレジスタ２２には
フラグ制御回路２３により”１”がセットされる。次
に、出力イネーブルＣＢＴＯＥが”Ｈ”に変わると、Ｃ
ＢＴＯからは”Ｈ”が出力され、この後に続く、３２ビ
ットシフトレジスタ２１にあるＣビットデータは有効な
データである事がわかるので、出力クロックＳＣＬＫに
よってＣビットデータが出力されることになる。なお、
出力完了後、ＣＢＴＯＥが再び”Ｌ”に変わると、誤動
作を防ぐため制御フラグレジスタ２２は必ずリセットさ
れる。このようにする事で、以降の回路では、出力イネ
ーブルＣＢＴＯＥが”Ｈ”になった後出力される最初の
ＣＢＴＯの値を見る事により、データの有効性が判断で
き、さらにはディジタルインのＰＬＬがロックしている
かどうかの判断も可能となる。DILOCK changes to "H", CBTO
When E is "L", CLD is loaded with C bit data, and at the same time, the flag control circuit 23 sets "1" in the control flag register 22. Next, when the output enable CBTOE changes to "H", C
Since "H" is output from the BTO and it can be seen that the C bit data in the 32-bit shift register 21 following this is valid data, the C bit data is output by the output clock SCLK. In addition,
When CBTOE changes to "L" again after the output is completed, the control flag register 22 is always reset to prevent malfunction. By doing so, in the subsequent circuits, the validity of the data can be judged by observing the value of the first CBTO output after the output enable CBTOE becomes “H”, and further the digital-in PLL It is also possible to determine whether or not is locked.

【００１４】（第２の実施例）図４は本発明の第２の実
施例における、図１の出力回路１５の構成を示すもので
ある。ＣＢＴＯは出力回路１５から出力される制御され
たＣビットシリアルデータ出力、ＳＣＬＫはＣＢＴＯ出
力クロック、ＤＩＬＯＣＫは同期検出信号、ＣＢＴＯＥ
はＣＢＴＯの出力イネーブル信号、ＣＬＤは復調された
Ｃビットデータを３２ビットシフトレジスタ２１にロー
ドするロード信号、４１は１区切りがロードつきフリッ
プフロップで構成される３２ビットシフトレジスタ、４
１の区切り中の数字は、ＤＩＬＯＣＫが”Ｌ”のときに
セットされる値を示している。４２は出力段レジスタ、
４３は３２ビットのＣビットデータを有効あるいは無効
な値に制御するデータ制御回路で、ロード信号ＬＤとロ
ードするデータＤＡを３２ビットそれぞれについて出力
し、その出力は４１のフリップフロップ１つ１つに接続
されている。(Second Embodiment) FIG. 4 shows the configuration of the output circuit 15 of FIG. 1 in the second embodiment of the present invention. CBTO is a controlled C-bit serial data output output from the output circuit 15, SCLK is a CBTO output clock, DILOCK is a sync detection signal, and CBTOE.
Is a CBTO output enable signal, CLD is a load signal for loading the demodulated C-bit data into the 32-bit shift register 21, 41 is a 32-bit shift register composed of a flip-flop with one division, and 4
The number in the division of 1 indicates the value set when DILOCK is "L". 42 is an output stage register,
Reference numeral 43 is a data control circuit for controlling the C-bit data of 32 bits to a valid or invalid value, and outputs the load signal LD and the data DA to be loaded for each 32 bits, and the output is to each of the 41 flip-flops. It is connected.

【００１５】図５は第２の実施例における図４の回路の
タイミングチャートを示すものである。ＣＢＴＯはＳＣ
ＬＫの立上りに同期して出力される。ＣＢＴＯは３２ビ
ットレジスタ４１の、ＤＩＬＯＣＫが”Ｌ”の時の設定
データのシリアル出力の波形である。FIG. 5 shows a timing chart of the circuit of FIG. 4 in the second embodiment. CBTO is SC
It is output in synchronization with the rising edge of LK. CBTO is a waveform of serial output of setting data of the 32-bit register 41 when DILOCK is "L".

【００１６】表１は、第２の実施例におけるＣビットデ
ータの、レジスタに設定される無効な値を示している。
データはＣビットのブロック単位の上位３２ビットであ
る。Table 1 shows invalid values set in the register of the C-bit data in the second embodiment.
The data is the upper 32 bits of a C-bit block unit.

【００１７】[0017]

【表１】 [Table 1]

【００１８】以下本発明の復調回路の第２の実施例につ
いて、図１、図４および図５を用いてその動作を説明す
る。The operation of the second embodiment of the demodulation circuit of the present invention will be described below with reference to FIGS. 1, 4 and 5.

【００１９】図１の出力回路が図４の構成をしており、
同期検出信号ＤＩＬＯＣＫが”Ｌ”であるとする。この
時、ＣＢＴＯ出力イネーブル信号ＣＢＴＯＥがディゼー
ブル（”Ｌ”）の期間であれば、ＣＬＤのタイミングで
３２ビットシフトレジスタ４１には、データ制御回路４
２によって、表１に示すような、ディジタル・オーディ
オ・インターフェース規格で未規定あるいは無指定とさ
れている値を設定する。設定は、ロード信号ＬＤによ
り、制御された無効なデータＤＡを４１の個々のフリッ
プフロップにロードすることで行なう。ＣＢＴＯＥが”
Ｈ”に変わると、図５に示すように、出力クロックＳＣ
ＬＫでＣＢＴＯからはＣビットフォーマットに則った無
効なデータが、Ｃビットブロック単位の０ビット目から
３１ビット目までＭＳＢファーストで（３１ビット目か
ら）、シリアル出力される。次のデータがＣＬＤでロー
ドされるまでは、３２ビットレジスタは前記したＣビッ
トフォーマットに則った無効なデータが保持される。The output circuit of FIG. 1 has the configuration of FIG.
It is assumed that the synchronization detection signal DILOCK is "L". At this time, if the CBTO output enable signal CBTOE is in the disable (“L”) period, the data control circuit 4 is included in the 32-bit shift register 41 at the timing of CLD.
2 sets a value not specified or unspecified in the digital audio interface standard as shown in Table 1. The setting is performed by loading the invalid data DA controlled by the load signal LD into the individual flip-flops 41. CBTO is "
When it changes to H ”, as shown in FIG.
In the LK, invalid data according to the C-bit format is serially output from the 0th bit to the 31st bit of the C-bit block MSB first (from the 31st bit). Until the next data is loaded by CLD, the 32-bit register holds invalid data according to the C-bit format described above.

【００２０】ＤＩＬＯＣＫが”Ｈ”で、ＣＢＴＯＥが”
Ｌ”の期間であれば、ＣＬＤのタイミングで３２ビット
シフトレジスタ４１には、復調された３２ビットのＣビ
ットデータがロードされ、出力イネーブルが”Ｈ”にな
るとＳＣＬＫで有効なＣビットデータがＣＢＴＯから出
力される。したがって、以降の回路で、データが有効か
無効かを通常の処理を行なうだけで判別でき、誤検出等
を防ぐ事が出来る。DILOCK is "H" and CBTOE is "
During the period of "L", the demodulated 32-bit C-bit data is loaded into the 32-bit shift register 41 at the timing of CLD, and when the output enable becomes "H", the valid C-bit data of SCLK becomes CBTO. Therefore, in the subsequent circuits, it is possible to determine whether the data is valid or invalid only by performing normal processing, and it is possible to prevent erroneous detection and the like.

【００２１】（第３の実施例）図６は本発明の第３の実
施例における復調回路の構成を示すものである。図６に
おいて、ＲＸはディジタル・オーディオ・インターフェ
ース入力、６１はＰＬＬによってＲＸより抽出されたＶ
ＣＯ発振クロックＶＣＯＣＫを、分周器６２によって分
周した抽出クロック、ＭＣＫＰは６１を分周して作った
ＰＬＬ系基本クロック、ＭＣＫＡは水晶発振により生成
された、水晶系基本クロック、６５はＰＬＬ系基本クロ
ックＭＣＫＰと水晶系基本クロックＭＣＫＡとを選択す
るクロック選択回路、ＭＣＫＳは、クロック選択回路６
５で選択されたクロック、６３はＲＸと抽出クロック６
１との同期を検出する同期検出回路、６４はＲＸを復調
する復調回路、６６はクロック抽出回路となるＰＬＬ回
路である。(Third Embodiment) FIG. 6 shows the structure of a demodulation circuit according to a third embodiment of the present invention. In FIG. 6, RX is a digital audio interface input, and 61 is V extracted from RX by PLL.
An extracted clock obtained by dividing the CO oscillation clock VCOCK by the divider 62, MCKP is a PLL basic clock made by dividing 61, MCKA is a crystal basic clock generated by crystal oscillation, and 65 is a PLL system. A clock selection circuit for selecting the basic clock MCKP and the crystal system basic clock MCKA, and MCKS is a clock selection circuit 6
Clock selected in 5, 63 is RX and extracted clock 6
1 is a synchronization detection circuit for detecting synchronization with 1, 1 is a demodulation circuit for demodulating RX, and 66 is a PLL circuit serving as a clock extraction circuit.

【００２２】図７は第３の実施例におけるタイミングチ
ャートを示すものである。ＤＩＬＯＣＫは同期検出回路
６５で検出された同期検出信号、ＭＣＫＰはＰＬＬ系基
本クロック、ＭＣＫＡは水晶系基本クロックで、ＭＣＫ
Ｓはクロック選択回路６５通過後の出力である。FIG. 7 shows a timing chart in the third embodiment. DILOCK is a sync detection signal detected by the sync detection circuit 65, MCKP is a PLL basic clock, MCKA is a crystal basic clock, and MCK
S is an output after passing through the clock selection circuit 65.

【００２３】以下本発明の復調回路の第３の実施例につ
いて、図６および図７を用いてその動作を説明する。The operation of the third embodiment of the demodulation circuit of the present invention will be described below with reference to FIGS. 6 and 7.

【００２４】図６の構成で、同期検出回路６３によって
同期が検出されない期間で、同期検出信号ＤＩＬＯＣＫ
が”Ｌ”の期間は、ＲＸの復調回路６４へ供給される動
作クロックには、図７に示すように水晶系基本クロック
ＭＣＫＡをクロック選択回路６５で選択し、ＭＣＫＳと
して出力する。また、６３で同期が検出され、同期検出
信号ＤＩＬＯＣＫが”Ｈ”の期間は、ＰＬＬ系基本クロ
ックであるＭＣＫＰを６４の動作クロックＭＣＫＳとし
て出力する。これにより復調回路の常に安定したクロッ
ク動作を補償し、同期検出までの期間の回路の有効活用
が容易となるほか、消費電力の低減にもつながる。In the configuration of FIG. 6, the synchronization detection signal DILOCK is generated during the period when the synchronization is not detected by the synchronization detection circuit 63.
During the period "L" is "L", as the operation clock supplied to the RX demodulation circuit 64, the crystal system basic clock MCKA is selected by the clock selection circuit 65 as shown in FIG. 7, and is output as MCKS. Further, during the period when the synchronization is detected at 63 and the synchronization detection signal DILOCK is “H”, MCKP which is the PLL system basic clock is output as the operation clock MCKS of 64. As a result, the stable clock operation of the demodulation circuit is always compensated, the circuit can be effectively used during the period until the synchronization is detected, and the power consumption is reduced.

【００２５】（第４の実施例）図８は本発明の第４の実
施例における復調回路の構成を示すものである。図８に
おいて、ＲＸはディジタル・オーディオ・インターフェ
ース入力、８１はＰＬＬによってＲＸより抽出されたＶ
ＣＯ発振クロックＶＣＯＣＫを分周器８２によって分周
した抽出クロック、ＬＲＣＫＰは、８１を分周して作ら
れたＰＬＬ系ＬＲ識別クロック、８３はＲＸと抽出クロ
ック８１との同期を検出し同期検出信号ＤＩＬＯＣＫを
出力する同期検出回路、８４はＲＸを復調する復調回
路、８５はＰＬＬ系ＬＲ識別クロックＬＲＣＫＰを制御
するクロック停止回路、８６はクロック抽出回路となる
ＰＬＬ回路、ＬＲＣＫＳは停止回路通過後のＰＬＬ系Ｌ
Ｒ識別クロックである。(Fourth Embodiment) FIG. 8 shows the structure of a demodulation circuit according to a fourth embodiment of the present invention. In FIG. 8, RX is a digital audio interface input, and 81 is V extracted from RX by PLL.
An extraction clock obtained by dividing the CO oscillation clock VCOCK by the frequency divider 82, LRCKP is a PLL system LR identification clock created by dividing 81, and 83 is a synchronization detection signal that detects the synchronization between RX and the extraction clock 81. A synchronization detection circuit that outputs DILOCK, a demodulation circuit that demodulates RX, a demodulation circuit that demodulates RX, a clock stop circuit that controls the PLL system LR identification clock LRCCK, a PLL circuit that serves as a clock extraction circuit, and an LRCKS PLL that has passed through the stop circuit. System L
R identification clock.

【００２６】図９は第４の実施例におけるタイミングチ
ャートを示すものである。以下本発明の復調回路の第４
の実施例似ついて、図８および図９を用いてその動作を
説明する。FIG. 9 shows a timing chart in the fourth embodiment. Hereinafter, the fourth demodulation circuit of the present invention
The operation of this embodiment will be described with reference to FIGS. 8 and 9.

【００２７】図８の構成で、同期検出回路８３によって
同期が検出されない期間で、同期検出信号ＤＩＬＯＣＫ
が”Ｌ”の期間は、クロック停止回路８５で、ＰＬＬ系
クロックＬＲＣＫＰを停止させ、ＲＸの復調回路８４へ
供給される動作クロックＬＲＣＫＳは、図９に示すよう
に”Ｌ”固定とし復調回路８４の動作を停止させる。ま
た、８３で同期が検出され、同期検出信号ＤＩＬＯＣＫ
が”Ｈ”の期間は、ＰＬＬ系クロックであるＬＲＣＫＰ
を８４のＬＲ識別クロックＬＲＣＫＳとして出力する事
で、同期のとれたきれいなクロック以外は復調回路８４
へ供給されないようにする。このことで、無駄な動作時
の消費電力を減少させることができる。In the configuration of FIG. 8, the synchronization detection signal DILOCK is generated during the period when the synchronization is not detected by the synchronization detection circuit 83.
Is "L", the PLL system clock LRCKS is stopped by the clock stop circuit 85, and the operation clock LRCKS supplied to the RX demodulation circuit 84 is fixed to "L" as shown in FIG. Stop the operation of. Further, the synchronization is detected at 83, and the synchronization detection signal DILOCK
Is "H", the PLL system clock LRCKP
Is output as the LR identification clock LRCKS of 84, so that a demodulation circuit 84 is provided except for a synchronized and clean clock.
Is not supplied to. This can reduce power consumption during useless operation.

【００２８】なお第１、第２、第３および第４の実施例
では、ディジタル・オーディオ・インターフェース回路
に関してであったが、他のクロック抽出回路を備えた回
路でも同様にして行なえる。Although the first, second, third and fourth embodiments have been concerned with the digital audio interface circuit, the same can be applied to a circuit provided with another clock extracting circuit.

【００２９】また第１および第２の実施例では、出力回
路は、シリアル出力であったが、パラレル出力であって
も同様にして実現できる。In the first and second embodiments, the output circuit is a serial output, but parallel output can be realized in the same manner.

【００３０】また第１および第２の実施例では、ＳＣＬ
Ｋは連続クロックではなかったが、連続クロックでも同
様にして行なえる。In the first and second embodiments, the SCL
K was not a continuous clock, but it can be similarly performed with a continuous clock.

【００３１】また第１および第２の実施例では、出力回
路は出力イネーブルで制御されていたが、制御されてい
なくても実施できる。Further, in the first and second embodiments, the output circuit is controlled by the output enable, but it can be carried out even if it is not controlled.

【００３２】また第１および第２の実施例では、Ｃビッ
トデータに関するものであったが、オーディオデータ等
の他のデータであっても同様にして行なえる。In the first and second embodiments, C-bit data is used, but other data such as audio data can be used in the same manner.

【００３３】また第１の実施例で、制御フラグは出力デ
ータの先頭に付加したが、データ列の任意の場所であっ
ても良い。Further, in the first embodiment, the control flag is added to the head of the output data, but it may be at any place in the data string.

【００３４】また第１の実施例で、制御フラグの有効値
は１、無効値は０であったが、逆であっても良い。In the first embodiment, the valid value of the control flag is 1 and the invalid value is 0, but they may be reversed.

【００３５】また第２の実施例で、表１にＣビットの無
効なデータを示したが、その限りではない。In the second embodiment, Table 1 shows invalid data of C bits, but the present invention is not limited to this.

【００３６】また第３および第４の実施例で、ＰＬＬ系
クロックおよび水晶系クロックは１クロックのみしか選
択していないが、それぞれ複数クロックであっても良
い。In the third and fourth embodiments, only one clock is selected as the PLL clock and the crystal clock, but a plurality of clocks may be used for each.

【００３７】[0037]

【発明の効果】以上のように本発明は、同期検出信号を
利用して、出力回路で出力信号に、同期状態を反映させ
た制御フラグを付加することにより、以降の回路で同期
状態によるデータの有効性を簡単に判断でき、かつ同期
状態も把握することが可能となることで、以降の回路で
の判断回路規模の削減につながり、場合によっては以降
の回路動作を停止させる事で、消費電力の削減にもつな
がる。As described above, according to the present invention, by utilizing the synchronization detection signal, the output circuit adds the control flag reflecting the synchronization state to the output signal, so that the data in the subsequent circuits can be controlled by the synchronization state. It is possible to easily determine the effectiveness of the and to understand the synchronization status, which leads to a reduction in the scale of the determination circuit in the subsequent circuits, and in some cases, by stopping the operation of the subsequent circuits, It also leads to power savings.

【００３８】また、同期が検出できない期間は復調され
たデータを無効な値にして出力する事で、以降の回路で
特別な処理回路を持つことなく、通常の処理でデータが
無効なものであることが判断でき、回路規模の大幅な削
減を可能とし、さらには、無効なデータである事から、
スピーカーやディスプレイ等への雑音を防止すること
が、特別な処理なしで可能となる。In the period in which synchronization cannot be detected, the demodulated data is output as an invalid value, and the data is invalid in normal processing without having a special processing circuit in the subsequent circuits. Can be determined, it is possible to significantly reduce the circuit scale, and since it is invalid data,
It is possible to prevent noise to the speaker, display, etc. without special processing.

【００３９】また、復調回路の動作クロックを同期状態
により切替える事で、同期が検出されない期間に、安定
クロック動作をさせることで初期設定等への回路利用が
可能となり、異常周波数で動作していた回路の過剰電流
の発生等も防ぎ、消費電力を低減できる。Further, by switching the operation clock of the demodulation circuit according to the synchronization state, the circuit can be used for initial setting by performing stable clock operation during the period when synchronization is not detected, and the circuit operates at an abnormal frequency. Generation of excess current in the circuit can be prevented and power consumption can be reduced.

【００４０】さらに、同期が検出されない期間は、復調
回路の動作クロックを停止させる事で大幅な消費電力の
低減が可能となる。Further, by stopping the operation clock of the demodulation circuit during the period when the synchronization is not detected, it is possible to significantly reduce the power consumption.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１および第２の実施例における復調
回路の概略図FIG. 1 is a schematic diagram of a demodulation circuit according to first and second embodiments of the present invention.

【図２】本発明の第１の実施例における出力回路の概略
図FIG. 2 is a schematic diagram of an output circuit according to the first embodiment of the present invention.

【図３】本発明の第１の実施例における出力回路のタイ
ミングチャートFIG. 3 is a timing chart of the output circuit according to the first embodiment of the present invention.

【図４】本発明の第２の実施例における出力回路の概略
図FIG. 4 is a schematic diagram of an output circuit according to a second embodiment of the present invention.

【図５】本発明の第２の実施例における出力回路のタイ
ミングチャートFIG. 5 is a timing chart of the output circuit according to the second embodiment of the present invention.

【図６】本発明の第３の実施例における復調回路の概略
図FIG. 6 is a schematic diagram of a demodulation circuit according to a third embodiment of the present invention.

【図７】本発明の第３の実施例における出力回路のタイ
ミングチャートFIG. 7 is a timing chart of the output circuit according to the third embodiment of the present invention.

【図８】本発明の第４の実施例における復調回路の概略
図FIG. 8 is a schematic diagram of a demodulation circuit according to a fourth embodiment of the present invention.

【図９】本発明の第４の実施例における出力回路のタイ
ミングチャートFIG. 9 is a timing chart of the output circuit according to the fourth embodiment of the present invention.

【符号の説明】[Explanation of symbols]

ＲＸ ディジタル・オーディオ・インターフェース入力 ＶＣＯＣＫ ＰＬＬにより抽出されたＶＣＯ発振クロッ
ク ＤＩＬＯＣＫ 同期検出信号 １１ ＶＣＯＣＫを分周した抽出クロック １２ ＶＣＯＣＫを分周する分周器 １３ 同期検出回路 １４ ＲＸの復調回路 １５ Ｃビット出力回路 １６ クロック抽出回路となるＰＬＬ回路 ２１ ３２ビットロードつきシフトレジスタ ２２ セットリセットつきフリップフロップ ２３ フラグ制御回路 ＣＬＤ Ｃビットデータロード信号 ＣＢＴＯ Ｃビットデータ出力信号 ＳＣＬＫ ＣＢＴＯ出力クロック ＣＢＴＯＥ ＣＢＴＯ出力イネーブル ＲＯＫＦ 制御フラグ ４１ ３２ビットロードつきシフトレジスタ ４２ 出力段レジスタ ４３ データ制御回路 ＬＤ データロード信号 ＤＡ 制御されたＣビットデータ ６１ ＶＣＯＣＫを分周した抽出クロック ６２ ＶＣＯＣＫを分周する分周器 ６３ 同期検出回路 ６４ ＲＸの復調回路 ６５ クロック選択回路 ＭＣＫＰ ＰＬＬ系基本クロック ＭＣＫＡ 水晶系基本クロック ＭＣＫＳ 選択後の基本クロック ８１ ＶＣＯＣＫを分周した抽出クロック ８２ ＶＣＯＣＫを分周する分周器 ８３ 同期検出回路 ８４ ＲＸの復調回路 ８５ クロック停止回路 ＬＲＣＫＰ ＰＬＬ系ＬＲ識別クロック ＬＲＣＫＳ 停止制御後のＬＲ識別クロックRX Digital audio interface input VCOCK PLL extracted VCO oscillation clock DILOCK Synchronous detection signal 11 Extracted clock obtained by dividing VCOCK 12 Divider for dividing VCOCK 13 Synchronous detection circuit 14 RX demodulation circuit 15 C-bit output Circuit 16 PLL circuit serving as clock extraction circuit 21 32-bit shift register with load 22 Flip-flop with set reset 23 Flag control circuit CLD C bit data load signal CBTO C bit data output signal SCLK CBTO output clock CBTOE CBTO output enable ROKF control flag 41 32 bit shift register with load 42 output stage register 43 data control circuit LD data load signal DA controlled C bit data 61 Extracted clock that divides COCK 62 Divider that divides VCOCK 63 Synchronization detection circuit 64 RX demodulation circuit 65 Clock selection circuit MCKP PLL basic clock MCKA Crystal basic clock MCKS Basic clock after selection 81 VCOCK Extracted clock 82 Frequency divider for dividing VCOCK 83 Synchronization detection circuit 84 RX demodulation circuit 85 Clock stop circuit LRCKP PLL system LR identification clock LRCKS LR identification clock after stop control

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】入力データからクロックを抽出するクロッ
ク抽出手段と、 入力データからデータを復調する復調手段と、 前記入力データと前記クロック抽出手段により抽出され
たクロックとの同期を検出する同期検出手段と、 前記復調手段で復調されたデータを出力し、且つ前記同
期検出手段で同期が検出されない期間は、データが無効
である事を示す制御フラグを付加する出力手段とを備え
た事を特徴とする復調回路。1. A clock extracting means for extracting a clock from input data, a demodulating means for demodulating data from the input data, and a synchronization detecting means for detecting synchronization between the input data and the clock extracted by the clock extracting means. And output means for outputting the data demodulated by the demodulating means and for adding a control flag indicating that the data is invalid during the period when the synchronization is not detected by the synchronization detecting means. Demodulation circuit. 【請求項２】入力データからクロックを抽出するクロッ
ク抽出手段と、 入力データからデータを復調する復調手段と、 前記入力データと前記クロック抽出手段により抽出され
たクロックとの同期を検出する同期検出手段と、 前記復調手段で復調されたデータを出力し、且つ前記同
期検出手段で同期が検出されない期間は、データを無効
であることを示す値にする出力手段とを備えたことを特
徴とする復調回路。2. A clock extracting means for extracting a clock from input data, a demodulating means for demodulating data from the input data, and a synchronization detecting means for detecting synchronization between the input data and the clock extracted by the clock extracting means. And demodulation means for outputting the data demodulated, and output means for setting the value indicating that the data is invalid during the period when synchronization is not detected by the synchronization detecting means. circuit. 【請求項３】同期検出手段で同期が検出されない期間
は、水晶発振クロックを選択し、前記同期検出手段で同
期が検出される期間は、クロック抽出手段によって抽出
されたクロックを選択する選択手段を備え、 復調手段は、前記選択手段で選択されたクロックを動作
クロックとすることを特徴とする請求項１または２記載
の復調回路。3. A selection means for selecting a crystal oscillation clock during a period when synchronization is not detected by the synchronization detecting means, and for selecting a clock extracted by the clock extracting means during a period when synchronization is detected by the synchronization detecting means. 3. The demodulation circuit according to claim 1, wherein the demodulation means uses the clock selected by the selection means as an operation clock. 【請求項４】復調手段は、クロック抽出手段によって抽
出されたクロックで動作し、 同期検出手段で同期が検出されない期間は、前記復調手
段の動作クロックを停止させるクロック停止手段を備え
たことを特徴とする請求項１または２記載の復調回路。4. The demodulation means operates with the clock extracted by the clock extraction means, and comprises a clock stop means for stopping the operation clock of the demodulation means during a period when synchronization is not detected by the synchronization detection means. The demodulation circuit according to claim 1 or 2.