JPH02134939A - Input data synchronizing circuit - Google Patents

Abstract

PURPOSE:To easily select selectors and to simplify a circuit constitution by selecting one of a positive phase clock and a negative phase clock outputted from a phase locked loop circuit and periodically switching selector selection till detection of a synchronous code. CONSTITUTION:A PCM input signal 7 constitutes one frame with several ten to several hundred bits, and the synchronous code indicating the head of the frame is added to the head of each frame. Positive phase and negative phase clocks outputted from a phase locked loop circuit 1 are automatically switched by a selector 2 to detect the synchronous code by a detecting part 4, and clock switching is stopped when it is detected, and the clock at this time is used as the synchronous clock. Thus, the clock to normally extract input data is obtained even when the phase locked loop circuit 1 generates in-phase and anti-phase inverted clocks, and only the input circuit of one system is required.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力データ同期回路、特に入力される非同期の
ＰＣＭ入力信号に同期してＰＣＭデータを抽出するため
の入力データ同期回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an input data synchronization circuit, and particularly to an input data synchronization circuit for extracting PCM data in synchronization with an input asynchronous PCM input signal.

〔従来の技術〕[Conventional technology]

従来、非同期のＰＣＭ入力信号からＰＣＭデータを抽出
するＰＣＭ信号入力回路では、ＰＣＭ入力信号をフェー
ズロックループ回路に入力して、このフェーズロックル
ープ回路から得られる正相クロックおよび逆相クロック
のそれぞれのクロックを使用する２系統の入力回路によ
り、ＰＣＭ入力信号から２つのデータを得て、これらの
データの正常性をチエツクし、正常であると判定された
方を抽出しなＰＣＭデータとする方法をとっている。Conventionally, in a PCM signal input circuit that extracts PCM data from an asynchronous PCM input signal, the PCM input signal is input to a phase-locked loop circuit, and each of the positive-phase clock and negative-phase clock obtained from this phase-locked loop circuit is A method of obtaining two data from a PCM input signal using two input circuits using clocks, checking the normality of these data, and extracting the one determined to be normal and using it as PCM data. I'm taking it.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

入力デ−タ同期回路としてフェーズロックループ回路を
使用した場合に、入力信号とフェーズロックループから
出力されるクロックとの位相差が９０度（正相）と２７
０度（逆相）とが反転することがある。そこで入力デー
タがＢｉΦ−Ｌ符号の場合に、位相差が２７０度のとき
にはデータが反転してしまう。従って上述した従来のＰ
ＣＭ信号入力回路は、正相用の入力回路と逆相用の入力
回路との２系統を有し、双方のクロックにより入力チエ
ツクを行っていたため、回路が２系統必要になるという
欠点がある。また、入力処理部が２系統あるため、出力
を選択して処理する回路も必要となり、回路動作も複雑
になると云う欠点がある。When a phase-locked loop circuit is used as an input data synchronization circuit, the phase difference between the input signal and the clock output from the phase-locked loop is 90 degrees (positive phase) and 27 degrees.
0 degrees (reverse phase) may be reversed. Therefore, when the input data is a BiΦ-L code, the data is inverted when the phase difference is 270 degrees. Therefore, the conventional P
The CM signal input circuit has two systems, a positive phase input circuit and a negative phase input circuit, and input checks are performed using both clocks, so there is a drawback that two circuit systems are required. Furthermore, since there are two systems of input processing sections, a circuit for selecting and processing the output is also required, which has the drawback of complicating the circuit operation.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の入力データ同期回路は、フェーズロックループ
回路を有するＰＣＭ信号入力回路において、フェーズロ
ックループ回路から出力される正相クロックと逆相クロ
ックとのうちの一方のクロックを選択するセレクタと、
このセレクタから出力されたクロックによりＰＣＭ入力
信号から同期コードを検出する同期コード検出手段と、
前記同期コード検出手段が同期コードを検出するまで周
期的に前記セレクタの選択を切替えさせる切替信号発生
手段とを有することにより構成される。The input data synchronization circuit of the present invention includes, in a PCM signal input circuit having a phase-locked loop circuit, a selector that selects one of a positive-phase clock and a negative-phase clock output from the phase-locked loop circuit;
synchronous code detection means for detecting a synchronous code from the PCM input signal using the clock output from the selector;
and switching signal generating means for periodically switching the selection of the selector until the synchronization code detection means detects a synchronization code.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例のブロック図である。図にお
いて、ＰＣＭ入力信号７は数１０〜数１００ビットで１
フレームを構成していて、各フレームの先頭にはフレー
ムの先頭を示す同期コードが付加されている。フェーズ
ロックループ回路１にはＰＣＭ入力信号７が入力され、
フェーズロックループ回路１からは入力された信号に同
期化した正相クロック８と逆相クロック９とが出力され
る。この正相および逆相クロック８および９はセレクタ
２に入力され、セレクタ２で何れがかセレクトされてク
ロック１０として入力レジスタ３に与えられる。入力レ
ジスタ３はクロック１０によりＰＣＭ入力信号７を読込
んで、並列データとして同期コード検出部４に出力する
。一方、クロック１０は入力ビット数カウンタ５に与え
られて、入力ビット数カウンタ５は入力フレームのビッ
ト数の数倍ごとに切替る切替信号１２を生成する。この
切替信号１２は、同期コード検出部４からの検出信号１
１によって制御されるゲート回路６を介して、切替信号
１３としてセレクタ２の制御入力に与えられている。FIG. 1 is a block diagram of one embodiment of the present invention. In the figure, the PCM input signal 7 consists of several 10 to several 100 bits.
It constitutes a frame, and a synchronization code indicating the beginning of the frame is added to the beginning of each frame. A PCM input signal 7 is input to the phase-locked loop circuit 1,
The phase-locked loop circuit 1 outputs a normal phase clock 8 and a negative phase clock 9 that are synchronized with the input signal. The positive phase and negative phase clocks 8 and 9 are input to the selector 2, which selects one of them and applies it to the input register 3 as the clock 10. The input register 3 reads the PCM input signal 7 using the clock 10 and outputs it to the synchronization code detection section 4 as parallel data. On the other hand, the clock 10 is applied to the input bit number counter 5, and the input bit number counter 5 generates a switching signal 12 that switches every several times the number of bits of the input frame. This switching signal 12 is the detection signal 1 from the synchronization code detection section 4.
1 is applied to the control input of the selector 2 as a switching signal 13 via a gate circuit 6 controlled by the selector 1 .

第２図は第１図の主要点のタイムチャートで、第２図を
参照して第１図の動作について説明を進める。第２図で
はフェーズロックループ回路１がＰＣＭ入力信号に対し
て反転して同期していた場合を示している。先ずＰＣＭ
入力信号７に対して、逆相クロック９を使用して入力レ
ジスタ３に入力しているものとする。このとき同期コー
ドが検出されなかった場合は入力ビット数カウンタ５か
らの切替信号１２によりクロック１０が逆相クロック９
から正相クロック８に切替わる（第２図ａ）。クロック
１０が正相クロック８の場合に数フレーム安定して入力
データが入力されていても同期コードは検出されないと
、数フレーム分のデータが入力された後に、入力ビット
数カウンタ５から切替信号１２が出力され、以降のクロ
ック１０が逆相クロック９に切替わる（第２図ｂ）。FIG. 2 is a time chart of the main points of FIG. 1, and the operation of FIG. 1 will be explained with reference to FIG. FIG. 2 shows a case where the phase-locked loop circuit 1 is inverted and synchronized with the PCM input signal. First, PCM
It is assumed that the input signal 7 is input to the input register 3 using a reverse phase clock 9. If the synchronization code is not detected at this time, the clock 10 is changed to the reverse phase clock 9 by the switching signal 12 from the input bit number counter 5.
The clock is then switched to the positive phase clock 8 (FIG. 2a). When the clock 10 is the positive phase clock 8, if no synchronization code is detected even if the input data is stably input for several frames, the switching signal 12 is output from the input bit number counter 5 after several frames of data have been input. is output, and the subsequent clock 10 is switched to the reverse phase clock 9 (FIG. 2b).

クロック１０が逆相クロック９のときに同期コード検出
部４に入力された同期コードが検出されると検出信号１
１が出力される。この検出信号１１が出力されると今セ
レクトされているクロック１０がＰＣＭ入力信号７と９
０°の位相で同期していることになり（第２図ｃ、ｄ、
ｅ）、これ以降逆相クロック９が読込みクロックおよび
入力ビツトのカウンタ等に使用されることとなる。When the synchronization code input to the synchronization code detection unit 4 is detected when the clock 10 is the reverse phase clock 9, the detection signal 1 is generated.
1 is output. When this detection signal 11 is output, the currently selected clock 10 is changed to the PCM input signals 7 and 9.
This means that they are synchronized with a phase of 0° (Fig. 2 c, d,
e) From now on, the reverse phase clock 9 will be used as a read clock, an input bit counter, etc.

〔発明の効果〕〔Effect of the invention〕

以上説明したとおり本発明は、フェーズロックループ回
路から出力される正相および逆相クロックを自動的に切
替えて同期コードの検出を行ない、検出のできた時点か
らクロックの切替えを停止し、このときのクロックを同
期のとれたクロックとするので、フェーズロックループ
回路が正相と逆相と反転したタロツクを生成しても、正
常に入力データを抽出できるクロックを得ることができ
、また１系統の入力回路で済むと云う効果がある。As explained above, the present invention detects a synchronization code by automatically switching the positive-phase and negative-phase clocks output from the phase-locked loop circuit, and stops switching the clocks from the moment the detection is completed. Since the clock is a synchronized clock, even if the phase-locked loop circuit generates inverted clocks with positive phase and negative phase, it is possible to obtain a clock that can correctly extract input data. This has the advantage that it can be completed with just a circuit.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例のブロック図、第２図は第１
図の主要点のタイミングヂャー１〜である。 １・・・フェースロックループ回路、２・・・セレクタ
、３・・・入力レジスタ、４・・・同期コード検出部、
５・・・入力ビット数カウンタ、６・・・ゲート回路。FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a block diagram of an embodiment of the present invention.
The main points in the figure are timing diagrams 1 to 1. DESCRIPTION OF SYMBOLS 1...Face lock loop circuit, 2...Selector, 3...Input register, 4...Synchronization code detection section,
5... Input bit number counter, 6... Gate circuit.

Claims (1)

【特許請求の範囲】[Claims] フェーズロックループ回路を有するＰＣＭ信号入力回路
において、フェーズロックループ回路から出力される正
相クロックと逆相クロックとのうちの一方のクロックを
選択するセレクタと、このセレクタから出力されたクロ
ックによりＰＣＭ入力信号から同期コードを検出する同
期コード検出手段と、前記同期コード検出手段が同期コ
ードを検出するまで周期的に前記セレクタの選択を切替
えさせる切替信号発生手段とを有することを特徴とする
入力データ同期回路。A PCM signal input circuit having a phase-locked loop circuit includes a selector that selects one of the positive-phase clock and the negative-phase clock output from the phase-locked loop circuit, and a PCM input circuit using the clock output from this selector. Input data synchronization characterized by having a synchronization code detection means for detecting a synchronization code from a signal, and a switching signal generation means for periodically switching the selection of the selector until the synchronization code detection means detects a synchronization code. circuit.