JPH08315100A - Ｉｃメモリカード - Google Patents
ＩｃメモリカードInfo
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- JPH08315100A JPH08315100A JP8007345A JP734596A JPH08315100A JP H08315100 A JPH08315100 A JP H08315100A JP 8007345 A JP8007345 A JP 8007345A JP 734596 A JP734596 A JP 734596A JP H08315100 A JPH08315100 A JP H08315100A
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- JP
- Japan
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- signal
- internal
- data
- memory card
- memory
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
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- G—PHYSICS
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
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Abstract
(57)【要約】
【課題】本発明は、インターフェース用コネクタとして
用いられるフィンの個数を増加させ、該増加されたフィ
ンをデータ信号、アドレス信号、及び制御信号に利用し
て、記憶容量及びデータ速度処理速度の向上されたＩＣ
メモリカードを提供しようとするものである。 【解決手段】外部装置とインターフェスするためのコネ
クタと、該コネクタを通って入力する制御信号によりデ
ータのリード及びライトを制御する制御部と、該制御部
から出力された内部チップ選択信号が夫々入力され外部
の内部チップ選択信号により選択されて、前記制御部か
ら出力された内部リード信号及び内部ライト信号により
データを入出力する複数個のメモリチップと、により本
発明のＩＣメモリカードが構成される。
用いられるフィンの個数を増加させ、該増加されたフィ
ンをデータ信号、アドレス信号、及び制御信号に利用し
て、記憶容量及びデータ速度処理速度の向上されたＩＣ
メモリカードを提供しようとするものである。 【解決手段】外部装置とインターフェスするためのコネ
クタと、該コネクタを通って入力する制御信号によりデ
ータのリード及びライトを制御する制御部と、該制御部
から出力された内部チップ選択信号が夫々入力され外部
の内部チップ選択信号により選択されて、前記制御部か
ら出力された内部リード信号及び内部ライト信号により
データを入出力する複数個のメモリチップと、により本
発明のＩＣメモリカードが構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣメモリカード
に係り、特に、インターフェース用コネクタとして用い
られるフィンの個数を増加させ、該増加されたフィンを
データ信号、アドレス信号、及び制御信号に夫々利用し
て、記憶容量及びデータ処理速度が向上されたＩＣメモ
リカードに関するものである。
に係り、特に、インターフェース用コネクタとして用い
られるフィンの個数を増加させ、該増加されたフィンを
データ信号、アドレス信号、及び制御信号に夫々利用し
て、記憶容量及びデータ処理速度が向上されたＩＣメモ
リカードに関するものである。
【０００２】
【従来の技術】従来ＩＣメモリカードにおいては、図４
に示すように、外部装置とインターフェースするための
コネクタ１０と、該コネクタ１０を通って入力するアド
レス信号Ａ０−Ａ２５、リード信号／ＯＥ、ライト信号
／ＷＥ、及び第１、第２チップ選択信号／ＣＥ０、／Ｃ
Ｅ１によりデータ信号Ｄ０−Ｄ１５の入出力を制御する
制御部２０と、該制御部２０から出力された内部リード
信号ＯＥ＊、内部ライト信号ＷＥ＊、及び第１内部チッ
プ選択信号ＣＥ＊によりデータ信号Ｄ０−Ｄ７を入出力
する第１メモリチップ３０と、前記内部リード信号ＯＥ
＊、ライト信号ＷＥ＊、及び第２内部チップ選択信号Ｃ
Ｅ１＊によりデータ信号Ｄ０−Ｄ７を入出力する第２メ
モリチップ３１と、前記内部リード信号ＯＥ＊、内部ラ
イト信号ＷＥ＊、及び第１内部チップ選択信号ＣＥ０＊
によりデータ信号Ｄ８−Ｄ１５を入出力する第３メモリ
チップ３２と、前記内部リード信号ＯＥ＊、内部ライト
信号ＷＥ＊、及び第２内部チップ選択信号ＣＥ１＊によ
りデータ信号Ｄ８−Ｄ１５を入出力する第４メモリチッ
プ３３と、から構成されていた。
に示すように、外部装置とインターフェースするための
コネクタ１０と、該コネクタ１０を通って入力するアド
レス信号Ａ０−Ａ２５、リード信号／ＯＥ、ライト信号
／ＷＥ、及び第１、第２チップ選択信号／ＣＥ０、／Ｃ
Ｅ１によりデータ信号Ｄ０−Ｄ１５の入出力を制御する
制御部２０と、該制御部２０から出力された内部リード
信号ＯＥ＊、内部ライト信号ＷＥ＊、及び第１内部チッ
プ選択信号ＣＥ＊によりデータ信号Ｄ０−Ｄ７を入出力
する第１メモリチップ３０と、前記内部リード信号ＯＥ
＊、ライト信号ＷＥ＊、及び第２内部チップ選択信号Ｃ
Ｅ１＊によりデータ信号Ｄ０−Ｄ７を入出力する第２メ
モリチップ３１と、前記内部リード信号ＯＥ＊、内部ラ
イト信号ＷＥ＊、及び第１内部チップ選択信号ＣＥ０＊
によりデータ信号Ｄ８−Ｄ１５を入出力する第３メモリ
チップ３２と、前記内部リード信号ＯＥ＊、内部ライト
信号ＷＥ＊、及び第２内部チップ選択信号ＣＥ１＊によ
りデータ信号Ｄ８−Ｄ１５を入出力する第４メモリチッ
プ３３と、から構成されていた。
【０００３】且つ、前記コネクタ１０においては、図５
に示すように、前記ＩＣメモリカードの下部面に形成さ
れた第１フィンＰ１ー第６８フィンＰ６８を備え、該第
１フィンＰ１ー第３４フィンＰ３４は、図５（Ａ）に示
すように、所定間隔を置いて配置され、第３５フィンＰ
３５ー第６８フィンＰ６８（図示せず）は、図５（Ｂ）
に示すように、それら第１フィンＰ１ー第３４フィンＰ
３４に相互対応し並んで配置される。叉、それらフィン
Ｐ１ーＰ６８のピッチ間隔は、図５（Ｃ）に示すよう
に、１．２７±０．１ｍｍとし、それらフィンＰ１−Ｐ
６８は、アドレス信号Ａ０−Ａ２５、データ信号Ｄ０−
Ｄ１５、リード信号／ＯＥ、ライト信号／ＷＥ、及びそ
の以外の電源電圧信号のような制御信号に対応する。
に示すように、前記ＩＣメモリカードの下部面に形成さ
れた第１フィンＰ１ー第６８フィンＰ６８を備え、該第
１フィンＰ１ー第３４フィンＰ３４は、図５（Ａ）に示
すように、所定間隔を置いて配置され、第３５フィンＰ
３５ー第６８フィンＰ６８（図示せず）は、図５（Ｂ）
に示すように、それら第１フィンＰ１ー第３４フィンＰ
３４に相互対応し並んで配置される。叉、それらフィン
Ｐ１ーＰ６８のピッチ間隔は、図５（Ｃ）に示すよう
に、１．２７±０．１ｍｍとし、それらフィンＰ１−Ｐ
６８は、アドレス信号Ａ０−Ａ２５、データ信号Ｄ０−
Ｄ１５、リード信号／ＯＥ、ライト信号／ＷＥ、及びそ
の以外の電源電圧信号のような制御信号に対応する。
【０００４】このように構成された従来ＩＣメモリカー
ドの作用に対し図面を用い説明する。
ドの作用に対し図面を用い説明する。
【０００５】前記コネクタ１０は、ＩＣメモリカードを
アクセスするマイクロコンピューターのような外部装置
に連結され、このようなアクセスは前記ＩＣメモリカー
ドに貯蔵されたデータをリード（read）するか、叉は新
しいデータをＩＣメモリカードにライト(write) すると
き発生される。
アクセスするマイクロコンピューターのような外部装置
に連結され、このようなアクセスは前記ＩＣメモリカー
ドに貯蔵されたデータをリード（read）するか、叉は新
しいデータをＩＣメモリカードにライト(write) すると
き発生される。
【０００６】即ち、前記外部装置が前記ＩＣメモリカー
ドをアクセスするとき、リード信号／ＯＥ、ライト信号
／ＷＥ、及び第１、第２チップイネーブル信号／ＣＥ
０、／ＣＥ１のような制御信号と、アドレス信号Ａ０−
Ａ２５とがコネクタ１０を通って制御部２０に入力す
る。
ドをアクセスするとき、リード信号／ＯＥ、ライト信号
／ＷＥ、及び第１、第２チップイネーブル信号／ＣＥ
０、／ＣＥ１のような制御信号と、アドレス信号Ａ０−
Ａ２５とがコネクタ１０を通って制御部２０に入力す
る。
【０００７】ここで、前記アドレス信号Ａ０は制御信号
として用いられ、新しいデータがＩＣメモリカードにラ
イトされるときは、データ信号Ｄ０−Ｄ１５もそれら制
御信号と一緒に制御部２０に入力する。
として用いられ、新しいデータがＩＣメモリカードにラ
イトされるときは、データ信号Ｄ０−Ｄ１５もそれら制
御信号と一緒に制御部２０に入力する。
【０００８】次いで、前記制御部２０は、第１ー第４メ
モリチップ３０ー３３に貯蔵されたデータをリードする
ための内部リード信号ＯＥ＊と、それらメモリチップ３
０ー３３にデータをライトするための内部ライト信号Ｗ
Ｅ＊と、第１、第３メモリチップ３０、３２を選択する
ための第１内部チップ選択信号ＣＥＯ＊と、第２、第４
メモリチップ３１、３３を選択するための第２内部チッ
プ選択信号ＣＥ１＊と、を発生し、それらアドレス信号
Ａ０−Ａ２５、内部リード信号ＯＥ＊、及び内部ライト
信号ＷＥ＊が第１ー第４メモリチップ３０ー３３に共通
入力され、前記第１内部チップ選択信号ＣＥ０＊はそれ
ら第１、第３メモリチップ３０、３２に夫々入力され、
第２内部チップ選択信号ＣＥ１は第２、第３メモリチッ
プ３１、３３に夫々入力される。
モリチップ３０ー３３に貯蔵されたデータをリードする
ための内部リード信号ＯＥ＊と、それらメモリチップ３
０ー３３にデータをライトするための内部ライト信号Ｗ
Ｅ＊と、第１、第３メモリチップ３０、３２を選択する
ための第１内部チップ選択信号ＣＥＯ＊と、第２、第４
メモリチップ３１、３３を選択するための第２内部チッ
プ選択信号ＣＥ１＊と、を発生し、それらアドレス信号
Ａ０−Ａ２５、内部リード信号ＯＥ＊、及び内部ライト
信号ＷＥ＊が第１ー第４メモリチップ３０ー３３に共通
入力され、前記第１内部チップ選択信号ＣＥ０＊はそれ
ら第１、第３メモリチップ３０、３２に夫々入力され、
第２内部チップ選択信号ＣＥ１は第２、第３メモリチッ
プ３１、３３に夫々入力される。
【０００９】そして、各メモリチップ３０ー３３に入力
した制御信号のレベルに従いデータバスＤＢに入出力さ
れるデータ信号は異なる。即ち、図６に示すように、デ
ータをリードする場合、内部リード信号ＯＥ＊はローレ
ベルとなり内部ライト信号ＷＥ＊はハイレベルとなっ
て、例えば、第１、第２内部チップ選択信号ＣＥ０＊、
ＣＥ１＊のレベルが夫々ハイレベルであるとき、アドレ
ス信号Ａ０のレベルに拘わらず上位データ信号Ｄ８−Ｄ
１５及び下位データ信号Ｄ０−Ｄ７に対応するデータバ
スが夫々ハイインピーダンスの状態になる。従って、そ
れらメモリチップ３０ー３３からデータ信号Ｄ０−Ｄ１
５が出力せず、ＩＣメモリカードは待機状態（standby
state ）になる。
した制御信号のレベルに従いデータバスＤＢに入出力さ
れるデータ信号は異なる。即ち、図６に示すように、デ
ータをリードする場合、内部リード信号ＯＥ＊はローレ
ベルとなり内部ライト信号ＷＥ＊はハイレベルとなっ
て、例えば、第１、第２内部チップ選択信号ＣＥ０＊、
ＣＥ１＊のレベルが夫々ハイレベルであるとき、アドレ
ス信号Ａ０のレベルに拘わらず上位データ信号Ｄ８−Ｄ
１５及び下位データ信号Ｄ０−Ｄ７に対応するデータバ
スが夫々ハイインピーダンスの状態になる。従って、そ
れらメモリチップ３０ー３３からデータ信号Ｄ０−Ｄ１
５が出力せず、ＩＣメモリカードは待機状態（standby
state ）になる。
【００１０】ここで、’Ｌ’はローレベルを、’Ｈ’は
ハイレベルを、’Ｘ’は関係なし（don't care）を夫々
示し、’HIGH-Z’は該当のデータバスがハイインピーダ
ンスの状態を、’Ｉ’はライトを、’Ｏ’はリードを夫
々示す。
ハイレベルを、’Ｘ’は関係なし（don't care）を夫々
示し、’HIGH-Z’は該当のデータバスがハイインピーダ
ンスの状態を、’Ｉ’はライトを、’Ｏ’はリードを夫
々示す。
【００１１】且つ、第１内部チップ選択信号ＣＥ０＊の
レベルがロー状態、第２内部チップ選択信号ＣＥ１＊の
レベルがハイ状態、アドレス信号Ａ０のレベルがロー状
態であるときは、上位データ信号Ｄ８−Ｄ１５に対応す
るデータバスはハイインピーダンスの状態になり、第１
メモリチップ３０から出力された下位データ信号Ｄ０−
Ｄ７はデータバスＤＢを通って制御部２０に出力する。
レベルがロー状態、第２内部チップ選択信号ＣＥ１＊の
レベルがハイ状態、アドレス信号Ａ０のレベルがロー状
態であるときは、上位データ信号Ｄ８−Ｄ１５に対応す
るデータバスはハイインピーダンスの状態になり、第１
メモリチップ３０から出力された下位データ信号Ｄ０−
Ｄ７はデータバスＤＢを通って制御部２０に出力する。
【００１２】ここで、前記アドレス信号Ａ０のレベルが
ハイ状態であると、下記データ信号Ｄ０−Ｄ７に対応す
るデータバスがハイインピーダンスの状態になって、第
３メモリチップ３２から出力された上位データ信号Ｄ０
−Ｄ１５はデータバスＤＢを通って制御部２０に出力す
る。その後、該制御部２０に出力された下位データ信号
Ｄ０−Ｄ７叉は上位データ信号Ｄ８−Ｄ１５はコネクタ
１０を通って外部装置に出力し、結果的に８ビットのデ
ータが前記外部装置によりリードされる。
ハイ状態であると、下記データ信号Ｄ０−Ｄ７に対応す
るデータバスがハイインピーダンスの状態になって、第
３メモリチップ３２から出力された上位データ信号Ｄ０
−Ｄ１５はデータバスＤＢを通って制御部２０に出力す
る。その後、該制御部２０に出力された下位データ信号
Ｄ０−Ｄ７叉は上位データ信号Ｄ８−Ｄ１５はコネクタ
１０を通って外部装置に出力し、結果的に８ビットのデ
ータが前記外部装置によりリードされる。
【００１３】叉、第１内部チップ選択信号ＣＥ０＊のレ
ベルがハイ状態、第２内部チップ選択信号ＣＥ１＊のレ
ベルがロー状態、アドレス信号Ａ０のレベルがロー状態
であるときは、上位データ信号Ｄ８−Ｄ１５に対応する
データバスがハイインピーダンスの状態になり、第１メ
モリチップ３０から出力された下位データ信号Ｄ０−Ｄ
７はデータバスＤＢを通って制御部２０に出力する。こ
こで、アドレス信号Ａ０のレベルがハイ状態であると、
下位データ信号Ｄ０−Ｄ７に対応するデータバスがハイ
インピーダンスの状態になり、第４メモリチップ３２か
ら出力された上位データ信号Ｄ８−Ｄ１５はデータバス
ＤＢを通って制御部２０に出力する。従って、前述した
ように、８ビットのデータが前記外部装置によりリード
される。
ベルがハイ状態、第２内部チップ選択信号ＣＥ１＊のレ
ベルがロー状態、アドレス信号Ａ０のレベルがロー状態
であるときは、上位データ信号Ｄ８−Ｄ１５に対応する
データバスがハイインピーダンスの状態になり、第１メ
モリチップ３０から出力された下位データ信号Ｄ０−Ｄ
７はデータバスＤＢを通って制御部２０に出力する。こ
こで、アドレス信号Ａ０のレベルがハイ状態であると、
下位データ信号Ｄ０−Ｄ７に対応するデータバスがハイ
インピーダンスの状態になり、第４メモリチップ３２か
ら出力された上位データ信号Ｄ８−Ｄ１５はデータバス
ＤＢを通って制御部２０に出力する。従って、前述した
ように、８ビットのデータが前記外部装置によりリード
される。
【００１４】更に、第１内部チップ選択信号ＣＥＯ＊及
び第２内部選択信号ＣＥ１＊のレベルが夫々ロー状態で
あるときは、アドレス信号Ａ０のレベルに拘わらず第１
メモリチップ３０叉は第２メモリチップ３１からは下位
データ信号Ｄ０−Ａ７が、第３メモリチップ３２叉は第
４メモリチップ３３からは上位データ信号Ｄ８−Ｄ１５
がデータバスＤＢを通って制御部２０に夫々出力され
る。従って、１６ビットのデータが前記外部装置により
リードされる。
び第２内部選択信号ＣＥ１＊のレベルが夫々ロー状態で
あるときは、アドレス信号Ａ０のレベルに拘わらず第１
メモリチップ３０叉は第２メモリチップ３１からは下位
データ信号Ｄ０−Ａ７が、第３メモリチップ３２叉は第
４メモリチップ３３からは上位データ信号Ｄ８−Ｄ１５
がデータバスＤＢを通って制御部２０に夫々出力され
る。従って、１６ビットのデータが前記外部装置により
リードされる。
【００１５】一方、新しいデータがＩＣメモリカードに
ライトされる場合は、内部リード信号ＯＥ＊はハイレベ
ルとなり内部ライト信号ＷＥ＊はローレベルとなって、
図６に示すように、データがリードされるときと同様な
方法により制御信号のレベルに従い、新しいデータが第
１ー第４メモリチップ３０ー４０に夫々貯蔵される。
ライトされる場合は、内部リード信号ＯＥ＊はハイレベ
ルとなり内部ライト信号ＷＥ＊はローレベルとなって、
図６に示すように、データがリードされるときと同様な
方法により制御信号のレベルに従い、新しいデータが第
１ー第４メモリチップ３０ー４０に夫々貯蔵される。
【００１６】
【発明が解決しようとする課題】然るに、このような従
来ＩＣメモリカードにおいては、２６ビットのアドレス
信号が用いられて最大６４メガバイトの記憶容量を有
し、一つの内部チップ選択信号が複数個のメモリチップ
に共通連結されて最大１６ビットのデータを並列に入出
力するから、前記外部装置が３２ビット叉は６４ビット
を並列に処理するシステムの場合はデータ速度が劣ると
いう問題点があった。
来ＩＣメモリカードにおいては、２６ビットのアドレス
信号が用いられて最大６４メガバイトの記憶容量を有
し、一つの内部チップ選択信号が複数個のメモリチップ
に共通連結されて最大１６ビットのデータを並列に入出
力するから、前記外部装置が３２ビット叉は６４ビット
を並列に処理するシステムの場合はデータ速度が劣ると
いう問題点があった。
【００１７】本発明の目的は、インターフェース用コネ
クタとして用いられるフィンの個数を増加させ、該増加
されたフィンをデータ信号、アドレス信号、及び制御信
号に利用して、記憶容量及びデータ処理速度を向上させ
たＩＣメモリカードを提供しようとするものである。
クタとして用いられるフィンの個数を増加させ、該増加
されたフィンをデータ信号、アドレス信号、及び制御信
号に利用して、記憶容量及びデータ処理速度を向上させ
たＩＣメモリカードを提供しようとするものである。
【００１８】
【課題を解決するための手段】そして、このような本発
明に係るＩＣメモリカードにおいては、外部装置とイン
ターフェースするためのコネクタと、該コネクタを通っ
て入力する制御信号によりデータのリード及びライトを
制御する制御部と、該制御部から出力された内部チップ
選択信号が入力され該当のチップ選択信号によりイネー
ブルされて、前記制御部から出力されたリード信号叉は
ライト信号によりデータを入出力する複数個のメモリチ
ップと、から構成される。
明に係るＩＣメモリカードにおいては、外部装置とイン
ターフェースするためのコネクタと、該コネクタを通っ
て入力する制御信号によりデータのリード及びライトを
制御する制御部と、該制御部から出力された内部チップ
選択信号が入力され該当のチップ選択信号によりイネー
ブルされて、前記制御部から出力されたリード信号叉は
ライト信号によりデータを入出力する複数個のメモリチ
ップと、から構成される。
【００１９】
【発明の実施の形態】以下、本発明に係るＩＣメモリカ
ードの実施の形態に対し説明する。
ードの実施の形態に対し説明する。
【００２０】即ち、本発明のＩＣメモリカードにおいて
は、図１に示すように、外部装置とインターフェースす
るためのコネクタ５０と、該コネクタ５０に連結された
アドレスバスＡＢを通って入力するアドレス信号Ａ０−
Ａ２９、リード信号／ＯＥ、ライト信号／ＷＥ、及び第
１ー第８選択信号／ＣＥ０−／ＣＥ７によりデータ信号
Ｄ０−Ｄ６３の入出力を制御する制御部６０と、該制御
部６０から出力された内部リード信号ＯＥ＊、内部ライ
ト信号ＷＥ＊、及び第１内部チップ選択信号ＣＥ０＊に
よりデータ信号Ｄ０−Ｄ７を入出力する第１メモリチッ
プ７０と、前記内部リード信号ＯＥ＊、前記内部ライト
信号ＷＥ＊、及び第２内部チップ選択信号ＣＥ１＊によ
りデータ信号Ｄ８−Ｄ１５を入出力する第２メモリチッ
プ７１と、前記内部リード信号ＯＥ＊、前記内部ライト
信号ＷＥ＊、及び第３内部チップ選択信号ＣＥ２＊によ
りデータ信号Ｄ１６−Ｄ２３を入出力する第３メモリチ
ップ７２と、前記内部リード信号ＯＥ＊、前記内部ライ
ト信号ＷＥ＊、及び第４内部チップ選択信号ＣＥ３＊に
よりデータ信号Ｄ２４−Ｄ３１を入出力する第４メモリ
チップ７３と、前記内部リード信号ＯＥ＊、前記内部ラ
イト信号ＷＥ＊、及び第５内部チップ選択信号ＣＥ４＊
によりデータ信号Ｄ３２−Ｄ３９を入出力する第５メモ
リチップ７４と、前記内部リード信号ＯＥ＊、前記内部
ライト信号ＷＥ＊、及び第６内部チップ選択信号ＣＥ５
＊によりデータ信号Ｄ４０−Ｄ４７を入出力する第６メ
モリチップ７５と、前記内部リード信号ＯＥ＊、前記内
部ライト信号ＷＥ＊、及び第７内部チップ選択信号ＣＥ
６＊によりデータ信号Ｄ４８−Ｄ５５を入出力する第７
メモリチップ７６と、前記内部リード信号ＯＥ＊、前記
内部ライト信号ＷＥ＊、及び第８内部チップ選択信号Ｃ
Ｅ７＊によりデータ信号Ｄ５６−Ｄ６３を入出力する第
８メモリチップ７７と、から構成される。
は、図１に示すように、外部装置とインターフェースす
るためのコネクタ５０と、該コネクタ５０に連結された
アドレスバスＡＢを通って入力するアドレス信号Ａ０−
Ａ２９、リード信号／ＯＥ、ライト信号／ＷＥ、及び第
１ー第８選択信号／ＣＥ０−／ＣＥ７によりデータ信号
Ｄ０−Ｄ６３の入出力を制御する制御部６０と、該制御
部６０から出力された内部リード信号ＯＥ＊、内部ライ
ト信号ＷＥ＊、及び第１内部チップ選択信号ＣＥ０＊に
よりデータ信号Ｄ０−Ｄ７を入出力する第１メモリチッ
プ７０と、前記内部リード信号ＯＥ＊、前記内部ライト
信号ＷＥ＊、及び第２内部チップ選択信号ＣＥ１＊によ
りデータ信号Ｄ８−Ｄ１５を入出力する第２メモリチッ
プ７１と、前記内部リード信号ＯＥ＊、前記内部ライト
信号ＷＥ＊、及び第３内部チップ選択信号ＣＥ２＊によ
りデータ信号Ｄ１６−Ｄ２３を入出力する第３メモリチ
ップ７２と、前記内部リード信号ＯＥ＊、前記内部ライ
ト信号ＷＥ＊、及び第４内部チップ選択信号ＣＥ３＊に
よりデータ信号Ｄ２４−Ｄ３１を入出力する第４メモリ
チップ７３と、前記内部リード信号ＯＥ＊、前記内部ラ
イト信号ＷＥ＊、及び第５内部チップ選択信号ＣＥ４＊
によりデータ信号Ｄ３２−Ｄ３９を入出力する第５メモ
リチップ７４と、前記内部リード信号ＯＥ＊、前記内部
ライト信号ＷＥ＊、及び第６内部チップ選択信号ＣＥ５
＊によりデータ信号Ｄ４０−Ｄ４７を入出力する第６メ
モリチップ７５と、前記内部リード信号ＯＥ＊、前記内
部ライト信号ＷＥ＊、及び第７内部チップ選択信号ＣＥ
６＊によりデータ信号Ｄ４８−Ｄ５５を入出力する第７
メモリチップ７６と、前記内部リード信号ＯＥ＊、前記
内部ライト信号ＷＥ＊、及び第８内部チップ選択信号Ｃ
Ｅ７＊によりデータ信号Ｄ５６−Ｄ６３を入出力する第
８メモリチップ７７と、から構成される。
【００２１】且つ、前記コネクタ５０においては、図２
に示すように、前記ＩＣメモリカードの下部面に形成さ
れた第１フィンＰ１ー第１３６フィンＰ１３６を備え、
それら第１フィンＰ１ー第６８フィンＰ６８は、図２
（Ａ）に示すように、所定間隔を置いて配置され、第６
９フィンＰ６９−第１３６フィンＰ１３６（図示せず）
はそれら第１フィンＰ１−第６８フィンＰ６８に相互対
応し並んで形成される。即ち、図２（Ｂ）に示すよう
に、前記第１フィンＰ１と第６９フィンＰ６９、第２フ
ィンＰ２と第７０フィンＰ７０、ーーー等のように配置
され、このように配置されたフィンの間隔は上部よりも
下部が狭い間隔を有するように、第１、第２フィンＰ
１，Ｐ２は撓んで形成される。
に示すように、前記ＩＣメモリカードの下部面に形成さ
れた第１フィンＰ１ー第１３６フィンＰ１３６を備え、
それら第１フィンＰ１ー第６８フィンＰ６８は、図２
（Ａ）に示すように、所定間隔を置いて配置され、第６
９フィンＰ６９−第１３６フィンＰ１３６（図示せず）
はそれら第１フィンＰ１−第６８フィンＰ６８に相互対
応し並んで形成される。即ち、図２（Ｂ）に示すよう
に、前記第１フィンＰ１と第６９フィンＰ６９、第２フ
ィンＰ２と第７０フィンＰ７０、ーーー等のように配置
され、このように配置されたフィンの間隔は上部よりも
下部が狭い間隔を有するように、第１、第２フィンＰ
１，Ｐ２は撓んで形成される。
【００２２】叉、それらフィンＰ１−Ｐ１３６は、図２
（Ｃ）に示すように、第１行のフィンＰ１、Ｐ３、Ｐ５
ーー−Ｐ６５、Ｐ６７、第２行のフィンＰ２，Ｐ４，Ｐ
６−−−Ｐ６６，Ｐ６８、第３行のフィンＰ６９、Ｐ７
１、Ｐ７３ーーーＰ１３３、Ｐ１３５、及び第４行のフ
ィンＰ７０、Ｐ７２、Ｐ７４、ーーーＰ１３４、Ｐ１３
６から分けて配置され、それら四つの行中相互隣接した
行のフィンは交互に配置され、それら行のピッチ間隔は
０．６３５±０．０５ｍｍとする。従って、それらフィ
ンＰ１−Ｐ１３６のピッチ間隔は従来ピッチ間隔１．２
７±０．０５ｍｍよりも小さくて、前記コネクタ５０は
従来コネクタと同様な大きさを有するが、一層多くのフ
ィンを包含して形成することができる。
（Ｃ）に示すように、第１行のフィンＰ１、Ｐ３、Ｐ５
ーー−Ｐ６５、Ｐ６７、第２行のフィンＰ２，Ｐ４，Ｐ
６−−−Ｐ６６，Ｐ６８、第３行のフィンＰ６９、Ｐ７
１、Ｐ７３ーーーＰ１３３、Ｐ１３５、及び第４行のフ
ィンＰ７０、Ｐ７２、Ｐ７４、ーーーＰ１３４、Ｐ１３
６から分けて配置され、それら四つの行中相互隣接した
行のフィンは交互に配置され、それら行のピッチ間隔は
０．６３５±０．０５ｍｍとする。従って、それらフィ
ンＰ１−Ｐ１３６のピッチ間隔は従来ピッチ間隔１．２
７±０．０５ｍｍよりも小さくて、前記コネクタ５０は
従来コネクタと同様な大きさを有するが、一層多くのフ
ィンを包含して形成することができる。
【００２３】更に、それらフィンＰ１−Ｐ１３６は、ア
ドレス信号Ａ０−Ａ２９、データ信号Ｄ０−Ｄ６３、リ
ード信号／ＯＥ、ライト信号／ＷＥ、及びチップ選択信
号／ＣＥ０−／ＣＥ７に夫々対応する。
ドレス信号Ａ０−Ａ２９、データ信号Ｄ０−Ｄ６３、リ
ード信号／ＯＥ、ライト信号／ＷＥ、及びチップ選択信
号／ＣＥ０−／ＣＥ７に夫々対応する。
【００２４】このように構成された本発明に係るＩＣメ
モリカードの作用に対し説明する。
モリカードの作用に対し説明する。
【００２５】外部装置がＩＣメモリカードをアクセスす
るときは、リード信号／ＯＥ、ライト信号／ＷＥ、及び
チップ選択信号／ＣＥ０−／ＣＥ７のような制御信号
と、アドレス信号Ａ０−Ａ２９とがコネクタ５０を通っ
て制御部６０に入力し、新しいデータがＩＣメモリカー
ドにライトされるときは、データ信号Ｄ０−Ｄ６３もそ
れら制御信号と一緒に制御部６０に入力する。
るときは、リード信号／ＯＥ、ライト信号／ＷＥ、及び
チップ選択信号／ＣＥ０−／ＣＥ７のような制御信号
と、アドレス信号Ａ０−Ａ２９とがコネクタ５０を通っ
て制御部６０に入力し、新しいデータがＩＣメモリカー
ドにライトされるときは、データ信号Ｄ０−Ｄ６３もそ
れら制御信号と一緒に制御部６０に入力する。
【００２６】次いで、該制御部６０は、前記リード信号
／ＯＥ、ライト信号／ＷＥ、及びチップ選択信号／ＣＥ
０−／ＣＥ７を内部回路の動作に合うように変換させ、
メモリチップ７０ー７７に貯蔵されたデータを出力する
ための内部リード信号ＯＥ＊、前記メモリチップ７０−
７７にデータを貯蔵するための内部ライト信号ＷＥ＊、
及びそれらメモリチップ７０ー７７中チップを選択する
ための内部チップ選択信号ＣＥ０＊−ＣＥ７＊を該当の
メモリチップに夫々出力する。
／ＯＥ、ライト信号／ＷＥ、及びチップ選択信号／ＣＥ
０−／ＣＥ７を内部回路の動作に合うように変換させ、
メモリチップ７０ー７７に貯蔵されたデータを出力する
ための内部リード信号ＯＥ＊、前記メモリチップ７０−
７７にデータを貯蔵するための内部ライト信号ＷＥ＊、
及びそれらメモリチップ７０ー７７中チップを選択する
ための内部チップ選択信号ＣＥ０＊−ＣＥ７＊を該当の
メモリチップに夫々出力する。
【００２７】且つ、それらデータ信号Ｄ０−Ｄ６３は、
前記制御部６０でそれら制御信号によりバッファーリン
グされ、データバスＤＢを通って各メモリチップ７０ー
７７に入力されか、叉は前記コネクタ５０を通って前記
外部装置に出力される。
前記制御部６０でそれら制御信号によりバッファーリン
グされ、データバスＤＢを通って各メモリチップ７０ー
７７に入力されか、叉は前記コネクタ５０を通って前記
外部装置に出力される。
【００２８】叉、アドレス信号Ａ０−Ａ２９、内部アド
レス信号ＯＥ＊、及び内部ライト信号ＷＥ＊は第１メモ
リチップ７０−第８メモリチップ７７に共通入力され、
第１内部チップ選択信号ＣＥ０＊は第１メモリチップ７
０に、第２内部チップ選択信号ＣＥ１＊は第２メモリチ
ップ７１に、第３内部チップ選択信号ＣＥ２＊は第３メ
モリチップ７２に、第４内部チップ選択信号ＣＥ３＊は
第４メモリチップ７３に、第５内部チップ選択信号ＣＥ
４＊は第５メモリチップ７４に、第６内部チップ選択信
号ＣＥ５＊は第６メモリチップ７５に、第７内部チップ
選択信号ＣＥ６＊は第７メモリチップ７６に、第８内部
チップ選択信号ＣＥ７＊は第８メモリチップ７７に夫々
入力される。
レス信号ＯＥ＊、及び内部ライト信号ＷＥ＊は第１メモ
リチップ７０−第８メモリチップ７７に共通入力され、
第１内部チップ選択信号ＣＥ０＊は第１メモリチップ７
０に、第２内部チップ選択信号ＣＥ１＊は第２メモリチ
ップ７１に、第３内部チップ選択信号ＣＥ２＊は第３メ
モリチップ７２に、第４内部チップ選択信号ＣＥ３＊は
第４メモリチップ７３に、第５内部チップ選択信号ＣＥ
４＊は第５メモリチップ７４に、第６内部チップ選択信
号ＣＥ５＊は第６メモリチップ７５に、第７内部チップ
選択信号ＣＥ６＊は第７メモリチップ７６に、第８内部
チップ選択信号ＣＥ７＊は第８メモリチップ７７に夫々
入力される。
【００２９】すると、それらメモリチップ７０ー７７中
ローレベルの内部チップ選択信号が入力したメモリチッ
プから、該当の８ビットのデータ信号（Ｄ０−Ｄ７）
（Ｄ８−Ｄ１５）（Ｄ１６−Ｄ２３）（Ｄ２４−Ｄ３
１）（Ｄ３２−Ｄ３９）（Ｄ４０−Ｄ４７）（Ｄ４８−
Ｄ５６）（Ｄ５６−Ｄ６３）がデータバスＤＢを通って
夫々入出力される。
ローレベルの内部チップ選択信号が入力したメモリチッ
プから、該当の８ビットのデータ信号（Ｄ０−Ｄ７）
（Ｄ８−Ｄ１５）（Ｄ１６−Ｄ２３）（Ｄ２４−Ｄ３
１）（Ｄ３２−Ｄ３９）（Ｄ４０−Ｄ４７）（Ｄ４８−
Ｄ５６）（Ｄ５６−Ｄ６３）がデータバスＤＢを通って
夫々入出力される。
【００３０】従って、前記ローレベルの内部チップ選択
信号が一つ、二つ、四つ、五つであると、８ビット、１
６ビット、３２ビット、６４ビットのデータが夫々入出
力され、ハイレベルの内部チップ選択信号が入力された
メモリチップに連結されたデータバスＤＢはハイインピ
ーダンスの状態になる。
信号が一つ、二つ、四つ、五つであると、８ビット、１
６ビット、３２ビット、６４ビットのデータが夫々入出
力され、ハイレベルの内部チップ選択信号が入力された
メモリチップに連結されたデータバスＤＢはハイインピ
ーダンスの状態になる。
【００３１】結果的に、本発明のＩＣメモリカードは、
最大６４ビットのデータが並列にリード叉はライトさ
れ、アドレス信号Ａ０が制御信号として用いられると、
該アドレス信号Ａ０と前記内部チップ選択信号ＣＥ０＊
−ＣＥ７＊とが組合せて使用されて、ＩＣメモリカード
の記憶容量が増加される。
最大６４ビットのデータが並列にリード叉はライトさ
れ、アドレス信号Ａ０が制御信号として用いられると、
該アドレス信号Ａ０と前記内部チップ選択信号ＣＥ０＊
−ＣＥ７＊とが組合せて使用されて、ＩＣメモリカード
の記憶容量が増加される。
【００３２】
【発明の効果】以上説明したように本発明に係るＩＣメ
モリカードにおいては、コネクタのフィンの個数が増加
するに従いアドレス信号のビット数及び並列処理される
べきデータ信号のビット数が増加し、各内部チップ選択
信号がメモリチップに１：１に連結されて記憶容量が増
加して、データ処理速度が向上されるという効果があ
る。
モリカードにおいては、コネクタのフィンの個数が増加
するに従いアドレス信号のビット数及び並列処理される
べきデータ信号のビット数が増加し、各内部チップ選択
信号がメモリチップに１：１に連結されて記憶容量が増
加して、データ処理速度が向上されるという効果があ
る。
【００３３】且つ、本発明は、コネクタの大きさが従来
と同様であるため、大きい記憶容量及び速いデータ処理
速度を必要とする携帯用機器に適用し得るという効果が
ある。
と同様であるため、大きい記憶容量及び速いデータ処理
速度を必要とする携帯用機器に適用し得るという効果が
ある。
【図１】本発明に係るＩＣメモリカードのブロック図で
ある。
ある。
【図２】本発明のＩＣメモリカードのコネクタに係り、
（Ａ）ＩＣメモリカードのは正面図、（Ｂ）はＩＣメモ
リカードの右側面図、（Ｃ）はＩＣメモリカードの下部
面図である。
（Ａ）ＩＣメモリカードのは正面図、（Ｂ）はＩＣメモ
リカードの右側面図、（Ｃ）はＩＣメモリカードの下部
面図である。
【図３】本発明のメモリチップに入力される制御信号の
レベルに従い入出力するデータ信号のビット数を示した
表である。
レベルに従い入出力するデータ信号のビット数を示した
表である。
【図４】従来ＩＣメモリカードのブロック図である。
【図５】従来ＩＣメモリカードのコネクタに係り、
（Ａ）はＩＣメモリカードの正面図、（Ｂ）はＩＣメモ
リカードの右側面図、（Ｃ）はＩＣメモリカードの下部
面図である。
（Ａ）はＩＣメモリカードの正面図、（Ｂ）はＩＣメモ
リカードの右側面図、（Ｃ）はＩＣメモリカードの下部
面図である。
【図６】従来各メモリチップに入力される制御信号のレ
ベルに従い入出力するデータ信号をビット数を示した表
である。
ベルに従い入出力するデータ信号をビット数を示した表
である。
１０、５０：コネクタ ２０、６０：制御部 ３０ー３３、７０ー７７：メモリチップ Ａ０−Ａ２９：アドレス信号 Ｄ０−Ｄ６３：データ信号 Ｐ１−Ｐ１３６：フィン
Claims (4)
- 【請求項１】ＩＣメモリカードであって、 外部装置とインターフェスするためのコネクタと、 該コネクタを通って入力する制御信号によりデータのリ
ード及びライトを制御する制御部と、 該制御部から出力された複数個の内部チップ選択信号中
該当の内部チップ選択信号が入力するに従い、前記制御
部から出力された内部リード信号叉は内部ライト信号に
よりデータを入出力する複数個のメモリチップと、を備
えたＩＣメモリカード。 - 【請求項２】前記コネクタは、３０個のアドレス信号用
フィン、６４個のデータ信号用フィン、及び８個の内部
チップ選択信号用フィンの含まれた１３６個のインター
フェス用フィンから構成される請求項１記載のＩＣメモ
リカード。 - 【請求項３】前記インターフェス用フィンは、第１行ー
第４行に分けて配置され、それら四つの行中相互隣接し
た行のインターフェス用フィンは交互に配置して、所定
ピッチを有するように構成される請求項２記載のＩＣメ
モリカード。 - 【請求項４】前記内部チップ選択信号は、前記メモリチ
ップと相互対応し、該相互対応された内部チップ選択信
号に該当するメモリチップが夫々選択される請求項１記
載のＩＣメモリカード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950012254A KR0179824B1 (ko) | 1995-05-17 | 1995-05-17 | 아이씨 메모리 카드 |
| KR95P12254 | 1995-05-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08315100A true JPH08315100A (ja) | 1996-11-29 |
Family
ID=19414685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8007345A Pending JPH08315100A (ja) | 1995-05-17 | 1996-01-19 | Ｉｃメモリカード |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5712811A (ja) |
| JP (1) | JPH08315100A (ja) |
| KR (1) | KR0179824B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004095363A1 (ja) * | 2003-04-23 | 2004-11-04 | Matsushita Electric Industrial Co., Ltd. | 半導体記憶装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028781A (en) * | 1996-12-19 | 2000-02-22 | Texas Instruments Incorporated | Selectable integrated circuit assembly and method of operation |
| US6463509B1 (en) | 1999-01-26 | 2002-10-08 | Motive Power, Inc. | Preloading data in a cache memory according to user-specified preload criteria |
| US6370614B1 (en) | 1999-01-26 | 2002-04-09 | Motive Power, Inc. | I/O cache with user configurable preload |
| DE69904446T2 (de) * | 1999-06-04 | 2003-12-04 | Xavier Guy Bernard D'udekem D'acoz | Speicherkarte |
| US6609169B1 (en) | 1999-06-14 | 2003-08-19 | Jay Powell | Solid-state audio-video playback system |
| US6751113B2 (en) * | 2002-03-07 | 2004-06-15 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
| JP3963744B2 (ja) * | 2002-03-15 | 2007-08-22 | 富士通株式会社 | チップセレクト信号による制御を変更可能なメモリ装置 |
| US20050018495A1 (en) * | 2004-01-29 | 2005-01-27 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
| US7542322B2 (en) * | 2004-09-30 | 2009-06-02 | Intel Corporation | Buffered continuous multi-drop clock ring |
| TWI262594B (en) * | 2004-12-09 | 2006-09-21 | C One Technology Corp | Multi-mode flash memory integrated circuit |
| US20060285419A1 (en) * | 2005-06-16 | 2006-12-21 | Chi-Cheng Hung | Flexible capacity memory IC |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237674A (en) * | 1987-04-11 | 1993-08-17 | Apple Computer, Inc. | Self identifying scheme for memory module including circuitry for identfying accessing speed |
| JPH023841A (ja) * | 1988-06-20 | 1990-01-09 | Mitsubishi Electric Corp | Ｉｃメモリカード |
| JP2898016B2 (ja) * | 1989-06-23 | 1999-05-31 | 新日本製鐵株式会社 | メモリ装置 |
| JPH03248249A (ja) * | 1990-02-27 | 1991-11-06 | Mitsubishi Electric Corp | Ｉｃメモリカード |
| US5422855A (en) * | 1992-03-31 | 1995-06-06 | Intel Corporation | Flash memory card with all zones chip enable circuitry |
| JPH0765139A (ja) * | 1993-08-23 | 1995-03-10 | Mitsubishi Electric Corp | Ｉｃメモリカード |
| US5375084A (en) * | 1993-11-08 | 1994-12-20 | International Business Machines Corporation | Selectable interface between memory controller and memory simms |
| US5438536A (en) * | 1994-04-05 | 1995-08-01 | U.S. Robotics, Inc. | Flash memory module |
-
1995
- 1995-05-17 KR KR1019950012254A patent/KR0179824B1/ko not_active IP Right Cessation
-
1996
- 1996-01-05 US US08/583,391 patent/US5712811A/en not_active Expired - Fee Related
- 1996-01-19 JP JP8007345A patent/JPH08315100A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004095363A1 (ja) * | 2003-04-23 | 2004-11-04 | Matsushita Electric Industrial Co., Ltd. | 半導体記憶装置 |
| US7525807B2 (en) | 2003-04-23 | 2009-04-28 | Panasonic Corporation | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5712811A (en) | 1998-01-27 |
| KR960042453A (ko) | 1996-12-21 |
| KR0179824B1 (ko) | 1999-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981215 |