JPH0831251B2 - Digital data transmission device - Google Patents
Digital data transmission deviceInfo
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- JPH0831251B2 JPH0831251B2 JP19383286A JP19383286A JPH0831251B2 JP H0831251 B2 JPH0831251 B2 JP H0831251B2 JP 19383286 A JP19383286 A JP 19383286A JP 19383286 A JP19383286 A JP 19383286A JP H0831251 B2 JPH0831251 B2 JP H0831251B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばディジタルVTRに適用されるディ
ジタルデータ伝送装置、特に、同期信号及びアドレス信
号の付加に関する。Description: TECHNICAL FIELD The present invention relates to a digital data transmission device applied to, for example, a digital VTR, and more particularly to adding a synchronization signal and an address signal.
所定長のデータ毎に同期信号及びアドレス信号が付加
されるディジタルデータ伝送装置において、この発明で
は、ｎビットのアドレス信号ADが例えば反転されてｎビ
ットの冗長コードAD′が形成され、このアドレス信号AD
及び冗長コードAD′のビットの順序が並び替えられ、こ
の並び替えられた信号（AD＋AD′）が所定長のデータ毎
に付加され、同期信号及びアドレス信号の伝送とアドレ
ス信号のエラーに対する保護とがなされる。In a digital data transmission device to which a synchronizing signal and an address signal are added for each data of a predetermined length, in the present invention, an n-bit address signal AD is inverted, for example, to form an n-bit redundant code AD '. AD
And the order of the bits of the redundant code AD ′ is rearranged, and the rearranged signal (AD + AD ′) is added for each data of a predetermined length, thereby transmitting the synchronization signal and the address signal and protecting the address signal from errors. Done.
従来のディジタルVTRでは、所定長のビデオデータ毎
に、同期信号及びアドレス信号が付加されている。同期
信号は、データの区切りを示すために挿入され、アドレ
ス信号は、１フィールド内のアドレスを示すために挿入
されている。第４図は、従来のデータ構成を示す。第４
図Ａに示す例では、データと区別できる固定のビットパ
ターン（ｎビット）の同期信号SYNCとｎビットのアドレ
ス信号ADとが所定長（１ブロックと称する）のデータの
先頭に付加されている。第４図Ｂに示す例では、ｎビッ
トの固定のビットパターンの同期信号SYNCとｎビットの
アドレス信号ADとこのアドレス信号ADのエラーを検出す
るエラー検出符号のｍビットのチェックコード（パリテ
ィと称する）Ｐとが付加されている。In the conventional digital VTR, a sync signal and an address signal are added to each video data of a predetermined length. The sync signal is inserted to indicate a data delimiter, and the address signal is inserted to indicate an address within one field. FIG. 4 shows a conventional data structure. Fourth
In the example shown in FIG. A, a synchronization signal SYNC having a fixed bit pattern (n bits) that can be distinguished from data and an address signal AD having n bits are added to the beginning of data having a predetermined length (referred to as one block). In the example shown in FIG. 4B, a synchronization signal SYNC having a fixed bit pattern of n bits, an address signal AD of n bits, and an m-bit check code (referred to as parity) of an error detection code for detecting an error in the address signal AD. ) P and are added.
第４図Ａに示すデータ構成と第４図Ｂに示すデータ構
成とを比較すると、冗長度が第４図Ａに示すデータ構成
の方が低く、アドレス信号のエラーの検出が第４図Ｂに
示すデータ構成の方が容易である。第４図Ａに示すデー
タ構成では、アドレスの変化の規則性を調べる等、再生
されたアドレス信号AD自体を用いてエラー検出がなされ
るので、ハードウェアの規模が大きくなり、検出精度が
低い問題がある。Comparing the data structure shown in FIG. 4A with the data structure shown in FIG. 4B, the redundancy is lower in the data structure shown in FIG. 4A, and the error detection of the address signal is shown in FIG. 4B. The data structure shown is easier. In the data structure shown in FIG. 4A, since the error detection is performed by using the reproduced address signal AD itself such as checking the regularity of the address change, the scale of the hardware becomes large and the detection accuracy is low. There is.
従って、この発明の目的は、冗長度が高くならず、ま
た、エラー検出の精度を高くすることができるディジタ
ルデータ伝送装置を提供することにある。Therefore, an object of the present invention is to provide a digital data transmission device which does not increase the redundancy and can improve the accuracy of error detection.
この発明では、アドレス信号ADを発生するアドレス発
生回路１と、アドレス信号ADから冗長コードAD′を形成
するインバータ３と、アドレス信号AD及び冗長コードA
D′に夫々含まれるビットの順序を並び替え、この並び
替えられた信号（AD＋AD′）を１ブロックのデータ毎に
付加する加算回路６とが備えられている。In the present invention, the address generating circuit 1 for generating the address signal AD, the inverter 3 for forming the redundant code AD 'from the address signal AD, the address signal AD and the redundant code A are provided.
There is provided an adder circuit 6 for rearranging the order of the bits included in D'and adding the rearranged signal (AD + AD ') to each block of data.
信号（AD＋AD′）のビット数は、2nビットであり、固
定のビットパターンの同期信号とアドレス信号とを付加
するデータ構成と冗長度が同じである。受信側におい
て、送信側の並び替えと相補的な並び替えを行い、所定
の規則に合致している2nビットの信号の存在を検出する
ことにより、同期信号を抽出することができる。この同
期信号のタイミングでアドレス信号ADがラッチされる。
アドレス信号ADが同期信号として用いられており、ま
た、アドレス信号ADのエラーの有無が冗長コードAD′に
より検出される。The number of bits of the signal (AD + AD ') is 2n bits, and the redundancy is the same as the data structure for adding the synchronization signal and the address signal having a fixed bit pattern. On the receiving side, the synchronization signal can be extracted by performing a rearrangement complementary to the rearrangement on the transmission side and detecting the presence of a 2n-bit signal that matches a predetermined rule. The address signal AD is latched at the timing of this synchronizing signal.
The address signal AD is used as a synchronizing signal, and the presence or absence of an error in the address signal AD is detected by the redundant code AD '.
以下、この発明の一実施例について図面を参照して説
明する。第１図は送信側（記録側）の構成を示し、１が
アドレス発生回路である。アドレス発生回路１は、端子
２からのクロックパルスを用いて、ブロック毎に歩進す
るアドレス信号ADを発生する。アドレス信号ADは、ｎビ
ット例えば16ビットのコード信号であり、アドレス発生
回路１から並列コードとして発生する。ディジタルカラ
ービデオ信号を記録／再生するディジタルVTRの場合で
は、アドレス信号ADが１フィールド毎に初期値にリセッ
トされる。このアドレス信号ADがインバータ３及び並び
替え回路４に夫々供給される。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows the structure of the transmitting side (recording side), and 1 is an address generating circuit. The address generation circuit 1 uses the clock pulse from the terminal 2 to generate an address signal AD that advances in increments of blocks. The address signal AD is an n-bit, for example, 16-bit code signal, and is generated as a parallel code from the address generation circuit 1. In the case of a digital VTR that records / reproduces a digital color video signal, the address signal AD is reset to the initial value every field. The address signal AD is supplied to the inverter 3 and the rearrangement circuit 4, respectively.
インバータ３において、アドレス信号ADの各ビットが
反転され、冗長コードAD′がインバータ３から並列コー
ドとして発生する。この冗長コードAD′が並び替え回路
４に供給される。並び替え回路４は、2nビットの並列入
力の各ビットの位置を所定の変換規制に従って変更し、
2nビットの並列出力を発生する。2nビット例えば32ビッ
トの振りまき方としては、第１に受信側において同期信
号の位相をデータと区別して確実に検出でき、第２に直
列データに変換された時に低域の周波数成分が小さい方
法が望ましい。In the inverter 3, each bit of the address signal AD is inverted, and the redundant code AD 'is generated from the inverter 3 as a parallel code. This redundant code AD ′ is supplied to the rearrangement circuit 4. The rearrangement circuit 4 changes the position of each bit of the 2n-bit parallel input according to a predetermined conversion regulation,
Generate 2n-bit parallel output. As a method of slicing 2n bits, for example, 32 bits, first, there is a method in which the phase of the synchronization signal can be surely detected by distinguishing it from the data on the receiving side, and secondly, a low frequency component is small when converted to serial data. desirable.
この並び替え回路４の出力信号が並列→直列変換回路
５に供給され、直列データに変換される。並列→直列変
換回路５からの信号（AD＋AD′）が加算回路６に供給さ
れ、データの各ブロックの先頭に付加される。The output signal of the rearrangement circuit 4 is supplied to the parallel-to-serial conversion circuit 5 and converted into serial data. The signal (AD + AD ') from the parallel-to-serial conversion circuit 5 is supplied to the addition circuit 6 and added to the head of each block of data.
第３図は、加算回路６から得られる記録データを示
す。１ブロックには、例えばカラービデオデータ，エラ
ー訂正符号のチェックコード等のデータとこのデータの
先頭に付加された2nビットの信号（AD＋AD′）とが含ま
れている。この記録データは、必要に応じてチャンネル
コーディングの処理をされ、図示せずも、記録アンプ，
回転トランスを介して回転ヘッドに供給され、また、回
転ヘッドにより磁気テープ上に記録される。FIG. 3 shows recording data obtained from the adder circuit 6. One block includes, for example, color video data, data such as a check code of an error correction code, and a 2n-bit signal (AD + AD ') added to the head of this data. This recording data is subjected to channel coding processing as necessary, and a recording amplifier, not shown,
It is supplied to the rotary head via a rotary transformer and recorded on the magnetic tape by the rotary head.
磁気テープから再生され、回転トランス及び再生アン
プを介された再生データが第２図に示される受信側（再
生側）の入力端子10に供給される。再生データがクロッ
ク抽出回路11に供給され、再生データと同期したクロッ
クが抽出される。クロック抽出回路11からのデータが直
列→並列変換回路12に供給され、2nビットの並列データ
に変換される。この直列→並列変換回路12は、クロック
抽出回路11により抽出されたクロックを用いて変換動作
を行う。The reproduction data reproduced from the magnetic tape and passed through the rotary transformer and the reproduction amplifier is supplied to the input terminal 10 on the receiving side (reproducing side) shown in FIG. The reproduced data is supplied to the clock extraction circuit 11, and the clock synchronized with the reproduced data is extracted. The data from the clock extraction circuit 11 is supplied to the serial-to-parallel conversion circuit 12 and converted into 2n-bit parallel data. The serial-to-parallel conversion circuit 12 performs a conversion operation using the clock extracted by the clock extraction circuit 11.
直列→並列変換回路12からの2nビットの並列データが
並び替え回路13に供給される。この並び替え回路13は、
送信側に設けられている並び替え回路４と相補的な並び
替えの処理を行う。従って、並び替え回路13からは、ｎ
ビットの一対のコード信号が夫々得られる。この一対の
コード信号がイクスクルーシブORゲート群14に供給さ
れ、一方のコード信号がラッチ15に供給される。The 2n-bit parallel data from the serial-to-parallel conversion circuit 12 is supplied to the rearrangement circuit 13. This rearrangement circuit 13
A rearrangement process complementary to the rearrangement circuit 4 provided on the transmission side is performed. Therefore, from the rearrangement circuit 13, n
A pair of code signals of bits are obtained respectively. The pair of code signals are supplied to the exclusive OR gate group 14, and one code signal is supplied to the latch 15.
イクスクルーシブORゲート群14には、ｎ個のイクスク
ルーシブORゲートが含まれている。このイクスクルーシ
ブORゲートには、一対のコード信号の対応するビットが
夫々供給される。イクスクルーシブORゲート群14のｎ個
のイクスクルーシブORゲートから発生したｎビットの出
力コードがANDゲート16に供給される。The exclusive OR gate group 14 includes n exclusive OR gates. Corresponding bits of a pair of code signals are supplied to the exclusive OR gates, respectively. An n-bit output code generated from the n exclusive OR gates of the exclusive OR gate group 14 is supplied to the AND gate 16.
前述のように、アドレス信号ADと冗長コードAD′と
は、相補的な関係にあるので、並び替え回路13からの一
対のコード信号が相補的な場合には、ｎ個のイクスクル
ーシブORゲートの全ての出力が“1"となる。従って、AN
Dゲート16の出力信号が“1"となる。このANDゲート16の
“1"の出力信号が同期信号SYNCとして用いられる。ま
た、ラッチ15は、ANDゲート16の出力信号が“1"の時に
並び替え回路13からのｎビットのコードをラッチする。
従って、ラッチ15からアドレス信号ADが得られる。AND
ゲート16からの同期信号SYNC及びラッチ15からのアドレ
ス信号ADが再生側のデータ処理に用いられる。As described above, since the address signal AD and the redundant code AD 'have a complementary relationship, when the pair of code signals from the rearrangement circuit 13 are complementary, n exclusive OR gates are used. All the output of will be "1". Therefore, AN
The output signal of the D gate 16 becomes "1". The "1" output signal of the AND gate 16 is used as the synchronization signal SYNC. The latch 15 latches the n-bit code from the rearrangement circuit 13 when the output signal of the AND gate 16 is "1".
Therefore, the address signal AD is obtained from the latch 15. AND
The synchronizing signal SYNC from the gate 16 and the address signal AD from the latch 15 are used for data processing on the reproducing side.
なお、アドレス信号ADから冗長コードAD′を形成する
方法としては、ビットの反転以外、より複雑なコーディ
ングが使用できる。As a method of forming the redundant code AD ′ from the address signal AD, more complicated coding can be used other than bit inversion.
この発明に依れば、固定のビットパターンの同期信号
とアドレス信号とを付加する第４図Ａに示す従来のデー
タ構成と比較して、同じ冗長度であってアドレス信号の
エラー検出を行うことができる。また、この発明に依れ
ば、アドレス信号に対してエラー検出用のチェックコー
ドを付加する第４図Ｂに示す従来のデータ構成と比較し
てチェックコードが不要であり、冗長度を低くすること
がてきる。更に、凝似同期信号が発生する確率は、固定
のビットパターンの同期信号を使用する場合と同じ（1/
2n）である。According to the present invention, as compared with the conventional data structure shown in FIG. 4A in which a synchronous signal having a fixed bit pattern and an address signal are added, the error detection of the address signal is performed with the same redundancy. You can Further, according to the present invention, a check code is not required as compared with the conventional data structure shown in FIG. 4B in which a check code for error detection is added to an address signal, and the redundancy is reduced. Comes. Furthermore, the probability that a pseudo sync signal will occur is the same as when using a sync signal with a fixed bit pattern (1 /
2 n ).
第１図はこの発明の一実施例の送信側のブロック図、第
２図はこの発明の一実施例の受信側のブロック図、第３
図はこの発明の一実施例のデータ構成を示す略線図、第
４図は従来のデータ構成の説明に用いる略線図である。 図面における主要な符号の説明 1:アドレス発生回路、3:インバータ、4:並び替え回路、
6:加算回路。FIG. 1 is a block diagram of a transmitting side according to an embodiment of the present invention, and FIG. 2 is a block diagram of a receiving side according to an embodiment of the present invention.
FIG. 4 is a schematic diagram showing a data structure of an embodiment of the present invention, and FIG. 4 is a schematic diagram used for explaining a conventional data structure. Description of main symbols in the drawing 1: Address generation circuit, 3: Inverter, 4: Rearrangement circuit,
6: Adder circuit.
Claims (1)
信号が付加されるディジタルデータ伝送装置において、 アドレス信号を発生する手段と、 上記アドレス信号を所定の規則に従って変換し、冗長コ
ードを形成する手段と、 上記アドレス信号及び上記冗長コードに夫々含まれるビ
ットの順序を並び替え、この並び替えられたデータを所
定長のデータ毎に付加する手段と を備えたことを特徴とするディジタルデータ伝送装置。1. A digital data transmission device in which a synchronization signal and an address signal are added for each predetermined length of data, and means for generating an address signal and converting the address signal according to a predetermined rule to form a redundant code. And a means for rearranging the order of the bits respectively included in the address signal and the redundant code and adding the rearranged data for each data of a predetermined length. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19383286A JPH0831251B2 (en) | 1986-08-19 | 1986-08-19 | Digital data transmission device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19383286A JPH0831251B2 (en) | 1986-08-19 | 1986-08-19 | Digital data transmission device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6350979A JPS6350979A (en) | 1988-03-03 |
| JPH0831251B2 true JPH0831251B2 (en) | 1996-03-27 |
Family
ID=16314479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19383286A Expired - Fee Related JPH0831251B2 (en) | 1986-08-19 | 1986-08-19 | Digital data transmission device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831251B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2580622B2 (en) * | 1987-09-29 | 1997-02-12 | アイシン精機株式会社 | Human body cleaning device |
-
1986
- 1986-08-19 JP JP19383286A patent/JPH0831251B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6350979A (en) | 1988-03-03 |
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Legal Events
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|---|---|---|---|
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