JPH0416979B2 - - Google Patents

Description

【発明の詳細な説明】[Detailed description of the invention]

産業上の利用分野 本発明は磁気記録再生装置および光デイスク記
録再生装置等の同期信号の付加方法に関するもの
である。 従来の技術 近年、映像，情報，通信分野でのデイジタル信
号処理技術の進展はめざましいものがある。これ
らに関連した装置では、高効率伝送や高密度記録
を実現するために伝送信号や記録再生信号の帯域
をデイジタル変調により圧縮することがなされて
いる。デイジタル変調方式に要求される条件とし
ては、(1) 検出窓幅が広いこと、(2) エラー伝搬
が小さいこと、(3) セルフクロツキングが可能な
こと、(4) 信号波形の最大反転間隔が短いこと、
(5) 最小反転間隔が長いこと、(6) 回路構成が簡
単で規模が小さいこと、(7) 場合によつては信号
の流れの中に直流成分を含まないことなどが考え
られる。 デイジタル変調方式は、要求される条件により
多くのものが提案されている。例えばその中の代
表的なものとして、磁気記録再生装置や光デイス
ク記録再生装置に応用されているもので特公昭55
−26494号公報「可変長語一定比率データ・コー
ドの逐次符号化装置」に記載されている（２，
７）RLLCコードがある。この変換規則を下表
に、エンコーダを第１３図、デコーダを第１４図
に、そして変調波形例を第１５図に示す。 BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for adding synchronization signals to magnetic recording and reproducing devices, optical disk recording and reproducing devices, and the like. BACKGROUND ART In recent years, there has been remarkable progress in digital signal processing technology in the fields of video, information, and communications. In devices related to these, the bands of transmission signals and recording/reproduction signals are compressed by digital modulation in order to realize high-efficiency transmission and high-density recording. The conditions required for digital modulation methods are (1) wide detection window width, (2) small error propagation, (3) self-clocking capability, and (4) maximum inversion interval of signal waveform. is short,
(5) The minimum inversion interval is long, (6) The circuit configuration is simple and small, and (7) In some cases, the signal flow does not include DC components. Many digital modulation methods have been proposed depending on required conditions. For example, a typical example is one that is applied to magnetic recording and reproducing devices and optical disk recording and reproducing devices.
-Described in Publication No. 26494 “Sequential encoding device for variable length word constant ratio data code” (2,
7) There is an RLLC code. This conversion rule is shown in the table below, the encoder is shown in FIG. 13, the decoder is shown in FIG. 14, and an example of the modulation waveform is shown in FIG.

【表】 この変調方式はコード語のビツト“１”からビ
ツト“１”までの最小間隔がデータ語１ビツト周
期Ｔの1.5倍（1.5T）となつており、本来の周波
数帯域よりも低く抑えられ、しかも、セルフクロ
ツキング時に重要となるクロツクの位相情報が最
悪でも4T間隔と比較的短周期で得られ、かつ、
回路構成も第１３図、第１４図より分る様に簡単
である特徴を有している。（第１３図、第１４図
は直接的には本発明に係わらないので詳細は省略
する。）一般に、コード語のビツト“１”からビ
ツト“１”までの最小間隔が1.5Tであるものを
1.5系の変調方式と呼んでいる。 1.5T系の変調方式には、ｍビツトのデータ語
を変換してｎビツトのコード語とする場合にどの
データ語、コード語に対してもｍ対ｎの比が同一
であり、かつ、すべてのコード語の長さが同一で
ある固定長語のものと、コード語長がいくつか存
在する可変長語方式のものとがある。前記変換規
則の場合は後者の場合である。 磁気記録再生装置や光デイスク記録再生装置等
のデイジタル信号処理においては、データ語をあ
る長さ単位に区切り、メモリに書き込んだり読み
出したりすることがよく行われる。また、信号の
媒体への記録や再生時には、信号の欠落を必ず伴
う。それを誤り訂正符号を用いて訂正する場合は
フレームと呼ばれる単位ごとにパリテイが付加さ
れるが、再生する場合にはフレームの始まりと終
わりを明確に識別する必要がある。そのために、
本来の情報データとは異なる冗長データとしての
同期信号が付加される。 同期信号としては、(1)情報データ語を変調した
コード語の中には絶対現われないパターン、(2)情
報データ語を変調したコード語の中には同期信号
と同一パターンは現われることがあるが、数ビツ
ト欠落しても多数決処理することで同期信号とし
て取り出せるものなどが一般に用いられている。
以下、上述した様な従来例の上記(1)の場合につい
て説明を行う。 記録系において、情報データ語を変調したコー
ド語中には絶対現われない同期信号パターンの付
加装置の例を第１６図に示す。第１６図におい
て、８０は（２，７）RLLCのエンコーダで、例
えば第１３図のものである。８１，８２は８ビツ
トのシフトレジスタ、８３，８４はシフトレジス
タのプリセツト端子、８５はロード信号、９１は
データセレクタ、８６は情報データ、８７はデー
タに同期したクロツク（CK1））、８８はクロツク
８７の２倍のクロツク（CK2）、９２はデータを
選択するためのコントロール信号、８９はエンコ
ーダ出力信号、９０は同期信号、９３はデータセ
レクタ出力信号である。 また、再生系において、同期信号の抽出装置の
例を第１７図に示す。第１７図において、１００
は（２，７）RLLCのデコーダで、例えば第１４
図に示すものである。１０３，１０４は８ビツト
のシフトレジスタ、１０５，１０６はマグニチユ
ードコンパレータ、１０７，１０８はマグニチユ
ードコンパレータの一方の入力端子、１０１は被
変調データ、１０２は被変調データに同期したク
ロツク、１０９はデコード・データ、１１０は同
期信号抽出パルス出力である。 以上の様に構成された同期信号付加および抽出
方法について、以下その動作を説明する。 まず、記録系の第１６図において、情報データ
８６がクロツク８７と共にエンコーダ８０に入力
されると前記変換規則に基づいてコード語がエン
コーダ出力信号８９として出力される。一方、シ
フトレジスタ８１，８２へはプリセツト端子８
３，８４で設定されたコード語としての同期信号
パターンがロード信号８５でロードされ、同期信
号を挿入すべきタイミングに合わせてクロツク８
８でシフトされ同期信号９０となつて出力され
る。データセレクタ９１では情報データ変換出力
のエンコーダ出力信号８９と同期信号９０がコン
トロール信号９２により選択されデータセレクタ
出力信号９３として出力される。これに対し、再
生系の第１７図においては、被変調データ１０１
のコード語データがクロツク１０２と共にデコー
ダ１００に入力され、前記変換規則に基づいてデ
コードデータ１０９として出力される。しかし、
同期信号は情報データ語を変換した中には存在し
ないパターンなのでデコーダ１００からは再生さ
れない。そこで、コード語の状態でコード語をシ
フトレジスタ１０３，１０４で並列化し、マグニ
チユードコンパレータ１０５，１０６の一方の入
力端子１０７，１０８で設定される同期信号パタ
ーンと比較され、一致したパターンがあると同期
信号抽出パルス出力１１０として取り出される。
ここで、同期信号パターンとしてはコード語で
“0010000000100100”が知られている。これは前
記特公昭55−26494号公報の（２，７）RLLCで
はコード語で“100000001”の後に“1001”が絶
対連続しないという変換規則を利用したものであ
る。 発明が解決しようとする問題点 しかしながら、上記の様な方法では情報データ
語に対応するコード“…100000010001…”の中央
の１ビツトが右へ１ビツトピークシフトすると疑
似同期信号“…100000001001…”を発生するとい
う問題点を有していた。 本発明は上記問題点に鑑み、疑似同期信号の発
生しない同期信号発生方法を提供するものであ
る。 問題点を解決するための手段 この目的を達成するために本発明の同期信号の
付加方法は同期信号として情報データ語を変換し
たコード語の中には存在しないパターン
“0010000000001000”を採用する構成とすること
により、情報語に対応するいかなるコード語もピ
ークシフト等によつて本来の記録パターンとは異
なつたパターンとして再生されても疑似同期信号
を発生せず、かつ、クロツキングのための位相情
報をも損わない同期信号発生を可能とするもので
ある。 作 用 この構成によつて、情報データ語のいかなる組
合わせ即ち、データシーケンスによつてもコード
語として上記“0010000000001000”なるパターン
は発生せず、また情報データ語の任意の組合わせ
によつて生じたコード語シーケンスがピークシフ
ト等によつて本来のコード語とは異なつたコード
語シーケンスに変化しても同期信号パターン
“0010000000001000”と同一パターンが発生せず、
かつ、クロツキングのためにRLL（フエイズロツ
クドループ）に与える位相情報も5Tと十分短い
間隔で得られるものとすることが出来る。 実施例 以下本発明の一実施例について、図面を参照し
ながら説明する。 第１図は本発明の第１の実施例における同期信
号発生方法で採用されている同期信号パターンで
ある。この図から明らかな様に、コード語として
のビツト“１”とビツト“１”の間隔は5Tを含
んでおり、これは前記変換規則のいかなるコード
語の組み合わせからも生じないものである。 以下の様に構成された同期信号発生方法につい
て、以下にそのエンコード・デコード動作につい
て説明する。 前記変換規則から明らかな様に、一定比率可変
長語方式の場合を考える。第２図に実際に伝送さ
れたり、記録される場合のシリアル形式のデータ
シーケンスを示す。前記変換規則では２ビツトの
データ語を４ビツトのコード語に変換する場合
と、３ビツトのデータ語を６ビツトのコード語に
変換する場合と、４ビツトのデータ語を８ビツト
のコード語に変換する場合とがある。従つて、変
換するためにデータ語を前記変換規則に基づいて
区切つてゆくと、同期信号との境界付近での情報
データ語の区切は第２図の様に情報データ語と同
期信号との境界に対してデータ語で１ビツト手前
の場合と、２ビツト手前の場合と、３ビツト手前
の場合とがある。４ビツト以上手前の場合はデー
タ語の区切がちようど前述の境界となる場合とそ
うでない場合は前述の１，２，３ビツト手前の場
合に帰着される。従つて、データ語の区切りがち
ようど前述の境界となる場合は変換が完結するの
で、第１６図の様に同期信号を情報データ変換後
に強制的に挿入付加しても、境界の直前のデータ
や同期信号に影響を及ぼすことはない。問題とな
るのは境界に対してデータ語の区切りが１，２，
３ビツト手前にある場合であり、それぞれのデー
タ語にどんなデータ語が続くかによつてコードが
変わつたり、デコード後情報データが本来のもの
と異つてしまうことがある場合である。即ち、前
述の境界以後のデータ語によつては、変換後同期
信号を強制的に挿入すると再生時にはデータ語の
区切りが前述の境界にないため情報データ語と同
期信号の前縁の一部をコード語と見なしてデコー
ドするためにデコード後の情報データがエラーし
てしまう。同期信号はコード語のままで抽出され
るためコード語の区切りは不問である。これらの
様子を第２図を例に説明する。まず、情報データ
語の区切りが前述の境界に対して１ビツト手前の
場合、その情報データ語が“０”の場合はその後
に続くデータ語としては“00”，“10”，“11”，
“010”，“011”がある。また、その情報データ語
が“１”の場合はその後に続くデータ語としては
“０”，“１”のみである。情報データの区切りが
２ビツト手前の場合、その情報データ語が“00”
の場合はその後に続くデータ語としては“０”，
“10”，“11”，情報データ語が“01”の場合はその
後に続くデータ語としては“０”と“１”のみ、
その情報データが“10”と“11”の場合はちよう
ど２ビツトなのでデータの区切りは前述の境界に
一致する。同様に、情報データ語の区切りが３ビ
ツト手前の場合、その情報データ語が“001”の
場合はその後に続くデータ語としては“０”と
“１”のみである。また、その情報データ語が
“000”，“010”，“011”の場合はちようど３ビツト
なのでデータ語の区切りは前述の境界に一致す
る。その情報データ語が“100”，“101”，“110”，
“111”の場合はそれぞれを２ビツトと１ビツトに
分解すれば２ビツト手前と１ビツト手前の場合に
帰着される。 次に以上の情報データ語の区切り方の場合に、
エンコーダ系ではいかなるデータ語を同期信号挿
入部分にあらかじめ付加して交換し、その後同期
信号をコード語として挿入付加したら、デコーダ
系で同期信号を除く情報データ語が正しくデコー
ドされるかを説明する。第３図は１ビツト手前に
データ語の区切りがあり、その情報データ語が
“０”の場合、第４図は“１”の場合である。第
５図は２ビツト手前にデータ語の区切がある場
合、第６図は３ビツト手前にデータ語の区切りが
ある場合である。各図中、略五角形Ａ（Ａは第３
図にのみ付し他は省略する）は情報データ語と同
期信号との境界を表わし、□＊□＊□＊は変換前のデー
タ語を表わし、その下のビツト列は□＊□＊□＊のデー
タ語に対応する変換後のコード語である。その下
のビツト列は本発明の同期信号パターンである。
その下のビツト列は前記の□＊□＊□＊をコード語に変
換した後に、同期信号パターンで一部置き換え挿
入した場合である。その下のビツト列□・□・□・は境
界付近のコード語をテコードした場合のデータ語
であり、変換前と変換後で情報データ語が一致、
即ち、完全に元にデコードされた場合はその左側
に〓〇〓元のデータ語と異なつてデコードされた
場合は〓×〓が記されている。同期部分のテコー
ド結果は不問であり、同期信号はコード語のまま
パターン比較で抽出される。 これらの結果をまとめると第７図の様になる。
第７図中、復調（デコーデイング）結果が〇印の
ものは、デコーデイングした情報データ語が同期
信号挿入後でも完全に元の情報データ語と一致し
た場合であり、×印は元の情報データ語に一致し
なかつた場合である。同期信号部にあらかじめ、
何らかのデータを付加してからエンコードする場
合、前述の境界の１ビツト、２ビツト、３ビツト
前のデータ対応して、何らかの付加データを選択
するのは困難である。そこでいかなるデータに対
しても一定の付加データをあらかじめ付加するの
が好ましい。この結果から、同期信号部前縁に許
容されるデータ語としては以下のものがある。 “00” “010” “011” （最初がビツト“１”のものはデコーデイング
時に前述の境界前のデータがエラーする場合があ
る。） 即ち、“00”あるいは“０＊＊＊……＊”（＊…
０でも１でもどちらでもよい）なる３ビツト以上
のデータ語である。 次に、情報データ語と同期信号との接続部にお
けるコード語のビツト“１”とビツト“１”の間
隔が、前記変換規則で拘束されている1.5T〜4T
からはずれないかどうかを知らべたものが第８図
〜第１０図である。図から明らかな様に上記条件
を本発明は満たしている。 また、同期信号とそれに続く情報データ語との
接続部におけるコード語のビツト“１”とビツト
“１”の間隔を知らべたものが第１１図に示して
ある。同期信号はもともと前記変換規則からはず
れているので同期信号以後の情報データ語は同期
信号とそれに続く情報データ語の境界をデータ語
の区切りとしてエンコードする。同期信号の後に
続くデータ語として、コード語で“０”が最大連
続する場合はデータ語で“0011”，コード語で
“00001000”である。第１１図より、同期信号と
その後に続く情報データ語との接続部におけるコ
ード語のビツト“１”とビツト“１”の間隔は
2T〜4Tで1.5T系の条件を満足している。 以上の様に本実施例よれば、特公昭55−26494
号公報記載の変調方法を用いたデイジタル信号系
の同期信号として、コード語で
“0010000000001000”を用いることにより、疑似
同期信号の発生を防止することが出来、さらに、
クロツキングのためのPLLへの位相情報も十分
確保出来る。また、データ語で８ビツト，コード
語で16ビツトと、最近のデイジタル信号処理系が
８ビツト単位処理であることに適合した最小ビツ
ト長の同期信号を得ることが出来る。 本実施例によれば、システムが異常な動作、例
えば、ピークシフト等により、コード語のビツト
“１”の発生場所が２ビツト分シフトしない限り、
疑似同期信号は発生しない様にすることが出来
る。第１２図にその一例を示す。尚、本実施例を
実現するハードウエアとしては一例として第１６
図に示す回路を用いてもよく、この場合さらに簡
略化して用いてもよく、また他の構成を用いても
よいことはいうまでもない。 以下、本発明の他の実施例について、図面を参
照しながら説明する。 第１１図には本発明の第２の実施例における同
期信号パターンを示している。同期信号パターン
は“0010000000000100”であり、その他のエンコ
ーダ，デコード方法は本発明の第１の実施例と同
じである。情報データ語とそれに続く同期信号接
続部のコード語のビツト“１”とビツト“１”の
間隔は両同期信号とも“001……”であることか
ら同一である。同期信号とその後に続く情報デー
タ語の接続部におけるコード語のビツト“１”と
ビツト“１”の間隔は同期信号が本発明の第１の
実施例が“…1000”で第２の実施例が“……
0100”であることから1.5T〜4Tである。 以上の様に本実施例によれば、同期信号に含ま
れるコード語のビツト“１”とビツト“１”の間
隔が5.5Tであることから、情報データ語に対応
するコードのビツト“１”とビツト“１”の最大
間隔4Tを含むパターンが1.5T分ズレない限り疑
似同期信号は発生しない。 なお、本実施例では変調方法を特公昭55−
26494号公報に記載の方法としたが、変調方法は
一般に1.5T系一定比率可変長語方式および固定
長語の一定比率２のものであれば適用可能であ
る。 第１の実施例や第２の実施例における同期信号
パターンの抽出はコード語シーケンスの中から同
期信号パターンとの比較により同一パターンを見
つけてもよいし、同期信号パターンが変換規則に
はない長いビツト間隔を持つているので、その周
期をカウントして見つけてもよい。 発明の効果 以上の様に本発明によれば、1.5T系の変調方
式を用いたデイジタル信号処理系の同期信号とし
て、コード語で“00100000001000”あるいは
“0010000000000100”を用いることで、疑似同期
信号を完全に防止することが出来るとともに、同
期信号付加方法も、あらかじめ、同期信号挿入部
に“00”，“010”，“011”即ち“00”あるいは“０
＊＊＊…”なる３ビツト以上のデータ語を付加し
てエンコードし、その後、上記同期パターンを挿
するという簡単な処理と、同期信号抽出方法もデ
コーダによるデコード・エラー伝搬の問題となら
ないコード語によるパターン比較という簡単な処
理で実現出来、さらに、クロツキングに重要な
PLLへの位相情報も5Tあるいは5.5Tで得られ、
かつ、同期信号と情報データ語との境界において
も、1.5T系のビツト間隔を維持するという優れ
た同期方法を実現出来るものである。[Table] In this modulation method, the minimum interval from bit “1” of the code word to bit “1” is 1.5 times (1.5T) the period T of one bit of the data word, and the frequency band can be kept lower than the original frequency band. Moreover, clock phase information, which is important during self-clocking, can be obtained in a relatively short period of 4T intervals at worst, and
The circuit configuration is also characterized by being simple, as can be seen from FIGS. 13 and 14. (Figures 13 and 14 are not directly related to the present invention, so their details are omitted.) Generally, the minimum interval from bit "1" to bit "1" of a code word is 1.5T.
It is called the 1.5 system modulation method. In the 1.5T modulation system, when converting an m-bit data word into an n-bit code word, the ratio of m to n is the same for all data words and code words, and all There are fixed-length word methods in which the code word lengths are the same, and variable-length word methods in which there are several code word lengths. The case of the above conversion rule is the latter case. In digital signal processing in magnetic recording and reproducing devices, optical disk recording and reproducing devices, and the like, data words are often divided into units of a certain length and written to or read from memory. Furthermore, when recording or reproducing a signal on a medium, signal loss always occurs. When correcting this using an error correction code, parity is added to each unit called a frame, but when playing back it is necessary to clearly identify the start and end of a frame. for that,
A synchronization signal is added as redundant data different from the original information data. As a synchronization signal, (1) a pattern that never appears in a code word that modulates an information data word, and (2) a pattern that is the same as the synchronization signal may appear in a code word that modulates an information data word. However, even if several bits are missing, it is generally possible to extract them as a synchronization signal by performing majority voting.
Hereinafter, the case (1) of the conventional example described above will be explained. FIG. 16 shows an example of a device for adding a synchronization signal pattern that never appears in a code word obtained by modulating an information data word in a recording system. In FIG. 16, 80 is a (2,7) RLLC encoder, for example the one in FIG. 13. 81 and 82 are 8-bit shift registers, 83 and 84 are shift register preset terminals, 85 is a load signal, 91 is a data selector, 86 is information data, 87 is a clock synchronized with the data (CK1), and 88 is a clock. 87 is twice the clock (CK2), 92 is a control signal for selecting data, 89 is an encoder output signal, 90 is a synchronization signal, and 93 is a data selector output signal. Further, in the reproduction system, an example of a synchronization signal extraction device is shown in FIG. In Figure 17, 100
is a (2,7) RLLC decoder, for example, the 14th
This is shown in the figure. 103 and 104 are 8-bit shift registers, 105 and 106 are magnitude comparators, 107 and 108 are one input terminals of the magnitude comparators, 101 is modulated data, 102 is a clock synchronized with the modulated data, and 109 110 is decoded data, and 110 is a synchronization signal extraction pulse output. The operation of the synchronization signal addition and extraction method configured as described above will be described below. First, in FIG. 16 of the recording system, when information data 86 is input to an encoder 80 together with a clock 87, a code word is output as an encoder output signal 89 based on the conversion rule. On the other hand, the preset terminal 8 is connected to the shift registers 81 and 82.
The synchronization signal pattern as a code word set in steps 3 and 84 is loaded with the load signal 85, and the clock 8 is loaded in accordance with the timing at which the synchronization signal should be inserted.
8 and output as a synchronizing signal 90. In the data selector 91, an encoder output signal 89 and a synchronization signal 90, which are information data conversion outputs, are selected by a control signal 92 and output as a data selector output signal 93. On the other hand, in FIG. 17 of the reproduction system, the modulated data 101
The code word data is input to the decoder 100 together with the clock 102, and is output as decoded data 109 based on the conversion rule. but,
Since the synchronization signal is a pattern that does not exist in the converted information data word, it is not reproduced by the decoder 100. Therefore, the code words in the code word state are parallelized by shift registers 103 and 104, and compared with the synchronization signal pattern set at one input terminal 107 and 108 of magnitude comparators 105 and 106, and a matching pattern is found. and is extracted as a synchronization signal extraction pulse output 110.
Here, the code word "0010000000100100" is known as the synchronization signal pattern. This utilizes the conversion rule that in the (2,7) RLLC of Japanese Patent Publication No. 55-26494, "1001" is never consecutive after "100000001" in the code word. Problems to be Solved by the Invention However, in the method described above, when the central 1 bit of the code "...100000010001..." corresponding to the information data word is shifted by 1 bit peak to the right, a pseudo synchronization signal "...100000001001..." is generated. There was a problem that this occurred. In view of the above problems, the present invention provides a synchronization signal generation method that does not generate pseudo synchronization signals. Means for Solving the Problem In order to achieve this object, the method for adding a synchronization signal of the present invention employs a pattern "0010000000001000" which does not exist in the code word obtained by converting the information data word as the synchronization signal. By doing this, even if any code word corresponding to an information word is reproduced as a pattern different from the original recording pattern due to peak shift etc., a pseudo synchronization signal is not generated, and phase information for clocking is not generated. This makes it possible to generate a synchronization signal without any loss. Effect: With this configuration, the above pattern "0010000000001000" will not occur as a code word with any combination of information data words, that is, with any data sequence, and the pattern "0010000000001000" will not occur with any combination of information data words. Even if the code word sequence changed to a code word sequence different from the original code word due to peak shift etc., the same pattern as the synchronization signal pattern "0010000000001000" will not occur,
In addition, the phase information given to the RLL (phase locked loop) for clocking can also be obtained at sufficiently short intervals of 5T. Embodiment An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows a synchronization signal pattern employed in the synchronization signal generation method according to the first embodiment of the present invention. As is clear from this figure, the interval between bits "1" and "1" as code words includes 5T, which does not result from any combination of code words in the conversion rule. The encoding and decoding operations of the synchronization signal generation method configured as follows will be explained below. As is clear from the above conversion rules, consider the case of the constant ratio variable length word method. FIG. 2 shows a serial format data sequence when actually transmitted or recorded. The above conversion rules apply to converting a 2-bit data word to a 4-bit code word, converting a 3-bit data word to a 6-bit code word, and converting a 4-bit data word to an 8-bit code word. There are cases where it is converted. Therefore, when data words are divided based on the conversion rule for conversion, the division of information data words near the boundary with the synchronization signal will be at the boundary between the information data word and the synchronization signal, as shown in Figure 2. There are cases where the data word is 1 bit before, 2 bits before, and 3 bits before. If it is 4 bits or more before, the data word tends to be separated, and if it is not, it will be the case if it is 1, 2, or 3 bits before. Therefore, even if the data words tend to be separated, the conversion will be completed when the aforementioned boundary occurs, so even if a synchronization signal is forcibly inserted and added after the information data conversion as shown in Figure 16, the data immediately before the boundary will be and synchronization signals. The problem is that the data words are separated by 1, 2, or
This is the case where the code is 3 bits earlier, and the code may change depending on what data word follows each data word, or the information data after decoding may differ from the original data. That is, if a synchronization signal is forcibly inserted after conversion for data words after the aforementioned boundary, a part of the leading edge of the information data word and the synchronization signal will be cut off during playback because the data word delimiter is not at the aforementioned boundary. Because it is treated as a code word and decoded, the information data after decoding will result in an error. Since the synchronization signal is extracted as a code word, the delimitation of the code words does not matter. These situations will be explained using FIG. 2 as an example. First, if the delimiter of information data words is one bit before the boundary described above, if the information data word is "0", the following data words are "00", "10", "11", etc.
There are “010” and “011”. Further, when the information data word is "1", the following data words are only "0" and "1". If the information data delimiter is 2 bits earlier, the information data word is “00”.
In this case, the following data word is “0”,
“10”, “11”, if the information data word is “01”, the following data words are only “0” and “1”,
When the information data is "10" and "11", it is exactly 2 bits, so the data delimiter coincides with the aforementioned boundary. Similarly, if the information data word is separated by three bits before the information data word is "001", the following data words are only "0" and "1". Further, when the information data words are "000", "010", and "011", since they are just 3 bits, the delimiter of the data words coincides with the aforementioned boundary. The information data word is “100”, “101”, “110”,
In the case of "111", if each is decomposed into 2 bits and 1 bit, the results are 2 bits before and 1 bit before. Next, in the case of the above method of separating information data words,
In the encoder system, we will explain what kind of data word is added in advance to the synchronization signal insertion part and exchanged, and then if the synchronization signal is inserted and added as a code word, the information data words other than the synchronization signal will be correctly decoded in the decoder system. In FIG. 3, there is a data word break one bit before the information data word is "0", and in FIG. 4, it is "1". FIG. 5 shows the case where the data word delimiter is 2 bits before, and FIG. 6 is the case where the data word delimiter is 3 bits before. In each figure, approximately pentagon A (A is the third
) indicates the boundary between the information data word and the synchronization signal, □＊□＊□＊ represents the data word before conversion, and the bit string below it is □＊□＊□＊ is the converted code word corresponding to the data word. The bit string below is the synchronization signal pattern of the present invention.
The bit string below is obtained by converting the above □*□*□* into a code word and then partially replacing and inserting it with a synchronization signal pattern. The bit string □・□・□・ below is the data word when the code word near the boundary is decoded, and the information data word matches before and after conversion.
That is, if the data word is completely decoded to the original, 〓〇〓 is written on the left side. If it is decoded differently from the original data word, 〓×〓 is written. The coded result of the synchronization part is irrelevant, and the synchronization signal is extracted as a code word by pattern comparison. These results are summarized as shown in Figure 7.
In Fig. 7, the demodulation (decoding) result marked with a circle indicates that the decoded information data word completely matches the original information data word even after the synchronization signal is inserted, and the mark with an x indicates the case with the original information data word. This is the case when there is no match. In advance, in the synchronization signal section,
When encoding after adding some data, it is difficult to select some additional data corresponding to data 1, 2, or 3 bits before the aforementioned boundary. Therefore, it is preferable to add certain additional data to any data in advance. From this result, the following data words are allowed at the leading edge of the synchronization signal section. “00” “010” “011” (If the first bit is “1”, the data before the aforementioned boundary may cause an error during decoding.) In other words, “00” or “0＊＊＊…＊” (*…
It is a data word of 3 or more bits, which can be 0, 1, or either. Next, the interval between bits "1" and "1" of the code word at the connection part between the information data word and the synchronization signal is 1.5T to 4T, which is restricted by the conversion rule.
Figures 8 to 10 show whether or not it will deviate. As is clear from the figure, the present invention satisfies the above conditions. Further, FIG. 11 shows the interval between bits "1" of the code word at the junction between the synchronization signal and the following information data word. Since the synchronization signal originally deviates from the above conversion rule, the information data word after the synchronization signal is encoded with the boundary between the synchronization signal and the following information data word as a data word delimiter. As a data word following a synchronization signal, if the code word has the maximum number of consecutive "0s", the data word is "0011" and the code word is "00001000". From Figure 11, the interval between bits "1" and "1" of the code word at the connection part between the synchronization signal and the following information data word is
2T to 4T satisfies the requirements for 1.5T series. As described above, according to this embodiment, the
By using the code word "0010000000001000" as the synchronization signal of the digital signal system using the modulation method described in the publication, it is possible to prevent the generation of false synchronization signals, and further,
Sufficient phase information to the PLL for clocking can also be secured. Furthermore, it is possible to obtain a synchronization signal with a minimum bit length of 8 bits for the data word and 16 bits for the code word, which is compatible with the fact that recent digital signal processing systems process in units of 8 bits. According to this embodiment, unless the system operates abnormally, for example due to a peak shift, and the location where the bit "1" of the code word occurs shifts by two bits,
It is possible to prevent the generation of pseudo synchronization signals. An example is shown in FIG. As an example of the hardware for realizing this embodiment, the 16th
It goes without saying that the circuit shown in the figure may be used, or in this case it may be further simplified, or other configurations may be used. Other embodiments of the present invention will be described below with reference to the drawings. FIG. 11 shows a synchronization signal pattern in a second embodiment of the invention. The synchronization signal pattern is "0010000000000100", and the other encoders and decoding methods are the same as in the first embodiment of the present invention. The interval between bit "1" of the code word of the information data word and the following synchronization signal connection section is the same since both synchronization signals are "001...". The interval between bits "1" and "1" of the code word at the connection part between the synchronization signal and the following information data word is "...1000" in the first embodiment of the present invention and in the second embodiment. but"……
0100", so it is 1.5T to 4T. As described above, according to this embodiment, since the interval between bits "1" and bits "1" of the code word included in the synchronization signal is 5.5T, , a pseudo synchronization signal is not generated unless the pattern including the maximum interval of 4T between bits "1" and "1" of the code corresponding to the information data word deviates by 1.5T. In this embodiment, the modulation method is 55−
Although the method described in Japanese Patent No. 26494 is used, the modulation method can generally be applied as long as it is a 1.5T fixed ratio variable length word method or a fixed length word fixed ratio 2 method. In the first embodiment and the second embodiment, the synchronization signal pattern may be extracted by comparing the same pattern with the synchronization signal pattern from the code word sequence, or if the synchronization signal pattern is long and not included in the conversion rules. Since it has a bit interval, you can find it by counting its period. Effects of the Invention As described above, according to the present invention, by using the code word "00100000001000" or "0010000000000100" as a synchronization signal of a digital signal processing system using a 1.5T modulation method, a pseudo synchronization signal is generated. This can be completely prevented, and the synchronization signal addition method is also possible by adding "00", "010", "011", that is, "00" or "0" to the synchronization signal insertion section in advance.
The simple process of adding and encoding a data word of 3 or more bits such as ``＊＊＊...'' and then inserting the above synchronization pattern, and the method of extracting the synchronization signal, are code words that do not cause problems with decoding and error propagation by the decoder. This can be achieved by a simple process of pattern comparison using
Phase information to the PLL can also be obtained at 5T or 5.5T,
Moreover, it is possible to realize an excellent synchronization method that maintains the 1.5T bit interval even at the boundary between the synchronization signal and the information data word.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の第１の実施例における同期信
号パターン図、第２図は本実施例で採用されてい
る変調方式を用いた場合のデータと同期信号との
境界部における変調のためのデータの区切り方を
示すパターン図、第３図、第４図は第２図の１ビ
ツト区切りの場合のエンコード、同期信号付加，
デコードを説明するためのパターン図、第５図は
第２図の２ビツト区切りの場合のエンコード，同
期信号付加，デコードを説明するためのパターン
図、第６図は第２図の３ビツト区切りの場合のエ
ンコード、同期信号付加，デコードを説明するた
めのパターン図、第７図はデータ部後縁と同期信
号部前縁におけるエンコード、同期信号付加、デ
コードにおけるデコード結果の正誤についての対
応図、第８図〜第１０図は、データとそれに続く
同期信号の接続部におけるコード語のビツト
“１”とビツト“１”の間隔を説明するためのパ
ターン図、第１１図は同期信号とそれに続くデー
タの接続部におけるコード語のビツト“１”とビ
ツト“１”の間隔を説明するためのパターン図、
第１２図は本実施例の同期信号パターンと情報デ
ータ語対応のコード語とのピークシフトデータと
を比較するためのパターン図、第１３図は変換規
則に係るエンコーダ回路図、第１４図は変換規則
に係るデコーダ回路図、第１５図は従来例、本実
施例で採用されている変調方式の変換波形図、第
１６図は従来例、本実施例における同期信号挿入
方法を説明するためのブロツク図、第１７図は従
来例、本実施例における同期信号抽出方法を説明
するためのブロツク図である。 ８０……エンコーダ、８１，８２……シフトレ
ジスタ、８３，８４……プリセツト端子、９１…
…データセレクタ。 FIG. 1 is a diagram of the synchronization signal pattern in the first embodiment of the present invention, and FIG. Figures 3 and 4 are pattern diagrams showing how data is divided, encoding, synchronization signal addition,
A pattern diagram for explaining decoding. Figure 5 is a pattern diagram for explaining encoding, synchronization signal addition, and decoding in the case of 2-bit division in Figure 2. Figure 6 is a pattern diagram for explaining the 3-bit division in Figure 2. Fig. 7 is a pattern diagram for explaining the encoding, synchronization signal addition, and decoding in this case. Figures 8 to 10 are pattern diagrams for explaining the interval between bits "1" and "1" of the code word at the connection between data and the following synchronization signal, and Figure 11 is a diagram showing the synchronization signal and the following data. A pattern diagram for explaining the interval between bits “1” and bits “1” of the code word at the connection part of
Fig. 12 is a pattern diagram for comparing the synchronization signal pattern of this embodiment and the peak shift data of the code word corresponding to the information data word, Fig. 13 is an encoder circuit diagram related to the conversion rule, and Fig. 14 is the conversion A decoder circuit diagram according to the rules, FIG. 15 is a conversion waveform diagram of the modulation method adopted in the conventional example and this embodiment, and FIG. 16 is a block diagram for explaining the synchronization signal insertion method in the conventional example and this embodiment. 17 are block diagrams for explaining the synchronization signal extraction method in the conventional example and the present embodiment. 80... Encoder, 81, 82... Shift register, 83, 84... Preset terminal, 91...
...Data selector.

Claims (1)

【特許請求の範囲】 １ 可変長語一定比率データ変調方式の（２，
７）RLLC符号化方式において、変調規則では存
在しえない信号パターンを同期信号とする同期信
号付加方法であつて、入力情報データであるデー
タ語を下表の変換規則に基づいてコード語に変換
するエンコーダと、コード語と同じビツトレート
の16ビツトの同期信号パターンを発生するシフト
レジスタと、前記エンコーダ出力とシフトレジス
タ出力を選択出力するデータセレクタとを用い、
あらかじめ入力情報データシーケンスの同期信号
パターン挿入部の先頭に“00”あるいは“０＊＊
＊＊……”（＊は０でも１でもどちらでもよい）
なる３ビツト以上のデータ（データ語）を付加し
た後前記エンコーダで変調し、それと並行して前
記同期信号パターン生成用16ビツトシフトレジス
タで同期信号として“0010000000001000”もしく
は“0010000000000100”なるデータ（コード語）
パターンを生成し、前記データセレクタで前記エ
ンコーダ出力と前記シフトレジスタ出力を選択す
ることを特徴とする同期信号の付加方法。 【表】[Claims] 1 Variable length word constant ratio data modulation method (2,
7) In the RLLC encoding method, it is a synchronization signal addition method that uses a signal pattern that does not exist according to modulation rules as a synchronization signal, and converts data words, which are input information data, into code words based on the conversion rules in the table below. a shift register that generates a 16-bit synchronization signal pattern with the same bit rate as the code word, and a data selector that selectively outputs the encoder output and the shift register output,
“00” or “0**” is placed at the beginning of the synchronization signal pattern insertion part of the input information data sequence in advance.
**...” (* can be 0 or 1)
After adding 3 or more bits of data (data word), it is modulated by the encoder, and in parallel, the 16-bit shift register for generating the synchronization signal pattern adds data (code word) of "0010000000001000" or "0010000000000100" as a synchronization signal. )
A method for adding a synchronization signal, comprising: generating a pattern; and selecting the encoder output and the shift register output using the data selector. 【table】