JPH08307250A - デジタルpll - Google Patents
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- JPH08307250A JPH08307250A JP7105933A JP10593395A JPH08307250A JP H08307250 A JPH08307250 A JP H08307250A JP 7105933 A JP7105933 A JP 7105933A JP 10593395 A JP10593395 A JP 10593395A JP H08307250 A JPH08307250 A JP H08307250A
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Abstract
を防止し、不要なジッタの発生を防止し、周波数調整器
において行われる半クロックの位相制御を位相比較器に
おいて検出する。 【構成】 多値量子化位相比較器3−1,3−2,・・
・,3−Mは、位相計数のクロックPf0 の正相または
逆相のクロックを用いて第1、第2のN分周器1,2か
ら出力された、デジタルPLLの入力クロック、出力ク
ロックをN分周し、さらにM分割した出力信号の位相差
を多値に量子化された値として出力する。加算器4は前
記位相差情報を加算し、進みパルスまたは遅れパルスを
出力する。N1カウンタ5は、進みパルスによりカウン
トアップし、2N1までカウントアップすると、インク
リメントパルスを出力するとともに、初期値N1 に設定
され、遅れパルスによりカウントダウンし、0までカウ
ントダウンすると、デクリメントパルスを出力するとと
もに、初期値N1に設定される。
Description
TMにおけるセル分解回路などに用いられるデジタルP
LLに関する。
を付加したデジタルPLLにおいて、一方のN分周器の
入力に入力信号を、他方のN分周器の入力にデジタルP
LLの出力信号をそれぞれ入力し、それぞれの信号をN
分周した後の信号を多値量子化位相比較器に入力してい
た。
図である。デジタルPLLの入力クロックfin、出力ク
ロックfout はそれぞれ第1,第2のN分周器11,1
2に入力され、N分周される。多値量子化位相比較器1
3は位相比較クロックPf0で駆動され、N分周器11
と12の出力クロックを入力し、両出力クロックの位相
進み/位相遅れを示す出力位相誤差情報(進みパルスま
たは遅れパルス)を出力する。N1カウンタ14は前記
進みパルスまたは前記遅れパルスを入力し、前記進みパ
ルスによりカウントアップし、計数値2N1 までカウン
トアップすると、インクリメントパルスを出力するとと
もに、初期値N1 に設定され、前記遅れパルスによりカ
ウントダウンし、0までカウントダウンすると、デクリ
メントパルスを出力するとともに、初期値N1 に設定さ
れる、競合カウンタである。周波数調整器15は、デジ
タルPLLの基準駆動クロックRf0 で駆動され、N1
カウンタ14からインクリメントパルスが1パルス発生
すると基準駆動クロックRf0 のパルス列から1パルス
を除去し、N1カウンタ14からデクリメントパルスが
1パルス発生すると、基準駆動クロックRf0 のパルス
列に1パルスを付加する。R分周器16は、周波数調整
器15の出力をR分周し、デジタルPLLの出力クロッ
クfout を出力する。
のデジタルPLLにおいては、多値量子化位相比較器へ
の入力がN分周器によりN分周されているため、位相比
較される回数がN分周器がない場合に比べ1/Nに低下
する。すなわち、系のゲインが1/Nに低下し、1秒間
に得られる位相誤差情報が不足し、不要なジッタ(位相
の揺らぎ)の発生要因となっていた。
制御を半クロック制御に選んだ場合、位相比較器におけ
る位相誤差検出のサンプリング間隔は1クロックである
ため、位相比較器において半クロックの位相誤差が検出
できないという欠陥があった。
の低下を防止し、不要なジッタの発生を防止すると同時
に、周波数調整器において行われる半クロックの位相制
御を位相比較器において検出するデジタルPLLを提供
することにある。
は、デジタルPLLの入力クロックをN分周し、それぞ
れ1番目の入力クロック,2番目の入力クロック,・・
・,N番目の入力クロックに周期した第1相、第2相、
・・・・、第N相のN個のクロックを発生し、これらN
個のクロックをM個(N>M)の群に分割して出力する
第1のN分周器と、デジタルPLLの出力クロックをN
分周し、それぞれ1番目の出力クロック,2番目の出力
クロック,・・・,N番目の出力クロックに周期した第
1相、第2相、・・・・、第N相のN個のクロックを発
生し、これらN個のクロックをM個(N>M)の群に分
割して出力する第2のN分周器と、第1のN分周器の第
1群の任意の出力信号と第2のN分周器の第1群の任意
の出力信号を入力し、両者の位相差を多値に量子化され
た値として出力する第1の多値量子化位相比較器と、第
1のN分周器の第2群の任意の出力信号と第2のN分周
器の第2群の任意の出力信号を入力し、両者の位相差を
多値に量子化された値として出力する第2の多値量子化
位相比較器と、・・・、第1のN分周器の第M群の任意
の出力信号と第2のN分周器の第M群の任意の出力信号
を入力し、両者の位相差を多値に量子化された値として
出力する第Mの多値量子化位相比較器と、M個の多値量
子化位相比較器から出力された位相差情報を加算し、位
相進みを示す進みパルスまたは位相遅れを示す遅れパル
スを出力する加算器と、前記進みパルスまたは前記遅れ
パルスを入力し、前記進みパルスによりカウントアップ
し、計数値2N1までカウントアップすると、インクリ
メントパルスを出力するとともに、初期値N1に設定さ
れ、前記遅れパルスによりカウントダウンし、0までカ
ウントダウンすると、デクリメントパルスを出力すると
ともに、初期値N1に設定される、競合カウンタである
N1カウンタと、デジタルPLLの基準駆動クロックで
駆動され、前記N1カウンタからインクリメントパルス
が1パルス発生すると、前記基準駆動クロックのパルス
列から1パルスを除去し、前記N1カウンタからデクリ
メントパルスが1パルス発生すると、前記基準駆動クロ
ックパルス列に1パルスを付加する周波数調整器と、前
記周波数調整器の出力をR分周し、デジタルPLLの出
力クロックを出力するR分周器を有し、前記M個の多値
量子化位相比較器のうち奇数番目の多値量子化位相比較
器は正相の位相計数クロックで駆動され、偶数番目の多
値量子化位相比較器は逆相の位相計数クロックで駆動さ
れる。
ジタルPLLを有する。
PLLの入力クロックをN分周し、それぞれ1番目の入
力クロック,2番目の入力クロック,・・・,N番目の
入力クロックに周期した第1相、第2相、・・・、第N
相のN個のクロックを発生し、これらN個のクロックを
M個(N>M)の群に分割して出力する第1のN分周器
と、デジタルPLLの出力クロックをN分周し、それぞ
れ1番目の出力クロック,2番目の出力クロック,・・
・,N番目の出力クロックに周期した第1相、第2相、
・・・、第N相のN個のクロックを発生し、これらのN
個のクロックをM個(N>M)の群に分割して出力する
第2のN分周器と、第1のN分周器の第1群の任意の出
力信号と第2のN分周器の第1群の任意の出力信号を入
力し、両者の位相差を多値に量子化された値として出力
する第1の多値量子化位相比較器と、第1のN分周器の
第2群の任意の出力信号と第2のN分周器の第2群の任
意の出力信号を入力し、両者の位相差を多値に量子化さ
れた値として出力する第2の多値量子化位相比較器と、
・・・・、第1のN分周器の第M群の任意の出力信号と
第2のN分周器の第M群の任意の出力信号を入力し、両
者の位相差を多値に量子化された値として出力する第M
の多値量子化位相比較器と、前記M個の多値量子化位相
比較器の各々に対応して設けられ、当該多値量子化位相
比較器が出力する、位相進みを示す進みパルスまたは、
位相遅れを示す遅れパルスを入力し、前記進みパルスに
よりカウントアップし、計数値2N1までカウントアッ
プすると、インクリメントパルスを出力するとともに、
初期値N1に設定され、前記遅れパルスによりカウント
ダウンし、0までカウントダウンすると、デクリメント
パルスを出力するとともに、初期値N1に設定される、
競合カウンタであるN1カウンタと、該M個のN1カウ
ンタのインクリメントパルスまたはデクリメントパルス
を加算し、進み位相または遅れ位相のパルスを出力する
加算器と、デジタルPLLの基準駆動クロックで駆動さ
れ、前記加算器から進み位相のパルスが1パルス発生す
ると、前記基準駆動クロックのパルス列から1パルスを
除去し、前記加算器から遅れ位相のパルスが1パルス発
生すると、前記基準駆動クロックのパルス列に1パルス
を付加する周波数調整器と、前記周波数調整器の出力を
R分周し、デジタルPLLの出力クロックを出力するR
分周器を有し、前記M個の多値量子化位相比較器のうち
奇数番目の多値量子化位相比較器は正相の位相計数クロ
ックで駆動され、偶数番目の多値量子化位相比較器は逆
相の位相計数クロックで駆動される。
ジタルPLLを有する。
とにより、1秒間に得られる位相誤差情報はM倍にな
り、系の利得をM倍にすることができる。さらに、正確
な位相誤差情報が得られるため発生する位相の揺らぎ
(ジッタ)を低減できる。
て説明する。
LLのブロック図である。
器1と、第2のN分周器2と、M個の多値量子化位相比
較器3−1〜3−Mと、加算器4と、N1カウンタ5
と、周波数調整器6と、R分周器7で構成されている。
力クロックfinをN分周し、それぞれ1番目の入力クロ
ック,2番目の入力クロック,・・・,N番目の入力ク
ロックに周期した第1相、第2相、・・・、第N相のク
ロックを発生し、これらN個のクロックをM個(N>
M)の群に分割して出力する。
力クロックfout をN分周し、それぞれ1番目の出力ク
ロック,2番目の出力クロック,・・・,N番目の出力
クロックに周期した第1相、第2相、・・・、第N相の
クロックを発生し、これらN個のクロックをM個(N>
M)の群に分割して出力する。
分周器1の第1群の任意の出力信号と第2のN分周器2
の第1群の任意の出力信号を入力し、両者の位相差を多
値に量子化された値として出力する。多値量子化位相比
較器3−2は、第1のN分周器1の第2群の任意の出力
信号と第2のN分周器2の第2群の任意の出力信号を入
力し、両者の位相差を多値に量子化された値として出力
する。多値量子化位相比較器3−Mは、第1のN分周器
1の第M群の任意の出力信号と第2のN分周器2の第M
群の任意の出力信号を入力し、両者の位相差を多値に量
子化された値として出力する。ここで、奇数番目の多値
量子化位相比較器は、位相比較(サンプリング)クロッ
クPf0 の立ち上がりエッヂで入力位相差を計数し、偶
数番目の多値量子化位相比較器は逆相のサンプリングク
ロックPf0 の立ち上がりエッヂで入力位相差を計数す
る。
ロックを併用することにより、正相のサンプリングクロ
ックのみの場合に比較して、サンプリングの精度が2倍
に向上する。すなわち、半クロックの位相誤差が検出さ
れる。
3−1〜3−Mから出力された位相差情報を加算し、位
相進みを示す進みパルスまたは位相遅れを示す遅れパル
スを出力する。入力が異なる相(インクリメントとデク
リメント)の場合、差分の値が得られる。
ルスを入力し、進みパルスによりカウントアップし、計
数値2N1(正整数)までカウントアップすると、イン
クリメントパルスを出力するとともに初期値N1に設定
され、遅れパルスによりカウントダウンし、0までカウ
ントダウンすると、デクリメントパルスを出力するとと
もに、初期値N1に設定される競合カウンタである。
駆動クロックRf0 で駆動され、N1カウンタ5からイ
ンクリメントパルスが1パルス発生すると、基準駆動ク
ロックRf0 のパルス列から1パルス除去し、N1カウ
ンタ5からデクリメントパルスが1パスル発生すると、
基準駆動クロックRf0 のパルス列に1パルスを付加す
る。
分周し、デジタルPLLの出力クロックfout を出力す
る。ここで、Rは正整数で、任意の値に選ばれる。Rの
値が小さい場合、パルスの付加/除去によって生じる位
相の揺らぎ(ジッタ)が大きくなり、Rの値を大きく設
定すればジッタは小さくすることができる。なお、Rと
NとN1 の各値は互いに独立である。
波形図である。
合の基準駆動クロックRf0 の波形とR分周後の出力波
形を示す。
合の基準駆動クロックRf0 への1パルスの付加状況及
びR分周後の出力波形を示す。このように、パルスの付
加により、R分周後の出力周波数は高く設定される。
合の基準駆動クロックのRf0 への1パルスの除去状況
及びR分周後の出力波形を示す。このようにパルスの除
去により、R分周後の出力周波数は低く設定される。
加もしくは除去を行うことによって位相が引き込まれ
る。この付加/除去パルスの発生は系全体の自動制御ル
ープとして行われる。すなわち、Phase Locked Loop が
形成される。
系デジタルPLLのブロック図である。本N次系デジタ
ルPLLは、第1のN分周器1と、第2のN分周器2
と、多値量子化位相比較器3−1,3−2,・・・,3
−Mと、N1カウンタ5と、N2カウンタ10−1と、
N3カウンタ10−2と,・・・・,NNカウンタ10
−(N−1)と、周波数調整器6と、R分周器7と、そ
れぞれN2カウンタ10−1,N3カウンタ10−2・
・・,NNカウンタ10−(N−1)の中心周波数を記
憶するQ1 カウンタ8−1,Q2 カウンタ8−2,・・
・,QN-1 カウンタ8−(N−1)と、系の中心周波数
に相当するインクリメントまたはデクリメントパルスを
発生するレートマルチプライヤ9−1,レートマルチプ
ライヤ9−2・・・,レートマルチプライヤ9−(N−
1)で構成されている。
電子情報通信学会論文誌B−IVol.J73-B-I No.8 p
p.650 〜659 ,1990年8月に記載されており、本N
次系デジタルPLLの動作はそれから容易に類推できる
ので、その説明は省略する。
LLのブロック図である。
子化位相比較器3−1,3−2,・・・,3−Mの直後
にそれぞれN1カウンタ5−1,5−2,・・・,5−
Mを設け、N1カウンタ5−1,5−2,・・・,5−
Mの直後に加算器4′を設けたものである。
−Mは、対応する多値量子化位相比較器3−1,3−
2,・・・,3−Mが出力する、位相進みを示す進みパ
ルスまたは、位相遅れを示す遅れパルスを入力し、前記
進みパルスによりカウントアップし、2N1までカウン
トアップすると、インクリメントパルスを出力するとと
もに、初期値N1に設定され、前記遅れパルスによりカ
ウントダウンし、0までカウントダウンすると、デクリ
メントパルスを出力するとともに、初期値N1に設定さ
れる、競合カウンタである。加算器4は該M個のN1カ
ウンタ5−1〜5−Mのインクリメントパルスまたはデ
クリメントパルスを加算し、進み位相または遅れ位相の
パルスを出力する。その他は図1の実施例と同じであ
る。
系デジタルPLLのブロック図である。
された多値量子化位相比較器を用いることにより、1秒
間に得られる位相誤差情報はM倍になり、系の利得をM
倍することができ、さらに、正確な位相誤差情報が得ら
れるため発生する位相の揺らぎ(ジッタ)を低減できる
効果がある。
ブロック図である。
デジタルPLLを示すブロック図である。
ブロック図である。
デジタルPLLを示すブロック図である。
る。
カウンタ 9−1〜9−(N−1) レートマルチプライヤ fin 入力クロック fout 出力クロック Pf0 位相計数クロック(サンプリングクロック) Rf0 デジタルPLLの基準駆動クロック
Claims (4)
- 【請求項1】 デジタルPLLの入力クロックをN分周
し、それぞれ1番目の入力クロック,2番目の入力クロ
ック,・・・,N番目の入力クロックに周期した第1
相、第2相、・・・・、第N相のN個のクロックを発生
し、これらN個のクロックをM個(N>M)の群に分割
して出力する第1のN分周器と、 デジタルPLLの出力クロックをN分周し、それぞれ1
番目の出力クロック,2番目の出力クロック,・・・,
N番目の出力クロックに周期した第1相、第2相、・・
・・、第N相のN個のクロックを発生し、これらN個の
クロックをM個(N>M)の群に分割して出力する第2
のN分周器と、 第1のN分周器の第1群の任意の出力信号と第2のN分
周器の第1群の任意の出力信号を入力し、両者の位相差
を多値に量子化された値として出力する第1の多値量子
化位相比較器と、第1のN分周器の第2群の任意の出力
信号と第2のN分周器の第2群の任意の出力信号を入力
し、両者の位相差を多値に量子化された値として出力す
る第2の多値量子化位相比較器と、・・・、第1のN分
周器の第M群の任意の出力信号と第2のN分周器の第M
群の任意の出力信号を入力し、両者の位相差を多値に量
子化された値として出力する第Mの多値量子化位相比較
器と、 M個の多値量子化位相比較器から出力された位相差情報
を加算し、位相進みを示す進みパルスまたは位相遅れを
示す遅れパルスを出力する加算器と、 前記進みパルスまたは前記遅れパルスを入力し、前記進
みパルスによりカウントアップし、計数値2N1までカ
ウントアップすると、インクリメントパルスを出力する
とともに、初期値N1に設定され、前記遅れパルスによ
りカウントダウンし、0までカウントダウンすると、デ
クリメントパルスを出力するとともに、初期値N1に設
定される、競合カウンタであるN1カウンタと、 デジタルPLLの基準駆動クロックで駆動され、前記N
1カウンタからインクリメントパルスが1パルス発生す
ると、前記基準駆動クロックのパルス列から1パルスを
除去し、前記N1カウンタからデクリメントパルスが1
パルス発生すると、前記基準駆動クロックパルス列に1
パルスを付加する周波数調整器と、 前記周波数調整器の出力をR分周し、デジタルPLLの
出力クロックを出力するR分周器を有し、 前記M個の多値量子化位相比較器のうち奇数番目の多値
量子化位相比較器は正相の位相計数クロックで駆動さ
れ、偶数番目の多値量子化位相比較器は逆相の位相計数
クロックで駆動されるデジタルPLL。 - 【請求項2】 請求項1記載のデジタルPLLを有する
N次系デジタルPLL。 - 【請求項3】 デジタルPLLの入力クロックをN分周
し、それぞれ1番目の入力クロック,2番目の入力クロ
ック,・・・,N番目の入力クロックに周期した第1
相、第2相、・・・、第N相のN個のクロックを発生
し、これらN個のクロックをM個(N>M)の群に分割
して出力する第1のN分周器と、 デジタルPLLの出力クロックをN分周し、それぞれ1
番目の出力クロック,2番目の出力クロック,・・・,
N番目の出力クロックに周期した第1相、第2相、・・
・、第N相のN個のクロックを発生し、これらのN個の
クロックをM個(N>M)の群に分割して出力する第2
のN分周器と、 第1のN分周器の第1群の任意の出力信号と第2のN分
周器の第1群の任意の出力信号を入力し、両者の位相差
を多値に量子化された値として出力する第1の多値量子
化位相比較器と、第1のN分周器の第2群の任意の出力
信号と第2のN分周器の第2群の任意の出力信号を入力
し、両者の位相差を多値に量子化された値として出力す
る第2の多値量子化位相比較器と、・・・・、第1のN
分周器の第M群の任意の出力信号と第2のN分周器の第
M群の任意の出力信号を入力し、両者の位相差を多値に
量子化された値として出力する第Mの多値量子化位相比
較器と、 前記M個の多値量子化位相比較器の各々に対応して設け
られ、当該多値量子化位相比較器が出力する、位相進み
を示す進みパルスまたは、位相遅れを示す遅れパルスを
入力し、前記進みパルスによりカウントアップし、計数
値2N1までカウントアップすると、インクリメントパ
ルスを出力するとともに、初期値N1に設定され、前記
遅れパルスによりカウントダウンし、0までカウントダ
ウンすると、デクリメントパルスを出力するとともに、
初期値N1に設定される、競合カウンタであるN1カウ
ンタと、 該M個のN1カウンタのインクリメントパルスまたはデ
クリメントパルスを加算し、進み位相または遅れ位相の
パルスを出力する加算器と、 デジタルPLLの基準駆動クロックで駆動され、前記加
算器から進み位相のパルスが1パルス発生すると、前記
基準駆動クロックのパルス列から1パルスを除去し、前
記加算器から遅れ位相のパルスが1パルス発生すると、
前記基準駆動クロックのパルス列に1パルスを付加する
周波数調整器と、 前記周波数調整器の出力をR分周し、デジタルPLLの
出力クロックを出力するR分周器を有し、 前記M個の多値量子化位相比較器のうち奇数番目の多値
量子化位相比較器は正相の位相計数クロックで駆動さ
れ、偶数番目の多値量子化位相比較器は逆相の位相計数
クロックで駆動されるデジタルPLL。 - 【請求項4】 請求項3記載のデジタルPLLを有する
N次系デジタルPLL。
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