JPH08298461A - D/a converter - Google Patents
D/a converterInfo
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- JPH08298461A JPH08298461A JP10114195A JP10114195A JPH08298461A JP H08298461 A JPH08298461 A JP H08298461A JP 10114195 A JP10114195 A JP 10114195A JP 10114195 A JP10114195 A JP 10114195A JP H08298461 A JPH08298461 A JP H08298461A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、入力ディジタル信号を
アナログ信号に変換して、その出力端子に出力するＤ／
Ａ変換装置に関するものであり、特に、入力信号の切り
替わり時に、出力に生じるグリッチの除去に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention converts a digital input signal into an analog signal and outputs it to its output terminal.
The present invention relates to an A conversion device, and particularly to removal of a glitch that occurs in an output when an input signal is switched.
【０００２】[0002]
【従来の技術】一般に、Ｄ／Ａ変換回路は、図５に示す
ように、ディジタル入力ＣｉｎをＤ／Ａ変換器Ｃを介し
てアナログ出力Ｃｏｕｔを得る構成であり、ディジタル
入力Ｃｉｎの各ビット間の遅延ばらつきにより、アナロ
グ出力ＣｏｕｔにはグリッチＧが発生する。2. Description of the Related Art Generally, as shown in FIG. 5, a D / A conversion circuit has a structure in which a digital input Cin is obtained through a D / A converter C to obtain an analog output Cout. The glitch G is generated in the analog output Cout due to the delay variation.
【０００３】Ｒ−２Ｒラダー抵抗回路を用いた一例を図
６に示す。ディジタル入力部Ｄｉｎ（Ｄ2＝ＭＳＢ，
Ｄ1，Ｄ0＝ＬＳＢ）を介して入力されたディジタル信号
は、Ｒ−２Ｒラダー抵抗回路Ｄに於いて、Ｄ／Ａ変換さ
れ、変換結果であるアナログ信号はアナログ出力部Ｄｏ
ｕｔより出力される。An example using an R-2R ladder resistance circuit is shown in FIG. Digital input section Din (D 2 = MSB,
The digital signal input via (D 1 , D 0 = LSB) is D / A converted in the R-2R ladder resistance circuit D, and the analog signal as the conversion result is converted into the analog output section Do.
It is output from ut.
【０００４】図７は、順次カウントアップするディジタ
ル信号（バイナリカウンタの出力）が入力されたときの
アナログ出力の変化を示すタイミングチャートである。
図に示すように、入力信号が「００１」から「０１０」
に変化する過渡期に於いて、入力信号の各ビット間の遅
延ばらつきにより、過渡的に「０１１」状態が生じた場
合、グリッチＧ1を生じる。また、入力信号が「０１
１」から「１００」に変化する過渡期に於いて、入力信
号の遅延ばらつきにより、過渡的に「１１１」状態が生
じた場合、グリッチＧ2を生じる。更に、入力信号が
「１０１」から「１１０」に変化する過渡期に於いて、
入力信号の遅延ばらつきにより、過渡的に「１１１」状
態が生じた場合、グリッチＧ3を生じる。FIG. 7 is a timing chart showing a change in analog output when a digital signal (output of a binary counter) which sequentially counts up is input.
As shown in the figure, the input signals are from "001" to "010".
In transition that changes, the delay variation among each bit of the input signal, when the transiently "011" state has occurred, resulting in a glitch G 1. Also, if the input signal is "01
In the transitional period from 1 ”to 100”, when the “111” state is transiently generated due to the delay variation of the input signal, the glitch G 2 is generated. Furthermore, in the transition period when the input signal changes from "101" to "110",
When the “111” state occurs transiently due to delay variation of the input signal, a glitch G 3 occurs.
【０００５】[0005]
【発明が解決しようとする課題】以上のように、従来の
Ｄ／Ａ変換装置に於いては、入力信号の切り替わり時に
グリッチが発生し、変換精度が低下するという問題点が
あった。As described above, the conventional D / A converter has a problem that a glitch occurs when the input signal is switched and the conversion accuracy is lowered.
【０００６】本発明は、上記入力信号切り替わり時に、
出力に発生するグリッチを除去する構成を提供するもの
である。According to the present invention, when the input signal is switched,
It is intended to provide a configuration for removing a glitch generated in an output.
【０００７】[0007]
【課題を解決するための手段】本発明の基本思想は、２
つの同一構成のＤ／Ａ変換手段を並列的に設け、各Ｄ／
Ａ変換手段への入力タイミングをずらせると共に、グリ
ッチが発生していない期間の各出力を合成して出力させ
るというものである。The basic idea of the present invention is 2
D / A conversion means having the same structure are provided in parallel, and each D / A conversion means
The input timing to the A conversion means is shifted, and the respective outputs in the period in which the glitch is not generated are combined and output.
【０００８】すなわち、本発明のＤ／Ａ変換装置は、入
力デジタル信号をアナログ信号に変換して、その出力端
子に出力するＤ／Ａ変換装置に於いて、並列的に設けら
れた２つの同一構成のＤ／Ａ変換手段と、時間の経過に
従って、その値が変化する同一のデジタル信号を、上記
各Ｄ／Ａ変換手段毎に位相を異ならせて入力させる手段
と、上記各Ｄ／Ａ変換手段の出力を時分割的に上記出力
端子に出力させる出力制御手段とを設けて成ることを特
徴とするものである。That is, the D / A converter of the present invention is a D / A converter which converts an input digital signal into an analog signal and outputs the analog signal to two output terminals. D / A conversion means of the configuration, means for inputting the same digital signal, the value of which changes with the passage of time, with a different phase for each D / A conversion means, and each D / A conversion And output control means for outputting the output of the means to the output terminals in a time division manner.
【０００９】また、上記出力制御手段が、上記各Ｄ／Ａ
変換手段の出力と上記出力端子間にそれぞれ介挿される
スイッチ手段と、該各スイッチ手段を、少なくとも対応
するＤ／Ａ変換手段の入力切り替わり時にはオフさせな
がら、時分割的にオンさせる制御手段とから成ることを
特徴とするものである。Further, the output control means is provided for each D / A.
Switch means inserted respectively between the output of the conversion means and the output terminal; and control means for turning on the switch means at least when the input of the corresponding D / A conversion means is switched off, while being turned on in a time division manner. It is characterized by being formed.
【００１０】さらに、上記制御手段が、常に、少なくと
も一方のスイッチ手段をオンさせながら、上記オン・オ
フ制御を行う制御手段であることを特徴とするものであ
る。Further, the control means is a control means for performing the on / off control while always turning on at least one of the switch means.
【００１１】また、本発明のＤ／Ａ変換装置は、入力デ
ィジタル信号をアナログ信号に変換して、その出力端子
に出力するＤ／Ａ変換装置に於いて、並列的に設けられ
た２つの同一構成のＤ／Ａ変換手段と、時間の経過に従
って、その値が変化するディジタル信号を、上記各Ｄ／
Ａ変換手段に振り分けて入力させる手段と、上記各Ｄ／
Ａ変換手段の出力と上記出力端子間にそれぞれ介挿され
るスイッチ手段と、該各スイッチ手段を、少なくとも、
対応するＤ／Ａ変換手段の入力切り替わり時にはオフさ
せながら、時分割的にオンさせることによって、上記各
Ｄ／Ａ変換手段の出力を交互に上記出力端子に出力させ
る制御手段とを設けて成ることを特徴とするものであ
る。The D / A converter according to the present invention is a D / A converter which converts an input digital signal into an analog signal and outputs the analog signal to two output terminals. The D / A conversion means of the configuration and the digital signal whose value changes with the passage of time
A / D conversion means for inputting the data separately, and the above D /
At least the switch means inserted between the output of the A conversion means and the output terminal, and the switch means,
And a control means for alternately outputting the output of each D / A converting means to the output terminal by turning on the corresponding D / A converting means while turning off the input when switching the input. It is characterized by.
【００１２】[0012]
【作用】本発明によれば、その出力端子に得られるアナ
ログ信号には全くグリッチが生じないものである。According to the present invention, the analog signal obtained at the output terminal has no glitch.
【００１３】[0013]
【実施例】以下、実施例に基づいて本発明を詳細に説明
する。EXAMPLES The present invention will be described in detail below based on examples.
【００１４】図１は本発明の一実施例のブロック構成図
である。FIG. 1 is a block diagram of an embodiment of the present invention.
【００１５】図に示すように、本実施例のＤ／Ａ変換装
置に於いては、２つの同一構成のＤ／Ａ変換器Ａ及びＢ
を並列的に設けている。そして、以下に示すように、各
Ｄ／Ａ変換器Ａ及びＢへのディジタル入力Ａｉｎ及びＢ
ｉｎに位相差を持たせている。すなわち、図８の回路構
成図及び図９のタイミングチャートに示すように、Ａｉ
ｎには、本実施例のＤ／Ａ変換装置へのディジタル入力
Ｃｉｎを、そのまま与える一方、Ｂｉｎには、上記ディ
ジタルに入力Ｃｉｎを遅延回路ＤＬを介して得た遅延信
号を与えることによって、同一のディジタル入力信号
が、所定の位相差を持って２つのＤ／Ａ変換器Ａ及びＢ
に印加される構成としている。各Ｄ／Ａ変換器Ａ及びＢ
の各出力Ａｏｕｔ及びＢｏｕｔと、アナログ出力Ｖｏｕ
ｔとの間には、それぞれスイッチＡＳ及びＢＳが挿入さ
れている。該スイッチとしては、通常の、ＰチャネルＭ
ＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを組み合わせた
アナログスイッチを用いることができる。As shown in the figure, in the D / A converter of this embodiment, two D / A converters A and B having the same structure are used.
Are provided in parallel. Then, as shown below, the digital inputs Ain and B to the respective D / A converters A and B are given.
In has a phase difference. That is, as shown in the circuit configuration diagram of FIG. 8 and the timing chart of FIG.
The digital input Cin to the D / A converter of the present embodiment is given to n as it is, while the same input Cin is given to Bin as a delayed signal obtained through the delay circuit DL. The digital input signal of the two D / A converters A and B with a predetermined phase difference.
It is configured to be applied to. Each D / A converter A and B
Each output Aout and Bout and the analog output Vou
Switches AS and BS are inserted between t and t, respectively. As the switch, a normal P channel M
An analog switch combining an OSFET and an N-channel MOSFET can be used.
【００１６】以下、図２のタイミングチャートも併せて
参照しながら、説明を進める。The description will proceed with reference to the timing chart of FIG.
【００１７】図２に於いて、Ａｏｕｔ及びＢｏｕｔは、
それぞれ、Ｄ／Ａ変換器Ａ及びＢの出力である。図に示
すように、Ａｏｕｔ及びＢｏｕｔに於いては、入力信号
の切り替わり時にグリッチが発生している。ＳＷＡ及び
ＳＷＢは、それぞれ、スイッチＡＳ及びＢＳの制御信号
であり、それぞれ、グリッチの発生していない安定期間
に於いて、対応するスイッチをオンさせてＤ／Ａ変換器
の出力をアナログ出力Ｖｏｕｔに出力させている。すな
わち、制御信号ＳＷＡの制御により、Ｄ／Ａ変換器Ａの
出力Ａｏｕｔにグリッチが発生している期間に於いて
は、スイッチＡＳはオフとなり、Ｄ／Ａ変換器Ａの出力
Ａｏｕｔにグリッチが発生していない安定期間に於い
て、スイッチＡＳはオンとなる。同様に、制御信号ＳＷ
Ｂの制御により、Ｄ／Ａ変換器Ｂの出力Ｂｏｕｔにグリ
ッチが発生している期間に於いては、スイッチＢＳはオ
フとなり、Ｄ／Ａ変換器Ｂの出力Ｂｏｕｔにグリッチが
発生していない安定期間に於いて、スイッチＢＳはオン
となる。そして、両スイッチの合成（ワイヤードオア）
出力が最終的な出力となる。これにより、図２のＶｏｕ
ｔに示すように、最終的なアナログ出力としては、グリ
ッチの全く無い出力信号を得ることができる。なお、上
記各スイッチのオン期間は重なってもよいが、オフ期間
は重ならないようにする必要がある。In FIG. 2, Aout and Bout are
These are the outputs of the D / A converters A and B, respectively. As shown in the figure, in Aout and Bout, a glitch occurs when the input signal is switched. SWA and SWB are control signals for the switches AS and BS, respectively. During the stable period in which no glitch occurs, the corresponding switch is turned on to output the output of the D / A converter to the analog output Vout. It is outputting. That is, the switch AS is turned off and the glitch occurs in the output Aout of the D / A converter A while the glitch is occurring in the output Aout of the D / A converter A under the control of the control signal SWA. The switch AS is turned on during the stable period when the switch AS is not in operation. Similarly, the control signal SW
By the control of B, the switch BS is turned off during the period in which the output Bout of the D / A converter B is glitched, and the output Bout of the D / A converter B is not glitched and stable. During the period, the switch BS is turned on. And the composition of both switches (wired or)
The output is the final output. As a result, the Vou of FIG.
As shown by t, as the final analog output, an output signal without glitch can be obtained. The ON periods of the switches may overlap, but the OFF periods need not overlap.
【００１８】制御信号発生回路の一例を図１０に示す。
同図に於いて、ＣＴは、クロック信号ＣＫを入力とし、
入力信号の切り替わり周期Ｔを計数するカウンタであ
る。Ｄｔ1は、カウンタ内容がｔ1になったことを検出し
て検出信号を出力するｔ1検出回路、Ｄｔ2はカウンタ内
容がｔ2になったことを検出して検出信号を出力するｔ2
検出回路ＦＦＡは上記ｔ1検出回路Ｄｔ1よりの出力によ
ってセットされ、上記ｔ2検出回路Ｄｔ2の出力によって
リセットされるＲＳフリップフロップであり、該フリッ
プフロップの出力が上記制御信号ＳＷＡとなる。また、
Ｄｔ3はカウンタ内容がｔ3になったことを検出して検出
信号を出力するｔ3検出回路、Ｄｔ4はカウンタ内容がｔ
4になったことを検出して検出信号を出力するｔ4検出回
路、ＦＦＢは上記ｔ3検出回路Ｄｔ3よりの出力によって
セットされ、上記ｔ4検出回路Ｄｔ4よりの出力によって
リセットされるＲＳフリップフロップであり、該フリッ
プフロップの出力が上記制御信号ＳＷＢとなる。An example of the control signal generating circuit is shown in FIG.
In the figure, CT receives a clock signal CK as an input,
It is a counter that counts the switching cycle T of the input signal. Dt 1 is a t 1 detection circuit that detects that the counter content has reached t 1 and outputs a detection signal, and Dt 2 that detects that the counter content has reached t 2 and outputs a detection signal t 2
The detection circuit FFA is an RS flip-flop that is set by the output of the t 1 detection circuit Dt 1 and reset by the output of the t 2 detection circuit Dt 2 , and the output of the flip-flop becomes the control signal SWA. Also,
Dt 3 is a t 3 detection circuit that detects that the counter content has reached t 3 and outputs a detection signal, and Dt 4 is the t 3 detection circuit.
T 4 detection circuit for outputting a detection signal by detecting that it is now 4, FFB is set by the output than the t 3 detector Dt 3, RS is reset by the output of from the t 4 detector Dt 4 It is a flip-flop, and the output of the flip-flop is the control signal SWB.
【００１９】Ｄ／Ａ変換器としてＲ−２Ｒラダー抵抗回
路を用いた場合の構成例を図３に示す。各Ｄ／Ａ変換器
Ａ及びＢに於いて、ディジタル入力部Ａｉｎ（Ａ2＝Ｍ
ＳＢ，Ａ1，Ａ0＝ＬＳＢ）及びＢｉｎ（Ｂ2＝ＭＳＢ，
Ｂ1，Ｂ0＝ＬＳＢ）を介して入力されたディジタル信号
は、Ｒ−２Ｒラダー抵抗回路ＡＬ及びＢＬに於いて、Ｄ
／Ａ変換され、変換結果であるアナログ信号はアナログ
出力部Ａｏｕｔ及びＢｏｕｔより出力される。FIG. 3 shows an example of the structure in which an R-2R ladder resistance circuit is used as the D / A converter. In each D / A converter A and B, the digital input section Ain (A 2 = M
SB, A 1 , A 0 = LSB and Bin (B 2 = MSB,
The digital signal input via B 1 , B 0 = LSB is D in the R-2R ladder resistance circuits AL and BL.
A / A conversion is performed, and the analog signal that is the conversion result is output from the analog output units Aout and Bout.
【００２０】図４は、請求項４に係る本発明の一実施例
の説明に供するタイミングチャートである。本実施例の
回路構成は図１と同一であるが、信号入力方法が異な
る。すなわち、順次カウントアップする３ビット・バイ
ナリカウンタの出力を、２つのＤ／Ａ変換器Ａ及びＢに
振り分けて入力させる。そして、上記実施例と同様に、
各Ｄ／Ａ変換器の出力にグリッチが発生している期間に
於いては、対応するスイッチをオフさせ、それ以外の安
定期間に於いて、スイッチをオンさせて合成出力を最終
的なアナログ出力としている。FIG. 4 is a timing chart for explaining an embodiment of the present invention according to claim 4. The circuit configuration of this embodiment is the same as that of FIG. 1, but the signal input method is different. That is, the output of the 3-bit binary counter that counts up sequentially is distributed to and input to the two D / A converters A and B. Then, as in the above embodiment,
During the period when the glitch is occurring in the output of each D / A converter, the corresponding switch is turned off, and during the other stable period, the switch is turned on and the combined output is the final analog output. I am trying.
【００２１】図１１の回路構成図及び図１２のタイミン
グチャートに示すように、入力ディジタル信号Ｃｉｎを
分岐回路ＢＲによって振り分け、それぞれ保持回路ＳＴ
Ａ及びＳＴＢを通すことによりＡｉｎ及びＢｉｎを得て
いる。また、制御信号ＳＷＡの制御により、Ｄ／Ａ変換
器Ａの出力にグリッチが発生している期間に於いては、
スイッチＡＳはオフとなり、Ｄ／Ａ変換器Ａの出力にグ
リッチが発生していな安定期間に於いて、スイッチＡＳ
はオンとなる。同様に、制御信号ＳＷＢの制御により、
Ｄ／Ａ変換器Ｂの出力にグリッチが発生している期間に
於いては、スイッチＢＳはオフとなり、Ｄ／Ａ変換器Ｂ
の出力にグリッチが発生していない安定期間に於いて、
スイッチＢＳはオンとなる。そして、両スイッチの合成
（ワイヤードオア）出力が最終的なアナログ出力信号と
なる。これにより、図４のＶｏｕｔに示すように、最終
的なアナログ出力としては、グリッチの全く無い出力信
号を得ることができる。As shown in the circuit configuration diagram of FIG. 11 and the timing chart of FIG. 12, the input digital signal Cin is distributed by the branch circuit BR, and each holding circuit ST is provided.
Ain and Bin are obtained by passing A and STB. Further, during the period in which the glitch occurs in the output of the D / A converter A under the control of the control signal SWA,
The switch AS is turned off, and during the stable period in which the output of the D / A converter A is not glitched, the switch AS is turned on.
Turns on. Similarly, by controlling the control signal SWB,
During a period in which a glitch is occurring in the output of the D / A converter B, the switch BS is off and the D / A converter B
In the stable period when the glitch does not occur in the output of
The switch BS is turned on. Then, the combined (wired OR) output of both switches becomes the final analog output signal. As a result, as shown by Vout in FIG. 4, a glitch-free output signal can be obtained as a final analog output.
【００２２】[0022]
【発明の効果】以上詳細に説明したように、本発明によ
れば、その出力にグリッチが全く生じず、非常に変換精
度の高い、極めて有用なＤ／Ａ変換装置を得ることがで
きるものである。As described above in detail, according to the present invention, it is possible to obtain a very useful D / A conversion device which does not cause glitches in its output at all and has extremely high conversion accuracy. is there.
【図１】本発明の一実施例のブロック構成図である。FIG. 1 is a block diagram of an embodiment of the present invention.
【図２】同実施例の動作説明に供するタイミングチャー
トである。FIG. 2 is a timing chart for explaining the operation of the same embodiment.
【図３】本発明の一実施例の具体的構成図である。FIG. 3 is a specific configuration diagram of an embodiment of the present invention.
【図４】本発明の他の実施例の動作説明に供するタイミ
ングチャートである。FIG. 4 is a timing chart for explaining the operation of another embodiment of the present invention.
【図５】従来のＤ／Ａ変換装置の説明図である。FIG. 5 is an explanatory diagram of a conventional D / A conversion device.
【図６】従来の具体的構成図である。FIG. 6 is a conventional specific configuration diagram.
【図７】従来のＤ／Ａ変換装置の説明に供するタイミン
グチャートである。FIG. 7 is a timing chart used for explaining a conventional D / A conversion device.
【図８】本発明の一実施例の入力部の構成図である。FIG. 8 is a configuration diagram of an input unit according to an embodiment of the present invention.
【図９】図８の説明に供するタイミングチャートであ
る。9 is a timing chart used to explain FIG.
【図１０】本発明の一実施例に於ける制御信号発生回路
の構成図である。FIG. 10 is a configuration diagram of a control signal generation circuit according to an embodiment of the present invention.
【図１１】本発明の他の実施例の入力部の構成図であ
る。FIG. 11 is a configuration diagram of an input unit according to another embodiment of the present invention.
【図１２】図１１の説明に供するタイミングチャートで
ある。FIG. 12 is a timing chart used to explain FIG. 11.
Ａ，Ｂ Ｄ／Ａ変換器 ＡＳ，ＢＳ スイッチ ＤＬ 遅延回路 ＢＲ 分岐回路 ＳＴＡ，ＳＴＢ 保持回路 ＣＴ カウンタ Ｄｔ1，…，Ｄｔ4 検出回路 ＦＦＡ，ＦＦＢ ＲＳフリップフロップA, BD D / A converter AS, BS switch DL delay circuit BR branch circuit STA, STB holding circuit CT counter Dt 1 , ..., Dt 4 detection circuit FFA, FFB RS flip-flop
Claims (4)
換して、その出力端子に出力するＤ／Ａ変換装置に於い
て、 並列的に設けられた２つの同一構成のＤ／Ａ変換手段
と、 時間の経過に従って、その値が変化する同一のディジタ
ル信号を、上記各Ｄ／Ａ変換回路毎に位相を異ならせて
入力させる手段と、 上記各Ｄ／Ａ変換手段の出力を時分割的に上記出力端子
に出力させる出力制御手段とを設けて成ることを特徴と
するＤ／Ａ変換装置。1. A D / A converter for converting an input digital signal into an analog signal and outputting the analog signal to its output terminal, wherein two D / A converting means having the same structure are provided in parallel, Means for inputting the same digital signal, the value of which changes according to the above, with different phases for each of the D / A conversion circuits, and the output of each of the D / A conversion means in the time division manner. A D / A conversion device comprising an output control means for outputting to a terminal.
手段の出力と上記出力端子間にそれぞれ介挿されるスイ
ッチ手段と、 該各スイッチ手段を、少なくとも、対応するＤ／Ａ変換
手段の入力切り替わり時にはオフさせながら、時分割的
にオンさせる制御手段とから成ることを特徴とする、請
求項１に記載のＤ／Ａ変換装置。2. The output control means comprises switch means inserted between the output of each D / A conversion means and the output terminal, and at least each switch means of a corresponding D / A conversion means. The D / A conversion device according to claim 1, further comprising: a control unit that turns on in a time-division manner while turning off when the input is switched.
のスイッチ手段をオンさせながら、上記オン・オフ制御
を行う制御手段であることを特徴とする、請求項２に記
載のＤ／Ａ変換装置。3. The D / A conversion device according to claim 2, wherein the control means is a control means for performing the on / off control while always turning on at least one of the switch means. .
換して、その出力端子に出力するＤ／Ａ変換装置に於い
て、 並列的に設けられた２つの同一構成のＤ／Ａ変換手段
と、 時間の経過に従って、その値が変化するディジタル信号
を、上記各Ｄ／Ａ変換手段に振り分けて入力させる手段
と、 上記各Ｄ／Ａ変換手段の出力と上記出力端子間にそれぞ
れ介挿されるスイッチ手段と、 該各スイッチ手段を、少なくとも、対応するＤ／Ａ変換
手段の入力切り替わり時にはオフさせながら、時分割的
にオンさせることによって、上記各Ｄ／Ａ変換手段の出
力を交互に上記出力端子に出力させる制御手段とを設け
て成ることを特徴とするＤ／Ａ変換装置。4. A D / A converter for converting an input digital signal into an analog signal and outputting the analog signal to its output terminal, wherein two D / A converting means having the same structure are provided in parallel, and time is used. Means for inputting a digital signal whose value changes in accordance with the above, by inputting it to each of the D / A converting means, and a switch means interposed between the output of each of the D / A converting means and the output terminal. , Each of the switch means is turned off at least when the input of the corresponding D / A conversion means is switched, while being turned on in a time division manner, so that the outputs of the respective D / A conversion means are alternately output to the output terminals. And a control means for controlling the D / A conversion device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10114195A JPH08298461A (en) | 1995-04-25 | 1995-04-25 | D/a converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10114195A JPH08298461A (en) | 1995-04-25 | 1995-04-25 | D/a converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08298461A true JPH08298461A (en) | 1996-11-12 |
Family
ID=14292813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10114195A Pending JPH08298461A (en) | 1995-04-25 | 1995-04-25 | D/a converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08298461A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2791832A1 (en) * | 1999-03-30 | 2000-10-06 | Commissariat Energie Atomique | Digital/analog conversion device, method of implementation and use in near-field microscopes, comprising digital device for control of inputs to two converters and output of processing unit |
-
1995
- 1995-04-25 JP JP10114195A patent/JPH08298461A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2791832A1 (en) * | 1999-03-30 | 2000-10-06 | Commissariat Energie Atomique | Digital/analog conversion device, method of implementation and use in near-field microscopes, comprising digital device for control of inputs to two converters and output of processing unit |
| WO2000060742A1 (en) * | 1999-03-30 | 2000-10-12 | Commissariat A L'energie Atomique | Digital/analog conversion device, method for the implementation thereof and use thereof in the production of near field microscopes |
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