JP2003115763A - Programmable a/d converter - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide an A/D converting circuit for realizing resolution and a converting speed and the number of channels over a wide range by using one kind of A/D converting LSI depending on a control signal from the outside. SOLUTION: This device is provided with a plurality of SAC having fixed resolution and converting speed and following circuits for controlling the resolution, converting speed, and the number of channels of the A/D converter, that is, a switch circuit for switching an analog signal path, an operating timing generation control circuit of each SAC, and an output processing circuit for converting the digital output of each SAC.

Description

【発明の詳細な説明】 【0001】［従来技術］アナログ・デジタル変換（A/D変
換）の回路方式には、並列比較方式、直並列方式、逐次
比較方式、ノイズシェーピング方式などの様々な方式が
存在する。それぞれの回路方式によって実現できる変換
速度と分解能の領域が存在する。図１は、それぞれの回
路方式の実現しうる領域を示す。この図から、変換速度
が１Mサンプル／秒(sps)以下で分解能が１２ビット以上
の低速高精度を実現するには、逐次比較回路やノイズシ
ェーピング回路が適している。一方、１Msps以上の高速
領域のA/D変換を実現するには、並列比較方式、直並列
方式などが適している。A/D変換器を構成する回路に要
素には，比較器、サンプル・ホールド回路（S／H）、デ
ジタル・アナログ変換器（D/A変換器）等がある。A/D変
換器の回路規模は、必要とする比較器の数及びD/A変換
器の分解能によって決まる。特に、回路方式毎に、比較
器の個数は大きく異なる。例えば、k bit (kは正整数)
の分解能のA/D変換回路を実現する場合、必要とする比
較器の個数は、並列比較方式にでは２^ｋ個、パイプライ
ン回路にではk個、逐次比較方式では１個である。よっ
て、A/D変換器内のD/A変換器の規模が同じであるとする
と、全体の回路規模は、比較器が最も少ない逐次比較方
式が最も小さく、集積化も容易である。並列比較方式
は，２^ｋ個の比較器が同時に１タイミングで動作するこ
とによりA/D変換できるので，変換速度が最も速い。逐
次比較方式の変換速度はＳ／Ｈの動作時間とk回の比較
器動作時間の和の逆数で決まる。 【0002】以上のように、各回路方式は性能領域が異な
り、必要となる回路構成、回路規模も異なるので、それ
ぞれの方式のＡＤ変換器が集積回路（LSI）として製品
化されている。 【0003】アナログ信号をデジタル信号に変換してコンピ
ュータに取り込むインタフェース回路ボードが広く用い
られている。変換速度と分解能の性能領域とチャネル数
によって異なる回路ボードを用意する必要があった。広
い性能領域をカバーするには複数種のＡＤ変換LSIを用
いる必要があるためにインタフェース回路ボードが大
型、高価となるなどの問題があった。 【0004】［発明が解決する課題］本発明は、かかる問題
点を解決するために、外部からの制御信号によって分解
能や変換速度を可変にすることのできるＡＤ変換器を提
供するものである。この技術により、１種類のＡＤ変換
LSIを用いることにより幅広い領域での分解能と変換速
度及びチャンネル数を実現できる。また、プログラムや
スイッチなどによって動作モードを変えて性能領域を変
えることも可能とする。変換速度と分解能の性能領域と
チャンネル数によって異なる回路ボードを用意したり、
複数種のＡＤ変換LSIを用いる必要がなくなるので，ア
ナログインタフェース回路の大型化、高価となるなどの
問題が解決できる。 【0005】［課題を解決するための手段］本発明は、外部
から制御信号によって変換分解能や変換速度を可変にす
ることができるA/D変換器を提供するものである。これ
を実現するために、基本となる複数個の逐次比較型A/D
変換回路（以後SACと略す）と、A/D変換器の分解能また
は変換速度を可変するための信号により制御される以下
の各回路を用いる。それらはアナログ信号の経路を切り
換えるスイッチ回路、各SACの動作タイミング制御信号
発生回路及び各SACのデジタル出力を変換する出力処理
回路である。 【0006】［発明の実施の形態］上記の目的を達成するた
めの構成を説明する。ここで、m,n,k,h,bは正整数とす
る。分解能がn ビット、変換速度がfsサンプル／秒のm
個のSACを有し、m個の入力端子を持つアナログ入力回路
と、m・n個の出力端子を持つデジタル出力回路を持つA/
D変換回路を構成する。以下の４つの動作モードを持た
せて、分解能と変換速度を可変にできるA/D変換器を構
成するために、各SACの変換速度、分解能を一定にした
まま、動作モード指定設定制御信号によって制御され
る、複数のスイッチ回路、タイミング制御信号発生回路
及びデジタル出力処理回路を備えている。 【0007】A/D変換器の動作モードは、以下の４つであ
る。 モード１：入力端子数＝m個で、分解能＝n ビット、変
換速度＝fs サンプル／秒。 モード２：入力端子数＝m/k、分解能＝n ビット、変換
速度＝k・fs サンプル／秒。 モード３：入力端子数＝m/(b+1)個で、分解能＝n+b ビ
ット、変換速度＝fs サンプル／秒。 モード４：入力端子数＝m/(k(b+1))、分解能＝n+b ビッ
ト、変換速度＝k・fsサンプル／秒 【0008】以後、上記４つの動作モードを実現する方法を
説明する。説明を簡単化する為に、図２に示すようにm=
４の場合で説明するが、回路構成及び制御方法は、m=4
以外の一般的な場合にも容易に拡張できる。 【0009】構成要素回路は、端子基本となる複数個の逐次
比較型A/D変換回路（以後SACと略す）10,11,12,13、複
数個の減算回路（以後SUBと略す）20,21,22、アナログ
入力端子数を制御するスイッチ群31、分解能を制御する
スイッチ群32、参照電圧供給を制御するスイッチ33、各
SACの動作タイミング発生回路40、スイッチ制御回路4
1、各SACのデジタル出力を変換する出力処理回路42, 基
準電圧発生回路50から構成される。入出力端子として、
4個のアナログ入力端子,60,61,62,63、4n個のデジタル
出力端子群64、クロック入力端子65、動作モード指定信
号端子66 を有する。 【0010】SACの回路を図３(a)に示す。サンプルホールド
回路（S/H）101,比較器102、逐次比較レジスタ（以後SA
Rと略す）103、D/A変換器104、動作制御信号発生回路10
5から構成される通常の逐次比較型A/D変換器であるが、
異なるのは103の出力を出す端子106と102の出力を外部
に出す端子107を有していることである。また，SUBの回
路図を図３(b)に示す。スイッチ201と差動アンプ202で
構成されている。SUB入力端子203、SUB基準電圧端子20
4、SUB出力端子205を有する。SUB入力端子203の電圧をV
i、SUB基準電圧端子204の電圧をVrin、SUB出力端子205
の電圧をVoとする。スイッチ制御端子206の入力が
“1”のときスイッチはA側がオンになり、Vo=Vi-Vrinに
なり、スイッチ制御端子の入力が“0”のときスイッチ
はB側がオンになり、Vo=Viになる。出力処理回路の入力
端子群と各SACの出力端子の接続関係を表１に示す。ま
た、図４にSACのサンプリングのタイミング、SARリセッ
ト信号及び各ビットへの制御信号のタイミングを示す。
SARの出力レジスタの制御は既存の技術を適用できる。
これら、SACのタイミング制御信号の関係は、どのモー
ドでも同一であるので、以後でタイミングについて説明
する際は、サンプリング／ホールド制御信号（S/H制御
信号）のタイミングで説明する。 【0011】まず、モード１の場合について説明する。これ
は、基本動作モードであり、m個のSACにm個のアナログ
信号を入力し、変換速度fsで，分解能n ビットのデジタ
ル信号に変換するモードである。表２に示すように各ス
イッチの状態を設定すると、回路構成は図５のようにな
る。また、各SACへのS/H制御信号のタイミングを図６に
示す。出力端子の機能を表３に示す。これにより、各SA
Cに独立な4個のアナログ信号を入力することができ、4
チャンネルのA/D変換器として各SACを独立に作動させる
ことができる。1チャンネルの出力はn ビットである
が、パラレル・シリアル変換を行って一個の端子から出
力するようにもできる。 【0012】次に、モード２について説明する。これは、分
解能を変えないで、変換速度を向上させる動作モードで
ある。この動作モードを図２の回路構成で実現する場合
を説明する。スイッチを表４の入力2チャンネルに設定
した場合、回路構成は図７のようになり、変換速度は２
fsになる。この時の動作タイミングを図８に示す。SAC
1、SAC2は入力１に接続されており、図８のタイミング
から入力１へ入力されるアナログ信号は、1/2fs毎にSAC
1、SAC2へ交互に取り込まれる。よって、A/D変換器全体
で見ると、入力１の信号を1/2fs毎に取り込み変換する
ようになり、全体として変換速度が２倍になる。入力３
へ入力されるアナログ信号の場合にも同様である。よっ
て、上述の方法で、入力が２チャンネルで変換速度が２
倍のA/D変換器として動作させることができる。出力処
理回路は表５(a)に示すように、CH１に対応する入力端
子群の端子F(1)〜F(n)とF(n+1)〜F(2n)をタイムスロッ
ト（以後TSと略す）を１、２と順に交互に2fsのレート
で出力するように処理する。 【0013】また、表４の1チャンネル入力に示すように、
スイッチを制御した場合、全てのSACは、CH1の入力60に
接続され、図９に示すように各SACのタイミングを制御
すると、A/D変換器全体では入力信号を1/4fs毎に取り込
み、変換する。よって、入力が１チャンネルで変換速度
が４fsのA/D変換器として動作させることができる。出
力処理回路は表５(b)に示すように、CH１に対応する入
力端子群の端子F(1)〜F(n)、F(n+1)〜F(2n)、F(2n+1)〜
F(3n) 、F(3n+1)〜F(4n)をTSを１、２、３、４の順に4f
sのレートで出力するように処理する。 【0014】以上の説明を、一般的な場合に拡張すると、変
換速度をｋ倍にする場合、ｋ個のSACを並列に動作する
ように、入力のスイッチを制御し、さらに、各SACが1/
(k・fs) 秒毎にA/D変換するようにタイミングを制御す
ればよい。こうすると、入力がm/kチャンネルで、変換
速度がｋ・fs サンプル／秒、分解能n ビットのA/D変
換器を構成することができる。回路構成上はkは2の冪の
整数とすると制御回路が簡単になる。ただしチャンネル
数はm/kは正整数に丸めた値であり、1以上でなければ回
路が構成できない。 【0015】次に、モード３の実施方法について説明する。
この動作モードは、変換速度を一定にして、分解能を制
御するモードである。この場合の、入力及び出力の制御
方法を、それぞれ表6及び表7に示す。表６の分解能をn+
1ビットの状態にスイッチを制御した時の回路構成を図
１０に示す。動作のタイミングを図１１に示す。さら
に、分解能n+2ビット、n+3 ビットに分解能を向上させ
る場合のタイミングをそれぞれ、図１２と図１３に示
す。 【0016】表6のスイッチの配置からわかるように、2段目
のSACには1段目の減算回路の出力が入力される。減算器
のスイッチは前段のSACの比較器の出力によって制御さ
れる。まず、分解能を制御する方法を、1ビット向上さ
せる場合を用いて説明する。この時、入力のスイッチと
各SACのタイミング、及びA/D変換器の出力は表６のn+1
ビット状態、図１１及び表７(a)のように制御される。
すると、アナログ入力端子60から取り込まれた信号は、
ある時刻にSAC1でサンプルされ逐次変換される。SAC1
でホールドされた入力信号は、SAC2に繋がる減算回路に
入力される。ここで、SAC２のサンプリングのタイミン
グは、図１１で示すように、SAC1より１クロックずれて
いる。よって、SAC1のMSBの判定結果によって、SAC2へ
取り込まれる入力信号が決定される。その後、SAC１で
は参照電圧Vrで、SAC2では1/2Vrで逐次変換を行う。 【0017】さらに、具体的な例を用いて、入力方法及び出
力方法を説明する。そこで、説明を簡単化する為、各SA
Cの分解能を2ビットとする。まず、入力信号Vinが5/8Vr
であるとする。すると、SAC1のMSBは１であるから、SAC
2への入力は、5/8Vr−1/2Vr=1/8Vrとなる。SAC2ではこ
の信号を参照電圧1/2Vrを用いて逐次比較変換する。よ
って、SAC1の出力“１０”、SAC2の出力は“０１”とな
る。表7で示すように、A/D変換器のデジタル出力はSAC1
の出力“１0”に、SAC2のLSB“１”を付加することによ
って得られ、“１０１”となる。この結果は、5/8Vrを
参照電圧Vrで3bitの逐次比較変換を行った結果と一致す
る。 【0018】一方、入力信号Vinが3/8Vrであるとする。この
とき、SAC1のMSBは“０”であるから、SAC2の入力は3/8
Vrである。従って、各SACの出力は、SAC1は“０１”で
あり、SAC2の出力は“１０”である。よって、A/D変換
器のデジタル出力は、SAC1の出力、“０１”にSAC2のLS
B“０”を付加して、“０１０”となる。 【0019】以上を分解能がn ビットのSACを用いて、bビッ
ト向上させる場合に拡張することができる。まず、サン
プリングのタイミングが１クロックずつずれたｂ+1個の
SACに対して、SUBを通して、順次入力が加えられる。h
（１＜h≦b）番目のSACへの入力V_hは前段のSACの入力V
_h-1がV_h-1≧1/2^ｈVrの時、V_h=V_h-1−1/2^ｈVrであり、V
_h-1＜1/2^ｈVrの時、V_h=V_h-1となる。この入力信号を参
照電圧1/2^ｈVrを用いて逐次比較変換を行う。出力は、n
+bビットの内、MSBからn ビットまでの値は、１番目のS
ACの出力を用い、残りn+1 ビットからLSBまでの値は、
２からb＋1番目のSACのLSBの値を用いればよい。こうす
ると、変換速度がfsで分解能がn+b ビット、チャンネル
数がm/(b+1)のA/D変換器を実現できる。ただしチャンネ
ル数はm/(b+1)は正整数に丸めた値であり、1以上でなけ
れば回路が構成できない。 【0020】モード４の実施方法について説明する。この動
作モードは、変換速度、分解能、いずれも変化させるモ
ードである。モード２で説明したように、変換速度を制
御するには、SACを並列に接続して、並列に接続したSAC
のタイミングを図８のようにずらせばよい。また、モー
ド３で説明したように、分解能を制御するには、まずSA
Cを減算回路を通して、直列に接続し、各SACのタイミン
グを1クロックずつずらし、表７のように、出力回路を
制御すればよい。よって、このモードを実現するには、
入力処理、タイミング及び出力処理を、それぞれ、表
８、図１4及び表9に示すように制御する。この時の回路
は図15のようになる。たとえば、アナログ入力端子60が
全てのSACに接続されている場合、表８のようにスイッ
チを制御すれば、SAC1とSAC2及びSAC3とSAC4が直列に接
続され、一方、SAC1とSAC3は並列に接続されている。さ
らに、図14のように、SAC1とSAC2及びSAC3とSAC4、それ
ぞれ1クロックずらし、かつSAC1とSAC3とのタイミング
を1/2fsずらしたとする。すると、変換速度が2fsで分解
能がn+1bitであるA/D変換器を構成することができる。 【0021】このモードも、一般的な場合に拡張することが
できる。変換速度がk・fs、分解能がn+b ビットのA/D変
換器を構成するには、1クロックずつずらしたSACをb+1
個直列接続した回路をh個並列に接続し、個々の回路の
サンプリングのタイミングを1/(k・fs)だけずらすよう
にすればよい。この時、モード２とモード３の出力処理
を併用すると、n+b ビットのデジタル出力が得られる。
こうして、変換速度がk・fs、分解能がn+bビット、チャ
ンネル数がm/(k(b+1))のA/D変換器を構成することがで
きる。ただしチャンネル数はm/(k(b+1))は正整数に丸め
た値であり、1以上でなければ回路が構成できない。 【表１】【表２】【表３】【表４】 【表５】【表６】 【表７】【表８】【表９】 表１：A/D変換器の出力端子と各SACの出力端子との対応 表２：動作モード１のスイッチ制御 表３：動作モード１の出力処理 表４：動作モード2のスイッチ制御 表５(a)：入力2CH、変換速度2fs、分解能n ビットの時
の出力処理 表５(b)：入力1CH、変換速度4fs、分解能n ビットの時
の出力処理 表６：動作モード３のスイッチ制御 表７(a)：入力2CH、変換速度fs、分解能n+1ビットの時
の出力処理 表７(b)：入力1CH、変換速度fs、分解能n+2ビットの時
の出力処理 表７(c)：入力1CH、変換速度fs、分解能n+3ビットの時
の出力処理 表８：動作モード４のスイッチ制御（n+1ビット、2fs） 表９：動作モード４の出力処理（表８の場合） 【図及び表に於ける注釈】 10: 逐次比較型A/D変換回路(1) 11: 逐次比較型A/D変換回路(2) 12: 逐次比較型A/D変換回路(3) 13: 逐次比較型A/D変換回路(4) 20: 減算回路(1) 21: 減算回路(2) 22: 減算回路(3) 31: アナログ入力端子数を制御するスイッチ群 32: 分解能を制御するスイッチ群 33: 参照電圧供給を制御するスイッチ群 40: 各SACの動作タイミング発生回路 41: スイッチ制御回路 42: デジタル出力を変換する出力処理回路 50: 基準電圧発生回路 60: アナログ入力端子（CH1） 61: アナログ入力端子（CH2） 62: アナログ入力端子（CH3） 63: アナログ入力端子（CH4） 64: A/D出力端子群 65: クロック入力端子 66: 動作モード指定信号端子 101:サンプル／ホールド回路 102:比較器 103:逐次変換レジスタ 104:D/A変換器 105:制御信号発生回路 106:S/H出力端子 107:コンパレータ出力端子 201:SUB基準電圧端子用スイッチ 202:SUB減算器 203:SUB入力端子 204:SUB基準電圧端子 205:SUB出力端子 206:SUBスイッチ制御端子Description of the Related Art [Prior art] There are various analog-to-digital conversion (A / D conversion) circuit methods such as a parallel comparison method, a serial-parallel method, a successive approximation method, and a noise shaping method. Exists. There are regions of conversion speed and resolution that can be realized by each circuit system. FIG. 1 shows areas where the respective circuit schemes can be realized. From this figure, a successive approximation circuit and a noise shaping circuit are suitable for realizing low-speed and high-accuracy with a conversion speed of 1 Msample / sec (sps) or less and a resolution of 12 bits or more. On the other hand, a parallel comparison method, a serial-parallel method, and the like are suitable for realizing A / D conversion in a high-speed region of 1 Msps or more. Elements of the circuit constituting the A / D converter include a comparator, a sample and hold circuit (S / H), a digital / analog converter (D / A converter), and the like. The circuit scale of the A / D converter is determined by the required number of comparators and the resolution of the D / A converter. In particular, the number of comparators differs greatly for each circuit system. For example, k bit (k is a positive integer)
To realize an A / D conversion circuit having a resolution of 2 ×, the number of comparators required is 2 ^k for the parallel comparison method, ^{k for} the pipeline circuit, and 1 for the successive approximation method. Therefore, assuming that the scale of the D / A converter in the A / D converter is the same, the successive approximation method with the smallest number of comparators is the smallest, and the integration is easy. Parallel comparison method, since the 2 ^k-number of comparators can be A / D conversion by operating at 1 time simultaneously, the fastest conversion speed. The conversion speed of the successive approximation method is determined by the reciprocal of the sum of the operating time of S / H and the operating time of k comparators. [0002] As described above, since each circuit system has a different performance area and a required circuit configuration and circuit scale, the AD converter of each system is commercialized as an integrated circuit (LSI). [0003] An interface circuit board that converts an analog signal into a digital signal and takes it into a computer is widely used. It was necessary to prepare different circuit boards depending on the conversion speed and resolution performance area and the number of channels. In order to cover a wide performance area, it is necessary to use a plurality of types of AD conversion LSIs, so that there has been a problem that the interface circuit board becomes large and expensive. [0004] The present invention provides an AD converter capable of changing the resolution and conversion speed by an external control signal in order to solve the above problems. With this technology, one type of AD conversion
By using an LSI, resolution, conversion speed, and number of channels in a wide range can be realized. It is also possible to change the performance area by changing the operation mode by a program or a switch. Prepare different circuit boards depending on the performance area of conversion speed and resolution and the number of channels.
Since it is not necessary to use a plurality of types of AD conversion LSIs, it is possible to solve problems such as an increase in the size and cost of an analog interface circuit. [0005] [Means for solving the problem] The present invention provides an A / D converter capable of changing the conversion resolution and conversion speed by an external control signal. In order to realize this, the basic multiple successive approximation type A / D
A conversion circuit (hereinafter abbreviated as SAC) and the following circuits controlled by a signal for changing the resolution or conversion speed of the A / D converter are used. These are a switch circuit for switching a path of an analog signal, an operation timing control signal generation circuit for each SAC, and an output processing circuit for converting a digital output of each SAC. [Embodiment of the Invention] A configuration for achieving the above object will be described. Here, m, n, k, h, and b are positive integers. M with resolution of n bits and conversion speed of fs samples / second
A / A with two SACs and an analog input circuit with m input terminals and a digital output circuit with mn output terminals
Construct a D conversion circuit. To configure an A / D converter with the following four operation modes and variable resolution and conversion speed, the operation mode designation setting control signal is used while the conversion speed and resolution of each SAC are kept constant. A plurality of switch circuits, a timing control signal generation circuit, and a digital output processing circuit to be controlled are provided. [0007] The operation modes of the A / D converter are the following four. Mode 1: Number of input terminals = m, resolution = n bits, conversion speed = fs samples / sec. Mode 2: Number of input terminals = m / k, resolution = n bits, conversion speed = k · fs samples / sec. Mode 3: Number of input terminals = m / (b + 1), resolution = n + b bits, conversion speed = fs samples / sec. Mode 4: Number of input terminals = m / (k (b + 1)), resolution = n + b bits, conversion speed = k · fs samples / sec. Hereinafter, a method for realizing the above four operation modes will be described. I do. To simplify the explanation, m =
4, the circuit configuration and the control method are as follows.
It can be easily extended to other general cases. The constituent element circuits include a plurality of successive approximation type A / D conversion circuits (hereinafter abbreviated as SAC) 10, 11, 12, 13, which are terminal-based, a plurality of subtraction circuits (hereinafter abbreviated as SUB) 20, 21, 22, switches 31 for controlling the number of analog input terminals, switches 32 for controlling the resolution, switches 33 for controlling the supply of the reference voltage,
SAC operation timing generation circuit 40, switch control circuit 4
1. It comprises an output processing circuit 42 for converting the digital output of each SAC, and a reference voltage generating circuit 50. As an input / output terminal,
It has four analog input terminals, 60, 61, 62, 63, 4n digital output terminal groups 64, a clock input terminal 65, and an operation mode designation signal terminal 66. FIG. 3A shows a circuit of the SAC. Sample hold circuit (S / H) 101, comparator 102, successive approximation register (hereinafter SA)
R, abbreviated as R) 103, D / A converter 104, operation control signal generation circuit 10
It is a normal successive approximation type A / D converter composed of 5,
The difference is that a terminal 106 for outputting the output of 103 and a terminal 107 for outputting the output of 102 are provided. FIG. 3B shows a circuit diagram of the SUB. It comprises a switch 201 and a differential amplifier 202. SUB input terminal 203, SUB reference voltage terminal 20
4. It has a SUB output terminal 205. SUB input terminal 203 voltage to V
i, the voltage of the SUB reference voltage terminal 204 is Vrin, and the SUB output terminal 205
Is Vo. When the input of the switch control terminal 206
When the switch is "1", the switch A is turned on and Vo = Vi-Vrin. When the input of the switch control terminal is "0", the switch B is turned on and Vo = Vi. Table 1 shows the connection relationship between the input terminal group of the output processing circuit and the output terminal of each SAC. FIG. 4 shows the timing of SAC sampling, the timing of a SAR reset signal, and the timing of a control signal for each bit.
Existing technology can be applied to control the output register of the SAR.
Since the relationship between these SAC timing control signals is the same in any mode, the timing will be described hereinafter with the timing of the sampling / hold control signal (S / H control signal). First, the case of mode 1 will be described. This is a basic operation mode in which m analog signals are input to m SACs and converted into a digital signal having a resolution of n bits at a conversion speed fs. When the state of each switch is set as shown in Table 2, the circuit configuration is as shown in FIG. FIG. 6 shows the timing of the S / H control signal to each SAC. Table 3 shows the functions of the output terminals. This allows each SA
4 independent analog signals can be input to C.
Each SAC can be operated independently as a channel A / D converter. The output of one channel is n bits, but it can be parallel-to-serial converted and output from one terminal. Next, mode 2 will be described. This is an operation mode for improving the conversion speed without changing the resolution. A case where this operation mode is realized by the circuit configuration of FIG. 2 will be described. When the switches are set to the two input channels in Table 4, the circuit configuration is as shown in FIG.
fs. The operation timing at this time is shown in FIG. SAC
1 and SAC2 are connected to input 1 and the analog signal input to input 1 from the timing of FIG.
1. Alternately loaded into SAC2. Therefore, when viewed from the whole A / D converter, the signal of input 1 is taken in every 1/2 fs and converted, and the conversion speed is doubled as a whole. Input 3
The same applies to the case of an analog signal input to. Therefore, in the above-described method, the input is two channels and the conversion speed is two.
It can operate as a double A / D converter. As shown in Table 5 (a), the output processing circuit sets terminals F (1) to F (n) and F (n + 1) to F (2n) of the input terminal group corresponding to CH1 to time slots (hereinafter TS Is abbreviated as “1” and “2” in order and output at a rate of 2 fs. [0013] Also, as shown in the one-channel input of Table 4,
When the switches are controlled, all the SACs are connected to the input 60 of CH1, and when the timing of each SAC is controlled as shown in FIG. 9, the entire A / D converter takes in the input signal every 1 / 4fs, Convert. Therefore, it is possible to operate as an A / D converter having an input of one channel and a conversion speed of 4 fs. As shown in Table 5 (b), the output processing circuit has terminals F (1) to F (n), F (n + 1) to F (2n), and F (2n + 1) of the input terminal group corresponding to CH1. ) ~
F (3n), F (3n + 1) to F (4n) are assigned TS by 1, 2, 3, 4 in order of 4f
Process to output at the rate of s. When the above description is extended to a general case, when the conversion speed is increased by k times, the input switches are controlled so that k SACs operate in parallel. /
The timing may be controlled so that A / D conversion is performed every (k · fs) seconds. In this case, an A / D converter having m / k input channels, a conversion speed of k · fs samples / second, and n bits of resolution can be configured. In terms of the circuit configuration, the control circuit is simplified if k is an integer of a power of two. However, as for the number of channels, m / k is a value rounded to a positive integer, and a circuit cannot be formed unless it is 1 or more. Next, a method for implementing mode 3 will be described.
This operation mode is a mode for controlling the resolution while keeping the conversion speed constant. Tables 6 and 7 show the input and output control methods in this case. Resolution of Table 6 is n +
FIG. 10 shows a circuit configuration when the switch is controlled to the state of 1 bit. FIG. 11 shows the operation timing. FIGS. 12 and 13 show timings when the resolution is improved to n + 2 bits and n + 3 bits, respectively. As can be seen from the arrangement of the switches in Table 6, the output of the first-stage subtraction circuit is input to the second-stage SAC. The switch of the subtractor is controlled by the output of the comparator of the preceding SAC. First, a method of controlling the resolution will be described using the case of improving one bit. At this time, the input switch, the timing of each SAC, and the output of the A / D converter are n + 1 in Table 6.
The bit state is controlled as shown in FIG. 11 and Table 7 (a).
Then, the signal captured from the analog input terminal 60 is
At a certain time, it is sampled by SAC1 and converted sequentially. SAC1
Is input to the subtraction circuit connected to SAC2. Here, the sampling timing of SAC2 is shifted by one clock from SAC1, as shown in FIG. Therefore, an input signal to be taken into SAC2 is determined according to the determination result of the MSB of SAC1. Thereafter, successive conversion is performed at the reference voltage Vr in SAC1 and at 1/2 Vr in SAC2. Further, an input method and an output method will be described using a specific example. Therefore, to simplify the explanation, each SA
The resolution of C is 2 bits. First, the input signal Vin is 5 / 8Vr
And Then, since the MSB of SAC1 is 1, SAC1
The input to 2 is 5 / 8Vr-1 / 2Vr = 1 / 8Vr. In SAC2, this signal is successively compared and converted using the reference voltage 1 / 2Vr. Therefore, the output of SAC1 is "10" and the output of SAC2 is "01". As shown in Table 7, the digital output of the A / D converter is SAC1
Is obtained by adding the LSB "1" of SAC2 to the output "10". This result coincides with the result of performing 3-bit successive approximation conversion of 5/8 Vr with reference voltage Vr. On the other hand, it is assumed that the input signal Vin is 3/8 Vr. At this time, since the MSB of SAC1 is “0”, the input of SAC2 is 3/8.
Vr. Accordingly, the output of each SAC is "01" for SAC1, and the output of SAC2 is "10". Therefore, the digital output of the A / D converter is the output of SAC1 and the LS of SAC2 is "01".
B “0” is added to become “010”. The above can be extended to a case where the resolution is improved by b bits by using the SAC having the resolution of n bits. First, the sampling timing is shifted by b + 1
Input is sequentially applied to the SAC through the SUB. h
(1 <h ≦ b) th input V _h to the SAC input V of the preceding SAC
_{When h-1} is V _h-1 ≧ 1/2 ^h Vr, V _h = V _h-1 −1/2 ^h Vr, and V
When the ^_h-1 <1/2 _h Vr, the V _h = V _h-1. Performing approximation conversion sequentially using the reference voltage 1/2 ^h Vr this input signal. The output is n
Of the + b bits, the value from the MSB to n bits is the first S
Using the AC output, the value from the remaining n + 1 bits to the LSB is
The LSB value of the 2nd to b + 1st SAC may be used. Thus, an A / D converter having a conversion speed of fs, a resolution of n + b bits, and the number of channels is m / (b + 1) can be realized. However, as for the number of channels, m / (b + 1) is a value rounded to a positive integer, and a circuit cannot be formed unless it is 1 or more. A method for implementing mode 4 will be described. This operation mode is a mode for changing both the conversion speed and the resolution. As described in Mode 2, to control the conversion speed, connect the SACs in parallel and connect the SACs connected in parallel.
May be shifted as shown in FIG. As described in Mode 3, to control the resolution, first, the SA
C may be connected in series through a subtraction circuit, the timing of each SAC may be shifted by one clock, and the output circuit may be controlled as shown in Table 7. Therefore, to realize this mode,
The input processing, timing and output processing are controlled as shown in Table 8, FIG. 14 and Table 9, respectively. The circuit at this time is as shown in FIG. For example, if the analog input terminal 60 is connected to all the SACs, by controlling the switches as shown in Table 8, SAC1 and SAC2 and SAC3 and SAC4 are connected in series, while SAC1 and SAC3 are connected in parallel. Have been. Further, as shown in FIG. 14, it is assumed that SAC1 and SAC2 and SAC3 and SAC4 are each shifted by one clock, and the timing of SAC1 and SAC3 is shifted by 1/2 fs. Then, an A / D converter having a conversion speed of 2 fs and a resolution of n + 1 bits can be configured. This mode can also be extended to the general case. To configure an A / D converter with a conversion speed of kfs and resolution of n + b bits, the SAC shifted by one clock
H circuits connected in series may be connected in parallel, and the sampling timing of each circuit may be shifted by 1 / (k · fs). At this time, if the output processes of the mode 2 and the mode 3 are used together, a digital output of n + b bits can be obtained.
Thus, an A / D converter having a conversion speed of k · fs, a resolution of n + b bits, and a number of channels of m / (k (b + 1)) can be configured. However, as for the number of channels, m / (k (b + 1)) is a value rounded to a positive integer, and a circuit cannot be formed unless it is 1 or more. [Table 1] [Table 2] [Table 3] [Table 4] [Table 5] [Table 6] [Table 7] [Table 8] [Table 9] Table 1: Correspondence between output terminal of A / D converter and output terminal of each SAC Table 2: Switch control of operation mode 1 Table 3: Output processing of operation mode 1 Table 4: Switch control table of operation mode 2 ( a): Output processing when input 2CH, conversion speed 2fs, resolution n bit Table 5 (b): Output processing when input 1CH, conversion speed 4fs, resolution n bit 6: Switch control table 7 in operation mode 3 (a): Output processing table for input 2CH, conversion speed fs, resolution n + 1 bits Table 7 (b): Output processing table 7 for input 1CH, conversion speed fs, resolution n + 2 bits 7 (c): Table 8: Switch control of operation mode 4 (n + 1 bit, 2fs) Table 9: Output processing of operation mode 4 (in case of table 8) 10: Successive approximation A / D converter (1) 11: Successive approximation A / D converter (2) 12: Successive approximation A / D converter (3) 13: Successive approximation Comparison type A / D conversion circuit (4) 20: Subtractor (1) 21: Subtractor (2) 22: Subtractor (3) 31: Switches for controlling the number of analog input terminals 32: Switches for controlling resolution 33: Switches for controlling reference voltage supply 40: Each SAC operation timing generation circuit 41: switch control circuit 42: output processing circuit 50 for converting digital output: reference voltage generation circuit 60: analog input terminal (CH1) 61: analog input terminal (CH2) 62: analog input terminal ( CH3) 63: Analog input terminal (CH4) 64: A / D output terminal group 65: Clock input terminal 66: Operation mode designation signal terminal 101: Sample / hold circuit 102: Comparator 103: Successive conversion register 104: D / A Converter 105: Control signal generation circuit 106: S / H output terminal 107: Comparator output terminal 201: SUB reference voltage terminal switch 202: SUB subtractor 203: SUB input terminal 204: SUB reference voltage terminal 205: SUB output terminal 206 : SUB switch control terminal

【図面の簡単な説明】 図１：変換方式の適応領域 図２：SACを４個内蔵したプログラマブルA/D変換器の実
施例 図３(a)：SACの回路構成 図３(b)：減算回路 図４：SACの動作タイミング 図５：動作モード１の時のA/D変換器の回路 図６：動作モード１に於ける、各SACのサンプリングの
タイミング 図７：動作モード２の時のA/D変換器の回路 図８：入力２CH、変換速度2fs、分解能n ビットの時の
タイミング 図９：入力１CH、変換速度4fs、分解能n ビットの時の
タイミング 図１０：動作モード3の時のA/D変換器の回路 図１１：入力1CH、変換速度fs、分解能n+1 bitの時のタ
イミング 図１２：入力１CH、変換速度fs、分解能n+2 bitの時の
タイミング 図１３：入力１CH、変換速度fs、分解能n+3 bitの時の
タイミング 図１４：入力2チャンネル、変換速度2fs、分解能n+1 bi
tの時のタイミング 図１５：動作モード４のA/D変換器の実施例 【図及び表に於ける注釈】 10: 逐次比較型A/D変換回路(1) 11: 逐次比較型A/D変換回路(2) 12: 逐次比較型A/D変換回路(3) 13: 逐次比較型A/D変換回路(4) 20: 減算回路(1) 21: 減算回路(2) 22: 減算回路(3) 31: アナログ入力端子数を制御するスイッチ群 32: 分解能を制御するスイッチ群 33: 参照電圧供給を制御するスイッチ群 40: 各SACの動作タイミング発生回路 41: スイッチ制御回路 42: デジタル出力を変換する出力処理回路 50: 基準電圧発生回路 60: アナログ入力端子（CH1） 61: アナログ入力端子（CH2） 62: アナログ入力端子（CH3） 63: アナログ入力端子（CH4） 64: A/D出力端子群 65: クロック入力端子 66: 動作モード指定信号端子 101:サンプル／ホールド回路 102:比較器 103:逐次変換レジスタ 104:D/A変換器 105:制御信号発生回路 106:S/H出力端子 107:コンパレータ出力端子 201:SUB基準電圧端子用スイッチ 202:SUB減算器 203:SUB入力端子 204:SUB基準電圧端子 205:SUB出力端子 206:SUBスイッチ制御端子BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1: Applicable area of conversion scheme FIG. 2: Embodiment of programmable A / D converter incorporating four SACs FIG. 3 (a): Circuit configuration of SAC FIG. 3 (b): Subtraction Circuit diagram 4: Operation timing of SAC FIG. 5: Circuit diagram of A / D converter in operation mode 1 FIG. 6: Sampling timing of each SAC in operation mode 1 FIG. 7: A in operation mode 2 / D converter circuit diagram 8: Timing when input 2CH, conversion speed 2fs, resolution n bit Figure 9: Timing when input 1CH, conversion speed 4fs, resolution n bit 10: A in operation mode 3 / D converter circuit diagram 11: Timing when input 1CH, conversion speed fs, resolution n + 1 bit FIG. 12: Timing when input 1CH, conversion speed fs, resolution n + 2 bit 13: Input 1CH, Timing at conversion speed fs, resolution n + 3 bit Figure 14: Input 2 channels, conversion speed 2fs, resolution n + 1 bi
Timing at t Figure 15: Example of A / D converter in operation mode 4 [Notes in Figures and Tables] 10: Successive approximation A / D converter (1) 11: Successive approximation A / D Conversion circuit (2) 12: Successive approximation A / D conversion circuit (3) 13: Successive approximation A / D conversion circuit (4) 20: Subtraction circuit (1) 21: Subtraction circuit (2) 22: Subtraction circuit ( 3) 31: Switch group for controlling the number of analog input terminals 32: Switch group for controlling resolution 33: Switch group for controlling reference voltage supply 40: Operation timing generation circuit 41 for each SAC 41: Switch control circuit 42: Digital output Output processing circuit 50 to convert: Reference voltage generation circuit 60: Analog input terminal (CH1) 61: Analog input terminal (CH2) 62: Analog input terminal (CH3) 63: Analog input terminal (CH4) 64: A / D output terminal Group 65: Clock input terminal 66: Operation mode designation signal terminal 101: Sample / hold circuit 102: Comparator 103: Successive conversion register 104: D / A converter 105: Control signal generation Road 106: S / H output 107: Comparator output 201: SUB reference voltage terminal switch 202: SUB subtractor 203: SUB input terminal 204: SUB reference voltage terminal 205: SUB output terminal 206: SUB switch control terminal

───────────────────────────────────────────────────── フロントページの続き (72)発明者 永田 真 広島県広島市南区段原２−１−19コンフォ ートＮビル2707 Ｆターム(参考） 5J022 AA02 AB01 BA06 BA10 CA10 CB02 CB07 CE01 CE08 CF01   ────────────────────────────────────────────────── ─── Continuation of front page    (72) Inventor Makoto Nagata             Hiroshima Prefecture Hiroshima City Minami Ward 2-1-19 Confo             N Building 2707 F term (reference) 5J022 AA02 AB01 BA06 BA10 CA10                       CB02 CB07 CE01 CE08 CF01

Claims (1)

【特許請求の範囲】 【請求項１】 分解能n ビット(nは正整数)、変換速度f
s サンプル／秒の逐次比較型A/D変換回路を基本回路と
してm個（mは正整数）有し、これらを動作制御するため
に、複数個の入力信号あるいは他の逐次比較型A/D変換
回路でサンプルホールドされた信号を切り替えて逐次比
較型A/D変換回路に加えるためのスイッチ群、基準電圧
を切り替えて逐次比較型A/D変換回路に加えるためのス
イッチ群、動作タイミング制御信号発生回路を具備し、
これらの動作制御のために回路は外部からの動作モード
指定情報にしたがって動作する機能を持ち、ｍ個のA/D
変換器として動作させる第１のモードと、k個(kは正整
数)のA/D変換器を組にして１／(k・fs)の時間ずつずら
して動作させることにより、変換速度をk・fsサンプル
／秒に向上させ、入力端子数＝m/k、分解能＝n ビット
のA/D変換器として動作させる第２のモードと、b個の逐
次比較型A/D変換回路を組み合わせて、下位変換には上
位の変換結果によって、遅らせたタイミングで、基準電
圧を制御することにより、分解能をn+b ビット(bは正整
数)に向上させて、変換速度＝fs サンプル／秒、入力
端子数＝m/(b+1)個のA/D変換器として動作させる第３の
モード３、第２のモードと第３のモードの構成を併用し
て、分解能＝n+b ビット、変換速度＝k・fsサンプル／
秒、入力端子数＝m/(k(b+1))のA/D変換器として動作さ
せる第４のモードの４つのモードのうち少なくとも２つ
のモードを外部から制御信号によって指定できることを
特徴とするプログラマブルA/D変換器。Claims: 1. Resolution n bits (n is a positive integer), conversion speed f
s samples / second successive approximation type A / D conversion circuit is used as a basic circuit and m (m is a positive integer), and a plurality of input signals or other successive approximation type A / D Switch group for switching the signal sampled and held by the conversion circuit and applying it to the successive approximation A / D converter circuit, switch group for switching the reference voltage and applying it to the successive approximation A / D conversion circuit, operation timing control signal A generator circuit,
In order to control these operations, the circuit has the function of operating according to the operation mode designation information from the outside.
By converting the first mode of operation as a converter and k (k is a positive integer) A / D converters and operating them at an interval of 1 / (k · fs) at a time, the conversion speed becomes k -Combine the second mode, which operates as an A / D converter with the number of input terminals = m / k and resolution = n bits, and b successive approximation type A / D converter circuits, with an improvement to fs samples / sec. For lower conversion, the resolution is improved to n + b bits (b is a positive integer) by controlling the reference voltage at a timing delayed by the upper conversion result, and the conversion speed = fs samples / sec. Number of terminals = m / (b + 1) third mode 3, operated as A / D converters, resolution = n + b bits, using both configurations of the second mode and the third mode Speed = k · fs sample /
Second, the number of input terminals = m / (k (b + 1)) At least two of the four modes of the fourth mode operated as an A / D converter can be specified by an external control signal. Programmable A / D converter.