JPH0829751A - 液晶表示装置 - Google Patents
液晶表示装置Info
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Abstract
して、液晶が劣化し難くく、高画質が得られるようにす
る。 【構成】 ゲートライン31と32には、奇数/偶数フ
レーム毎にnチャネルTFT36とpチャネルTFT3
7を交互にオンさせるゲートパルス信号をそれぞれ印加
する。また、ゲートライン33と34も同様に奇数/偶
数フレーム毎にnチャネルTFT38とpチャネルTF
T39を交互にオンさせる。これにより、各画素では、
スイッチング素子をオンして映像信号を液晶容量CLCに
書き込む選択状態時に、nチャネルとpチャネルのTF
Tを交互に使うため、飛込み電圧ΔVGSが正側と負側に
交互に発生して、相互にΔVGS成分同士が打消し合って
駆動電圧波形に直流成分が無くなることから、液晶劣化
の少ない、良好な画質が得られる。
Description
詳細には、走査タイミングに応じてスイッチング素子を
切替えて映像信号を液晶に印加する液晶表示装置に関す
る。
示装置には、例えば、薄膜トランジスタ(TFT:thin
film transistor)を用いて各画素毎に走査タイミング
に応じて映像信号の書き込みを行なって液晶を駆動する
アクティブマトリックス型のTFT−LCDパネルが知
られている。
装置は、一般に、各画素毎の等価回路としては、図5に
示すように、行方向にゲートライン(走査線)1が設け
られ、列方向にドレインライン(信号線)2が設けられ
ている。そして、ドレインライン2には映像信号が入力
されるとともに、ゲートライン1には、水平走査タイミ
ングに応じてゲート電圧信号が順次入力される。
の交点に対応した各画素部には、スイッチング素子とし
ての薄膜トランジスタ(TFT)3が接続されている。
このTFT3のソース電極Sには、液晶容量CLCが接続
され、ゲート電極Gにはゲートライン1が接続され、ド
レイン電極Dにはドレインライン2が接続されている。
ここでは、TFT3にnチャネルMOSを用いている。
が印加されると、オンとなって選択された状態となる。
このとき、ドレインライン2から図7(a)に示すよう
な映像信号としてのドレイン電圧VD が液晶容量CLCに
電荷の形で書き込まれ、別なゲートライン1が選択され
ている間、選択されていないTFT3をオフすること
で、書き込まれた電荷によって画素が駆動される。
うな従来の液晶表示装置にあっては、図5に示すよう
に、TFT3がゲート−ソース間寄生容量CGSを有して
いるため、TFT3をスイッチングさせて画素を駆動す
ると、液晶容量CLCに印加されるソース電圧VS の波形
が図7(a)の白抜き矢印A及びBに示すように、ドレ
イン電圧VD に対してローレベル時とハイレベル時に、
共にΔVGSだけ負側(pチャネルMOSのTFTでは正
側)にずれる歪んだ波形となる。
響によってゲート電圧VG が“Low ”から“Hig
h”(pチャネルTFTでは“High”から“Low
”)に切り換わる時に、急激にソース電圧VS が変化
する飛込み特性によるもので、このΔVGSは飛込み電圧
と称されている。
分は、図7(a)に示すように、ソース電圧VS波形を
コモン電圧VCOM に対して非対称にする原因となり、こ
の液晶駆動波形の非対称性によって生じる直流成分が液
晶を劣化させるとともに、残像を発生させて画質を低下
させるという問題がある。
モン電圧を調整することによって、容易に除去すること
ができる。しかし、このΔVGSは、液晶容量CLCの電圧
依存性に起因して、同様な電圧依存性を有していること
から、コモン電圧を調整するだけでは完全に除去できな
かった。そこで、上記したΔVGSの悪影響を低減するた
め、図6に示す従来例では、液晶表示パネルに補助容量
用電極を設けて補助容量CS を形成している。
間寄生容量をCGS、液晶容量をCLC、ハイレベルVGHか
らローレベルVGLのゲート電圧を引いた値をVGHL とす
ると、下式により表される。
量CS を大きくすればよいことがわかる。しかし、この
補助容量CS をあまり大きくすると、開口率が小さくな
って、書き込み時間が長くなる問題がある。
れたもので、液晶に印加される駆動電圧の直流成分を無
くして、液晶が劣化し難い、高画質の得られる液晶表示
装置を提供することを目的としている。
装置は、液晶表示パネルのコモン電極に対して液晶を介
して対向配置された画素電極をマトリクス状に配し、各
画素毎に設けられたスイッチング素子のゲート電極にゲ
ート配線から交番変化する所定の制御電圧を印加して選
択状態とし、該選択状態の画素電極にドレイン配線から
交番変化する所定の表示電圧を印加して表示制御する液
晶表示装置において、前記スイッチング素子が第1導電
型と第2導電型の電界効果トランジスタとを並列に接続
して構成され、前記各画素毎に構成された第1導電型と
第2導電型の電界効果トランジスタを前記ゲート配線か
ら印加される制御電圧で交互にスイッチングさせて表示
電圧を前記画素電極に印加することにより、上記目的を
達成する。
請求項2に記載されるように、前記各画素毎に並列接続
された第1導電型と第2導電型の電界効果トランジスタ
のゲート電極に印加する制御電圧をそれぞれ固有のゲー
ト配線から供給するようにしてもよい。
ば、請求項3に記載されるように、前記各画素毎に並列
接続された第1導電型と第2導電型の電界効果トランジ
スタのうち列方向に隣接する画素間の一方の電界効果ト
ランジスタ同士を共通のゲート配線から供給する制御電
圧でスイッチングさせるようにしてもよい。
請求項4に記載されるように、隣接する画素間で共通の
ゲート配線を使って同一導電型の電界効果トランジスタ
同士を接続し、同じ制御電圧を供給して2ライン同時に
選択状態とするようにしてもよい。
請求項5に記載されるように、前記ゲート配線には、フ
レーム毎あるいはフィールド毎に交互に反転した制御電
圧を印加するようにしてもよい。
設けられたスイッチング素子が第1導電型と第2導電型
の電界効果トランジスタを並列に接続して構成され、各
画素毎に構成された第1導電型と第2導電型の電界効果
トランジスタをゲート配線から印加される制御電圧で交
互にスイッチングさせて表示電圧が画素電極に印加され
る。
界効果トランジスタを介して出力される飛び込み電圧波
形と、他方の導電型の電界効果トランジスタを介して出
力される飛び込み電圧波形とを互いに打ち消し合うこと
により、液晶にかかる電圧の直流成分を無くして、液晶
劣化の少ない、良好な画質が得られる。
画素毎に並列接続された第1導電型と第2導電型の電界
効果トランジスタのゲート電極に印加する制御電圧をそ
れぞれ固有のゲート配線から供給される。
る導電型の電界効果トランジスタを交互に確実にスイッ
チングするため、飛び込み電圧波形の打ち消し効果が高
く、液晶にかかる電圧の直流成分が無くなって、液晶劣
化の少ない、良好な画質が得られる。
毎に並列接続された第1導電型と第2導電型の電界効果
トランジスタのうち列方向に隣接する画素間の一方の電
界効果トランジスタ同士を共通のゲート配線から供給さ
れる制御電圧でスイッチングさせる。従って、ゲート配
線の配線数を減少させて、各画素の開口率を大きくする
ことができる。
る画素間で共通のゲート配線を使って同一導電型の電界
効果トランジスタ同士を接続し、同じ制御電圧を供給し
て2ラインずつスイッチングさせるペアライン駆動が行
なわれる。従って、ゲート配線の配線数の減少に伴って
開口率が拡大するとともに、ペアライン駆動を容易に実
現できる。
ート配線にフレーム毎あるいはフィールド毎に交互に反
転した制御電圧が印加される。
が無くなり、液晶劣化の少ない、良好な画質が得られ
る。
図1〜図4は、本発明の液晶表示装置の一実施例を示す
図である。まず、構成を説明する。図1は、本実施例に
係る液晶表示装置10の各画素に配置されたTFTの断
面図であり、このTFTは、ゲート電極が基板側に設け
られたボトムゲート型である。
クティブマトリクス型液晶表示装置のスイッチング素子
として、nチャネルTFTとpチャネルTFTの2種類
を用いて構成されている。図1の液晶表示装置10は、
蒸着スパッタやプラズマCVDあるいはエッチング等に
よって簿膜積層することにより形成されており、nチャ
ネルTFTの場合の断面構成を説明する。そして、もう
一方のpチャネルTFTは、例えば、図1の奥行方向に
配設されている。
板11上の所定箇所に、薄膜トランジスタ(TFT)の
一部を構成するゲート電極Gが形成されている。ここ
で、図6に示す従来例では、図1のガラス基板11上の
破線位置に画素電極16との間で補助容量CS を発生さ
せる補助容量用電極12を形成して、画素電極16に書
き込まれる駆動波形に含まれる飛込み電圧ΔVGS成分を
低減化している。しかし、補助容量用電極12は、開口
率を小さくし、書き込み速度が低下させる。
電極12を形成することなく、飛込み電圧ΔVGSを小さ
くして、液晶に直流成分がかからないようにしている。
すなわち、本実施例では、各画素毎に設けられるスイッ
チング素子として、nチャネルTFTとpチャネルTF
Tを並列に接続し、交互にスイッチングさせる。このn
チャネルTFTとpチャネルTFTで発生する飛込み電
圧ΔVGS成分は、液晶に印加される駆動波形をそれぞれ
正側と負側にずらすことから、駆動電圧波形に生じる飛
込み電圧ΔVGS成分同士が相殺されて、直流成分を無く
すものである。
ゲート電極Gは、液晶表示パネルの行方向に配設された
ゲートラインに接続されている。そして、ゲート電極G
のガラス基板11の全上面には、窒化シリコン(Si
N)あるいは酸化シリコン(SiO)からなる絶縁膜1
3が形成されている。そして、そのゲート電極G及び絶
縁膜13の上面には、薄膜トランジスタの一部を構成す
る半導体層14が所定の形状にパターニング形成されて
いる。
る中央部分は、チャネル領域14aとされ、その左右両
側部分には、n型の高濃度不純物イオン(n+ −Si)
が拡散されたドレイン領域14b及びソース領域14c
が形成されている。
面には、層間絶縁膜15が形成され、さらにその層間絶
縁膜15上には、ITO(Indium Tin Oxide)からなる
画素電極16が形成されている。そして、上記層間絶縁
膜15の上記ドレイン領域14b及びソース領域14c
の上部に対応する部分には、コンタクトホール17、1
8が形成されている。このコンタクトホール17、18
部分には、アルミニウムからなりTFTの一部を構成す
るドレイン電極Dとソース電極Sが形成される。このド
レイン電極Dは、図2に示すドレインライン35に接続
され、ソース電極Sは、画素電極16に接続されてい
る。
極S及びドレイン電極D上には、液晶分子の配向を制御
する配向膜19が形成され、さらにその上に液晶20が
配置されている。
しないITOからなるコモン電極及びガラス基板が配設
されて液晶表示パネルを構成している。上記した画素電
極16と画素電極16に対向配置されたコモン電極及び
その間の液晶20によって液晶容量CLCが形成されてい
る。なお、上記した実施例におけるTFTのシリコン
(Si)には、アモルファスシリコン、ポリシリコン、
単結晶シリコン等が使われている。
毎の回路図である。本実施例のアクティブマトリクス型
の液晶表示装置は、各画素毎にnチャネルTFTとpチ
ャネルTFTのドレイン同士及びソース同士を接続して
並列接続することによりスイッチング素子が形成されて
いる。図2は、1行と2行の1列目の2画素分の回路を
示している。
6とpチャネルTFT37で構成され、それぞれのゲー
ト電極に固有のゲートライン31、32が別々に接続さ
れている。そして、上記ゲートライン31と32には、
奇数/偶数フレーム(あるいは、奇数/偶数フィール
ド)毎の走査タイミング合わせて、上記nチャネルTF
T36とpチャネルTFT37を交互にオンさせるゲー
トパルス信号が印加される。
3と34も同様に奇数/偶数フレーム(あるいは、フィ
ールド)毎にnチャネルTFT38とpチャネルTFT
39を交互にオンさせるように、ゲートパルス信号が印
加される。本実施例の液晶表示装置は、上記のように構
成されており、以下動作を説明する。
加されるゲートパルス信号と駆動電圧波形のタイムチャ
ートである。図3(a)には、コモン電極の基準電圧V
COMに対して、TFTのドレイン側に入力される映像信
号としてのドレイン電圧VD(破線で示す線図)と、T
FTのスイッチングによって液晶に印加されるソース電
圧VS (実線で示す線図)が示されている。また、図3
(b)は、nチャネルTFT36のゲート電極に印加さ
れるゲートパルス信号VGNであり、図3(c)は、pチ
ャネルTFT37のゲート電極に印加されるゲートパル
ス信号VGPを示している。
ーレース走査する場合は、液晶表示パネルにマトリクス
状に配置された各画素に、映像信号を1フレーム(2フ
ィールド)毎に書き込むとともに、その映像信号を1フ
レーム毎に反転させている。
数フレームとで各画素のスイッチング素子のnチャネル
TFTとpチャネルTFTを交互にスイッチングさせ
て、映像信号の書き込みを行なっている。
ム時には、ゲートライン31からnチャネルTFT36
のゲート電極に対して、図3(b)に示すゲートパルス
信号VGNとしてハイレベルデータ(VGH)を印加して、
TFT36をオンし、ドレインライン35に負(反転)
のドレイン電圧VD を供給することにより液晶容量CLC
を書き込む。このとき、図3(a)の白抜き矢印Cに示
すように、ドレイン電圧VD から飛込み電圧ΔVGS分だ
け負側にずれたソース電圧VS が発生する。
には、ゲートライン32からpチャネルTFT37のゲ
ート電極に対して、図3(c)に示すゲートパルス信号
VGPとしてローレベルデータ(VGL)を印加して、TF
T37をオンし、ドレインライン35に正(非反転)の
ドレイン電圧VD を供給することにより液晶容量CLCを
書き込む。このとき、図3(a)の白抜き矢印Dに示す
ように、ドレイン電圧VD から飛込み電圧ΔVGS分だけ
正側にずれたソース電圧VS が発生する。
電圧ΔVGSの絶対値は、ゲート−ソース間寄生容量をC
GS、液晶容量をCLC、ゲート電圧のハイレベルデータV
GHからローレベルデータVGLを引いた値をVGHL とする
と、下式で表わされる。
とから、nチャネルTFTとpチャネルTFTで特性差
が多少あったとしても、スイッチング時に発生する飛込
み電圧ΔVGSの絶対値は殆ど同じになる。
チング時に発生する飛込み電圧ΔVGSを逆に利用して、
nチャネルTFTとpチャネルTFTとを交互に使うこ
とにより、基準電圧VCOM に対してソース電圧VS 波形
を対称とすることができ、液晶に印加される直流成分を
除去することができる。従って、残像等の画質劣化や液
晶劣化を回避することが可能となる。
装置の回路構成を示す図である。本発明では各画素毎の
スイッチング素子がnチャネルとpチャネルのTFTが
並列に接続されているが、図4の実施例では、列(図の
上下)方向に隣接する画素間でゲートラインを共有して
いる点に特徴がある。
行、3行の各画素において、ゲートライン41からは、
1行目の画素のnチャネルTFT46にゲートパルスが
供給される。また、ゲートライン42は、1行目の画素
のpチャネルTFT47と2行目の画素のpチャネルT
FT48に同一ゲートパルスを供給する。さらに、ゲー
トライン43は、2行目の画素のnチャネルTFT49
と3行目の画素のnチャネルTFT50に同一ゲートパ
ルスを供給する。そして、ゲートライン44は、3行目
の画素のpチャネルTFT51と図示しない4行目画素
のpチャネルTFTに同一ゲートパルスを供給する。
のTFT同士でゲートラインを共有するように構成する
ことにより、ゲートラインの配線数を減らすことが可能
となり、その分開口率を大きくして光の透過率を向上さ
せ、液晶表示画面の輝度を上げることができる。
液晶の走査線を2本ずつ同時に駆動するペアライン駆動
が容易に行なえる利点がある。これは、従来の液晶表示
装置でペアライン駆動する場合は、奇数行のゲートパル
スの印加タイミングと偶数行のゲートパルスの印加タイ
ミングとを複雑に制御する必要があった。
場合は、隣接する行間でゲートラインを共有しているた
め、所定のゲートラインにゲートパルスを印加すると、
2行分を同時に選択状態とすることができ、その選択時
にドレインライン45から供給される映像信号に基づい
てペアライン駆動するものである。
ドでは、ゲートライン42を使って1行目と2行目、ゲ
ートライン44を使って3行目と4行目(図示しな
い)、………というように、ペアで2行同時に映像信号
を書き込む。また、偶数フィールドでは、ゲートライン
43を使って2行目と3行目、図示していないゲートラ
インを使って4行目と5行目………というように、ペア
で2行同時に映像信号を書き込むことができる。
ってペアライン駆動すると、2フィールドで1フレーム
を構成するインターレース駆動の場合、各画素では1フ
ィールド毎に映像信号が書き込まれることになり、前記
実施例で1フレーム毎に映像信号を書き込む場合と比較
すると、1各画素における電圧保持時間を短縮すること
ができる。
る奇数フィールドと偶数フィールドでは、上下に1行分
だけ画素がずれるので、垂直解像度を落すことなく高画
質表示することができる。さらに、上記実施例の場合
は、奇数フィールドではnチャネルTFTのゲートを駆
動するn型ゲートラインを、偶数フィールドではpチャ
ネルTFTのゲートを駆動するp型ゲートラインを順次
走査するだけで、自動的にペアライン駆動できるため、
従来の液晶表示装置よりも簡易な構成でペアライン駆動
することができる。
造は、上記したボトムゲート型に限定されるものではな
く、これ以外の構造のTFTを採用することもできる。
また、本発明の好ましい実施例は、CS電極を形成しな
いことにより開口率を向上する点にあるが、CS電極を
有している場合にも、上記した作用は全く同一に生じる
から、本発明は、CS電極を有する液晶表示装置に対し
ても、当然適用可能である。
各画素内に異なる導電型の電界効果トランジスタを設け
て、交互にスイッチングが行なわれるようにゲートパル
スを印加するので、液晶に印加されるソース電圧VS の
飛込み電圧のΔVGS成分は、正側と負側の両方に交互に
現われることから、液晶に印加されるソース電圧VS 波
形がコモン電極の基準電圧VCOM に対して対称となって
直流成分が無くなり、高画質が得られるとともに液晶劣
化を防止することができる。
画素毎に並列接続した異なる導電型の電界効果トランジ
スタのゲート電極に印加する制御電圧をそれぞれ別のゲ
ート配線から供給するので、各行単位で異なる導電型の
電界効果トランジスタを交互に確実にスイッチングする
ことから、飛び込み電圧ΔVGS波形同士の打ち消し効果
が高く、液晶にかかる電圧の直流成分が無くなり、液晶
劣化の少ない、良好な画質が得られる。
画素毎に並列接続された異なる導電型の電界効果トラン
ジスタのうち列方向に隣接する画素間の一方の電界効果
トランジスタ同士を共通のゲート配線から供給される制
御電圧でスイッチングさせるので、ゲート配線の配線数
を減少させることができ、液晶表示パネルの開口率を大
きくすることができる。
接する画素間で共通のゲート配線を使って同一導電型の
電界効果トランジスタ同士を接続し、同じ制御電圧を供
給して2ラインずつスイッチングさせてペアライン駆動
するようにしたので、ゲート配線の配線数の減少に伴っ
て開口率が拡大するとともに、ペアライン駆動を容易に
実現することができる。
ート配線にフレーム毎あるいはフィールド毎に交互に反
転した制御電圧を印加するので、液晶に印加される電圧
の直流成分が無くなり、液晶の劣化の少ない、良好な画
質を得ることができる。
れたTFTの断面図である。
ある。
トパルス信号と駆動電圧波形のタイムチャートである。
す図である。
る。
である。
Claims (5)
- 【請求項1】液晶表示パネルのコモン電極に対して液晶
を介して対向配置された画素電極をマトリクス状に配
し、各画素毎に設けられたスイッチング素子のゲート電
極にゲート配線から交番変化する所定の制御電圧を印加
して選択状態とし、該選択状態の画素電極にドレイン配
線から交番変化する所定の表示電圧を印加して表示制御
する液晶表示装置において、 前記スイッチング素子が第1導電型と第2導電型の電界
効果トランジスタとを並列に接続して構成され、 前記各画素毎に構成された第1導電型と第2導電型の電
界効果トランジスタを前記ゲート配線から印加される制
御電圧で交互にスイッチングさせて表示電圧を前記画素
電極に印加することを特徴とする液晶表示装置。 - 【請求項2】前記各画素毎に並列接続された第1導電型
と第2導電型の電界効果トランジスタのゲート電極に印
加する制御電圧をそれぞれ固有のゲート配線から供給す
ることを特徴とする請求項1記載の液晶表示装置。 - 【請求項3】前記各画素毎に並列接続された第1導電型
と第2導電型の電界効果トランジスタのうち列方向に隣
接する画素間の一方の電界効果トランジスタ同士を共通
のゲート配線から供給する制御電圧でスイッチングさせ
ることを特徴とする請求項1記載の液晶表示装置。 - 【請求項4】隣接する画素間で共通のゲート配線を使っ
て同一導電型の電界効果トランジスタ同士を接続し、同
じ制御電圧を供給して2ライン同時に選択状態とするこ
とを特徴とする請求項3記載の液晶表示装置。 - 【請求項5】前記ゲート配線には、 フレーム毎あるいはフィールド毎に交互に反転した制御
電圧を印加するようにしたことを特徴とする請求項1か
ら請求項4のいずれかに記載の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18278594A JP3533476B2 (ja) | 1994-07-11 | 1994-07-11 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18278594A JP3533476B2 (ja) | 1994-07-11 | 1994-07-11 | 液晶表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0829751A true JPH0829751A (ja) | 1996-02-02 |
JP3533476B2 JP3533476B2 (ja) | 2004-05-31 |
Family
ID=16124381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18278594A Expired - Lifetime JP3533476B2 (ja) | 1994-07-11 | 1994-07-11 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3533476B2 (ja) |
Cited By (3)
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---|---|---|---|---|
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-
1994
- 1994-07-11 JP JP18278594A patent/JP3533476B2/ja not_active Expired - Lifetime
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KR100462958B1 (ko) * | 2000-02-02 | 2004-12-23 | 세이코 엡슨 가부시키가이샤 | 전기 광학 장치의 구동 회로, 전기 광학 장치 및 전자기기 |
US6873319B2 (en) | 2000-02-02 | 2005-03-29 | Seiko Epson Corporation | Method for driving electrooptical device, driving circuit, and electrooptical device, and electronic apparatus |
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JP3533476B2 (ja) | 2004-05-31 |
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