JPH0829751A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 液晶に印加される駆動電圧の直流成分を無く
して、液晶が劣化し難くく、高画質が得られるようにす
る。 【構成】 ゲートライン３１と３２には、奇数／偶数フ
レーム毎にｎチャネルＴＦＴ３６とｐチャネルＴＦＴ３
７を交互にオンさせるゲートパルス信号をそれぞれ印加
する。また、ゲートライン３３と３４も同様に奇数／偶
数フレーム毎にｎチャネルＴＦＴ３８とｐチャネルＴＦ
Ｔ３９を交互にオンさせる。これにより、各画素では、
スイッチング素子をオンして映像信号を液晶容量ＣLCに
書き込む選択状態時に、ｎチャネルとｐチャネルのＴＦ
Ｔを交互に使うため、飛込み電圧ΔＶGSが正側と負側に
交互に発生して、相互にΔＶGS成分同士が打消し合って
駆動電圧波形に直流成分が無くなることから、液晶劣化
の少ない、良好な画質が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置に関し、
詳細には、走査タイミングに応じてスイッチング素子を
切替えて映像信号を液晶に印加する液晶表示装置に関す
る。

【０００２】

【従来の技術】従来のスイッチング素子を用いた液晶表
示装置には、例えば、薄膜トランジスタ（ＴＦＴ：thin
film transistor）を用いて各画素毎に走査タイミング
に応じて映像信号の書き込みを行なって液晶を駆動する
アクティブマトリックス型のＴＦＴ−ＬＣＤパネルが知
られている。

【０００３】このアクティブマトリックス型の液晶表示
装置は、一般に、各画素毎の等価回路としては、図５に
示すように、行方向にゲートライン（走査線）１が設け
られ、列方向にドレインライン（信号線）２が設けられ
ている。そして、ドレインライン２には映像信号が入力
されるとともに、ゲートライン１には、水平走査タイミ
ングに応じてゲート電圧信号が順次入力される。

【０００４】前記ゲートライン１とドレインライン２と
の交点に対応した各画素部には、スイッチング素子とし
ての薄膜トランジスタ（ＴＦＴ）３が接続されている。
このＴＦＴ３のソース電極Ｓには、液晶容量ＣLCが接続
され、ゲート電極Ｇにはゲートライン１が接続され、ド
レイン電極Ｄにはドレインライン２が接続されている。
ここでは、ＴＦＴ３にｎチャネルＭＯＳを用いている。

【０００５】そして、ＴＦＴ３のゲートライン１にＶGH
が印加されると、オンとなって選択された状態となる。
このとき、ドレインライン２から図７（ａ）に示すよう
な映像信号としてのドレイン電圧ＶD が液晶容量ＣLCに
電荷の形で書き込まれ、別なゲートライン１が選択され
ている間、選択されていないＴＦＴ３をオフすること
で、書き込まれた電荷によって画素が駆動される。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の液晶表示装置にあっては、図５に示すよう
に、ＴＦＴ３がゲート−ソース間寄生容量ＣGSを有して
いるため、ＴＦＴ３をスイッチングさせて画素を駆動す
ると、液晶容量ＣLCに印加されるソース電圧ＶS の波形
が図７（ａ）の白抜き矢印Ａ及びＢに示すように、ドレ
イン電圧ＶD に対してローレベル時とハイレベル時に、
共にΔＶGSだけ負側（ｐチャネルＭＯＳのＴＦＴでは正
側）にずれる歪んだ波形となる。

【０００７】これはゲート・ソース間寄生容量ＣGSの影
響によってゲート電圧ＶG が“Ｌｏｗ ”から“Ｈｉｇ
ｈ”（ｐチャネルＴＦＴでは“Ｈｉｇｈ”から“Ｌｏｗ
”）に切り換わる時に、急激にソース電圧ＶS が変化
する飛込み特性によるもので、このΔＶGSは飛込み電圧
と称されている。

【０００８】そして、ソース電圧ＶS 波形中のΔＶGS成
分は、図７（ａ）に示すように、ソース電圧ＶS波形を
コモン電圧ＶCOM に対して非対称にする原因となり、こ
の液晶駆動波形の非対称性によって生じる直流成分が液
晶を劣化させるとともに、残像を発生させて画質を低下
させるという問題がある。

【０００９】もっとも、上記ΔＶGSが定数であれば、コ
モン電圧を調整することによって、容易に除去すること
ができる。しかし、このΔＶGSは、液晶容量ＣLCの電圧
依存性に起因して、同様な電圧依存性を有していること
から、コモン電圧を調整するだけでは完全に除去できな
かった。そこで、上記したΔＶGSの悪影響を低減するた
め、図６に示す従来例では、液晶表示パネルに補助容量
用電極を設けて補助容量ＣS を形成している。

【００１０】すなわち、上記ΔＶGSは、ゲート−ソース
間寄生容量をＣGS、液晶容量をＣLC、ハイレベルＶGHか
らローレベルＶGLのゲート電圧を引いた値をＶGHL とす
ると、下式により表される。

【００１１】

【数１】 上式より、飛込み電圧ΔＶGSを小さくするには、補助容
量ＣS を大きくすればよいことがわかる。しかし、この
補助容量ＣS をあまり大きくすると、開口率が小さくな
って、書き込み時間が長くなる問題がある。

【００１２】そこで、本発明は、上記課題に鑑みてなさ
れたもので、液晶に印加される駆動電圧の直流成分を無
くして、液晶が劣化し難い、高画質の得られる液晶表示
装置を提供することを目的としている。

【００１３】

【課題を解決するための手段】請求項１記載の液晶表示
装置は、液晶表示パネルのコモン電極に対して液晶を介
して対向配置された画素電極をマトリクス状に配し、各
画素毎に設けられたスイッチング素子のゲート電極にゲ
ート配線から交番変化する所定の制御電圧を印加して選
択状態とし、該選択状態の画素電極にドレイン配線から
交番変化する所定の表示電圧を印加して表示制御する液
晶表示装置において、前記スイッチング素子が第１導電
型と第２導電型の電界効果トランジスタとを並列に接続
して構成され、前記各画素毎に構成された第１導電型と
第２導電型の電界効果トランジスタを前記ゲート配線か
ら印加される制御電圧で交互にスイッチングさせて表示
電圧を前記画素電極に印加することにより、上記目的を
達成する。

【００１４】また、本発明の液晶表示装置は、例えば、
請求項２に記載されるように、前記各画素毎に並列接続
された第１導電型と第２導電型の電界効果トランジスタ
のゲート電極に印加する制御電圧をそれぞれ固有のゲー
ト配線から供給するようにしてもよい。

【００１５】さらに、本発明の液晶表示装置は、例え
ば、請求項３に記載されるように、前記各画素毎に並列
接続された第１導電型と第２導電型の電界効果トランジ
スタのうち列方向に隣接する画素間の一方の電界効果ト
ランジスタ同士を共通のゲート配線から供給する制御電
圧でスイッチングさせるようにしてもよい。

【００１６】また、本発明の液晶表示装置は、例えば、
請求項４に記載されるように、隣接する画素間で共通の
ゲート配線を使って同一導電型の電界効果トランジスタ
同士を接続し、同じ制御電圧を供給して２ライン同時に
選択状態とするようにしてもよい。

【００１７】また、本発明の液晶表示装置は、例えば、
請求項５に記載されるように、前記ゲート配線には、フ
レーム毎あるいはフィールド毎に交互に反転した制御電
圧を印加するようにしてもよい。

【００１８】

【作用】請求項１記載の液晶表示装置では、各画素毎に
設けられたスイッチング素子が第１導電型と第２導電型
の電界効果トランジスタを並列に接続して構成され、各
画素毎に構成された第１導電型と第２導電型の電界効果
トランジスタをゲート配線から印加される制御電圧で交
互にスイッチングさせて表示電圧が画素電極に印加され
る。

【００１９】従って、各画素において一方の導電型の電
界効果トランジスタを介して出力される飛び込み電圧波
形と、他方の導電型の電界効果トランジスタを介して出
力される飛び込み電圧波形とを互いに打ち消し合うこと
により、液晶にかかる電圧の直流成分を無くして、液晶
劣化の少ない、良好な画質が得られる。

【００２０】請求項２記載の液晶表示装置では、前記各
画素毎に並列接続された第１導電型と第２導電型の電界
効果トランジスタのゲート電極に印加する制御電圧をそ
れぞれ固有のゲート配線から供給される。

【００２１】従って、各ライン毎に各画素における異な
る導電型の電界効果トランジスタを交互に確実にスイッ
チングするため、飛び込み電圧波形の打ち消し効果が高
く、液晶にかかる電圧の直流成分が無くなって、液晶劣
化の少ない、良好な画質が得られる。

【００２２】請求項３記載の液晶表示装置では、各画素
毎に並列接続された第１導電型と第２導電型の電界効果
トランジスタのうち列方向に隣接する画素間の一方の電
界効果トランジスタ同士を共通のゲート配線から供給さ
れる制御電圧でスイッチングさせる。従って、ゲート配
線の配線数を減少させて、各画素の開口率を大きくする
ことができる。

【００２３】請求項４記載の液晶表示装置では、隣接す
る画素間で共通のゲート配線を使って同一導電型の電界
効果トランジスタ同士を接続し、同じ制御電圧を供給し
て２ラインずつスイッチングさせるペアライン駆動が行
なわれる。従って、ゲート配線の配線数の減少に伴って
開口率が拡大するとともに、ペアライン駆動を容易に実
現できる。

【００２４】請求項５記載の液晶表示装置では、前記ゲ
ート配線にフレーム毎あるいはフィールド毎に交互に反
転した制御電圧が印加される。

【００２５】従って、液晶に印加される電圧の直流成分
が無くなり、液晶劣化の少ない、良好な画質が得られ
る。

【００２６】

【実施例】以下、本発明を実施例に基づいて説明する。
図１〜図４は、本発明の液晶表示装置の一実施例を示す
図である。まず、構成を説明する。図１は、本実施例に
係る液晶表示装置１０の各画素に配置されたＴＦＴの断
面図であり、このＴＦＴは、ゲート電極が基板側に設け
られたボトムゲート型である。

【００２７】本実施例では、各画素ごとに設けられるア
クティブマトリクス型液晶表示装置のスイッチング素子
として、ｎチャネルＴＦＴとｐチャネルＴＦＴの２種類
を用いて構成されている。図１の液晶表示装置１０は、
蒸着スパッタやプラズマＣＶＤあるいはエッチング等に
よって簿膜積層することにより形成されており、ｎチャ
ネルＴＦＴの場合の断面構成を説明する。そして、もう
一方のｐチャネルＴＦＴは、例えば、図１の奥行方向に
配設されている。

【００２８】図１に示す液晶表示装置１０は、ガラス基
板１１上の所定箇所に、薄膜トランジスタ（ＴＦＴ）の
一部を構成するゲート電極Ｇが形成されている。ここ
で、図６に示す従来例では、図１のガラス基板１１上の
破線位置に画素電極１６との間で補助容量ＣS を発生さ
せる補助容量用電極１２を形成して、画素電極１６に書
き込まれる駆動波形に含まれる飛込み電圧ΔＶGS成分を
低減化している。しかし、補助容量用電極１２は、開口
率を小さくし、書き込み速度が低下させる。

【００２９】このため、本実施例では、上記補助容量用
電極１２を形成することなく、飛込み電圧ΔＶGSを小さ
くして、液晶に直流成分がかからないようにしている。
すなわち、本実施例では、各画素毎に設けられるスイッ
チング素子として、ｎチャネルＴＦＴとｐチャネルＴＦ
Ｔを並列に接続し、交互にスイッチングさせる。このｎ
チャネルＴＦＴとｐチャネルＴＦＴで発生する飛込み電
圧ΔＶGS成分は、液晶に印加される駆動波形をそれぞれ
正側と負側にずらすことから、駆動電圧波形に生じる飛
込み電圧ΔＶGS成分同士が相殺されて、直流成分を無く
すものである。

【００３０】再び、図１に戻って、ガラス基板１１上の
ゲート電極Ｇは、液晶表示パネルの行方向に配設された
ゲートラインに接続されている。そして、ゲート電極Ｇ
のガラス基板１１の全上面には、窒化シリコン（Ｓｉ
Ｎ）あるいは酸化シリコン（ＳｉＯ）からなる絶縁膜１
３が形成されている。そして、そのゲート電極Ｇ及び絶
縁膜１３の上面には、薄膜トランジスタの一部を構成す
る半導体層１４が所定の形状にパターニング形成されて
いる。

【００３１】この半導体層１４のゲート電極Ｇに対応す
る中央部分は、チャネル領域１４ａとされ、その左右両
側部分には、ｎ型の高濃度不純物イオン（ｎ+ −Ｓｉ）
が拡散されたドレイン領域１４ｂ及びソース領域１４ｃ
が形成されている。

【００３２】次に、半導体層１４を含む絶縁膜１３の上
面には、層間絶縁膜１５が形成され、さらにその層間絶
縁膜１５上には、ＩＴＯ（Indium Tin Oxide）からなる
画素電極１６が形成されている。そして、上記層間絶縁
膜１５の上記ドレイン領域１４ｂ及びソース領域１４ｃ
の上部に対応する部分には、コンタクトホール１７、１
８が形成されている。このコンタクトホール１７、１８
部分には、アルミニウムからなりＴＦＴの一部を構成す
るドレイン電極Ｄとソース電極Ｓが形成される。このド
レイン電極Ｄは、図２に示すドレインライン３５に接続
され、ソース電極Ｓは、画素電極１６に接続されてい
る。

【００３３】そして、上記した画素電極１６、ソース電
極Ｓ及びドレイン電極Ｄ上には、液晶分子の配向を制御
する配向膜１９が形成され、さらにその上に液晶２０が
配置されている。

【００３４】また、液晶２０を挟んだ対向面には、図示
しないＩＴＯからなるコモン電極及びガラス基板が配設
されて液晶表示パネルを構成している。上記した画素電
極１６と画素電極１６に対向配置されたコモン電極及び
その間の液晶２０によって液晶容量ＣLCが形成されてい
る。なお、上記した実施例におけるＴＦＴのシリコン
（Ｓｉ）には、アモルファスシリコン、ポリシリコン、
単結晶シリコン等が使われている。

【００３５】図２は、本実施例の液晶表示装置の各画素
毎の回路図である。本実施例のアクティブマトリクス型
の液晶表示装置は、各画素毎にｎチャネルＴＦＴとｐチ
ャネルＴＦＴのドレイン同士及びソース同士を接続して
並列接続することによりスイッチング素子が形成されて
いる。図２は、１行と２行の１列目の２画素分の回路を
示している。

【００３６】図２の上側の画素は、ｎチャネルＴＦＴ３
６とｐチャネルＴＦＴ３７で構成され、それぞれのゲー
ト電極に固有のゲートライン３１、３２が別々に接続さ
れている。そして、上記ゲートライン３１と３２には、
奇数／偶数フレーム（あるいは、奇数／偶数フィール
ド）毎の走査タイミング合わせて、上記ｎチャネルＴＦ
Ｔ３６とｐチャネルＴＦＴ３７を交互にオンさせるゲー
トパルス信号が印加される。

【００３７】また、図２の下側の画素のゲートライン３
３と３４も同様に奇数／偶数フレーム（あるいは、フィ
ールド）毎にｎチャネルＴＦＴ３８とｐチャネルＴＦＴ
３９を交互にオンさせるように、ゲートパルス信号が印
加される。本実施例の液晶表示装置は、上記のように構
成されており、以下動作を説明する。

【００３８】図３は、本実施例のスイッチング素子に印
加されるゲートパルス信号と駆動電圧波形のタイムチャ
ートである。図３（ａ）には、コモン電極の基準電圧Ｖ
COMに対して、ＴＦＴのドレイン側に入力される映像信
号としてのドレイン電圧ＶD（破線で示す線図）と、Ｔ
ＦＴのスイッチングによって液晶に印加されるソース電
圧ＶS （実線で示す線図）が示されている。また、図３
（ｂ）は、ｎチャネルＴＦＴ３６のゲート電極に印加さ
れるゲートパルス信号ＶGNであり、図３（ｃ）は、ｐチ
ャネルＴＦＴ３７のゲート電極に印加されるゲートパル
ス信号ＶGPを示している。

【００３９】そこで、本実施例の液晶表示装置でインタ
ーレース走査する場合は、液晶表示パネルにマトリクス
状に配置された各画素に、映像信号を１フレーム（２フ
ィールド）毎に書き込むとともに、その映像信号を１フ
レーム毎に反転させている。

【００４０】そして、本実施例では、奇数フレームと偶
数フレームとで各画素のスイッチング素子のｎチャネル
ＴＦＴとｐチャネルＴＦＴを交互にスイッチングさせ
て、映像信号の書き込みを行なっている。

【００４１】すなわち、図２に示すように、奇数フレー
ム時には、ゲートライン３１からｎチャネルＴＦＴ３６
のゲート電極に対して、図３（ｂ）に示すゲートパルス
信号ＶGNとしてハイレベルデータ（ＶGH）を印加して、
ＴＦＴ３６をオンし、ドレインライン３５に負（反転）
のドレイン電圧ＶD を供給することにより液晶容量ＣLC
を書き込む。このとき、図３（ａ）の白抜き矢印Ｃに示
すように、ドレイン電圧ＶD から飛込み電圧ΔＶGS分だ
け負側にずれたソース電圧ＶS が発生する。

【００４２】次に、図２に示すように、偶数フレーム時
には、ゲートライン３２からｐチャネルＴＦＴ３７のゲ
ート電極に対して、図３（ｃ）に示すゲートパルス信号
ＶGPとしてローレベルデータ（ＶGL）を印加して、ＴＦ
Ｔ３７をオンし、ドレインライン３５に正（非反転）の
ドレイン電圧ＶD を供給することにより液晶容量ＣLCを
書き込む。このとき、図３（ａ）の白抜き矢印Ｄに示す
ように、ドレイン電圧ＶD から飛込み電圧ΔＶGS分だけ
正側にずれたソース電圧ＶS が発生する。

【００４３】そして、上記した矢印Ｃと矢印Ｄの飛込み
電圧ΔＶGSの絶対値は、ゲート−ソース間寄生容量をＣ
GS、液晶容量をＣLC、ゲート電圧のハイレベルデータＶ
GHからローレベルデータＶGLを引いた値をＶGHL とする
と、下式で表わされる。

【００４４】

【数２】 上式では、移動度等のＴＦＴの特性が含まれていないこ
とから、ｎチャネルＴＦＴとｐチャネルＴＦＴで特性差
が多少あったとしても、スイッチング時に発生する飛込
み電圧ΔＶGSの絶対値は殆ど同じになる。

【００４５】このため、本実施例では、ＴＦＴのスイッ
チング時に発生する飛込み電圧ΔＶGSを逆に利用して、
ｎチャネルＴＦＴとｐチャネルＴＦＴとを交互に使うこ
とにより、基準電圧ＶCOM に対してソース電圧ＶS 波形
を対称とすることができ、液晶に印加される直流成分を
除去することができる。従って、残像等の画質劣化や液
晶劣化を回避することが可能となる。

【００４６】次に、図４は、他の実施例に係る液晶表示
装置の回路構成を示す図である。本発明では各画素毎の
スイッチング素子がｎチャネルとｐチャネルのＴＦＴが
並列に接続されているが、図４の実施例では、列（図の
上下）方向に隣接する画素間でゲートラインを共有して
いる点に特徴がある。

【００４７】すなわち、図４に示すように、１行、２
行、３行の各画素において、ゲートライン４１からは、
１行目の画素のｎチャネルＴＦＴ４６にゲートパルスが
供給される。また、ゲートライン４２は、１行目の画素
のｐチャネルＴＦＴ４７と２行目の画素のｐチャネルＴ
ＦＴ４８に同一ゲートパルスを供給する。さらに、ゲー
トライン４３は、２行目の画素のｎチャネルＴＦＴ４９
と３行目の画素のｎチャネルＴＦＴ５０に同一ゲートパ
ルスを供給する。そして、ゲートライン４４は、３行目
の画素のｐチャネルＴＦＴ５１と図示しない４行目画素
のｐチャネルＴＦＴに同一ゲートパルスを供給する。

【００４８】このように、隣接する画素間で同じ導電型
のＴＦＴ同士でゲートラインを共有するように構成する
ことにより、ゲートラインの配線数を減らすことが可能
となり、その分開口率を大きくして光の透過率を向上さ
せ、液晶表示画面の輝度を上げることができる。

【００４９】また、図４に示す液晶表示装置の場合は、
液晶の走査線を２本ずつ同時に駆動するペアライン駆動
が容易に行なえる利点がある。これは、従来の液晶表示
装置でペアライン駆動する場合は、奇数行のゲートパル
スの印加タイミングと偶数行のゲートパルスの印加タイ
ミングとを複雑に制御する必要があった。

【００５０】これに対して、図４に示す液晶表示装置の
場合は、隣接する行間でゲートラインを共有しているた
め、所定のゲートラインにゲートパルスを印加すると、
２行分を同時に選択状態とすることができ、その選択時
にドレインライン４５から供給される映像信号に基づい
てペアライン駆動するものである。

【００５１】例えば、図４に示すように、奇数フィール
ドでは、ゲートライン４２を使って１行目と２行目、ゲ
ートライン４４を使って３行目と４行目（図示しな
い）、………というように、ペアで２行同時に映像信号
を書き込む。また、偶数フィールドでは、ゲートライン
４３を使って２行目と３行目、図示していないゲートラ
インを使って４行目と５行目………というように、ペア
で２行同時に映像信号を書き込むことができる。

【００５２】このように、図４に示す液晶表示装置を使
ってペアライン駆動すると、２フィールドで１フレーム
を構成するインターレース駆動の場合、各画素では１フ
ィールド毎に映像信号が書き込まれることになり、前記
実施例で１フレーム毎に映像信号を書き込む場合と比較
すると、１各画素における電圧保持時間を短縮すること
ができる。

【００５３】また、上記したように、ペアライン駆動す
る奇数フィールドと偶数フィールドでは、上下に１行分
だけ画素がずれるので、垂直解像度を落すことなく高画
質表示することができる。さらに、上記実施例の場合
は、奇数フィールドではｎチャネルＴＦＴのゲートを駆
動するｎ型ゲートラインを、偶数フィールドではｐチャ
ネルＴＦＴのゲートを駆動するｐ型ゲートラインを順次
走査するだけで、自動的にペアライン駆動できるため、
従来の液晶表示装置よりも簡易な構成でペアライン駆動
することができる。

【００５４】なお、本発明の液晶表示装置のＴＦＴの構
造は、上記したボトムゲート型に限定されるものではな
く、これ以外の構造のＴＦＴを採用することもできる。
また、本発明の好ましい実施例は、ＣS電極を形成しな
いことにより開口率を向上する点にあるが、ＣS電極を
有している場合にも、上記した作用は全く同一に生じる
から、本発明は、ＣS電極を有する液晶表示装置に対し
ても、当然適用可能である。

【００５５】

【発明の効果】請求項１記載の液晶表示装置によれば、
各画素内に異なる導電型の電界効果トランジスタを設け
て、交互にスイッチングが行なわれるようにゲートパル
スを印加するので、液晶に印加されるソース電圧ＶS の
飛込み電圧のΔＶGS成分は、正側と負側の両方に交互に
現われることから、液晶に印加されるソース電圧ＶS 波
形がコモン電極の基準電圧ＶCOM に対して対称となって
直流成分が無くなり、高画質が得られるとともに液晶劣
化を防止することができる。

【００５６】請求項２記載の液晶表示装置によれば、１
画素毎に並列接続した異なる導電型の電界効果トランジ
スタのゲート電極に印加する制御電圧をそれぞれ別のゲ
ート配線から供給するので、各行単位で異なる導電型の
電界効果トランジスタを交互に確実にスイッチングする
ことから、飛び込み電圧ΔＶGS波形同士の打ち消し効果
が高く、液晶にかかる電圧の直流成分が無くなり、液晶
劣化の少ない、良好な画質が得られる。

【００５７】請求項３記載の液晶表示装置によれば、各
画素毎に並列接続された異なる導電型の電界効果トラン
ジスタのうち列方向に隣接する画素間の一方の電界効果
トランジスタ同士を共通のゲート配線から供給される制
御電圧でスイッチングさせるので、ゲート配線の配線数
を減少させることができ、液晶表示パネルの開口率を大
きくすることができる。

【００５８】請求項４記載の液晶表示装置によれば、隣
接する画素間で共通のゲート配線を使って同一導電型の
電界効果トランジスタ同士を接続し、同じ制御電圧を供
給して２ラインずつスイッチングさせてペアライン駆動
するようにしたので、ゲート配線の配線数の減少に伴っ
て開口率が拡大するとともに、ペアライン駆動を容易に
実現することができる。

【００５９】請求項５記載の液晶表示装置によれば、ゲ
ート配線にフレーム毎あるいはフィールド毎に交互に反
転した制御電圧を印加するので、液晶に印加される電圧
の直流成分が無くなり、液晶の劣化の少ない、良好な画
質を得ることができる。

【図面の簡単な説明】

【図１】本実施例に係る液晶表示装置の各画素に配置さ
れたＴＦＴの断面図である。

【図２】本実施例の液晶表示装置の各画素毎の回路図で
ある。

【図３】本実施例のスイッチング素子に印加されるゲー
トパルス信号と駆動電圧波形のタイムチャートである。

【図４】他の実施例に係る液晶表示装置の回路構成を示
す図である。

【図５】従来例の液晶表示装置の各画素毎の回路図であ
る。

【図６】他の従来例の液晶表示装置の各画素毎の回路図
である。

【図７】従来例の課題を説明する波形図である。

【符号の説明】

１０ 液晶表示装置 １１ ガラス基板 １２ 補助容量用電極 １３ 絶縁膜 １４ 半導体層 １５ 層間絶縁膜 １６ 画素電極 １７、１８ コンタクトホール ３１、３２、３３、３４ ゲートライン ３５ ドレインライン ３６、３８ ｎチャネルＴＦＴ ３７、３９ ｐチャネルＴＦＴ

Claims (5)

【特許請求の範囲】
1. 【請求項１】液晶表示パネルのコモン電極に対して液晶
   を介して対向配置された画素電極をマトリクス状に配
   し、各画素毎に設けられたスイッチング素子のゲート電
   極にゲート配線から交番変化する所定の制御電圧を印加
   して選択状態とし、該選択状態の画素電極にドレイン配
   線から交番変化する所定の表示電圧を印加して表示制御
   する液晶表示装置において、 前記スイッチング素子が第１導電型と第２導電型の電界
   効果トランジスタとを並列に接続して構成され、 前記各画素毎に構成された第１導電型と第２導電型の電
   界効果トランジスタを前記ゲート配線から印加される制
   御電圧で交互にスイッチングさせて表示電圧を前記画素
   電極に印加することを特徴とする液晶表示装置。
2. 【請求項２】前記各画素毎に並列接続された第１導電型
   と第２導電型の電界効果トランジスタのゲート電極に印
   加する制御電圧をそれぞれ固有のゲート配線から供給す
   ることを特徴とする請求項１記載の液晶表示装置。
3. 【請求項３】前記各画素毎に並列接続された第１導電型
   と第２導電型の電界効果トランジスタのうち列方向に隣
   接する画素間の一方の電界効果トランジスタ同士を共通
   のゲート配線から供給する制御電圧でスイッチングさせ
   ることを特徴とする請求項１記載の液晶表示装置。
4. 【請求項４】隣接する画素間で共通のゲート配線を使っ
   て同一導電型の電界効果トランジスタ同士を接続し、同
   じ制御電圧を供給して２ライン同時に選択状態とするこ
   とを特徴とする請求項３記載の液晶表示装置。
5. 【請求項５】前記ゲート配線には、 フレーム毎あるいはフィールド毎に交互に反転した制御
   電圧を印加するようにしたことを特徴とする請求項１か
   ら請求項４のいずれかに記載の液晶表示装置。